JP5826029B2 - 電子デバイス実装方法 - Google Patents

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Description

本発明は、インターポーザー等の支持部材上に、半導体チップ等の電子デバイス装置を実装するための電子デバイス実装構造および電子デバイス実装方法に関する。
本願は、２００９年４月１４日に、日本に出願された特願２００９−０９８０３５号に基づき優先権を主張し、その内容をここに援用する。
近年、携帯電話など電子機器の高機能化に伴い、それらに使用される電子デバイスにもさらなる高速化や高機能化が要求されている。これを実現するためには、微細化等によるデバイス自身の高速化だけでなく、デバイスのパッケージについても高速化、高密度化に向けた技術開発が必須である。
電子デバイスの高密度実装を実現する技術として、種々の貫通電極形成技術や貫通配線基板形成技術の研究開発が活発に進められている。例えば、貫通配線を用いて半導体チップを積層実装する三次元実装や、貫通電極が形成された貫通配線基板を用いたシステムインパッケージ（ＳｉＰ）等が提案されている。
特許文献１には、支持基板層とシリコン層との間に埋め込み絶縁層を有するシリコンウェハから作られた貫通電極付き基板が記載されている。この貫通電極付き基板では、シリコン層に凹所が生じる深さまで形成したブラインドビアホールに内壁絶縁層を施した上で導電層を形成した後、シリコン層を除去することで導電層の前記凹所に対応する部分がウエハ外隆起部として露出する。
特許文献２には、両端部が基板から突出するよう設けられた端子を有する半導体チップを３つ以上インターポーザー上に積層し、隣接する端子同士が一致するように位置決めした後、隣接する端子同士を一括して接合する半導体装置の製造方法が記載されている。
日本国特開２００５−９３９５４号公報 日本国特開２００３−２８２８１９号公報
電子デバイスを実装した装置の高速化や高密度化を実現するためには、インターポーザー等の支持部材上と半導体チップとの間、あるいは積層した半導体チップ同士の間で、低抵抗の電気的接続を確保する必要がある。このような低抵抗の電気的接続を確保するためには、端子間の高い位置決め精度と、端子間の接合部の低抵抗化とが必要となる。従来の実装技術においては、基板間で対向した端子同士の位置ずれを防ぐため、種々の位置制御を行っている。しかし、一層の高密度実装を実現するためには、半導体チップの積層作業中、その下側の基板における端子位置を直接観測できることが望まれる。
本発明は、上記事情に鑑みてなされたものであり、インターポーザー等の支持部材上に、半導体チップ等の電子デバイス装置を容易に実装することが可能な電子デバイス実装構造および電子デバイス実装方法の提供を課題とする。
前記課題を解決するため、本発明は以下の手段を採用する。すなわち、本発明の第一の態様に係る電子デバイス実装構造は、支持基板と、前記支持基板の一方の主面である第１主面から他方の主面である第２主面に向けて前記支持基板を貫通し、内壁に絶縁層が形成された貫通孔と、前記貫通孔に挿入され、かつ前記第２主面から突出した突出部を有する貫通電極と、を有する支持部材と；回路が形成されたデバイス基板と、前記デバイス基板の両主面間を貫通する貫通孔と、前記デバイス基板の貫通孔の周囲において前記回路に接続されたパッドと、を有する電子デバイス装置と；を備え、前記電子デバイス装置は、前記電子デバイス基板の貫通孔に前記支持部材の突出部が挿入されるように前記支持基板の第２主面上に配置され、前記電子デバイス装置の回路は、前記パッドを介して前記突出部と電気的に接続されている。
上記電子デバイス実装構造は、複数の前記電子デバイス装置を備え、前記各電子デバイス装置は、前記支持基板の第２主面上に積層されていてもよい。
前記支持部材は、前記突出部によって前記電子デバイス装置が配置されるデバイス配置領域を、前記支持基板の第２主面上に複数有することもできる。
上記電子デバイス実装構造は、前記電子デバイスを内包する保護層をさらに備えることもできる。
前記突出部の外周面には前記突出部の全長にわたって半田の層が形成されており、前記半田の層は、前記電子デバイス装置の回路と前記突出部とを電気的に接続していてもよい。
前記支持部材は、前記第１主面側に接続端子を有してもよい。
本発明の第二の態様に係る電子機器は、上記電子デバイス実装構造を備える。
また、本発明の第三の態様に係る電子デバイス実装方法は、上記電子デバイスの実装方法であって、前記支持部材を用意する第１の工程と；前記電子デバイス装置を用意する第２の工程と；前記電子デバイス装置の貫通孔に前記支持部材の突出部が挿入されるように前記電子デバイス装置を前記支持基板の第２主面上に配置し、前記電子デバイス装置の回路を前記突出部と電気的に接続する第３の工程と；を備える。
前記第１の工程は、前記突出部の高さより大きい厚さを有する突出部形成用補助層を前記支持基板の第２主面側に積層する工程と；前記支持基板の第１主面から第２主面に向けて貫通する貫通孔を形成する工程と；前記支持基板の貫通孔から延長して前記突出部形成用補助層の内部に達する連通穴を形成する工程と；前記支持基板の貫通孔および前記連通穴に導体を充填する工程と；前記突出部形成用補助層を除去することによって、前記支持基板の第２主面を露出するとともに、前記導体からなり、前記第１主面から前記第２主面に向けて前記支持基板を貫通し、かつ前記第２主面から突出した突出部を有する貫通電極を形成する工程と；を有してもよい。
前記第１の工程は、前記支持基板の厚さと前記突出部の高さとの和より大きい厚さを有する母材に、前記支持基板の第１主面となる面から穴を形成する工程と；前記穴に導体を充填する工程と；前記母材の前記第１主面とは反対側から前記導体の一部が露出するまで前記母材の一部を除去することによって、前記支持基板の第２主面を形成するとともに、前記導体からなり、前記第１主面から前記第２主面に向けて前記支持基板を貫通し、かつ前記第２主面から突出した突出部を有する貫通電極を形成する工程と；を有してもよい。
前記第１の工程は前記突出部の外周面に前記突出部の全長にわたって半田の層を形成する工程を含み；前記第３の工程は、前記支持部材の突出部を複数の電子デバイス装置の各貫通孔に挿入してこれら電子デバイス装置を前記支持基板の第２主面上に積層状態で配置する工程と、前記半田の層を溶融することにより、前記複数の電子デバイス装置の各回路と前記突出部とを一括して電気的に接続する工程と、を含んでもよい。
本発明によれば、支持部材の突出部を複数の電子デバイス装置の各貫通孔に挿入した後でも突出部の位置を電子デバイス装置の上方から確認することができるので、電子デバイス装置の高密度実装が容易になる。また、突出部は長手方向に連続した一体の導体からなるので、複数の電子デバイス装置を積層状態で実装しても、電子デバイス装置間に接合部が生じない。したがって、電子デバイス装置同士間の電気的接続の低抵抗化や積層された電子デバイス装置全体の薄型化を実現することができる。
本発明の第１形態例に係る電子デバイス実装構造を模式的に示す断面図である。 同形態例に係る電子デバイス実装構造に用いられる支持部材の一例を模式的に示す断面図である。 図１Ｂおよび図６Ｂの支持部材の製造工程のうち、最初の段階を模式的に示す断面図である。 図２Ａに続く段階を模式的に示す断面図である。 図２Ｂに続く段階を模式的に示す断面図である。 図２Ｃに続く段階を模式的に示す断面図である。 図１Ｂの支持部材の製造工程のうち、図２Ｄに続く段階を模式的に示す断面図である。 図３Ａに続く段階を模式的に示す断面図である。 図３Ｂに続く段階を模式的に示す断面図である。 図３Ｃに続く段階を模式的に示す断面図である。 本発明の第２形態例に係る電子デバイス実装構造を模式的に示す断面図である。 同形態例に係る電子デバイス実装構造に用いられる支持部材の一例を模式的に示す断面図である。 図４Ｂの支持部材の製造工程のうち、最初の段階を模式的に示す断面図である。 図５Ａに続く段階を模式的に示す断面図である。 図５Ｂに続く段階を模式的に示す断面図である。 図５Ｃに続く段階を模式的に示す断面図である。 本発明の第３形態例に係る電子デバイス実装構造を模式的に示す断面図である。 同形態例に係る電子デバイス実装構造に用いられる支持部材の一例を模式的に示す断面図である。 図６Ｂの支持部材の製造工程のうち、図２Ｄに続く段階を模式的に示す断面図である。 図７Ａに続く段階を模式的に示す断面図である。 図７Ｂに続く段階を模式的に示す断面図である。 図７Ｃに続く段階を模式的に示す断面図である。 本発明の第４形態例に係る電子デバイス実装構造を模式的に示す断面図である。 同形態例に係る電子デバイス実装構造に用いられる支持部材の一例を模式的に示す断面図である。 （ａ）は図８Ｂの支持部材の製造工程のうち、最初の段階を模式的に示す断面図であり、（ｂ）は（ａ）の一部を下方から見た矢視図であって貫通孔１２及び芯部１７の形状を示す説明図である。 図９Ａに続く段階を模式的に示す断面図である。 図９Ｂに続く段階を模式的に示す断面図である。 図８Ｂの支持部材の製造工程のうち、図９Ｃに続く段階を模式的に示す断面図である。 図１０Ａに続く段階を模式的に示す断面図である。 図１０Ｂに続く段階を模式的に示す断面図である。 図８Ｂの支持部材の製造工程のうち、図１０Ｃに続く段階を模式的に示す断面図である。 図１１Ａに続く段階を模式的に示す断面図である。 図１１Ｂに続く段階を模式的に示す断面図である。 図１１Ｃに続く段階を模式的に示す断面図である。 本発明の電子デバイス実装構造に用いられる支持部材の改変例を模式的に示す断面図である。 本発明の電子デバイス実装構造に用いられる支持部材の改変例を模式的に示す断面図である。 本発明の電子デバイス実装構造においてデバイス配置領域を複数有する一形態例を模式的に示す断面図である。 本発明の電子デバイス実装構造において電子デバイスを内包する保護層を有する一形態例を模式的に示す断面図である。 デバイス基板におけるパッド配置の一例を模式的に示す平面図である。 デバイス基板を加工して支持部材に実装する工程のうち、最初の段階を模式的に示す断面図である。 図１７Ａに続く段階を模式的に示す断面図である。 図１７Ｂに続く段階を模式的に示す断面図である。 図１７Ｃに続く段階を模式的に示す断面図である。 突出部に半田の層が設けられた支持部材を用いて電子デバイス装置を積層配置した状態の一例を模式的に示す断面図である。 図１８Ａのように積層配置された電子デバイス装置から製造された電子デバイス実装構造の一例を模式的に示す断面図である。
以下、本発明の好適な実施の形態を、図面を参照して説明する。
図１Ａ〜３Ｄに、本発明の第１形態例に係る、支持部材１０を用いた電子デバイス実装構造および実装方法を示す。
図１Ａ及び１Ｂに示す支持部材１０は、支持基板１１と、支持基板１１の一方の主面である第１主面１１ａから他方の主面である第２主面１１ｂに向けて支持基板１１を貫通し、第２主面１１ｂから突出した突出部１３ａを有する貫通電極１３と、を有し、第２主面１１ｂ側に電子デバイス装置６を実装するための支持部材である。この支持部材１０は、さらに、第１主面１１ａ側に半田バンプ等の接続端子１５を有し、貫通電極１３、回路１４及び接続端子１５を介して電子デバイス装置６の回路４とプリント回路基板等の外部基板（図示せず）とを電気的に接続することが可能である。
本形態例の場合、支持基板１１は、シリコン（Ｓｉ）基板等の半導体基板からなる。両主面１１ａ，１１ｂ上および貫通孔１２の内壁には、シリコン酸化膜（ＳｉＯ２）等の絶縁層１１１，１１２が形成され、回路１４および貫通電極１３と半導体基板との間を絶縁している。図１Ａ及び１Ｂの場合、絶縁層１１１は支持基板１１の第１主面１１ａから貫通孔１２の内壁まで一連の層として形成されているが、支持基板１１の第１主面１１ａ上と貫通孔１２の内壁上で別々の絶縁層を形成しても構わない。
本形態例で用いられる電子デバイス装置６は、デバイス基板１と、デバイス基板１の両主面１ａ，１ｂ間を貫通する貫通孔２と、を有する半導体チップである。半導体チップを用いる場合、デバイス基板１がシリコン（Ｓｉ）基板等の半導体基板であり、貫通孔２の内壁には貫通電極１３の突出部１３ａと半導体基板との間を絶縁するための絶縁層３を設けることが好ましい。
デバイス基板１の主面１ｂには、電子デバイスを構成する回路４が形成されている。回路４の一部は半導体回路として構成することができる。電子デバイス装置の種類は特に限定されないが、たとえばメモリー装置やセンサー装置などが挙げられる。
貫通孔２の周囲には回路４に接続されたパッド５が形成されている。パッド５と突出部１３ａとの間は半田や導電性ペースト等の導電性接合材料７で電気的に接続されている。
図１Ａに示すように、電子デバイス装置６の貫通孔２に支持部材１０の突出部１３ａが挿入されるように、電子デバイス装置６が支持基板１１の第２主面１１ｂ上に配置されている。また、電子デバイス装置６の回路４と突出部１３ａとが電気的に接続されている。突出部１３ａが複数の電子デバイス装置６の各貫通孔に挿入されるように、電子デバイス装置６を複数積層することにより、電子デバイス装置６の多層化が可能である。
支持部材１０の回路１４には、抵抗器、キャパシタ（容量素子）、インダクタ（誘導素子）等の電子回路素子を設けることも可能である。また、支持基板１１が半導体基板からなる場合には、支持基板１１に半導体回路を形成することもできる。
本形態例の電子デバイス実装構造によれば、突出部１３ａが複数の電子デバイス装置６の各貫通孔に挿入された後でも突出部１３ａの位置を電子デバイス装置６の上方から確認することができるので、電子デバイス装置６の高密度実装が容易になる。また、突出部１３ａは長手方向に連続した、一体の導体であるので、複数の電子デバイス装置６を積層状態で実装しても、電子デバイス装置６同士の間に接合部が生じない。その結果、電子デバイス装置６同士間の電気的接続の低抵抗化や積層された電子デバイス装置６全体としての薄型化を実現することができる。
本形態例の支持部材１０は、例えば図２Ａ〜２Ｄ、次いで図３Ａ〜３Ｄに示す作製方法により、製造することができる。
まず、図２Ａに示すように、支持基板１１の第２主面１１ｂ側に突出部形成用補助層１６を積層し、支持基板１１の第１主面１１ａから第２主面１１ｂに向けて貫通する貫通孔１２を形成する。突出部形成用補助層１６の厚さは、支持部材１０に設けられる突出部１３ａの高さより大きい。
本形態例の場合、支持基板１１はシリコン基板であり、突出部形成用補助層１６はシリコン層であり、その間には埋め込み絶縁層１１２が設けられている。また、貫通孔１２に引き続き、図２Ｂに示すように、埋め込み絶縁層１１２にも穴１１３を形成する。
このようなＳｉ／ＳｉＯ２／Ｓｉの積層体としては、ＳＯＩ基板を用いることができる。各層の寸法は特に限定されるものでなく、支持部材１０の用途に応じて適宜決定することができる。一具体例としては、支持基板１１の厚さが例えば１５０μｍ、突出部形成用補助層１６の厚さが例えば２００μｍ、突出部１３ａの高さが例えば１８０μｍ、貫通孔１２の径（ほぼ突出部１３ａの外径に相当する。）が例えば６０μｍである。
Ｓｉに穴を形成する方法としては、ＳＦ６ガス等を用いた高密度プラズマによるＳｉのエッチングと、Ｃ４Ｆ８ガス等を用いた穴の側壁へのパッシベーション成膜とを交互に行うＢｏｓｃｈプロセスが挙げられる。また、Ｂｏｓｃｈプロセス以外のドライエッチングや、薬液を用いたウェットエッチング、レーザー等による物理的な加工も用いることができる。
ＳｉＯ２に穴を形成する方法としては、ＣＦ４ガス等を用いたドライエッチングや、薬液を用いたウェットエッチング、レーザー等による物理的な加工が挙げられる。
次に、図２Ｃに示すように、さらに貫通孔１２から延長して突出部形成用補助層１６の内部に達する連通穴１６ａを形成する。この突出部形成用補助層１６内における連通穴１６ａの深さは、突出部１３ａの高さとほぼ同じになる。
次に、図２Ｄに示すように、貫通孔１２の内壁および支持基板１１の第１主面１１ａに絶縁層１１１を形成する。なお、絶縁層１１１の形成（有無）は任意であり、必要に応じて行えばよい。例えばＳｉＯ２からなる絶縁層であれば、テトラエトキシシラン（ＴＥＯＳ）を原料とするプラズマＣＶＤ法、シラン（ＳｉＨ４）などを用いたプラズマＣＶＤ法、Ｓｉの熱酸化による成膜により得られる。絶縁層の材料はＳｉＯ２に限定されるものではなく、窒化シリコン（ＳｉＮ）や絶縁樹脂等、他の絶縁材料でも構わない。絶縁層１１１は、連通穴１６ａの内壁にも連続して形成することができる。なお、図中の符号１１４は、連通穴１６ａ内の絶縁層１１１を特に区別して示すものである。
次に、図３Ａに示すように、貫通孔１２および連通穴１６ａに導体１３を充填する。この導体１３によって、突出部１３ａを有する貫通電極１３が構成される。
導体１３としては、銅（Ｃｕ）やタングステン（Ｗ）等の金属、金錫（Ａｕ−Ｓｎ）等の合金、ポリシリコン等の非金属の導体が挙げられる。充填方法は、めっき法、スパッタ法、溶融金属充填法、ＣＶＤ等、適宜適用することができる。
次に、図３Ｂに示すように、突出部形成用補助層１６を完全に除去する。つまり、支持基板１１の第２主面１１ｂ（詳しくは絶縁層１１２）を全面にわたって露出させる。突出部形成用補助層１６がＳｉからなる場合、その除去方法としては、ＳＦ６ガス等を用いたドライエッチングや、薬液を用いたウェットエッチング等が挙げられる。
図２Ｄにおいて絶縁層１１４を連通穴１６ａの内部にも形成した場合には、図３Ｃに示すように、突出部１３ａ表面の絶縁層１１４を除去する。絶縁層１１４がＳｉＯ２からなるとき、その除去方法としては、ＣＦ４ガス等を用いたドライエッチングや、薬液を用いたウェットエッチング等が挙げられる。
突出部１３ａ表面の絶縁層１１４を除去する際、第２主面１１ｂ上の絶縁層１１２を保護するため、あらかじめレジスト層等の保護層を絶縁層１１２上に形成しておくことが好ましい。または、絶縁層１１４の除去が完了しても十分な厚さの絶縁層１１２が残るように、あらかじめ絶縁層１１２の厚さを厚くしておけばよい。この場合、レジスト層等の保護層を形成することなく、突出部１３ａ表面の絶縁層１１４を除去することができる。
その後、図３Ｄに示すように、支持基板１１の第１主面１１ａ側に、貫通電極１３と電気的に接続された回路１４および回路１４と電気的に接続された半田バンプ等の接続端子１５を形成する。以上により、本形態例の支持部材１０が完成する。
図４Ａ〜５Ｄに、本発明の第２形態例に係る、支持部材２０を用いた電子デバイス実装構造および実装方法を示す。
本形態例の場合、支持基板２１はガラス基板等の絶縁体基板からなる。
上述の第１形態例と同様に、支持部材２０は、支持基板２１と、第１主面２１ａから第２主面２１ｂに向けて支持基板２１を貫通し、第２主面２１ｂから突出した突出部２３ａを有する貫通電極２３と、を有し、第２主面２１ｂ側に電子デバイス装置６が実装されている。本形態例の場合、図４Ａ及び４Ｂに示すように、支持基板２１が貫通電極２３や回路２４と導通することがないので、主面２１ａ，２１ｂ上および貫通孔２２の内壁に絶縁層を設ける必要がない。
電子デバイス装置６は、貫通孔２に支持部材２０の突出部２３ａが挿入されるように第２主面２１ｂ上に配置されている。また、電子デバイス装置６の回路４と突出部２３ａとが電気的に接続されている。また、突出部２３ａが複数の電子デバイス装置６の各貫通孔２に挿入されるように、電子デバイス装置６を複数積層することにより、電子デバイス装置６の多層化が可能である。
また、支持部材２０は、第１主面２１ａ側に半田バンプ等の接続端子２５を有し、貫通電極２３、回路２４及び接続端子２５を介して電子デバイス装置６の回路４とプリント回路基板等の外部基板（図示せず）とを電気的に接続することが可能である。
支持部材２０の回路２４には、抵抗器、キャパシタ（容量素子）、インダクタ（誘導素子）等の電気素子を設けることも可能である。
本形態例の電子デバイス実装構造によれば、突出部２３ａが複数の電子デバイス装置６の各貫通孔２に挿入された後でも突出部２３ａの位置を電子デバイス装置６の上方から確認することができるので、電子デバイス装置６の高密度実装が容易になる。また、突出部２３ａは長手方向に連続した、一体の導体であるので、複数の電子デバイス装置６を積層状態で実装しても、電子デバイス装置６同士の間に接合部が生じない。その結果、電子デバイス装置６同士間の電気的接続の低抵抗化や積層された電子デバイス装置６全体としての薄型化を実現することができる。
また、本形態例によれば、支持基板２１が絶縁体からなるので、基板表面や貫通孔の内壁に絶縁層を形成する必要がなくなる。その結果、製造プロセスを簡略化することができる。
本形態例の支持部材２０は、例えば図５Ａ〜５Ｄに示す方法により作製することができる。
まず、図５Ａに示すように、完成後の支持部材２０における支持基板２１の厚さと突出部２３ａの高さとの和より大きい厚さを有する母材２６を用意し、支持基板２１の第１主面２１ａとなる側から穴２６ａを形成する。穴２６ａの深さは、支持基板２１の厚さと突出部２３ａの高さとの和に（ほぼ）等しい。
各部の寸法は、特に限定されるものでなく、支持部材２０の用途に応じて適宜決定することができる。一具体例としては、支持基板２１の厚さが例えば１５０μｍ、母材２６の厚さが例えば５００μｍ、穴２６ａの深さが例えば３２０μｍ、穴２６ａ径が例えば６０μｍである。
ガラス母材２６に微細な穴２６ａを形成する方法としては、例えば日本国特開２００６−３０３３６０号公報に記載されるように、フェムト秒レーザー照射によって穴２６ａとなる部分のガラスを改質し、その改質した部分をウェットエッチングで除去する方法が挙げられる。また、ガス等を用いたドライエッチング、薬液を用いたウェットエッチング、レーザー等による物理的な加工を用いて穴２６ａを形成しても構わない。
次に、図５Ｂに示すように、連通穴２６ａに導体２３を充填する。この導体２３によって、突出部２３ａを有する貫通電極２３が構成される。
導体２３としては、銅（Ｃｕ）やタングステン（Ｗ）等の金属、金錫（Ａｕ−Ｓｎ）等の合金、ポリシリコン等の非金属の導体が挙げられる。充填方法は、めっき法、スパッタ法、溶融金属充填法、ＣＶＤ等、適宜適用することができる。
次に、図５Ｃに示すように、母材２６の第１主面２１ａとは反対側から導体２３の一部が露出するまで母材材料の一部を除去することによって、支持基板２１の第２主面２１ｂを形成するとともに、穴２６ａに充填した導体２３によって、第１主面２１ａから第２主面２１ｂに向けて支持基板２１を貫通し、第２主面２１ｂから突出した突出部２３ａを備える貫通電極２３を形成する。
ガラスの除去方法としては、ガス等を用いたドライエッチングや、フッ酸（ＨＦ）等の薬液を用いたウェットエッチング等が挙げられる。
その後、図５Ｄに示すように、支持基板２１の第１主面２１ａ側に、貫通電極２３と電気的に接続された回路２４および回路２４と電気的に接続された半田バンプ等の接続端子２５を形成する。以上により、本形態例の支持部材２０が完成する。
図６Ａ〜７Ｄに、本発明の第３形態例に係る、支持部材１０Ａを用いた電子デバイス実装構造および実装方法を示す。
本形態例の場合、突出部１３ａを有する貫通電極１３Ａが複数の層（詳しくは、外側の層１３１と内側の層１３２との２層）からなる。ここで、外側の層１３１は導体から構成され、電子デバイス装置６の回路４と電気的に接続されている。また、外側の層１３１と回路１４は一連の導体層として形成されている。内側の層１３２の材料は、導体であっても絶縁体であっても構わない。また、突出部１３ａの先端で、内側の層１３２は外側の層１３１に内包されている。
本形態例の電子デバイス実装構造によれば、上述した第１形態例と同様の作用効果を奏することができる。
本形態例の支持部材１０Ａは、例えば図２Ａ〜２Ｄ、次いで図７Ａ〜７Ｄに示す作製方法により、製造することができる。ここで、図２Ａ〜２Ｄに示す工程は第１形態例と同様に実施することができるので、重複する説明は省略する。
図７Ａにおいては、図２Ａ〜２Ｄで形成した貫通孔１２および連通穴１６ａに導体１３１を充填する。この導体１３１によって上記外側の層１３１が構成される。さらに本形態例の場合、外側の層１３１の充填と同時に、同じ導体によって絶縁層１１１上に回路１４を形成している。なお、回路１４は外側の層１３１とは別の工程で形成してもよい。また、回路１４を外側の層１３１とは異なる材料で形成してもよい。
外側の層１３１や回路１４を構成する導体としては、銅（Ｃｕ）やタングステン（Ｗ）等の金属、金錫（Ａｕ−Ｓｎ）やはんだ等の合金、ポリシリコン等の非金属の導体が挙げられる。充填方法は、めっき法、スパッタ法、溶融金属充填法、ＣＶＤ等、適宜適用することができる。
次に、図７Ｂに示すように、貫通孔１２および連通穴１６ａの内壁に充填した導体１３１のさらに内側に、内側の層１３２を充填する。内側の層１３２の充填材料は、導体であっても絶縁体であっても構わない。例えば、真空印刷により絶縁樹脂を充填した場合、突出部１３ａを有する貫通電極１３Ａにある程度の柔軟性を持たせることができ、電子デバイス装置６の実装時に発生する応力を緩和することができる。なお、内側の層１３２の充填材料は絶縁樹脂に限定されず、他の絶縁体や金属等の導電体であっても構わない。充填方法は、めっき法、スパッタ法、ＣＶＤ等、材料等に応じて適宜適用することができる。
次に、図７Ｃに示すように、突出部形成用補助層１６を完全に除去する。また、図２Ｄにおいて絶縁層１１１を連通穴１６ａの内部にも形成した場合には、突出部１３ａ表面の絶縁層１１１を除去する。その後、図７Ｄに示すように、支持基板１１の第１主面１１ａ側に、回路１４と電気的に接続された半田バンプ等の接続端子１５を形成する。以上により、本形態例の支持部材１０Ａが完成する。これらの手順は、第１形態例において図３Ｂ、３Ｃ、３Ｄにより説明したものと同様の手法を用いることができるので、重複する説明は省略する。なお、特に図示しないが、回路１４の形成工程は、図７Ｄに示す段階で行うことも可能である。
本形態例により得られる支持部材１０Ａは、突出部１３ａの先端で内側の層１３２が外側の層１３１に内包された構造となる。
図８Ａ〜１１Ｄに、本発明の第４形態例に係る、支持部材１０Ｂを用いた電子デバイス実装構造および実装方法を示す。
本形態例の場合、突出部１３ａを有する貫通電極１３Ｂが複数の層（詳しくは、外側の層１３１と内側の層１３２との２層）からなる。ここで、外側の層１３１は導体から構成され、電子デバイス装置６の回路４と電気的に接続されている。また、外側の層１３１と回路１４は一連の導体層として形成されている。内側の層１３２の材料は、導体であっても絶縁体であっても構わない。また、貫通電極１３Ｂは、突出部１３ａの先端で内側の層１３２が外側の層１３１から露出された層状構造を有する。
本形態例の電子デバイス実装構造によれば、上述した第１、第３形態例と同様の作用効果を奏することができる。
本形態例の支持部材１０Ｂは、例えば図９Ａ〜９Ｃ、次いで図１０Ａ〜１０Ｃ、次いで図１１Ａ〜１１Ｄに示す作製方法により、製造することができる。
図９Ａにおいて、（ａ）に示すように、支持基板１１の第２主面１１ｂ側（詳しくは絶縁層１１２の上）に突出部形成用補助層１６を積層した出発材料は、上述した第１形態例と同様（例えばＳＯＩ基板）である。ただし、支持基板１１の第１主面１１ａから第２主面１１ｂに向けて貫通する貫通孔１２が、図９Ａの（ｂ）に示すように、断面ドーナツ状であること、つまり貫通孔１２の中心部に支持基板１１の材料が残った芯部１７を有する点で、図２Ａと相違する。
各部の寸法の一具体例としては、支持基板１１の厚さが例えば１５０μｍ、突出部形成用補助層１６の厚さが例えば２００μｍ、突出部１３ａの高さが例えば１８０μｍ、貫通孔１２の外径が例えば６０μｍ、貫通孔１２の内径（つまり芯部１７の外径）が例えば３０μｍである。
貫通孔１２に引き続き、図９Ｂに示すように、埋め込み絶縁層１１２にも穴１１３を形成する。さらに、図９Ｃに示すように、貫通孔１２から延長して突出部形成用補助層１６の内部に達する連通穴１６ａを形成する。穴１１３および連通穴１６ａも断面リング状、つまり埋め込み絶縁層１１２や突出部形成用補助層１６の材料が残った芯部１７を有する。
この突出部形成用補助層１６内における連通穴１６ａの深さは、突出部１３ａの高さとほぼ同じになる。
次に、図１０Ａに示すように、貫通孔１２の内壁（芯部１７の外壁を含む。）および支持基板１１の第１主面１１ａに絶縁層１１１を形成する。絶縁層１１１の形成は任意であり、必要に応じて行えばよい。絶縁層１１１の形成は、例えば第１形態例の図２Ｄに示す絶縁層１１１の形成と同様に行うことができる。
次に、図１０Ｂに示すように、貫通孔１２および連通穴１６ａに導体１３１を充填する。この導体１３１によって上記外側の層１３１が構成される。外側の層１３１に用いる導体１３１としては、銅（Ｃｕ）やタングステン（Ｗ）等の金属、金錫（Ａｕ−Ｓｎ）やはんだ等の合金、ポリシリコン等の非金属の導体が挙げられる。充填方法は、めっき法、スパッタ法、溶融金属充填法、ＣＶＤ等、適宜適用することができる。
次に、図１０Ｃに示すように、上記外側の層１３１より内側（芯部１７の外壁上）にある絶縁層１１１および芯部１７を除去する。この除去は、上記外側の層１３１より外側（貫通孔１２や連通穴１６ａの内壁上および第１主面１１ａ上）にある絶縁層１１１に必要な保護を行った上で行う。出発材料がＳＯＩ基板である場合は、例えばＳＦ６ガス、ＣＦ４ガス等によりＳｉやＳｉＯ２を除去する。また、他の方法を用いることもできる。
上記外側の層１３１より外側にある絶縁層１１１の保護する方法としては、例えば、第１主面１１ａ上において貫通孔１２の外側から導体１３１まで、レジスト等の保護材料で被覆する方法が挙げられる。
次に、図１１Ａに示すように、導体１３１の内側にできた空洞に対して、内側の層１３２を充填する。内側の層１３２の充填材料は、導体であっても絶縁体であっても構わない。例えば、めっきにより銅（Ｃｕ）を充填したり、他の導電体や絶縁樹脂等の絶縁体であっても構わない。充填方法は、めっき法、スパッタ法、ＣＶＤ、印刷等、材料等に応じて適宜適用することができる。
次に、図１１Ｂに示すように、突出部形成用補助層１６を完全に除去し、図１１Ｃに示すように、突出部１３ａ表面の絶縁層１１１（図１１Ｂ中、符号１１４で示す部分）を除去する。さらに、図１１Ｄに示すように、支持基板１１の第１主面１１ａ側に、貫通電極１３と電気的に接続された回路１４および回路１４と電気的に接続された半田バンプ等の接続端子１５を形成する。以上により、本形態例の支持部材１０Ｂが完成する。これらの手順は、第１形態例において図３Ｂ、３Ｃ、３Ｄにより説明したものと同様の手法を用いることができるので、重複する説明は省略する。
本形態例により得られる支持部材１０Ｂにおいて、貫通電極１３Ｂは、突出部１３ａの先端で内側の層１３２が外側の層１３１の内側で露出された層状構造を有する。
以上、本発明を好適な実施の形態に基づいて説明してきたが、本発明は上述の形態例のみに限定されるものではなく、本発明の要旨を逸脱しない範囲で種々の改変が可能である。
図１２に示す支持部材１０Ｃは、貫通電極１３と回路１４とが一連のものとして形成されていることを除いては、図１Ｂに示す第１形態例の支持部材１０と同様に構成されている。この支持部材１０Ｃは、例えば、第１形態例の支持部材１０の製造工程中、図３Ａに示す導体１３の充填工程と同時に回路１４を形成することで作製することができる。
図１３に示す支持部材１０Ｄは、貫通電極１３Ｄの外側の層１３１と回路１４とが一連のものとして形成されていることを除いては、図８Ｂに示す第４形態例の支持部材１０Ｂと同様に構成されている。この支持部材１０Ｄは、例えば、第４形態例の支持部材１０Ｂの製造工程中、図１０Ｂに示す導体１３１の充填工程と同時に回路１４を形成することで作製することができる。
図１４に示す支持部材１００を用いた電子デバイス実装構造では、支持部材１００が、貫通電極１３の突出部１３ａによって電子デバイス装置６が配置されるデバイス配置領域１０１，１０２を、支持基板１１の第２主面１１ｂ上に複数有する。各デバイス配置領域１０１，１０２に配置される電子デバイス装置６の数は、同じであっても異なっていても良い。また、各デバイス配置領域１０１，１０２に配置される電子デバイス装置６の数は、１つでも複数であっても良い。支持部材１００は、支持基板１１の第１主面１１ａ側の回路１４に電子デバイス装置１１０を実装することもできる。
図１５に示す電子デバイス実装構造は、電子デバイス装置６を内包する保護層８を有する。これにより、半導体パッケージを実現することができる。保護層８は、例えば絶縁樹脂（モールド樹脂）等やキャビティー付きの基板を用いて構成することができるが、特にこれらに限定されるものではない。
なお、支持部材の第１主面１ａ側に回路１４および接続端子１５を形成する前に、電子デバイス装置６の実装および保護層８の形成を行う場合は、必要に応じて、この保護層８を支持体として、支持基板１１の第１主面１ａ側を研削し、パッケージを薄型化することもできる。この場合、第１主面１ａ側の研削後に、必要に応じて、回路１４および接続端子１５を設けることができる。
図１６に、上記の各形態例で電子デバイス装置６に用いられるデバイス基板１のパッド配置の一例を示す。この例では、デバイス基板１の主面１ｂ上に形成された複数の貫通孔２のそれぞれの周囲にパッド５が形成されている。なお、図１Ａ等に示す回路４は、図１６中では図示を省略している。貫通孔２およびパッド５の配置は、適宜設計が可能であり、この配置に合わせて支持部材に突出部が配置される。
図１６では、１２個の貫通孔２を有するデバイス基板１を示す。支持部材の突出部１３ａの個数は、貫通孔２と同数でも良いし、あるいはより少ない数として一部の貫通孔２への挿入を省略することもできる。
貫通孔２およびその周辺の各部の寸法は特に限定されるものではない。一具体例としては、突出部１３ａの外径が例えば６０μｍ、貫通孔２の内径が例えば８０μｍ、Ｉ／Ｏパッド５が例えば１００μｍ角（１００μｍ□）である。
図１７Ａ〜１７Ｄに、デバイス基板１を加工して支持部材１０に実装する工程の一例を模式的に示す。
まず、図１７Ａに示すように、デバイス基板１およびパッド５に貫通孔２を形成する。
例えば、貫通孔２を形成する部分以外をレジストで保護し、パッド５のレジストから露出した部分を除去した後、デバイス基板１の露出した部分を除去して貫通孔２を主面１ｂから主面１ａまで貫通させることにより、貫通孔２が形成されていないデバイスに貫通孔２を形成することができる。パッド５材料の除去は、例えばＡｌの場合、薬液を用いたウェットエッチングが挙げられる。また、デバイス基板１材料の除去は、例えばＳｉの場合、上述したＢｏｓｃｈプロセスが挙げられる。また、パッド５やデバイス基板１への貫通孔２の形成には、その他のドライエッチング、ウェットエッチング、レーザー等による物理的な加工を用いることもできる。
また、デバイス基板１の主面１ａ側で裏面研磨を行う場合は、主面１ｂ側からある程度の深さまで底のある孔（ブラインドビア）を形成後に裏面研磨を行い、孔が主面１ａに達することで貫通させることもできる。ブラインドビアの深さ等は特に限定されるものではないが、一具体例としては、ブラインドビアの深さを例えば７０μｍとし、裏面研磨でデバイス基板１を厚さ５０μｍまで薄くする例が挙げられる。
次に、図１７Ｂに示すように、貫通孔２の内壁に絶縁層３を形成する。絶縁層３の形成方法は、例えばＳｉＯ２からなる絶縁層３であれば、テトラエトキシシラン（ＴＥＯＳ）を原料とするプラズマＣＶＤ法、シラン（ＳｉＨ４）などを用いたプラズマＣＶＤ法、Ｓｉの熱酸化による成膜が挙げられる。絶縁層３の材料はＳｉＯ２に限定されるものではなく、窒化シリコン（ＳｉＮ）や絶縁樹脂等、他の絶縁材料でも構わない。
次に、図１７Ｃに示すように、支持部材１０の貫通電極１３の突出部１３ａを、内壁に絶縁層３を形成した貫通孔２に挿入し、電子デバイス装置６を支持基板１１の第２主面１１ｂ上に配置する。ここでは図示しないが、第２主面１１ｂとデバイス基板１の主面１ａとの間には、必要に応じて接着層や絶縁層を設けても構わない。
次に、図１７Ｄに示すように、電子デバイス装置６のＩ／Ｏパッド５と貫通電極１３の突出部１３ａとを電気的に接続する。この接続には、例えば半田や導電性ペースト等の導電性接合材料７を用いることができる。図示例において、導電性接合材料７は、パッド５付近の一部のみに付着しているが、貫通孔２全体に付着しても構わない。
さらに、図１７Ｃ、１７Ｄに示す工程を繰り返すことで、例えば図１Ｂに示すように、複数の電子デバイス装置６を積層することができる。ここでは図示しないが、積層した電子デバイス装置６同士の間には、必要に応じて接着層や絶縁層を設けても構わない。
図１８Ａは、突出部１３ａに半田の層１８が設けられた支持部材１９を用いて電子デバイス装置６を積層配置した状態の一例を模式的に示す断面図であり、図１８Ｂは、図１８Ａのように積層配置された電子デバイス装置から製造された電子デバイス実装構造の一例を模式的に示す断面図である。
この支持部材１９は、図８Ｂに示す第４形態例の支持部材１０Ｂにおける外側の層１３１を半田の層１８としたものに対応する。半田の層１８の内側に充填される材料は、導体であっても絶縁体であっても構わない。
また、図１８Ａ及び１８Ｂに示す例では半田の層１８は支持部材１９の貫通孔１２内まで形成されているが、導体で形成した貫通電極１３の突出部１３ａ上にのみ、半田の層１８を設けても構わない。突出部１３ａ上にのみ半田の層１８を設ける方法としては、例えば、図１Ｂに示す支持部材１０を作製した後、さらに半田ペーストの塗布などにより半田の層１８を形成する方法が挙げられる。
図１８Ａに示すように、複数の電子デバイス装置６の貫通孔２に、外周面の全長にわたって半田の層１８が形成された突出部１３ａを挿入して、これら電子デバイス装置６が支持基板１１の第２主面１１ｂ上に積層状態で配置されている。図１８Ｂに示すように、半田の融点以上の温度でリフローすることにより半田の層１８を溶融させると、半田の層１８から溶け出した半田から形成される接合部１８ａにより、複数の電子デバイス装置６の各パッド５と突出部１３ａとを一括して電気的に接続することができる。
この方法によれば、電子デバイス装置６の実装工程をより簡略化することができる。
なお、支持部材１９に設ける接続端子１５が半田バンプである場合は、突出部１３ａの半田の層１８をリフローして電子デバイス装置６を実装した後に半田バンプ１５を形成することもできる。あるいは、半田の層１８と半田バンプ１５とを同時にリフローすることもできる。
本発明は、支持部材等の支持部材上に、半導体チップ等の電子デバイス装置を実装するために好適に利用することができる。
１ デバイス基板（チップ基板）
１ａ，１ｂ 主面
２ 貫通孔
４ 回路
６ 電子デバイス装置（半導体チップ）
８ 保護層
１０，１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，２０，１００ 支持部材
１１，２１ 支持基板
１１ａ，２１ａ 第１主面
１１ｂ，２１ｂ 第２主面
１２ 貫通孔
１３，１３Ａ，１３Ｂ，１３Ｄ，２３ 貫通電極
１３ａ，２３ａ 突出部
１５，２５ 接続端子（半田バンプ）
１６ 突出部形成用補助層
１６ａ 連通穴
１８ 半田の層
２６ 母材
２６ａ 母材の穴
１０１，１０２ デバイス配置領域

Claims (3)

  1. 支持基板と、前記支持基板の一方の主面である第１主面から他方の主面である第２主面に向けて前記支持基板を貫通し、内壁に絶縁層が形成された貫通孔と、前記貫通孔に挿入され、かつ前記第２主面から突出した突出部を有する貫通電極と、を有する支持部材と；
    回路が形成されたデバイス基板と、前記デバイス基板の両主面間を貫通する貫通孔と、
    前記デバイス基板の貫通孔の周囲において前記回路に接続されたパッドと、を有する電子デバイス装置と；を備え、
    前記電子デバイス装置は、前記デバイス基板の貫通孔に前記支持部材の突出部が挿入されるように前記支持基板の第２主面上に配置され、
    前記電子デバイス装置の回路は、前記パッドを介して前記突出部と電気的に接続され、
    前記突出部の外周面には前記突出部の全長にわたって半田の層が形成されており、
    前記半田の層は、前記電子デバイス装置の回路と前記突出部とを電気的に接続している電子デバイス実装構造を得るための電子デバイス実装方法であって、
    前記支持部材を用意する第１の工程と；
    前記電子デバイス装置を用意する第２の工程と；
    前記電子デバイス装置の貫通孔に前記支持部材の突出部が挿入されるように前記電子デバイス装置を前記支持基板の第２主面上に配置し、前記電子デバイス装置の回路を前記突出部と電気的に接続する第３の工程と；
    を備え、
    前記第１の工程は前記突出部の外周面に前記突出部の全長にわたって半田の層を形成する工程を含み；
    前記第３の工程は、前記支持部材の突出部を複数の電子デバイス装置の各貫通孔に挿入してこれら電子デバイス装置を前記支持基板の第２主面上に積層状態で配置する工程と、前記半田の層を溶融することにより、前記複数の電子デバイス装置の各回路と前記突出部とを一括して電気的に接続する工程と、を含むことを特徴とする電子デバイス実装方法。
  2. 前記第１の工程は、
    前記突出部の高さより大きい厚さを有する突出部形成用補助層を前記支持基板の第２主面側に積層する工程と；
    前記支持基板の第１主面から第２主面に向けて貫通する貫通孔を形成する工程と；
    前記支持基板の貫通孔から延長して前記突出部形成用補助層の内部に達する連通穴を形成する工程と；
    前記支持基板の貫通孔および前記連通穴に導体を充填する工程と；
    前記突出部形成用補助層を除去することによって、前記支持基板の第２主面を露出するとともに、前記導体からなり、前記第１主面から前記第２主面に向けて前記支持基板を貫通し、かつ前記第２主面から突出した突出部を有する貫通電極を形成する工程と；
    を有することを特徴とする請求項１に記載の電子デバイス実装方法。
  3. 前記第１の工程は、
    前記支持基板の厚さと前記突出部の高さとの和より大きい厚さを有する母材に、前記支持基板の第１主面となる面から穴を形成する工程と；
    前記穴に導体を充填する工程と；
    前記母材の前記第１主面とは反対側から前記導体の一部が露出するまで前記母材の一部を除去することによって、前記支持基板の第２主面を形成するとともに、前記導体からなり、前記第１主面から前記第２主面に向けて前記支持基板を貫通し、かつ前記第２主面から突出した突出部を有する貫通電極を形成する工程と；を有することを特徴とする請求項１に記載の電子デバイス実装方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210148495A (ko) * 2020-05-28 2021-12-08 중앙대학교 산학협력단 전기 정지 마찰력을 이용한 가변 강성 메커니즘

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011228511A (ja) * 2010-04-21 2011-11-10 Asahi Glass Co Ltd 半導体デバイス貫通電極用のガラス基板およびその製造方法
FR2984601B1 (fr) * 2011-12-14 2015-04-10 Commissariat Energie Atomique Formation d'une connexion electrique du type via
EP2790214B1 (en) * 2013-04-10 2020-01-01 Invensense, Inc. Device with a micro- or nanoscale structure
KR101936405B1 (ko) * 2013-06-11 2019-04-03 에스케이하이닉스 주식회사 적층 반도체 패키지 및 이의 제조방법
EP3367082A1 (en) 2013-11-06 2018-08-29 Invensense, Inc. Pressure sensor
EP2871455B1 (en) 2013-11-06 2020-03-04 Invensense, Inc. Pressure sensor
EP3076146B1 (en) 2015-04-02 2020-05-06 Invensense, Inc. Pressure sensor
FR3042308B1 (fr) * 2015-10-13 2018-02-16 Commissariat A L'energie Atomique Et Aux Energies Alternatives Boitier pour composants microelectroniques
US10269775B2 (en) * 2016-02-03 2019-04-23 Shindengen Electric Manufacturing Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US11225409B2 (en) 2018-09-17 2022-01-18 Invensense, Inc. Sensor with integrated heater
CN113785178A (zh) 2019-05-17 2021-12-10 应美盛股份有限公司 气密性改进的压力传感器

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030107119A1 (en) * 2001-12-06 2003-06-12 Samsung Electronics Co., Ltd. Multi-chip package (MCP) with a conductive bar and method for manufacturing the same
US20030232460A1 (en) * 2002-06-18 2003-12-18 Poo Chia Yong Semiconductor devices including peripherally located bond pads, assemblies, packages, and methods
US20040238933A1 (en) * 2003-05-27 2004-12-02 Shou-Lung Chen Stacked package for electronic elements and packaging method thereof
JP2009071095A (ja) * 2007-09-14 2009-04-02 Spansion Llc 半導体装置の製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003282819A (ja) 2002-03-27 2003-10-03 Seiko Epson Corp 半導体装置の製造方法
JP4285604B2 (ja) 2003-09-19 2009-06-24 株式会社フジクラ 貫通電極付き基板、その製造方法及び電子デバイス
JP2006303360A (ja) 2005-04-25 2006-11-02 Fujikura Ltd 貫通配線基板、複合基板及び電子装置
CN100568502C (zh) * 2005-09-06 2009-12-09 日本电气株式会社 半导体器件
KR100842910B1 (ko) * 2006-06-29 2008-07-02 주식회사 하이닉스반도체 스택 패키지
US7429792B2 (en) * 2006-06-29 2008-09-30 Hynix Semiconductor Inc. Stack package with vertically formed heat sink
JP2009098035A (ja) 2007-10-17 2009-05-07 Toshiba Corp 原子力プラント

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030107119A1 (en) * 2001-12-06 2003-06-12 Samsung Electronics Co., Ltd. Multi-chip package (MCP) with a conductive bar and method for manufacturing the same
US20030232460A1 (en) * 2002-06-18 2003-12-18 Poo Chia Yong Semiconductor devices including peripherally located bond pads, assemblies, packages, and methods
US20040238933A1 (en) * 2003-05-27 2004-12-02 Shou-Lung Chen Stacked package for electronic elements and packaging method thereof
JP2009071095A (ja) * 2007-09-14 2009-04-02 Spansion Llc 半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210148495A (ko) * 2020-05-28 2021-12-08 중앙대학교 산학협력단 전기 정지 마찰력을 이용한 가변 강성 메커니즘
KR102353298B1 (ko) 2020-05-28 2022-01-20 중앙대학교 산학협력단 전기 정지 마찰력을 이용한 가변 강성 메커니즘

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