TWI814545B - 半導體元件及其製造方法 - Google Patents
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Abstract
一種半導體元件，包括：第一金氧半元件、第二金氧半元件、第一介電層、停止層以及第二介電層。第一金氧半元件與第二金氧半元件位於所述基底上。第一介電層在所述第一金氧半元件與所述第二金氧半元件旁。停止層在所述第一介電層上。第二介電層，覆蓋在所述停止層上。在所述第一金氧半元件上方的所述第二介電層的厚度大於在所述第二金氧半元件上方的所述第二介電層的厚度。
Description
本發明是有關於一種半導體元件及其製造方法，且特別是有關於動態隨機存取記憶體及其製造方法。
目前將電容堆疊在電晶體之上的堆疊式動態隨機存取記憶體(DRAM)可達到高記憶體密度的目標。然而，堆疊式動態隨機存取記憶體的材料層在製造的過程中可能形成懸浮鍵而導致NMOS元件可靠度的問題。
本發明提出一種半導體元件及其製造方法，可以提升第一元件(例如是NMOS)的可靠度，且可以避免記憶胞區的構件以及周邊電路區的第二元件(例如是PMOS)的劣化。
本發明提供一種依據本發明實施例之一種半導體元件，包括：第一金氧半元件，位於基底上。第二金氧半元件，位於所述基底上。第一介電層，在所述第一金氧半元件與所述第二金氧
半元件旁。停止層，在所述第一介電層上。第二介電層，覆蓋在所述停止層上，其中在所述第一金氧半元件上方的所述第二介電層的厚度大於在所述第二金氧半元件上方的所述第二介電層的厚度。
依據本發明實施例之一種半導體元件，包括：第一金氧半元件，位於基底上。第二金氧半元件，位於所述基底上。第一介電層，在所述第一金氧半元件與所述第二金氧半元件旁。第一停止層，在所述第一介電層上。第二停止層，在所述第一停止層上，其中在所述第一金氧半元件上方的所述第二停止層的厚度大於在所述第二金氧半元件上方的所述第二停止層的厚度。
依據本發明實施例之一種半導體元件的製造方法，包括：形成第一金氧半元件與第二金氧半元件，於基底上。形成第一介電層，所述第一金氧半元件與所述第二金氧半元件旁。形成第一停止層，在所述第一介電層上。至少移除部分所述第一停止層，以在所述第一停止層中形成開口，所述開口對應於所述第一金氧半元件。進行處理製程。形成第二介電層，覆蓋在所述停止層上。
本發明的實施例的半導體元件及其製造方法，可以提升第一元件(例如是NMOS)的可靠度，且可以避免記憶胞區的構件以及周邊電路區的第二元件(例如是PMOS)的劣化。
16:頂蓋層
100:基底
102:隔離結構
104:絕緣層
WL:埋入式字元線
106、108、116、120、152、156、162、168:介電層
110、111A、154A、154B:接觸窗
111B、158A、158B、172A、172B:導線
111C:導體墊
112、112a、114、118、122、160、166:停止層
124:電容器開口
126:下電極
128、142、242、342:罩幕層
130:孔
132、143、144、243、244、343、344:開口
134:介電質
136:上電極
140:電容器
146、246、346:處理製程
150:內連線結構
164A、164B:導電特徵
170A、170B:介層窗
174:保護層
AA:主動區
BL:位元線結構
GSK1、GSK2:閘極結構
H1、H2、H3、H4、H5、H6:厚度
MR:記憶胞區
PR:周邊電路區
T1:第一元件
T2:第二元件
I-I’、II-II’:線
圖1是依照本發明的一實施例的一種動態隨機存取記憶體的上視示意圖。
圖2A至圖2G是沿著圖1之線I-I’的本發明的一實施例的一種動態隨機存取記憶體的製造流程的剖面示意圖。
圖3A至圖3G是沿著圖1之線II-II’的本發明的一實施例的一種動態隨機存取記憶體的製造流程的剖面示意圖。
圖4A至圖4D是沿著圖1之線I-I’的本發明的另一實施例的一種動態隨機存取記憶體的製造流程的剖面示意圖。
圖5A至圖5D是沿著圖1之線II-II’的本發明的另一實施例的一種動態隨機存取記憶體的製造流程的剖面示意圖。
圖6A至圖6D是沿著圖1之線I-I’的本發明的又一實施例的一種動態隨機存取記憶體的製造流程的剖面示意圖。
圖7A至圖7D是沿著圖1之線II-II’的本發明的又一實施例的一種動態隨機存取記憶體的製造流程的剖面示意圖。
參考圖1、圖2A與圖3A，提供基底100。基底100例如是半導體基底，例如矽基底。基底100包括記憶胞區MR與周邊電路區PR。於基底100中形成隔離結構102以界定出多個主動區AA。接著，在基底100中形成埋入式字元線WL。埋入式字元線
WL與基底100之間還形成絕緣層104，以使埋入式字元線WL與基底100電性隔絕。之後，在周邊電路區PR的基底100上形成第一元件T1與第二元件T2。第一元件T1與第二元件T2可以是金氧半元件。第一元件T1例如是N型通道金氧半場效電晶體。第二元件T2例如是P型通道金氧半場效電晶體。基底100上還形成位元線結構BL。埋入式字元線WL與位元線結構BL包括導體材料，例如是鎢。
接著，在周邊電路區PR的基底100上形成介電層106。介電層106例如是氧化矽。介電層106可以經由化學機械平坦化製程而平坦化。
其後，將介電層106圖案化，以在記憶胞區MR的介電層106中形成開口(未示出)。接著，在開口中及介電層106上形成介電層108，並對介電層108進行平坦化以暴露出記憶胞區MR的介電層108。
然後，移除記憶胞區MR暴露出的介電層106，以形成開口，並在開口中形成接觸窗110，接觸窗110的材料例如時多晶矽。
之後，將介電層106與108圖案化，以在周邊電路區PR的介電層106與108中形成接觸窗開口(未示出)。
然後，在基底100上形成導體層，例如是鎢。導體層還填入接觸窗開口中。之後，將導體層圖案化，以在周邊電路區PR形成多個接觸窗111A與多個導線111B，並在記憶胞區MR形成多個導體墊111C。導線111B經由接觸窗111A電性連接第一元件T1
或第二元件T2。導體墊111C電性連接接觸窗110。
其後，在基底100上形成停止層112、114。停止層112、114例如是氮化矽。停止層112為共形層，其形成的方法例如是原子層沉積法。停止層114的形成方法如是以化學氣相沉積法沉積且經由回蝕刻或化學機械平坦化的平坦層。停止層112的階梯覆蓋性佳且品質優於停止層114。停止層114的蝕刻選擇性優於停止層112。
接著，在停止層114上形成介電層116、停止層118、介電層120與停止層122。停止層118、122的材料與介電層116、120的材料不同。停止層118、122例如是氮化矽。介電層116、120例如是氧化矽。
之後，請參照圖2B與圖3B，進行圖案化製程，以在記憶胞區MR的停止層114、介電層116、停止層118、介電層120與停止層122中形成多個電容器開口124。接著，在多個電容器開口124中形成多個下電極126。下電極126的材料例如是氮化鈦或釕。多個下電極126與下方的導體墊111C電性連接。多個下電極126的形成方法例如是包括以下步驟。首先，在停止層122上以及多個電容器開口124形成導體層，然後再以停止層122為研磨停止層，經由化學機械研磨製程將覆蓋在停止層122上的多餘的導體層移除。
參照圖2B與圖3B，在基底100上形成罩幕層128，並將罩幕層128圖案化，以在形成多個孔130與開口132。孔130裸露
出在記憶胞區MR的停止層122，開口132裸露出在周邊電路區PR的停止層122。接著，以罩幕層128為罩幕，進行蝕刻製程，移除多個孔130所裸露出的停止層122及其下方的介電層120。
參照圖2C與圖3C，以罩幕層128為罩幕，停止層118為蝕刻停止層，以移除未被罩幕層128覆蓋的停止層122與介電層120。
參照圖2D與圖3D，移除部分的停止層118。接著，再以停止層114為蝕刻停止層，進行蝕刻製程，以移除介電層116。至此，裸露出下電極126的表面。在一些實施例中，下電極126具有圓柱狀的輪廓。
參照圖2E與圖3E，在下電極126以及停止層114的表面上形成介電質134。介電質134例如是高介電常數的介電材料。接著，在介電質134上形成上電極136。上電極136的材料包括氮化鈦、鎢或矽化鍺。介電質134與上電極136的形成方法例如是在基底100上形成介電材料與導體材料，然後，進行微影與蝕刻製程，將周邊電路區PR的導體材料與介電材料移除。下電極126、介電質134以及上電極136形成電容器140。
參照圖2E與圖3E，在基底100上形成罩幕層142。罩幕層142例如是光阻層。接著將罩幕層142圖案化，以形成開口143。開口143裸露出周邊電路區PR的第一元件T1的閘極結構GSK1上方的停止層114。罩幕層142覆蓋住周邊電路區PR的第二元件T2的閘極結構GSK2以及記憶胞區MR的電容器140。
參照圖2F與圖3F，以罩幕層142為蝕刻罩幕，進行蝕刻製程，以移除閘極結構GSK1上方的停止層112與114，形成開口144。開口144裸露出閘極結構GSK1頂部的頂蓋層16。之後，進行處理製程146。處理製程146例如是通入氫氣燒結製程(H2 sintering process)以移除閘極結構GSK1的頂蓋層16之中的懸浮鍵，提升第一元件T1的可靠度。由於記憶胞區MR的電容器140以及周邊電路區PR的第二元件T2被罩幕層142覆蓋，因此，可以防止或減少處理製程146所使用的氣體擴散，因此可以避免記憶胞區MR的電容器140以及周邊電路區PR的第二元件T2的劣化。
參照圖2G與圖3G，移除罩幕層142。之後，在基底100上形成內連線結構150。內連線結構150包括介電層152、接觸窗154A、154B、介電層156、導線158A、158B、停止層160、介電層162、導電特徵(包含導線與介層窗)164A、164B、停止層166、介電層168、介層窗170A與170B、導線172A、172B以及保護層174。介電層152例如是以電漿增強型化學氣相沉積法形成的氧化矽。
接觸窗154A延伸穿過介電層152，分別經由導線111B以及接觸窗111A電性連接第一元件T1或第二元件T2。接觸窗154A還與後續形成的導線158A、導電特徵164A、介層窗170A以及導線172A電性連接。接觸窗154B延伸穿過介電層152，電性連接電容器140的上電極136。接觸窗154B還與後續形成的導線
158B、導電特徵164B、介層窗170B以及導線172B電性連接。內連線結構150可以採用任何已知的方法來形成，於此不再贅述。
在本實施例中，介電層152填入開口144之中，與周邊電路區PR的第一元件T1的閘極結構GSK1的頂蓋層16接觸。介電層152與周邊電路區PR的第二元件T2的閘極結構GSK2的頂蓋層16之間藉由停止層112、114分離。因此，在周邊電路區PR的第一元件T1上方的介電層152的厚度H1會大於在周邊電路區PR的第二元件T2上方的介電層152的厚度H2。本實施例是先電容器製程，其處理製程是在電容器形成之後才進行。然而，本發明並不以此為限。本發明實施例也可以包括後電容器製程，其處理製程是在電容器形成之後才進行。
參照圖4A與圖5A，依照上述方法形成接觸窗111A、導線111B以及導體墊111C之後，在基底100上方形成停止層112。並在形成停止層114前，在基底100上先形成罩幕層242。罩幕層242例如是光阻層。接著將罩幕層242圖案化，以形成開口243。開口243裸露出周邊電路區PR的第一元件T1的閘極結構GSK1上方的停止層112。罩幕層242覆蓋住周邊電路區PR的第二元件T2的閘極結構GSK2以及記憶胞區MR的停止層112。
參照圖4B與圖5B，以罩幕層242為蝕刻罩幕，進行蝕刻製程，以移除閘極結構GSK1上方的停止層112，形成開口244。開口244裸露出閘極結構GSK1的頂蓋層16。之後，進行處理製程246。處理製程246例如是通入氫氣燒結製程以移除閘極結構
GSK1的頂蓋層16之中的懸浮鍵，提升第一元件T1的可靠度。由於記憶胞區MR的電容器140以及周邊電路區PR的第二元件T2被罩幕層242及停止層112覆蓋，因此，可以防止或減少處理製程246所使用的氣體擴散，因此可以避免記憶胞區MR的電容器140以及周邊電路區PR的第二元件T2的劣化。
參照圖4C與圖5C，移除罩幕層242。然後，在基底100上形成停止層114。停止層114填入開口244之中，與周邊電路區PR的第一元件T1的閘極結構GSK1的頂蓋層16接觸。停止層114與周邊電路區PR的第二元件T2的閘極結構GSK2的頂蓋層16之間藉由停止層112分離。因此，在周邊電路區PR的第一元件T1上方的停止層114的厚度H3會大於在周邊電路區PR的第二元件T2上方的停止層114的厚度H4。
參照圖4D與圖5D，依照上述方法形成電容器140以及內連線結構150。
在本實施例中，第一元件T1的閘極結構GSK1上方的停止層112被完全移除，然而，本發明不以此為限，第一元件T1的閘極結構GSK1上方的停止層112可以部分被移除，如圖6A至圖6D所示。
參照圖6A與圖7A，依照形成罩幕層242的方法形成罩幕層342。罩幕層342具有開口343，裸露出周邊電路區PR的第一元件T1的閘極結構GSK1上方的停止層112。罩幕層342覆蓋住周邊電路區PR的第二元件T2的閘極結構GSK2以及記憶胞區
MR的停止層112。
參照圖6B與圖7B，以罩幕層342為蝕刻罩幕，進行蝕刻製程，以部分移除閘極結構GSK1上方的停止層112，形成開口344。開口344裸露出餘留在閘極結構GSK1的頂蓋層16上方的停止層112a。之後，進行處理製程346。處理製程346例如是通入氫氣燒結製程。由於閘極結構GSK1的頂蓋層16的停止層112a薄，因此，氣體仍可以通過停止層112a，而移除閘極結構GSK1的頂蓋層16之中的懸浮鍵，進而提升第一元件T1的可靠度。由於記憶胞區MR的電容器140以及周邊電路區PR的第二元件T2被罩幕層342及較厚的停止層112覆蓋，因此，可以防止或減少處理製程346所使用的氣體擴散，因此可以避免記憶胞區MR的電容器140以及周邊電路區PR的第二元件T2的劣化。
參照圖6C與圖7C，移除罩幕層342。然後，在基底100上形成停止層114。停止層114填入開口344之中，與周邊電路區PR的第一元件T1的閘極結構GSK1的頂蓋層16之間以較薄的停止層112a分離。停止層114與周邊電路區PR的第二元件T2的閘極結構GSK2的頂蓋層16之間以較厚的停止層112分離。因此，在周邊電路區PR的第一元件T1上方的停止層114的厚度H5會大於在周邊電路區PR的第二元件T2上方的停止層114的厚度H6。
參照圖6D與圖7D，依照上述方法形成電容器140以及內連線結構150。
本發明的實施例的半導體元件透過罩幕層的形成，選擇性地將周邊電路區的第一元件(例如是NMOS)上方的停止層完全移除或部分移除，使得處理製程(例如是燒結製程)可以針對第一元件(例如是NMOS)施行，因此可以提升第一元件的可靠度。由於記憶胞區以及周邊電路區的第二元件(例如是PMOS)被罩幕層覆蓋，因此，可以防止或減少處理製程所使用的氣體擴散，因此可以避免記憶胞區的構件以及周邊電路區的第二元件(例如是PMOS)的劣化。
16:頂蓋層
100:基底
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WL:埋入式字元線
GSK1、GSK2:閘極結構
I-I’、II-II’:線
T1:第一元件
T2:第二元件
Claims (12)
- 一種半導體元件，包括：第一金氧半元件，位於基底上；第二金氧半元件，位於所述基底上第一介電層，在所述第一金氧半元件與所述第二金氧半元件旁；停止層，在所述第一介電層上；以及第二介電層，覆蓋在所述停止層上，其中在所述第一金氧半元件上方的所述第二介電層的厚度大於在所述第二金氧半元件上方的所述第二介電層的厚度。
- 如請求項1所述之半導體元件，其中所述第二介電層延伸穿過所述停止層，且與所述第一金氧半元件接觸。
- 如請求項2所述之半導體元件，其中所述第一金氧半元件包括N型通道金氧半元件，所述第二金氧半元件包括P型通道金氧半元件。
- 一種半導體元件，包括：第一金氧半元件，位於基底上；第二金氧半元件，位於所述基底上；第一介電層，在所述第一金氧半元件與所述第二金氧半元件旁；第一停止層，在所述第一介電層上；以及 第二停止層，在所述第一停止層上，其中在所述第一金氧半元件上方的所述第二停止層的厚度大於在所述第二金氧半元件上方的所述第二停止層的厚度。
- 如請求項4所述之半導體元件，其中所述第二停止層與所述第一金氧半元件接觸。
- 如請求項4所述之半導體元件，其中在所述第二停止層與所述第一金氧半元件之間的所述第一停止層的厚度小於在所述第二停止層與所述第二金氧半元件之間的所述第一停止層的厚度。
- 一種半導體元件的製造方法，包括：形成第一金氧半元件與第二金氧半元件，於基底上；形成第一介電層，所述第一金氧半元件與所述第二金氧半元件旁；形成第一停止層，在所述第一介電層上；至少移除部分所述第一停止層，以在所述第一停止層中形成開口，所述開口對應於所述第一金氧半元件；進行燒結製程；以及形成第二介電層，覆蓋在所述停止層上。
- 如請求項7所述之半導體元件的製造方法，其中所述燒結製程使用的氣體包括氫氣。
- 如請求項7所述之半導體元件的製造方法，其中所述形成第二介電層還填入所述開口中。
- 如請求項7所述之半導體元件的製造方法，更包括形成第二停止層於所述第一停止層上並填入於所述開口中。
- 如請求項10所述之半導體元件的製造方法，其中至少移除部分所述第一停止層，且所述開口的底部裸露出所述第一停止層。
- 如請求項7所述之半導體元件的製造方法，其中至少移除部分所述第一停止層，且所述開口的底部裸露出所述第一金氧半元件。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW111131567A TWI814545B (zh) | 2022-08-22 | 2022-08-22 | 半導體元件及其製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| TW111131567A TWI814545B (zh) | 2022-08-22 | 2022-08-22 | 半導體元件及其製造方法 |
Publications (2)
| Publication Number | Publication Date |
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| TWI814545B true TWI814545B (zh) | 2023-09-01 |
| TW202410399A TW202410399A (zh) | 2024-03-01 |
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ID=88966025
Family Applications (1)
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| TW111131567A TWI814545B (zh) | 2022-08-22 | 2022-08-22 | 半導體元件及其製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| TW (1) | TWI814545B (zh) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI560805B (en) * | 2012-06-01 | 2016-12-01 | Taiwan Semiconductor Mfg Co Ltd | Semiconductor device and method for fabricating the same |
| US20190259780A1 (en) * | 2015-09-22 | 2019-08-22 | Qualcomm Incorporated | Integrated circuits (ics) on a glass substrate |
| WO2021103131A1 (zh) * | 2019-11-26 | 2021-06-03 | 中国科学院微电子研究所 | 一种三维静态随机存取存储器及其制备方法 |
-
2022
- 2022-08-22 TW TW111131567A patent/TWI814545B/zh active
Patent Citations (3)
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| WO2021103131A1 (zh) * | 2019-11-26 | 2021-06-03 | 中国科学院微电子研究所 | 一种三维静态随机存取存储器及其制备方法 |
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| Publication number | Publication date |
|---|---|
| TW202410399A (zh) | 2024-03-01 |
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