KR20220040079A - 반도체장치 및 그 제조 방법 - Google Patents

반도체장치 및 그 제조 방법 Download PDF

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Abstract

본 기술은 반도체장치의 특성을 개선하기 위한 것으로, 본 기술에 따른 반도체장치는 셀영역, 제1주변영역 및 제2주변영역을 포함하는 기판 상의 층간절연층, 층간절연층 상에 산화물로 형성된 캡핑층, 셀영역에서 층간절연층에 의해 캡핑된 캐패시터, 제1주변영역에서 층간절연층을 관통하는 콘택플러그, 캡핑층을 관통하여 콘택플러그 상에 형성된 금속배선 및 제2주변영역에서 캡핑층 및 층간절연층을 관통하여 기판 내로 연장되는 관통전극을 포함할 수 있다.
본 기술은 반도체장치의 특성을 개선하고, 공정을 단순화하여 수율을 향상시키기 위한 것으로, 본 기술에 따른 반도체장치 제조 방법은 기판 상에 층간절연층을 관통하는 콘택플러그를 형성하는 단계, 층간절연층 및 콘택플러그 상에 캡핑층을 형성하는 단계, 캡핑층을 식각하여 콘택플러그의 상부면을 노출시키는 트렌치를 형성하는 단계, 캡핑층 상에 트렌치를 채우는 희생층을 형성하는 단계, 층간절연층, 캡핑층 및 희생층을 관통하여 기판으로 연장되는 관통홀을 형성하는 단계, 희생층을 제거하여 트렌치를 노출시키는 단계, 트렌치에 금속배선을 형성하는 단계 및 관통홀에 관통전극을 형성하는 단계포함할 수 있다.

Description

반도체장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체장치 및 그 제조 방법에 관한 것으로, 상세하게는 캡핑층, 금속배선 및 관통전극을 구비한 반도체장치 및 그 제조 방법에 관한 것이다.
반도체장치의 집적도가 증가하면서 금속배선 및 금속배선 사이의 절연물질이 점유하고 있는 면적이 감소되고 있다. 그에 따라, 절연물질로 인한 특성 열화가 발생하므로 이를 개선하기 위한 기술이 제안되었다.
본 발명의 실시예들은 공정 불량을 감소시키고 장치의 품질을 개선할 수 있는 캡핑층 및 희생층을 구비한 반도체장치 및 반도체장치 제조방법을 제공한다.
본 발명의 실시예에 따른 반도체장치는 셀영역, 제1주변영역 및 제2주변영역을 포함하는 기판 상의 층간절연층, 층간절연층 상에 산화물로 형성된 캡핑층, 셀영역에서 층간절연층에 의해 캡핑된 캐패시터, 제1주변영역에서 층간절연층을 관통하는 콘택플러그, 캡핑층을 관통하여 콘택플러그 상에 형성된 금속배선 및 제2주변영역에서 캡핑층 및 층간절연층을 관통하여 기판 내로 연장되는 관통전극을 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치 제조방법은 기판 상에 층간절연층을 관통하는 콘택플러그를 형성하는 단계, 층간절연층 및 콘택플러그 상에 캡핑층을 형성하는 단계, 캡핑층을 식각하여 콘택플러그의 상부면을 노출시키는 트렌치를 형성하는 단계, 캡핑층 상에 트렌치를 채우는 희생층을 형성하는 단계, 층간절연층, 캡핑층 및 희생층을 관통하여 기판으로 연장되는 관통홀을 형성하는 단계, 희생층을 제거하여 트렌치를 노출시키는 단계, 상기 트렌치에 금속배선을 형성하는 단계 및 상기 관통홀에 관통전극을 형성하는 단계를 포함할 수 있다.
본 기술은, 캡핑층을 산화물로 형성하여 공정불량을 감소시킬 수 있고, 그에 따라 반도체 장치의 특성을 개선할 수 있다.
본 기술은, 캡핑층을 산화물로 형성하여 금속배선의 Ion Migration 불량을 개선할 수 있다.
본 기술은, 금속배선과 관통전극을 동시에 형성하여 공정 안정성을 확보할 수 있고, 공정을 단순화시켜 수율을 향상시킬 수 있다.
도 1 내지 도 17은 일 실시예에 따른 반도체장치 제조방법의 예시 중 하나이다.
도 18은 일 실시예에 따른 반도체장치를 도시한 단면도이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이므로, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함한다. 즉, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다. 도면의 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다. 설명의 간소화를 위하여 디램(DRAM)을 기준으로 설명하였으나, 본 발명의 개념은 이에 한정되지 않으며, 다른 메모리 또는 반도체장치들에 적용될 수 있다.
도 1 내지 도 17은 실시예에 따른 반도체장치 제조방법 중 하나이다.
도 1에 도시된 바와 같이, 기판(11)이 준비된다. 기판(11)은 반도체물질을 포함할 수 있다. 기판(11)은 실리콘 기판, 실리콘저마늄 기판 또는 SOI(Silicon On Insulator) 기판을 포함할 수 있다. 기판(11)은 제1영역(R1) 및 제2영역(R2)을 포함할 수 있다. 제1영역(R1)은 '제1주변영역'으로 지칭될 수 있다. 제1영역(R1)은 적어도 하나 이상의 트랜지스터가 형성될 영역을 지칭할 수 있다. 제2영역(R2)은 '제2주변영역'으로 지칭될 수 있다. 제2영역(R2)은 적어도 하나 이상의 관통전극이 형성될 영역을 지칭할 수 있다.
제1영역(R1)의 기판(11)에 소자분리층(13)이 형성될 수 있다. 소자분리층(13)은 STI(Shallow Trench Isolation) 공정에 의해 형성될 수 있다. 소자분리층(13)은 분리트렌치(12) 내에 형성될 수 있다. 소자분리층(13)에 의해 활성영역(14)이 정의될 수 있다. 소자분리층(13)은 실리콘질화물, 실리콘산화물 또는 이들의 조합을 포함할 수 있다.
도 2에 도시된 바와 같이, 기판(11) 상에 예비 게이트 절연층(21A)이 형성될 수 있다. 예비 게이트 절연층(21A)은 고유전물질(High-k materials), 산화물, 질화물, 산화질화물 또는 이들의 조합을 포함할 수 있다. 고유전물질은 하프늄산화물(HfO2), 하프늄실리케이트(HfSiO), 하프늄실리케이트질화물(HfSiON) 또는 이들의 조합을 포함할 수 있다. 예비 게이트 절연층(21A)은 계면층(Interface layer)을 더 포함할 수 있다. 계면층은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 예비 게이트 절연층(21A)은 계면층과 고유전물질이 적층되어 형성될 수 있다.
예비 게이트 절연층(21A) 상에 예비 하부 게이트 전극층(22A)이 형성될 수 있다. 예비 하부 게이트 전극층(22A)은 반도체물질을 포함할 수 있다. 예비 하부 게이트 전극층(22A)은 불순물로 도핑될 수 있다. 예컨대, 임플란트(Implantation) 등의 도핑공정(Doping process)에 의해 불순물이 도핑될 수 있다. 본 실시예에서, 예비 하부 게이트 전극층(22A)은 폴리실리콘을 포함할 수 있다. 다른 실시예에서, 예비 하부 게이트 전극층(22A)은 금속함유물질로 형성될 수도 있다.
예비 하부 게이트 전극층(22A) 상에 예비 배리어메탈층(23A)이 형성될 수 있다. 예비 배리어메탈층(23A)의 높이는 예비 하부 게이트 전극층(22A)의 높이보다 작을 수 있다. 예비 배리어메탈층(23A)은 티타늄질화물(TiN), 탄탈륨질화물(TaN), 텅스텐질화물(WN) 또는 이들의 조합을 포함할 수 있다. 본 실시예에서 예비 배리어메탈층(23A)은 티타늄질화물(TiN)을 함유하는 물질을 포함할 수 있다.
예비 배리어메탈층(23A) 상에 예비 상부 게이트 전극층(24A)이 형성될 수 있다. 예비 상부 게이트 전극층(24A)은 예비 하부 게이트 전극층(22A) 보다 비저항이 낮은 물질을 포함할 수 있다. 예비 상부 게이트 전극층(24A)은 예비 하부 게이트 전극층(22A) 보다 비저항이 낮은 금속물질을 포함할 수 있다. 예컨대, 예비 상부 게이트 전극층(24A)은 금속, 금속질화물, 금속 실리사이드 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 예비 상부 게이트 전극층(24A)은 텅스텐(W) 또는 텅스텐화합물을 포함할 수 있다.
예비 상부 게이트 전극층(24A) 상에 예비 게이트 하드마스크층(25A)이 형성될 수 있다. 예비 게이트 하드마스크층(25A)은 예비 상부 게이트 전극층(24A)에 대하여 식각선택비를 갖는 절연물질로 형성될 수 있다. 예비 게이트 하드마스크층(25A)의 높이는 예비 상부 게이트 전극층(24A)의 높이보다 클 수 있다. 예비 게이트 하드마스크층(25A)은 실리콘산화물, 실리콘질화물, 실리콘산질화물 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 예비 게이트 하드마스크층(25A)은 실리콘질화물로 형성될 수 있다.
제1영역(R1)의 예비 게이트 하드마스크층(25A)상에 게이트 마스크(26)가 형성될 수 있다. 게이트 마스크(26)는 감광막패턴을 포함할 수 있다. 게이트 마스크(26)는 어느 한 방향으로 연장되거나 또는 다른 방향으로 연장될 수 있다. 제2영역(R2)은 게이트 마스크(26)에 의해 보호되지 않을 수 있다. 즉, 제2영역(R2)의 예비 게이트 하드마스크층(25A)은 노출될 수 있다.
도 3에 도시된 바와 같이, 제1영역(R1)의 기판(11) 상에 게이트구조물(27)이 형성될 수 있다. 제2영역(R2)의 기판(11)이 다시 노출될 수 있다. 게이트구조물(27)은 제1영역(R1)의 활성영역(14) 상에 형성될 수 있다. 게이트구조물(27)은 플라나게이트(Planar Gate), 리세스게이트(Recess Gate), 베리드게이트(Buried Gate), 오메가게이트(Omega Gate) 또는 핀게이트(FIN Gate) 중 적어도 어느 하나일 수 있다. 본 실시예에서 게이트구조물(27)은 플라나게이트일 수 있다.
게이트구조물(27)은 게이트절연층(21), 하부 게이트전극층(22), 배리어메탈층(23), 상부 게이트전극층(24) 및 게이트 하드마스크층(25)을 포함할 수 있다. 게이트절연층(21)은 예비 게이트 절연층(21A)의 식각에 의해 형성될 수 있다. 하부 게이트전극층(22)은 예비 하부 게이트 전극층(22A)의 식각에 의해 형성될 수 있다. 배리어메탈층(23)은 예비 배리어메탈층(23A)의 식각에 의해 형성될 수 있다. 상부 게이트전극층(24)은 예비 상부 게이트 전극층(24A)의 식각에 의해 형성될 수 있다. 게이트 하드마스크층(25)은 예비 게이트 하드마스크층(25A)의 식각에 의해 형성될 수 있다.
게이트구조물(27)을 형성한 후, 게이트 마스크(26)를 제거할 수 있다.
후속하여, 제1영역(R1)의 기판(11)에 불순물이 도핑될 수 있다. 따라서, 기판(11) 내의 게이트구조물(27) 양측에 소스/드레인영역(SD)이 형성될 수 있다. 제2영역(R2)은 식각마스크(도시생략)에 의해 보호될 수 있다. 따라서, 제1영역(R1)의 기판(11)에만 소스/드레인영역(SD)이 형성될 수 있다. 제2영역(R2)의 식각마스크(도시생략)는 제1영역(R1)에 소스/드레인영역(SD)을 형성한 뒤 제거될 수 있다.
소스/드레인영역(SD)은 N형 불순물 또는 P형 불순물을 포함할 수 있다. 소스/드레인영역(SD)은 저농도 소스/드레인영역과 고동도 소스/드레인영역을 포함할 수 있다. 고농도 소스/드레인영역은 저농도 소스/드레인영역보다 접합깊이가 깊을 수 있다. 고농도 소스/드레인영역은 저농도 소스/드레인영역보다 도핑농도가 더 클 수 있다
도 4에 도시된 바와 같이, 제1영역(R1)의 게이트구조물(27)의 양측벽에 게이트 스페이서(28)가 위치할 수 있다. 제2영역(R2)은 식각마스크(도시생략)에 의해 보호될 수 있다. 식각마스크(도시생략)는 제1영역(R1)에 게이트 스페이서(28)를 형성한 후 제거될 수 있다.
게이트 스페이서(28)는 절연물질로 형성될 수 있다. 게이트 스페이서(28)는 저유전물질을 포함할 수 있다. 게이트 스페이서(28)는 산화물 또는 질화물을 포함할 수 있다. 게이트 스페이서(28)는 실리콘산화물, 실리콘질화물 또는 금속산화물을 포함할 수 있다. 게이트 스페이서(28)는 SiO2, Si3N4 또는 SiN을 포함할 수 있다.
게이트 스페이서(28)는 다층 스페이서를 포함할 수 있다. 게이트 스페이서(28)는 에어갭(air gap)을 포함할 수 있다. 따라서, 게이트 스페이서(28)의 양측벽에 한 쌍의 라인형 에어갭이 형성될 수 있다. 한 쌍의 라인형 에어갭은 대칭형일 수 있다. 일부 실시예들에서, 다층 스페이서는 제1스페이서, 제2스페이서 및 제3스페이서를 포함할 수 있고, 제1스페이서와 제2스페이서 사이에 제3스페이서가 위치할 수 있다. 다층 스페이서는 질화물스페이서들 사이에 산화물스페이서가 위치하는 NON 구조를 포함할 수 있다. 다른 실시예에서, 다층 스페이서는 제1스페이서, 제2스페이서 및 제1스페이서와 제2스페이서 사이의 에어갭을 포함할 수 있다.
도 5에 도시된 바와 같이, 제1영역(R1) 및 제2영역(R2)의 기판(11) 상에 하위레벨 층간절연층(30)이 형성될 수 있다. 하위레벨 층간절연층(30)은 게이트구조물(27) 사이를 채울 수 있다.
하위레벨 층간절연층(30)은 게이트구조물(27)의 상부면이 노출되도록 평탄화될 수 있다. 따라서, 제1영역(R1)의 게이트구조물(27)의 높이와 제2영역(R2)의 하위레벨 층간절연층(30)의 높이는 같을 수 있다. 하위레벨 층간절연층(30)의 평탄화 공정시 게이트구조물(27)의 상부면이 노출되도록 게이트 스페이서(28)가 평탄화될 수 있다. 하위레벨 층간절연층(30)은 게이트구조물(27)과 평행하게 연장될 수 있다.
하위레벨 층간절연층(30)은 게이트 스페이서(28)에 대해 식각선택비를 갖는 물질로 형성될 수 있다. 하위레벨 층간절연층(30)은 절연물질을 포함할 수 있다. 하위레벨 층간절연층(30)은 실리콘산화물 또는 실리콘질화물을 포함할 수 있다. 하위레벨 층간절연층(30)은 스핀온절연물질(SOD)을 포함할 수도 있다.
후속하여, 제1영역(R1)의 하위레벨 층간절연층(30) 내에 금속배선 콘택홀(31)이 형성될 수 있다. 금속배선 콘택홀(31)을 형성하기 위해 금속배선 콘택마스크(도시 생략)가 형성될 수 있다. 금속배선 콘택마스크를 식각마스크로 이용하여 하위레벨 층간절연층(30)을 식각할 수 있다. 따라서, 기판(11)의 일부가 노출될 수 있다. 금속배선 콘택홀(31)에 의해 소스/드레인영역(SD)의 표면이 노출될 수 있다. 금속배선 콘택홀(31)은 게이트구조물(27)로부터 이격되어 형성될 수 있다.
도 6에 도시된 바와 같이, 금속배선 콘택홀(31)을 오믹콘택층(32), 도전성 라이너(33) 및 하위레벨 콘택플러그(34)가 채울 수 있다. 이 때, 제2영역(R2)은 식각마스크(도시생략)에 의해 보호될 수 있다. 식각마스크(도시생략)는 제1영역(R1)에 오믹콘택층(32), 도전성 라이너(33) 및 하위레벨 콘택플러그(34)를 형성한 후 제거될 수 있다.
먼저, 금속배선 콘택홀(31) 내에 오믹콘택층(32)이 형성될 수 있다. 오믹콘택층(32)은 금속배선 콘택홀(31)에 의해 노출된 소스/드레인영역(SD) 상에 형성될 수 있다. 오믹콘택층(32)을 형성하기 위해 실리사이드화 금속층(Silicidable metal layer)의 증착 및 어닐링(annealing) 공정이 수행될 수 있다. 오믹콘택층(32)은 금속 실리사이드를 포함할 수 있다. 오믹콘택층(32)은 코발트 실리사이드(CoSix)를 포함할 수 있다. 오믹콘택층(32)은 'CoSi2상'의 코발트 실리사이드를 포함할 수 있다. 따라서, 콘택저항을 개선시킬 수 있다.
후속하여, 오믹콘택층(32) 상에 도전성 라이너(33)가 선택적으로 형성될 수 있다. 도전성 라이너(33)는 금속배선 콘택홀(31)의 측벽을 커버링할 수 있다. 도전성 라이너(33)는 금속배선 콘택홀(31)에 의해 노출된 하위레벨 층간절연층(30)을 커버링 할 수 있다. 도전성 라이너(33)는 금속 또는 금속질화물을 포함할 수 있다. 도전성 라이너(33)는 티타늄(Ti), 티타늄질화물(TiN), 티타늄실리콘질화물(TiSiN), 탄탈륨(Ta) 탄탈륨질화물(TaN), 텅스텐질화물(WN) 또는 이들의 조합을 포함할 수 있다.
도전성 라이너(33) 상에 하위레벨 콘택플러그(34)가 형성될 수 있다. 하위레벨 콘택플러그(34)는 금속배선 콘택홀(31)을 채울 수 있다. 하위레벨 콘택플러그(34)를 형성하기 위해 평탄화공정을 수행할 수 있다. 따라서, 하위레벨 콘택플러그(34)의 상부면은 하위레벨 층간절연층(30)의 상부면과 동일한 레벨일 수 있다. 하위레벨 콘택플러그(34)는 금속 또는 금속화합물을 포함할 수 있다. 하위레벨 콘택플러그(34)는 텅스텐(W) 함유물질을 포함할 수 있다. 하위레벨 콘택플러그(34)는 텅스텐 또는 텅스텐화합물을 포함할 수 있다.
하위레벨 콘택플러그(34)는 화학기상증착(CVD), 물리기상증착(PVD) 또는 원자층증착(ALD) 방법에 의해 형성될 수 있다. 하위레벨 콘택플러그(34)는 증착효과를 증가시키기 위해 플라즈마를 사용할 수도 있다. 즉, 하위레벨 콘택플러그(34)는 PECVD(Plasma Enhanced CVD), PEALD(Plasma Enhanced ALD) 등의 방법에 의해 형성될 수 있다.
도 7에 도시된 바와 같이, 하위레벨 콘택플러그(34) 상에 하위레벨 금속배선(35)이 형성될 수 있다. 하위레벨 콘택플러그(34) 및 하위레벨 금속배선(35)은 '하부 금속배선 구조물'로 지칭될 수 있다. 본 실시예는 하나의 '하부 금속배선 구조물'을 도시하고 있으나, 다른 실시예에서 2 이상의 '하부 금속배선 구조물'이 적층될 수도 있다. 즉, '하부 금속배선 구조물'은 하나 또는 그 이상 형성될 수 있다. 하위레벨 금속배선(35)이 형성되는 동안, 제2영역(R2)은 식각 마스크(도시생략)에 의해 보호될 수 있다. 식 각마스크(도시생략)는 제1영역(R1)에 하위레벨 금속배선(35)을 형성한 후 제거될 수 있다.
하위레벨 금속배선(35)은 라인형상으로 연장될 수 있다. 하위레벨 금속배선(35)은 하위레벨 콘택플러그(34)와 전기적으로 접속될 수 있다. 하위레벨 금속배선(35)은 하위레벨 콘택플러그(34)를 통해 소스/드레인영역(SD)과 전기적으로 접속될 수 있다. 하위레벨 금속배선(35)의 폭은 하위레벨 콘택플러그(34)의 폭보다 클 수 있다. 하위레벨 금속배선(35)의 높이는 하위레벨 콘택플러그(34)의 높이보다 작을 수 있다.
하위레벨 금속배선(35)은 화학기상증착(CVD), 물리기상증착(PVD), 원자층증착(ALD), PECVD 또는 PEALD 방법에 의해 형성될 수 있다. 하위레벨 콘택플러그(34)와 하위레벨 금속배선(35)의 형성방법은 다를 수 있다. 예를 들어, 하위레벨 콘택플러그(34)는 화학기상증착(CVD) 방법으로, 하위레벨 금속배선(35)은 물리기상증착(PVD) 방법으로 형성될 수 있다. 다른 실시예에서, 하위레벨 콘택플러그(34)와 하위레벨 금속배선(35)은 일체로 형성될 수 있다.
하위레벨 금속배선(35)은 금속 또는 금속화합물을 포함할 수 있다. 하위레벨 금속배선(35)은 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 백금(Pt), 팔라듐(Pd), 주석(Sn), 납(Pb), 아연(Zn), 인듐(In), 카드뮴(Cd), 크롬(Cr), 몰리브덴(Mo) 또는 이들의 조합을 포함할 수 있다. 하위레벨 금속배선(35)은 단층막 또는 다층막으로 이루어질 수 있다. 본 실시예에서, 하위레벨 금속배선(35)은 텅스텐(W) 함유물질을 포함할 수 있다.
후속하여, 하위레벨 층간절연층(30) 및 하위레벨 금속배선(35) 상에 하부캡핑층(36)이 형성될 수 있다. 하부캡핑층(36)은 하위레벨 금속배선(35) 사이의 공간을 채울 수 있다. 하부캡핑층(36)은 하위레벨 금속배선(35)의 측벽부를 커버링할 수 있다. 하부캡핑층(36)의 높이는 하위레벨 금속배선(35)의 높이와 같을 수 있다. 하부캡핑층(36)을 형성하기 위해 평탄화공정이 수행될 수 있다. 따라서, 하위레벨 금속배선(35)의 상부면은 노출될 수 있다. 하부캡핑층(36)은 후속 공정으로부터 하위레벨 금속배선(35)을 보호할 수 있다.
하부캡핑층(36)은 절연물질을 포함할 수 있다. 하부캡핑층(36)은 실리콘질화물을 포함할 수 있다. 하부캡핑층(36)은 스텝커버리지가 좋지 않은 물질(Poor step-coverage material)을 포함할 수 있다. 하부캡핑층(36)은 플라즈마화학기상증착(PECVD) 방법을 이용하여 형성될 수 있다.
하부캡핑층(36) 및 하위레벨 금속배선(35) 상에 식각정지층(37)이 형성될 수 있다. 식각정지층(37)의 두께는 하위레벨 금속배선(35)의 두께보다 얇을 수 있다. 식각정지층(37)은 질소함유물질을 포함할 수 있다.
도 8에 도시된 바와 같이, 식각정지층(37) 상에 층간절연층(38)이 형성될 수 있다.
층간절연층(38)의 높이는 하위레벨 층간절연층(30)의 높이보다 높을 수 있다. 층간절연층(38)은 단층 또는 복수의 적층구조를 포함할 수 있다. 층간절연층(38)은 절연물질을 포함할 수 있다. 층간절연층(38)은 산화물 또는 질화물을 포함할 수 있다. 층간절연층(38)은 실리콘산화물, 실리콘질화물, 실리콘산질화물 또는 이들의 조합을 포함할 수 있다. 층간절연층(38)은 TEOS를 포함할 수 있다.
층간절연층(38) 상에 예비 콘택홀 하드마스크층(39A)이 형성될 수 있다. 예비 콘택홀 하드마스크층(39A)은 층간절연층(38)에 대하여 식각선택비를 갖는 물질을 포함할 수 있다. 예비 콘택홀 하드마스크층(39A)은 절연물질을 포함할 수 있다. 예비 콘택홀 하드마스크층(39A)은 실리콘산화물, 실리콘질화물, 실리콘산질화물 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 예비 콘택홀 하드마스크층(39A)은 실리콘질화물을 포함할 수 있다.
예비 콘택홀 하드마스크층(39A) 상에 콘택홀 마스크패턴(40)가 형성될 수 있다. 콘택홀 마스크패턴(40)는 감광막패턴을 포함할 수 있다. 콘택홀 마스크패턴(40)는 제2영역(R2)의 예비 콘택홀 하드마스크층(39A)을 커버링할 수 있다.
도 9에 도시된 바와 같이, 제1영역(R1)의 층간절연층(38) 내에 콘택홀(41)이 형성될 수 있다.
콘택홀 마스크패턴(40)를 식각마스크로 이용하여 예비 콘택홀 하드마스크층(39A)을 식각할 수 있다. 따라서, 콘택홀 하드마스크(39)가 형성될 수 있다. 콘택홀 하드마스크(39)를 식각마스크로 이용하여 층간절연층(38)을 식각할 수 있다. 따라서, 콘택홀(41)이 형성될 수 있다.
콘택홀(41)은 콘택홀 하드마스크(39) 및 층간절연층(38)을 관통할 수 있다. 콘택홀(41)에 의해 하위레벨 금속배선(35)의 상부면이 부분적으로 노출될 수 있다.
콘택홀(41)을 형성한 뒤, 콘택홀 마스크패턴(40)를 제거할 수 있다.
도 10에 도시된 바와 같이, 콘택홀(41)을 채우는 콘택플러그(42)를 형성할 수 있다.
하위레벨 금속배선(35) 상에 콘택플러그(42)가 형성될 수 있다. 콘택플러그(42)는 콘택홀 하드마스크(39) 및 층간절연층(38)을 관통할 수 있다. 콘택플러그(42)를 형성하기 위해 평탄화공정을 수행할 수 있다. 따라서, 콘택플러그(42)의 상부면은 콘택홀 하드마스크(39)의 상부면과 동일한 레벨일 수 있다. 콘택플러그(42)는 금속 또는 금속화합물을 포함할 수 있다. 콘택플러그(42)는 텅스텐 함유물질을 포함할 수 있다. 콘택플러그(42)는 텅스텐 또는 텅스텐화합물을 포함할 수 있다.
콘택플러그(42)는 화학기상증착(CVD), 물리기상증착(PVD) 또는 원자층증착(ALD) 방법에 의해 형성될 수 있다. 콘택플러그(42)는 증착효과를 증가시키기 위해 플라즈마를 사용할 수도 있다. 즉, 하위레벨 콘택플러그(34)는 PECVD(Plasma Enhanced CVD), PEALD(Plasma Enhanced ALD) 등의 방법에 의해 형성될 수 있다.
다른 실시예에서, 콘택플러그(42)는 하위레벨 콘택플러그(34)와 같은 구조로 형성될 수 있다. 즉, 콘택홀(41)은 오믹콘택층(도시 생략), 도전성 라이너(도시 생략) 및 콘택플러그(42)로 채워질 수 있다.
먼저, 콘택홀(41) 내에 오믹콘택층(도시생략)이 형성될 수 있다. 오믹콘택층(도시생략)은 콘택홀(41)에 의해 노출된 하위레벨 금속배선(35) 상에 형성될 수 있다. 오믹콘택층(도시생략)을 형성하기 위해 실리사이드화 금속층(Silicidable metal layer)의 증착 및 어닐링(annealing) 공정이 수행될 수 있다. 오믹콘택층(도시생략)은 코발트 실리사이드(CoSix)를 포함할 수 있다.
후속하여, 오믹콘택층(도시생략) 상에 도전성 라이너(도시생략)가 선택적으로 형성될 수 있다. 도전성 라이너(도시생략)는 콘택홀(41)의 측벽 및 바닥면을 커버링할 수 있다. 도전성 라이너(도시생략)는 티타늄(Ti), 티타늄 질화물(TiN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨(Ta) 탄탈륨 질화물(TaN), 텅스텐 질화물(WN) 또는 이들의 조합을 포함할 수 있다.
도전성 라이너(도시생략) 상에 콘택플러그(42)가 형성될 수 있다. 콘택플러그(42)는 콘택홀(41)을 채울 수 있다. 콘택플러그(42)를 형성하기 위해 평탄화공정을 수행할 수 있다.
도 11에 도시된 바와 같이, 콘택홀 하드마스크(39) 및 콘택플러그(42) 상에 예비 캡핑층(50A)이 형성될 수 있다.
예비 캡핑층(50A)은 콘택홀 하드마스크(39) 및 콘택플러그(42)를 커버링할 수 있다. 예비 캡핑층(50A)의 두께는 콘택홀 하드마스크(39)의 두께보다 두꺼울 수 있다. 예비 캡핑층(50A)은 산소함유물질을 포함할 수 있다. 예비 캡핑층(50A)은 산화물을 포함할 수 있다. 예비 캡핑층(50A)은 실리콘산화물을 포함할 수 있다. 예비 캡핑층(50A)은 산화물만 포함할 수도 있다. 예비 캡핑층(50A)은 질화물을 미함유할 수 있다. 예비 캡핑층(50A)은 나이트라이드-프리(Nitride-free)할 수 있다.
예비 캡핑층(50A)상에 예비 금속배선 하드마스크층(51A)을 형성할 수 있다. 예비 금속배선 하드마스크층(51A)은 예비 캡핑층(50A)에 대하여 식각선택비를 갖는 물질을 포함할 수 있다. 예비 금속배선 하드마스크층(51A)은 절연물질을 포함할 수 있다. 예비 금속배선 하드마스크층(51A)은 실리콘질화물, 실리콘산질화물, 탄소함유물질 또는 이들의 조합을 포함할 수 있다.
예비 금속배선 하드마스크층(51A) 상에 금속배선 마스크(52)가 형성될 수 있다. 금속배선 마스크(52)는 감광막패턴을 포함할 수 있다.
도 12에 도시된 바와 같이, 금속배선 마스크(52)를 식각마스크로 이용하여 예비 금속배선 하드마스크층(51A)을 식각할 수 있다. 따라서, 금속배선 하드마스크층(51)이 형성될 수 있다. 금속배선 하드마스크층(51)을 식각마스크로 이용하여 예비 캡핑층(50A)을 식각할 수 있다. 따라서, 캡핑층(50) 및 트렌치(53)가 형성될 수 있다.
트렌치(53)에 의해 콘택홀 하드마스크(39)이 부분적으로 노출될 수 있다. 트렌치(53)에 의해 콘택플러그(42)의 상부면이 노출될 수 있다. 트렌치(53)는 캡핑층(50)을 관통할 수 있다. 트렌치(53)는 라인형상으로 연장될 수 있다.
캡핑층(50) 및 트렌치(53)를 형성한 뒤, 금속배선 마스크(52) 및 금속배선 하드마스크층(51)을 제거할 수 있다.
도 13에 도시된 바와 같이, 캡핑층(50) 상에 희생층(54)을 형성할 수 있다.
희생층(54)은 트렌치(53)를 채우면서 캡핑층(50)의 상부면을 커버링할 수 있다. 콘택홀 하드마스크(39)의 상부면부터 희생층(54)의 상부면까지의 높이는 콘택홀 하드마스크(39)의 상부면부터 캡핑층(50)의 상부면까지의 높이보다 높을 수 있다. 캡핑층(50)의 상부면부터 희생층(54)의 상부면까지의 높이는 콘택홀 하드마스크(39)의 상부면부터 캡핑층(50)의 상부면까지의 높이보다 낮을 수 있다.
희생층(54)은 산화물 또는 폴리실리콘을 포함할 수 있다. 희생층(54)은 SOD(Spin On Dielectric)를 포함할 수 있다. 희생층(54)은 탄소를 포함할 수 있다. 희생층(54)은 SOC(Spin On Carbon), HDP 또는 BPSG중 어느 하나를 포함할 수 있다. 희생층(54)은 하드마스크 카본(Hardmask Carbon)을 포함할 수도 있다. 하드마스크 카본(Hardmask Carbon)은 CVD를 통해 증착된 탄소층을 포함할 수 있다. 본 실시예에서, 희생층(54)은 SOC(Spin On Carbon)를 포함할 수 있다.
도 14에 도시된 바와 같이, 희생층(54) 상에 예비 관통홀 하드마스크층(55A)이 형성될 수 있다.
예비 관통홀 하드마스크층(55A)은 제1영역(R1)을 커버링할 수 있다. 예비 관통홀 하드마스크층(55A)은 희생층(54)에 대하여 식각선택비를 갖는 물질을 포함할 수 있다. 예비 관통홀 하드마스크층(55A)은 절연물질을 포함할 수 있다. 예비 관통홀 하드마스크층(55A)은 실리콘질화물, 실리콘산질화물, 탄소함유물질 또는 이들의 조합을 포함할 수 있다.
예비 관통홀 하드마스크층(55A) 상에 관통홀 마스크패턴(56)이 형성될 수 있다. 관통홀 마스크패턴(56)은 감광막패턴을 포함할 수 있다.
도 15에 도시된 바와 같이, 관통홀 마스크패턴(56)을 식각마스크로 이용하여 예비 관통홀 하드마스크층(55A)을 식각할 수 있다. 따라서, 관통홀 하드마스크(55)가 형성될 수 있다. 관통홀 하드마스크(55)을 식각마스크로 이용하여 희생층(54), 캡핑층(50), 콘택홀 하드마스크(39), 층간절연층(38), 식각정지층(37), 하부캡핑층(36) 및 하위레벨 층간절연층(30)을 식각할 수 있다. 따라서, 관통홀(57)이 형성될 수 있다.
관통홀(57)은 콘택플러그(42)로부터 이격되어 형성될 수 있다. 관통홀(57)은 트렌치(53)로부터 이격되어 형성될 수 있다. 관통홀(57)의 폭은 콘택플러그(42)의 폭보다 클 수 있다. 관통홀(57)은 희생층(54), 캡핑층(50), 콘택홀 하드마스크(39), 층간절연층(38), 식각정지층(37), 하부캡핑층(36) 및 하위레벨 층간절연층(30)을 관통하여 기판(11) 내로 연장될 수 있다. 기판(11) 내에서 관통홀(57)의 깊이는 소자분리층(13)의 깊이보다 깊을 수 있다. 관통홀(57)의 측벽은 경사를 가질 수 있다. 관통홀(57)의 측벽은 슬로프드-프로파일(Sloped-profile)을 가질 수 있다. 관통홀(57)의 폭은 상위레벨에서 하위레벨로 갈수록 감소할 수 있다. 다른 실시예에서, 관통홀(57)은 기판(11)을 관통할 수 있다.
관통홀(57)을 형성한 후, 관통홀 하드마스크(55)를 제거할 수 있다.
도 16에 도시된 바와 같이, 희생층(54)이 제거되될 수 있다.
희생층(54)이 제거됨에 따라, 캡핑층(50) 및 트렌치(53)가 다시 노출될 수 있다. 따라서, 콘택플러그(42)의 상부면이 노출될 수 있다. 희생층(54)은 구성물질에 따라 딥아웃공정(dipout), 애싱공정(ashing)등이 다양한 방법으로 제거할 수 있다. 예를 들어, 희생층(54)을 SOD로 형성한 경우에는 딥아웃을 통해 제거할 수 있고, SOC로 형성한 경우에는 애싱을 통해 제거할 수 있다. 희생층(54)을 제거하기 위해 습식딥아웃 공정을 수행하는 경우, 불산 또는 BOE(Buffered Oxide Etchant) 등의 습식케미컬(Wet chemical)을 이용할 수 있다.
도 17에 도시된 바와 같이, 관통홀(57)의 측벽 및 바닥면을 에워싸는 절연라이너(58)가 형성될 수 있다. 다른 실시예에서, 절연라이너(58)는 관통홀(57)의 측벽만 에워싸는 형상을 포함할 수도 있다. 이 경우, 절연라이너(58)는 관통홀(57)의 바닥면은 비-커버링할 수 있다. 절연라이너(58)는 절연물질을 포함할 수 있다. 절연라이너(58)는 산화물, 질화물 또는 이들의 조합을 포함할 수 있다. 절연라이너(58)는 실리콘산화물, 실리콘질화물, 실리콘산질화물 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 절연라이너(58)는 산화물을 포함할 수 있다. 다른 실시예에서, 트렌치(53) 내에도 절연라이너(58)가 형성될 수 있다.
도시하지 않았으나, 절연라이너(58) 상에 배리어층(도시생략)이 형성될 수 있다. 배리어층(도시생략)은 단층 또는 2 이상의 적층체일 수 있다. 배리어층(도시생략)은 금속함유물질을 포함할 수 있다. 배리어층(도시생략)은 금속 또는 금속화합물을 포함할 수 있다. 배리어층(도시생략)은 Ta, TaN, Ti, TiN, Ru, Co, Ni, NiB, WN 등의 물질을 포함할 수 있다.
후속하여, 절연라이너(58) 상에 관통홀(57)을 채우는 금속물질이 형성될 수 있다. 콘택플러그(42) 상에 트렌치(53)를 채우는 금속물질이 형성될 수 있다. 금속물질은 캡핑층(50)을 커버링할 수 있다. 캡핑층(50)의 상부면을 노출시키기 위해 금속물질을 평탄화하는 공정이 수행될 수 있다. 따라서, 절연라이너(58) 상에 관통전극(60)이 형성될 수 있다. 콘택플러그(42) 상에 금속배선(59)이 형성될 수 있다. 관통전극(60) 및 금속배선(59)은 동시에 형성될 수 있다. 관통전극(60) 및 금속배선(59)은 각각 형성될 수도 있다. 관통전극(60)의 상부면과 금속배선(59)의 상부면은 동일레벨일 수 있다. 금속배선(59)의 측벽은 캡핑층(50)에 직접 접촉할 수 있다.
관통전극(60) 및 금속배선(59)은 하나 또는 둘 이상의 적층 구조를 포함할 수 있다. 관통전극(60) 및 금속배선(59)에 채워지는 금속물질은 전도도가 큰 금속을 포함할 수 있다. 관통전극(60) 및 금속배선(59)에 채워지는 금속물질은 동일한 물질을 포함할 수 있다. 금속물질은 Al, Au, Be, Bi, Co, Cu, Hf, In, Mn, Mo, Ni, Pb, Pd, Pt, Rh, Re, Ru, Ta, Te, Ti, W, Zn, Zr 중 어느 하나 또는 그 이상을 포함할 수 있다. 관통전극(60) 및 금속배선(59)은 구리(Cu) 또는 텅스텐(W)을 포함할 수 있다. 본 실시예서, 관통전극(60) 및 금속배선(59)은 구리(Cu)를 포함할 수 있다. 금속물질은 화학기상증착(CVD), 물리기상증착(PVD) 또는 원자층증착(ALD), PECVD, PEALD 등의 방법에 의해 형성될 수 있다.
본 실시예에 따른 반도체장치 제조방법은 금속배선(59) 사이에 캡핑층(50)이 위치함으로써, RC delay를 개선할 수 있고, Ion Migration 등의 공정불량을 감소시킬 수 있다. 따라서, 반도체 장치의 특성을 개선할 수 있다.
뿐만 아니라, 금속배선(59) 및 관통전극(60)을 동시에 형성할 경우, 공정 안정성을 확보할 수 있고, 공정을 단순화시켜 수율을 향상시킬 수 있다.
도 18은 실시예에 따른 반도체장치(100)를 도시한 단면도이다.
도 18를 참조하면, 반도체장치(100)는 기판(101), 기판(101) 상에 형성된 셀영역(C), 제1주변영역(P1) 및 제2주변영역(P2)을 포함할 수 있다. 셀영역(C)은 캐패시터(CAP)를 포함할 수 있다. 제1주변영역(P1)은 금속배선(ML)을 포함할 수 있다. 제2주변영역(P2)은 관통전극(TSV)을 포함할 수 있다.
기판(101)은 실리콘 함유물질을 포함할 수 있다. 기판(101)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 이들의 조합 또는 이들의 다층을 포함할 수 있다. 기판(101)은 저마늄과 같은 다른 반도체물질을 포함할 수 있다. 기판(101)은 Ⅲ-Ⅴ족 반도체기판, 예컨대 GaAs과 같은 화합물 반도체기판을 포함할 수 있다. 기판(101)은 SOI(Silicon On Insulator) 기판을 포함할 수 있다.
셀영역(C) 및 제1주변영역(P1)의 기판(101)에 소자분리층(103)이 형성될 수 있다. 소자분리층(103)은 STI(Shallow Trench Isolation) 공정에 의해 형성될 수 있다. 소자분리층(103)은 트렌치(102) 내에 형성될 수 있다. 트렌치(102)는 셀영역(C) 및 제1주변영역(P1)의 기판(101)에 형성될 수 있다. 소자분리층(103)에 의해 셀영역(C)에 복수의 셀활성영역(104C)이 정의될 수 있다. 소자분리층(103)에 의해 제1주변영역(P1)에 주변활성영역(104P)이 정의될 수 있다. 복수의 셀활성영역(104C) 및 주변활성영역(104P)은 소자분리층(103)에 의해 고립된 형상을 가질 수 있다.
먼저, 셀영역(C)을 살펴보기로 한다.
셀영역(C)은 셀 소스/드레인영역(CSD)을 포함할 수 있다. 셀 소스/드레인영역(CSD)은 N형 불순물 또는 P형 불순물로 도핑될 수 있다.
기판(101) 상에 비트라인 콘택플러그(106)가 형성될 수 있다. 비트라인 콘택플러그(106)는 셀 소스/드레인영역(CSD)에 접속될 수 있다. 비트라인 콘택플러그(106)는 셀 층간절연층(105)을 관통하여 형성될 수 있다. 셀 층간절연층(105)은 기판(101) 상에 형성될 수 있다. 셀 층간절연층(105)은 절연물질을 포함할 수 있다. 비트라인 콘택플러그(106)의 하부면은 기판(101)의 상부면보다 레벨이 낮을 수 있다. 비트라인 콘택플러그(106)는 폴리실리콘 또는 금속물질로 형성될 수 있다.
비트라인 콘택플러그(106) 상에 비트라인 구조물(BL)이 형성될 수 있다. 비트라인 구조물(BL)은 셀 배리어층(107), 비트라인(108) 및 비트라인 하드마스크(109)의 스택을 포함할 수 있다.
비트라인 콘택플러그(106) 상에 셀 배리어층(107)이 형성될 수 있다. 셀 배리어층(107)은 티타늄(Ti), 티타늄질화물(TiN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨(Ta) 탄탈륨 질화물(TaN), 텅스텐 질화물(WN) 또는 이들의 조합을 포함할 수 있다.
비트라인(108)과 비트라인 콘택플러그(106)의 선폭은 동일할 수 있다. 비트라인(108)은 셀 배리어층(107)을 커버링하면서 어느 한 방향으로 연장될 수 있다. 비트라인(108)은 금속, 금속질화물, 금속 실리사이드 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 비트라인(108)은 텅스텐(W) 또는 텅스텐 화합물을 포함할 수 있다.
비트라인 하드마스크(109)는 비트라인(108) 상에 형성될 수 있다. 비트라인 하드마스크(109)의 두께는 비트라인(108)의 두께보다 두꺼울 수 있다. 비트라인 하드마스크(109)는 절연물질을 포함할 수 있다. 비트라인 하드마스크(109)는 실리콘질화물을 포함할 수 있다.
비트라인 구조물(BL)의 양측벽에 비트라인 스페이서(110)가 형성될 수 있다. 비트라인 스페이서(110)는 절연물질로 형성될 수 있다. 비트라인 스페이서(110)는 다층 스페이서를 포함할 수 있다. 다층 스페이서는 제1스페이서, 제2스페이서 및 제3스페이서를 포함할 수 있고, 제1스페이서와 제2스페이서 사이에 제3스페이서가 위치할 수 있다. 다층 스페이서는 질화물 스페이서들 사이에 산화물 스페이서가 위치하는 NON 구조를 포함할 수 있다. 다른 실시예에서, 다층 스페이서는 제1스페이서, 제2스페이서 및 제1스페이서와 제2스페이서 사이의 에어갭(Air Gap)을 포함할 수 있다.
비트라인 콘택플러그(106) 및 비트라인 구조물(BL)의 양측벽에 스토리지노드 콘택플러그(SNC)가 형성될 수 있다. 스토리지노드 콘택플러그(SNC)는 비트라인 구조물(BL)의 양측에 독립적으로 형성될 수 있다. 스토리지노드 콘택플러그(SNC)는 기판(101)과 캐패시터(CAP) 사이에 위치할 수 있다. 스토리지노드 콘택플러그(SNC)는 하부플러그(도시생략), 셀오믹콘택층(도시생략) 및 상부플러그(도시생략)를 포함할 수 있다.
셀 층간절연층(105)을 관통하는 하부플러그(도시생략)가 형성될 수 있다. 하부플러그(도시생략)는 벌브형상(bulb type)을 포함할 수 있다. 하부플러그(도시생략)는 실리콘 함유물질을 포함할 수 있다. 하부플러그(도시생략)는 폴리실리콘을 포함할 수 있다. 하부플러그(도시생략) 상에 셀 오믹콘택층(도시생략)이 형성될 수 있다. 셀 오믹콘택층(도시생략)은 금속 실리사이드(Metal silicide)를 포함할 수 있다. 셀 오믹콘택층(도시생략) 상에 상부플러그(도시생략)가 형성될 수 있다. 상부플러그(도시생략)는 금속 함유물질을 포함할 수 있다. 상부플러그(도시생략)는 텅스텐(W)을 포함할 수 있다.
스토리지노드 콘택플러그(SNC) 상에 랜딩패드(115)가 형성될 수 있다. 랜딩패드(115)는 스토리지노드 콘택플러그(SNC)에 전기적으로 접속될 수 있다. 랜딩패드(115)는 비트라인 구조물(BL)에 부분적으로 오버랩될 수 있다.
비트라인 구조물(BL)을 커버링하는 셀 캡핑층(116)이 형성될 수 있다. 셀 캡핑층(116)은 비트라인 구조물(BL)의 상부면을 부분적으로 커버링할 수 있다. 셀 캡핑층(116)은 비트라인 스페이서(110)의 상부면을 부분적으로 커버링할 수 있다. 셀 캡핑층(116)은 랜딩패드(115)의 측벽을 커버링할 수 있다. 셀 캡핑층(116)의 상부면은 랜딩패드(115)의 상부면과 동일레벨일 수 있다. 셀 캡핑층(116)은 절연물질을 포함할 수 있다. 셀 캡핑층(116)은 실리콘 질화물을 포함할 수 있다. 랜딩패드(115) 및 셀 캡핑층(116) 상에 식각정지층(132)이 형성될 수 있다.
랜딩패드(115) 상에 캐패시터(CAP)가 형성될 수 있다. 캐패시터(CAP)는 스토리지노드 콘택플러그(SNC)와 전기적으로 연결될 수 있다. 캐패시터(CAP)는 층간절연층(133)에 의해 캡핑(Capping)될 수 있다.
캐패시터(CAP)는 하부전극(LE), 유전막(EL) 및 상부전극(TE)을 포함할 수 있다. 하부전극(LE)은 실린더 또는 필라 형태일 수 있다. 본 실시예에서, 하부전극(LE)은 실린더형태일 수 있다. 하부전극(LE)은 금속 또는 금속화합물을 포함할 수 있다. 유전막(EL)은 하부전극(LE)을 에워싸는 형상을 포함할 수 있다. 유전막(EL)은 고유전물질을 포함할 수 있다. 유전막(EL)은 지르코늄산화물(ZrO2)과 같은 고유전물질을 증착하여 형성될 수 있다. 유전막(EL)은 복합층으로 구성될 수 있다. 예를 들어, 유전막(EL)은 ZAZ(ZrO2/Al2O3/ZrO2)의 복합층으로 형성될 수 있다. 유전막(EL) 상에 상부전극(TE)이 형성될 수 있다. 상부전극(TE)은 유전막(EL)을 커버링할 수 있다. 상부전극(TE)은 금속 또는 금속화합물을 포함할 수 있다. 예를 들어, 상부전극(TE)은 티타늄질화물(TiN) 및 텅스텐(W)을 증착하여 형성될 수 있다.
상부전극(TE) 상에 층간절연층(133)이 형성될 수 있다. 층간절연층(133)은 단층 또는 복수의 적층구조를 포함할 수 있다. 층간절연층(133)은 산화물, 질화물 또는 이들의 조합을 포함할 수 있다. 층간절연층(133)은 TEOS를 포함할 수 있다.
층간절연층(133) 상에 콘택홀 하드마스크(134)이 형성될 수 있다. 콘택홀 하드마스크(134)은 층간절연층(133)에 대하여 식각선택비를 갖는 물질을 포함할 수 있다. 콘택홀 하드마스크(134)은 절연물질을 포함할 수 있다.
콘택홀 하드마스크(134) 및 층간절연층(133)을 관통하는 제1배선(E1)이 형성될 수 있다. 제1배선(E1)은 상부전극(TE)과 직접 접촉할 수 있다. 따라서, 제1배선(E1)은 캐패시터(CAP)와 전기적으로 연결될 수 있다. 제1배선(E1)은 후술하는 콘택플러그(CP)와 동시에 형성될 수 있다. 제1배선(E1)은 후술하는 콘택플러그(CP)와 개별적으로 형성될 수도 있다. 제1배선(E1)은 후술하는 콘택플러그(CP)와 동일한 구성을 포함할 수 있다. 제1배선(E1)은 후술하는 콘택플러그(CP)와 동일한 물질을 포함할 수 있다.
콘택홀 하드마스크(134) 상에 캡핑층(135)이 형성될 수 있다. 캡핑층(135)은 콘택홀 하드마스크(134)보다 두껍게 형성될 수 있다. 캡핑층(135)은 콘택홀 하드마스크(134)를 커버링할 수 있다. 캡핑층(135)의 두께는 콘택홀 하드마스크(134)의 두께보다 두꺼울 수 있다.
캡핑층(135)은 산소함유물질을 포함할 수 있다. 캡핑층(135)은 산화물을 포함할 수 있다. 캡핑층(135)은 실리콘산화물을 포함할 수 있다. 캡핑층(135)은 산화물만 포함할 수도 있다. 캡핑층(135)은 산화물로 형성될 수 있다. 캡핑층(135)은 질화물을 미함유할 수 있다. 캡핑층(135)은 나이트라이드-프리(Nitride-free)할 수 있다.
제1배선(E1) 상에 제2배선(E2)이 형성될 수 있다. 제2배선(E2)은 캡핑층(135)을 관통할 수 있다. 제2배선(E2)의 상부면은 캡핑층(135)의 상부면과 동일레벨일 수 있다. 제2배선(E2)은 후술하는 금속배선(ML)과 동시에 형성될 수 있다. 제2배선(E2)은 후술하는 금속배선(ML)과 개별적으로 형성될 수도 있다. 제2배선(E2)의 구성은 금속배선(ML)과 같을 수 있다. 제2배선(E2)의 물질을 금속배선(ML)과 같을 수 있다.
다음으로, 제1주변영역(P1)을 살펴보기로 한다.
제1주변영역(P1)은 트랜지스터를 포함할 수 있다. 트랜지스터는 주변활성영역(204P), 주변활성영역(204P) 상의 게이트구조물(PG), 게이트구조물(PG) 양측벽에 형성된 게이트 스페이서(125) 및 게이트구조물(PG) 양측에 정렬되어 주변활성영역(104P)에 형성된 주변 소스/드레인영역(PSD)들을 포함할 수 있다. 주변 소스/드레인영역(PSD)은 N형 불순물 또는 P형 불순물로 도핑될 수 있다.
게이트구조물(PG)은 주변활성영역(104P) 상의 게이트절연층(120), 게이트절연층(120) 상의 하부 게이트전극(121), 하부 게이트전극(121) 상의 페리 배리어층(122), 페리 배리어층(122) 상의 상부 게이트전극(123), 상부 게이트전극(123) 상의 게이트 하드마스크(124)을 포함할 수 있다. 즉, 게이트구조물(PG)은 게이트절연층(120), 하부 게이트전극(121), 페리 배리어층(122) 및 상부 게이트전극(123)의 스택을 포함할 수 있다. 본 실시예에서 게이트구조물(PG)은 플라나게이트(Planar Gate)일 수 있다.
기판(101) 상에 게이트절연층(120)이 위치할 수 있다. 게이트절연층(120)은 고유전물질(High-k materials), 산화물, 질화물, 산화질화물 또는 이들의 조합을 포함할 수 있다.
게이트절연층(120) 상에 하부 게이트전극(121)이 형성될 수 있다. 하부 게이트전극(121)은 폴리실리콘을 포함할 수 있다. 다른 실시예에서, 하부 게이트전극(121)은 금속함유물질로 형성될 수도 있다.
하부 게이트전극(121) 상에 페리 배리어층(122)이 위치할 수 있다. 페리 배리어층(122)의 높이는 하부 게이트전극(121)의 높이보다 낮을 수 있다. 페리 배리어층(122)은 티타늄질화물(TiN)을 포함할 수 있다.
페리 배리어층(122) 상에 상부 게이트전극(123)이 위치할 수 있다. 상부 게이트전극(123)은 금속, 금속질화물, 금속 실리사이드 또는 이들의 조합을 포함할 수 있다. 상부 게이트전극(123)은 텅스텐(W) 또는 텅스텐화합물을 포함할 수 있다.
상부 게이트전극(123) 상에 게이트 하드마스크(124)이 위치할 수 있다. 게이트 하드마스크(124)은 상부 게이트전극(123)에 대하여 식각선택비를 갖는 물질을 포함할 수 있다. 게이트 하드마스크(124)의 높이는 상부 게이트전극(123)의 높이보다 클 수 있다. 게이트 하드마스크(124)은 실리콘산화물, 실리콘질화물, 실리콘산질화물 또는 이들의 조합을 포함할 수 있다.
게이트구조물(PG)의 양측벽에 게이트 스페이서(125)가 위치할 수 있다. 게이트 스페이서(125)는 절연물질로 형성될 수 있다. 게이트 스페이서(125)는 산화물 또는 질화물을 포함할 수 있다. 게이트 스페이서(125)는 다층 스페이서를 포함할 수 있다. 게이트 스페이서(125)는 에어갭(air gap)을 포함할 수 있다.
게이트구조물(PG) 및 게이트 스페이서(125)를 커버링하는 하위레벨 층간절연층(130)이 형성될 수 있다. 하위레벨 층간절연층(130)은 절연물질을 포함할 수 있다. 하위레벨 층간절연층(130)의 높이는 게이트구조물(PG)의 높이와 같을 수 있다.
주변 소스/드레인영역(PSD)들은 하위레벨 콘택플러그(128)를 통해 하위레벨 금속배선(129)에 접속될 수 있다. 하위레벨 콘택플러그(128)는 하위레벨 층간절연층(130)을 관통할 수 있다. 하위레벨 콘택플러그(128)와 주변 소스/드레인영역(PSD) 사이에 페리 오믹콘택층(126) 및 도전성 라이너(127)가 형성될 수 있다.
페리 오믹콘택층(126)은 기판(101) 상에 형성될 수 있다. 페리 오믹콘택층(126)은 금속 실리사이드를 포함할 수 있다. 도전성 라이너(127)는 하위레벨 층간절연층(130)의 측벽 및 페리 오믹콘택층(126) 상에 형성될 수 있다. 도전성 라이너(127)는 티타늄질화물을 포함할 수 있고, 선택적으로 생략될 수 있다. 하위레벨 콘택플러그(128)는 도전성 라이너(127) 상에 형성될 수 있다. 하위레벨 콘택플러그(128)는 하위레벨 층간절연층(130)을 관통하여 주변 소스/드레인영역(PSD)들에 접속될 수 있다. 하위레벨 콘택플러그(128)의 상부면은 하위레벨 층간절연층(130)의 상부면과 동일레벨일 수 있다. 하위레벨 콘택플러그(128)는 금속, 금속질화물, 금속 실리사이드 또는 이들의 조합을 포함할 수 있다. 하위레벨 콘택플러그(128)는 텅스텐(W) 또는 텅스텐화합물을 포함할 수 있다.
하위레벨 콘택플러그(128) 상에 하위레벨 금속배선(129)이 형성될 수 있다. 하위레벨 금속배선(129)은 하위레벨 콘택플러그(128) 및 페리 오믹콘택층(126)을 통해 주변 소스/드레인영역(PSD)에 연결될 수 있다. 하위레벨 금속배선(129)은 금속함유물질을 포함할 수 있다. 하위레벨 금속배선(129)은 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 백금(Pt), 팔라듐(Pd), 주석(Sn), 납(Pb), 아연(Zn), 인듐(In), 카드뮴(Cd), 크롬(Cr), 몰리브덴(Mo) 중 어느 하나 또는 이들의 조합을 포함할 수 있다.
하부캡핑층(131)은 하위레벨 금속배선(129) 사이의 공간을 채울 수 있다. 하부캡핑층(131)은 하위레벨 금속배선(129)의 측벽부를 커버링할 수 있다. 하부캡핑층(131)의 높이는 하위레벨 금속배선(129)의 높이와 같을 수 있다. 하부캡핑층(131)은 절연물질을 포함할 수 있다. 하부캡핑층(131)은 실리콘질화물을 포함할 수 있다.
하부캡핑층(131) 및 하위레벨 금속배선(129) 상에 식각정지층(132)이 형성될 수 있다. 식각정지층(132)은 질소 함유물질을 포함할 수 있다.
식각정지층(132) 상에 층간절연층(133)이 형성될 수 있다. 층간절연층(133)의 높이는 하위레벨 층간절연층(130)의 높이보다 클 수 있다. 층간절연층(133)은 단층 또는 복수의 적층구조를 포함할 수 있다. 층간절연층(133)은 산화물, 질화물 또는 이들의 조합을 포함할 수 있다. 층간절연층(133)은 TEOS를 포함할 수 있다
층간절연층(133) 상에 콘택홀 하드마스크(134)가 형성될 수 있다.
콘택홀 하드마스크(134) 및 층간절연층(133)을 관통하는 콘택플러그(CP)가 형성될 수 있다. 콘택플러그(CP)는 하위레벨 금속배선(129)의 상부면과 직접 접촉할 수 있다. 따라서, 콘택플러그(CP)는 하위레벨 금속배선(129)과 전기적으로 연결될 수 있다. 콘택플러그(CP)는 금속, 금속질화물, 금속 실리사이드 또는 이들의 조합을 포함할 수 있다. 콘택플러그(CP)는 텅스텐(W) 또는 텅스텐화합물을 포함할 수 있다. 도시하지 않았으나, 콘택플러그(CP)는 하위레벨 금속배선(129) 상의 오믹콘택층, 오믹콘택층 상에서 콘택플러그(CP)의 측벽 및 바닥면을 에워싸는 도전성라이너를 더 포함할 수 있다.
콘택홀 하드마스크(134) 상에 캡핑층(135)이 형성될 수 있다. 캡핑층(135)은 콘택홀 하드마스크(134)를 커버링할 수 있다. 캡핑층(135)의 두께는 콘택홀 하드마스크(134)의 두께보다 두꺼울 수 있다.
캡핑층(135)은 산소함유물질을 포함할 수 있다. 캡핑층(135)은 산화물을 포함할 수 있다. 캡핑층(135)은 실리콘산화물을 포함할 수 있다. 캡핑층(135)은 산화물만 포함할 수도 있다. 캡핑층(135)은 산화물로 형성될 수 있다. 캡핑층(135)은 질화물을 미함유할 수 있다. 캡핑층(135)은 나이트라이드-프리(Nitride-free)할 수 있다.
콘택플러그(CP) 상에 금속배선(ML)이 형성될 수 있다. 금속배선(ML)은 라인형상으로 연장될 수 있다. 금속배선(ML)의 측벽은 캡핑층(135)에 직접 접촉할 수 있다. 금속배선(ML)의 상부면은 캡핑층(135)의 상부면과 동일레벨일 수 있다. 금속배선(ML)의 높이는 하위레벨 금속배선(129)의 높이보다 클 수 있다.
금속배선(ML)은 Al, Au, Be, Bi, Co, Cu, Hf, In, Mn, Mo, Ni, Pb, Pd, Pt, Rh, Re, Ru, Ta, Te, Ti, W, Zn, Zr 중 어느 하나 또는 그 이상을 포함할 수 있다. 금속배선(ML)은 하나 또는 둘 이상의 적층 구조를 포함할 수 있다. 본 실시예서, 금속배선(ML)은 구리(Cu)를 포함할 수 있다. 금속배선(ML)은 제2배선(E2)과 동일한 구성을 포함할 수 있다. 금속배선(ML)은 제2배선(E2) 동일한 물질을 포함할 수 있다.
콘택플러그(CP)와 금속배선(ML)은 '금속배선 구조물'로 지칭될 수 있다. 본 실시예는 하나의 '금속배선 구조물'을 도시하고 있으나, 다른 실시예에서 2 이상의 '금속배선 구조물'이 적층될 수도 있다. 즉, '금속배선 구조물'은 하나 또는 그 이상 형성될 수 있다.
다음으로, 제2주변영역(P2)을 살펴보기로 한다.
금속배선(ML)으로부터 이격되어 기판(101) 내로 연장되는 관통전극(TSV)이 형성될 수 있다. 관통전극(TSV)은 하위레벨 층간절연층(130), 하부캡핑층(131), 식각정지층(132), 층간절연층(133), 콘택홀 하드마스크(134) 및 캡핑층(135)을 관통할 수 있다. 기판(101) 내로 연장되는 관통전극(TSV)의 깊이는 제1주변영역(P1)의 소자분리층(103)의 깊이보다 깊을 수 있다. 다른 실시예에서, 관통전극(TSV)은 기판(101)을 관통할 수 있다. 관통전극(TSV)의 상부면은 캡핑층(135)의 상부면과 동일레벨일 수 있다. 따라서, 관통전극(TSV), 금속배선(ML) 및 캡핑층(135)의 상부면은 동일레벨일 수 있다.
관통전극(TSV)은 금속배선(ML)과 같은 물질을 포함할 수 있다. 관통전극(TSV)은 Al, Au, Be, Bi, Co, Cu, Hf, In, Mn, Mo, Ni, Pb, Pd, Pt, Rh, Re, Ru, Ta, Te, Ti, W, Zn, Zr 중 어느 하나 또는 그 이상을 포함할 수 있다. 관통전극(TSV)은 하나 또는 둘 이상의 적층 구조를 포함할 수 있다. 본 실시예서, 관통전극(TSV)은 구리(Cu)를 포함할 수 있다.
관통전극(TSV)과 기판(101) 사이에 절연라이너(140)가 형성될 수 있다. 절연라이너(140)는 관통전극(TSV)과 캡핑층(135)의 사이까지 연장될 수 있다. 다른 실시예에서, 절연라이너(140)는 관통전극(TSV)의 측벽만 커버링하고 관통전극(TSV)의 바닥면은 비-커버링할 수도 있다. 절연라이너(140)는 절연물질을 포함할 수 있다. 절연라이너(140)는 산화물, 질화물 또는 이들의 조합을 포함할 수 있다. 절연라이너(140)는 실리콘산화물, 실리콘질화물, 실리콘산질화물 또는 이들의 조합을 포함할 수 있다. 다른 실시예에서, 금속배선(ML) 또는 제2배선(E2)도 절연라이너(140)를 포함할 수 있다.
도시하지 않았으나, 선택적으로 절연라이너(140)와 관통전극(TSV) 사이에 배리어층(도시생략)이 형성될 수 있다. 배리어층(도시생략)은 관통전극(TSV)의 측벽 및 바닥면을 에워쌀 수있다. 배리어층(도시생략)은 단층 또는 2 이상의 적층체일 수 있다. 배리어층(도시생략)은 금속함유물질을 포함할 수 있다. 배리어층(도시생략)은 금속물질 또는 금속화합물을 포함할 수 있다. 배리어층(도시생략)은 Ta, TaN, Ti, TiN, Ru, Co, Ni, NiB, WN 등의 물질을 포함할 수 있다. 다른 실시예에서, 금속배선(ML) 또는 제2배선(E2)도 배리어층을 포함할 수 있다.
본 실시예에 따른 반도체장치(100)는 금속배선(ML)들의 사이에 캡핑층(135)이 위치함으로써, RC delay를 개선할 수 있고, Ion Migration 등의 공정불량을 감소시킬 수 있다. 따라서, 반도체 장치의 특성을 개선할 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백하다.
11: 기판 12: 분리트렌치
13: 소자분리층 14: 활성영역
32: 오믹콘택층 33: 도전성라이너
34: 금속배선콘택플러그 35: 하부금속배선
36: 하부캡핑층 37: 식각정지층
38: 층간절연층 39: 콘택홀하드마스크층
42: 콘택플러그 50: 캡핑층
53: 트렌치 57: 관통홀
58: 절연라이너 59: 금속배선
60: 관통전극

Claims (17)

  1. 셀영역, 제1주변영역 및 제2주변영역을 포함하는 기판 상의 층간절연층;
    상기 층간절연층 상의 캡핑층;
    상기 셀영역에서, 상기 층간절연층에 의해 캡핑된 캐패시터;
    상기 제1주변영역에서, 상기 층간절연층을 관통하는 콘택플러그;
    상기 캡핑층을 관통하여 상기 콘택플러그 상에 형성된 금속배선; 및
    상기 제2주변영역에서, 상기 캡핑층 및 층간절연층을 관통하여 상기 기판 내로 연장되는 관통전극을 포함하는
    반도체 장치.
  2. 제1항에 있어서,
    상기 캡핑층은 산화물로 형성된
    반도체 장치.
  3. 제1항에 있어서,
    상기 금속배선 및 관통전극은
    동일 물질을 포함하는
    반도체 장치.
  4. 제1항에 있어서,
    상기 금속배선 및 관통전극은
    구리(Cu)를 포함하는
    반도체 장치.
  5. 제1항에 있어서,
    상기 금속배선의 측벽은
    상기 캡핑층과 직접 접촉하는
    반도체 장치.
  6. 제1항에 있어서,
    상기 캡핑층의 상부면은
    상기 금속배선 및 관통전극의 상부면과 동일레벨인
    반도체 장치.
  7. 제1항에 있어서,
    상기 제1주변영역은
    상기 기판 상의 하위레벨 콘택플러그; 및
    하위레벨 콘택플러그 상의 하위레벨 금속배선
    을 더 포함하고,
    상기 하위레벨 금속배선의 상부면은 상기 콘택플러그와 직접 접촉하는
    반도체 장치.
  8. 제1항에 있어서,
    상기 셀영역은
    상기 기판 상의 비트라인; 및
    상기 비트라인의 양측벽 및 상기 기판과 캐패시터 사이에 위치하는 스토리지노드 콘택플러그
    를 더 포함하는 반도체 장치.
  9. 기판 상에 층간절연층을 관통하는 콘택플러그를 형성하는 단계;
    상기 층간절연층 및 콘택플러그 상에 캡핑층을 형성하는 단계;
    상기 캡핑층을 식각하여 상기 콘택플러그의 상부면을 노출시키는 트렌치를 형성하는 단계;
    상기 캡핑층 상에 상기 트렌치를 채우는 희생층을 형성하는 단계;
    상기 층간절연층, 캡핑층 및 희생층을 관통하여 상기 기판으로 연장되는 관통홀을 형성하는 단계;
    상기 희생층을 제거하여 상기 트렌치를 노출시키는 단계;
    상기 트렌치에 금속배선을 형성하는 단계; 및
    상기 관통홀에 관통전극을 형성하는 단계
    를 포함하는 반도체장치 제조방법.
  10. 제9항에 있어서,
    상기 캡핑층은 산화물로 형성되는
    반도체장치 제조방법.
  11. 제9항에 있어서,
    상기 희생층은
    SOC(Spin On Carbon) 또는 하드마스크 카본(Hardmask Carbon) 중 어느 하나를 포함하는
    반도체장치 제조방법.
  12. 제9항에 있어서,
    상기 콘택플러그는 텅스텐(W)을 포함하는
    반도체장치 제조방법.
  13. 제9항에 있어서,
    상기 금속배선 및 관통전극은
    구리(Cu)를 포함하는
    반도체장치 제조방법.
  14. 제9항에 있어서,
    상기 금속배선 및 관통전극은
    동시에 형성되는
    반도체장치 제조방법.
  15. 제9항에 있어서,
    상기 콘택플러그를 형성하는 단계 이전에,
    상기 기판 상에 하나 또는 그 이상의 하부 금속배선 구조물을 형성하는 단계
    를 더 포함하는 반도체장치 제조방법
  16. 제15항에 있어서,
    상기 하부 금속배선 구조물은
    기판 상의 하위레벨 콘택플러그 및 상기 하위레벨 콘택플러그 상의 하위레벨 금속배선을 포함하는
    반도체장치 제조장법
  17. 제9항에 있어서,
    상기 콘택플러그를 형성하는 단계 이전에,
    상기 기판 상에 게이트구조물을 형성하는 단계를 더 포함하는
    반도체장치 제조방법.
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