KR101341586B1 - 반도체 집적 회로 장치 및 이의 제조 방법 - Google Patents

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Abstract

생산성이 향상된 반도체 집적 회로 장치의 제조 방법이 제공된다. 반도체 집적 회로 장치는 메인 칩 영역 및 패드 영역이 정의된 반도체 기판, 반도체 기판 상에 형성된 복수의 층간 절연막, 패드 영역에서 복수의 층간 절연막을 관통하여 형성된 다층 패드 구조, 반도체 기판을 관통하여 다층 패드 구조의 하면을 노출시키는 패드 콘택 홀, 반도체 기판의 배면에 일부 노출되며 패드 콘택 홀 내에 컨포멀하게 형성되어 다층 패드 구조와 연결된 재배선 패드. 재배선 패드를 둘러싸며 반도체 기판을 관통하여 형성된 트렌치 벨트, 트렌치 벨트 및 패드 콘택 홀을 매립하도록 반도체 기판의 배면 및 재배선 패드 상에 형성된 패시베이션막, 및 패시베이션막을 관통하여 재배선 패드와 연결되고 외부에 일부 노출된 접속 단자를 포함한다.
반도체 집적 회로 장치, TSV(Through silicon via)

Description

반도체 집적 회로 장치 및 이의 제조 방법{Semiconductor integrated circuit device and fabricating method of the same}
본 발명은 반도체 집적 회로 장치 및 이의 제조 방법에 관한 것으로, 더욱 상세하게는 생산성을 향상시키기 위한 반도체 집적 회로 장치 및 이의 제조 방법에 관한 것이다.
전자 기기의 소형화, 경박화 추세에 따라 전자 기기를 구성하는 반도체 집적 회로 장치의 크기 역시 점차 소형화, 경박화가 요구되었다. 따라서, 반도체 패키지 기술도 기존의 DIP(Dual In line Package), SOJ(Small Outline with J-lead), QFP(Quad Flat Package) 등의 형태에서 BGA(Ball Grid Array), CSP(Chip Scale Package)로 변화하였다. 더욱이, 최근의 패키지 기술은 패키지 레벨에서 시스템을 구성하는 SiP(System in Package)를 지향하고 있다. SiP 실현을 위해 패키지 기술은 적층(stack) 기술이나 칩과 함께 수동, 능동 소자를 내장하는 임베디드 기술, TSV(Through Silicon Via) 기술 등의 3차원 패키지 구조를 구현하는 방향으로 발전하고 있다.
특히, 별개의 부품 또는 개별 칩을 수천 개의 미세 와이어로 연결하여 신호 를 송수신하도록 하는 기술인 TSV는 PiP(Package in Package)나 FCS-CSP(Flip Chip Stacked-CSP)등의 시스템 패키지를 구현하는 차세대 패키지 기술로 각광받고 있다.
그런데, 일반적인 TSV 기술에서는 미세 와이어를 형성하기 위해 반도체 기판에 홀 패턴(hole pattern)을 형성하고, 미세 와이어와 반도체 기판을 전기적으로 분리하기 위한 절연막을 형성하는 등의 여러 공정을 거치게 된다. 따라서, 반도체 집적 회로 장치의 생산 공정이 복잡하여 생산 비용이 증가하고, 공정 효율이 감소하는 등 생산성이 감소될 수 있다.
본 발명이 해결하고자 하는 과제는 생산성이 향상된 반도체 집적 회로 장치를 제공하고자 하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 생산성이 향상된 반도체 집적 회로 장치의 제조 방법을 제공하고자 하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 집적 회로 장치는 메인 메인 칩 영역 및 패드 영역이 정의된 반도체 기판, 상기 반도체 기판 상에 형성된 복수의 층간 절연막, 상기 패드 영역에서 상기 복수의 층간 절연막을 관통하여 형성된 다층 패드 구조, 상기 반도체 기판을 관통하여 상기 다층 패드 구조의 하면을 노출시키는 패드 콘택 홀, 상기 반도체 기판의 배면에 일부 노출되며 상기 패드 콘택 홀 내에 컨포멀하게 형성되어 상기 다층 패드 구조와 연결된 재배선 패드, 상기 재배선 패드를 둘러싸며 상기 반도체 기판을 관통하여 형성된 트렌치 벨트, 상기 트렌치 벨트 및 상기 패드 콘택 홀을 매립하도록 상기 반도체 기판의 배면 및 상기 재배선 패드 상에 형성된 패시베이션막, 및 상기 패시베이션막을 관통하여 상기 재배선 패드와 연결되고 외부에 일부 노출된 접속 단자를 포함한다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치는 메인 칩 영역 및 패드 영역을 포함하는 반도체 기판, 상기 패드 영역의 상기 반도체 기판 상에 형성된 다층 패드 구조로 도전성 물질로 형성된 상기 다층 패드 구조, 상기 반도체 기판을 관통하며 상기 다층 패드 구조의 하면과 접하여 상기 다층 패드 구조와 전기적으로 연결되는 재배선 패드, 상기 반도체 기판을 관통하여 상기 재배선 패드를 둘러싸도록 형성되어 상기 재배선 패드 및 상기 재배선 패드와 인접하는 상기 반도체 기판의 일부를 전기적으로 분리하는 트렌치 벨트, 및 상기 재배선 패드 상에 형성되어 상기 재배선 패드와 외부를 전기적으로 연결하는 접속 단자를 포함한다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법은 메인 칩 영역 및 패드 영역을 포함하는 반도체 기판을 제공하고, 상기 패드 영역의 상기 반도체 기판 상에 다층 패드 구조를 형성하고, 상기 반도체 기판의 배면 일부에 노출되며 상기 반도체 기판을 관통하여 상기 다층 패드 구조의 하면과 접하는 재배선 패드를 형성하고, 상기 재배선 패드를 둘러싸며 상기 반도체 기판을 관통하는 트렌치 벨트를 형성하고, 상기 트렌치 벨트를 매립하도록 상기 반도체 기판의 배면 상에 패시베이션막을 형성하고, 상기 재배선 패드 상에 형성되며 상기 패시베이션막을 관통하여 외부에 일부가 노출된 접속 단자를 형성하는 것을 포함한다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법은 메인 칩 영역 및 패드 영역을 포함하는 반도체 기판을 제공하고, 상기 패드 영역의 상기 반도체 기판 상에 다층 패드 구조를 형성하고, 상기 반도체 기판의 배면에서 상기 반도체 기판을 관통하여 상기 다층 패드 구조의 적어도 일부를 노출하는 패드 콘택 홀 및 상기 패드 콘택 홀에서 소정의 거리만큼 이격되어 상기 패드 콘택 홀을 둘러싸는 트렌치 벨트를 형성하고, 상기 반도체 기판의 배면에 일부 노출되며 상기 패드 콘택 홀에 컨포멀하게 재배선 패드를 형성하고, 상기 재배선 패드 상에 접속 단자를 형성하고, 상기 접속 단자의 일부가 외부에 노출되며 상기 반도체의 배면 상에 상기 패드 콘택 홀 및 상기 트렌치 벨트를 매립하는 패시베이션막을 형성하는 것을 포함한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따른 반도체 집적 회로 장치 및 그의 제조 방법에 의하면, 다층 패드 구조 및 트렌치 벨트를 형성함으로써, 별도의 홀 빛 범프를 형성하지 않아도 되고, 반도체 기판의 배면 상에 별도의 절연막을 형성하지 않아도 된 다. 따라서, 반도체 집적 회로 장치의 공정이 간소화되어 생산 비용은 감소하고 공정 효율은 증가할 수 있다. 즉, 반도체 집적 회로 장치의 생산성이 향상될 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참고하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있을 것이며, 본 실시예들은 단지 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 즉, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 포함한다(comprises) 및/또는 포함하는(comprising)은 언급된 구성요소, 단계, 동작 및/또는 소자 이외의 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는 의미로 사용한다. 그리고, ″및/또는″은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 개략도들을 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 또한 본 발명에 도시된 각 도면에 있어서 각 구성 요소들은 설명의 편의를 고려하여 다소 확대 또는 축소되어 도시된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 도 1 내지 도 4를 참조하여 본 발명의 일 실시예에 따른 반도체 집적 회로 장치를 설명한다. 도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치를 포함하는 웨이퍼의 평면도이다. 도 2는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치를 설명하기 위한 도 1의 A의 확대도이다. 도 3은 도 2의 Ⅲ-Ⅲ´선을 따라 자른 단면도이다. 도 4는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 패드 영역의 배면 투시도이다.
도 1을 참조하면, 웨이퍼(1)는 스크라이브 라인(SL)에 의해 구분된 여러 개의 반도체 집적 회로 장치(C1, C2, C3)를 포함할 수 있다. 반도체 집적 회로 장치(C1, C2, C3)는 동일한 종류의 반도체 집적 회로 장치, 예를 들어 메모리 칩일 수 있다. 또는, 반도체 집적 회로 장치(C1, C2, C3)가 각각 다른 종류의 반도체 집적 회로 장치, 예를 들어 메모리 칩, ASIC 칩, 프로세서 등과 같이 하나의 완전한 기능을 수행하기 위해 필요한 서로 다른 종류의 반도체 집적 회로 장치일 수 있다. 따라서, 단독의 반도체 집적 회로 장치(A)뿐만 아니라, 하나의 모듈을 형성하기 위 한 M×N 어레이 칩, 예를 들어 2×3 어레이(B)에도 본 발명을 적용할 수 있다.
도 2 내지 도 4를 참조하면, 본 발명의 일 실시예에 따른 반도체 집적 회로 장치(10)는 메인 칩 영역(CR) 및 패드 영역(PR)을 포함하는 반도체 기판(100), 다층 패드 구조(310), 재배선 패드(340), 접속 단자(350), 트렌치 벨트(330) 및 패시베이션막(360)을 포함한다.
반도체 기판(100)은 실리콘 반도체 기판, SOI(Silicon On Insulator) 반도체 기판, 갈륨 비소 반도체 기판, 실리콘 게르마늄 반도체 기판, 세라믹 반도체 기판, 석영 반도체 기판, 또는 디스플레이용 유리 반도체 기판 등이 될 수 있다. 또한, 반도체 기판(100)은 주로 P형 반도체 기판을 사용하고, 도면에는 표시하지 않았으나, 반도체 기판(100) 상부에 P형 에피층(epitaxial layer)을 성장시켜 사용할 수도 있다.
반도체 기판(100) 상에 형성된 소자 분리 영역(201)은 활성(active)영역을 정의할 수 있다. 소자 분리 영역(201)은 LOCOS(LOCal Oxidation of Silicon)방법을 이용한 FOX(Field Oxide) 또는 STI(Shallow Trench Isolation)일 수 있다.
또한, 반도체 기판(100)은 메인 칩 영역(CR) 및 메인 칩 영역(CR)의 주변에 형성된 패드 영역(PR)을 포함한다. 메인 칩 영역(CR) 상에는 반도체 집적 회로 장치(10)의 집적 회로 구조물(20)이 형성되며, 패드 영역(PR)상에는 집적 회로 구조물(20)을 외부와 전기적으로 연결해주는 소자들이 형성된다.
도면에서는 패드 영역(PR)이 메인 칩 영역(CR)의 주위를 둘러싸고 있는 경우를 예시하였으나 패드 영역(PR)의 위치는 이에 한정되지 않으며, 반도체 집적 회로 장치의 종류 및 특성에 따라 다양한 위치에 형성될 수 있다.
메인 칩 영역(CR) 상에는 게이트 절연막(211), 게이트 전극(212), 스페이서(spacer)(213) 및 소오스/드레인 영역(202)을 포함하는 트랜지스터가 형성될 수 있다. 구체적으로, 반도체 기판(100)의 메인 칩 영역(CR) 상에 게이트 절연막(211)이 형성되고, 게이트 절연막(211) 상에 다결정 실리콘 등으로 이루어진 게이트 전극(212)이 형성될 수 있다. 게이트 전극(212)의 양 측벽에는 스페이서(213)가 형성되고, 스페이서(213)가 형성된 게이트 전극(212)을 이온 주입 마스크로 이용하여 불순물을 이온 주입함으로써 소오스/드레인 영역(202)이 형성될 수 있다.
또한, 반도체 기판(100) 상에는 소오스/드레인 영역(202)에 접촉하는 자기 정렬 콘택(self-aligned contact)(214)이 형성되며, 그 밖의 반도체 기판(100) 상에는 제1 층간 절연막(110)이 형성될 수 있다. 이 때, 제1 층간 절연막(110)은 절연성 물질로 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZene), USG(Undoped Silicate Glass), BSG(Borosilicate Glass), PSG(PhosphoSilicate Glass), BPSG(BoroPhosphoSilicate Glass), PE-TEOS(Plasma Enhanced-Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(High Density Plasma)막 등을 포함할 수 있다.
제1 층간 절연막(110) 및 자기 정렬 콘택(214)이 형성된 반도체 기판 상에는 제2 층간 절연막(120)이 형성될 수 있으며, 제2 층간 절연막(120) 상에는 비트 라인 콘택(221)이 포함될 수 있다. 비트 라인 콘택(221)은 자기 정렬 콘택(214)와 비트 라인(222)을 전기적으로 연결한다. 비트 라인 콘택(221)으로는 도전성 물질, 예 를 들어, 텅스텐(W) 또는 텅스텐 합금이 사용될 수 있다. 또한, 비트 라인(222)으로는 Rh, Os, Pd, Pt, W, Mo, Ti, Ta, Al, Cu, Hf, Zr, Ir, WN, MoN, TiN, TaN, AlN, HfN, ZrN, TaSiN, RuO2, IrO2 및 이들의 조합이 사용될 수 있다.
비트 라인 콘택(221)이 형성된 제2 층간 절연막(120) 상에는 제3 층간 절연막(130)이 형성될 수 있으며, 제3 층간 절연막(130) 상에는 스토리지 전극(241)과 자기 정렬 콘택(214)을 전기적으로 연결하는 스토리지 전극 콘택(231)이 형성될 수 있다. 스토리지 전극 콘택(231)으로는 도전성 물질, 예를 들어 다결정 실리콘 등이 사용될 수 있다.
제3 층간 절연막(130) 상에 형성된 스토리지 전극(241)은 집적도와 커패시턴스를 높이기 위해 원통형으로 형성될 수 있다. 스토리지 전극(241)으로는 도전성 물질을 사용할 수 있으며, 예를 들어 다결정 실리콘 및/또는 금속 물질을 사용할 수 있다. 금속 물질로는 Ru, Rh, Os, Pd, Pt, W, Mo, Ti, Ta, Al, Cu, Hf, Zr, Ir, WN, MoN, TiN, TaN, AlN, HfN, ZrN, TaSiN, RuO2, IrO2 및 이들의 조합이 사용될 수 있다. 또한, 스토리지 전극(241)은 금속 물질과 다결정 실리콘이 적층된 구조를 가질 수 있다.
스토리지 전극(241) 상에는 스토리지 전극(241)의 프로파일을 따라 컨포멀하게 유전막(242)이 형성될 수 있다. 이 때, 유전막(242)은 커패시터의 사이즈가 감소하더라도 원하는 커패시턴스(capacitance)를 구현하기 위하여, 고유전 상수(high-k)를 갖는 고유전막일 수 있다. 따라서, 유전막(242)은 예를 들어, HfO2, HfSiO, HfAlO, ZrO2, ZrSiO, ZrAlO, Ta2O5, TiO2, Al2O3, Nb2O5, CeO2, Y2O3, InO3, IrO2, SrTiO3, PbTiO3, SrRuO3, CaRuO3, (Ba,Sr)TiO3, Pb(Zr,Ti)O3, (Pb,La)(Zr,Ti)O3, (Sr,Ca)RuO3 및 이들의 적층막(예를 들어, 라미네이트 구조(laminate structure))일 수 있다. 또한, 유전막(242)으로는 ONO(Oxide-Nitride-Oxide)와 같은 고유전율을 가지는 적층막일 수 있다.
유전막(242)으로 절연된 스토리지 전극(241) 상에는 플레이트 전극(243)이 복수의 스토리지 전극(241)에 공통되어 형성될 수 있다. 플레이트 전극(243)으로는 스토리지 전극(241)으로 사용될 수 있는 도전성 물질일 수 있으며, 예를 들어 다결정 실리콘 및/또는 금속 물질일 수 있다. 또한, 플레이트 전극(243)이 형성된 제3 층간 절연막(130) 상에는 제4 층간 절연막(140)이 형성될 수 있다.
이상 메인 칩 영역(CR)상에 형성된 집적 회로 구조물(20)에 대해 설명하였으나, 이에 한정되지 않는다. 예를 들어, 도면에서는 제4 층간 절연막(140)까지 예시하였으나. 반도체 집적 회로 장치의 목적에 따라 더 많은 층간 절연막이 형성될 수 있다. 즉, 메인 칩 영역(CR) 상에 형성된 집적 회로 구조물(20)은 본 발명이 속하는 기술 분야에서 통상의 지식을 가지는 자에 의해 다양한 변형이 가능하다.
반도체 기판(100)의 패드 영역(PR) 상에는 다층 패드 구조(310), 재배선 패드(340), 접속 단자(350) 및 트렌치 벨트(330) 등이 포함된다.
다층 패드 구조(310)는 콘택, 복수 개의 배선 및 각 배선을 연결하는 복수 개의 비아가 적층된 구조일 수 있다. 도면에는 배선 및 비아를 구별하여 도시하지 않았으나, 각 층간 절연막에서 진행되는 공정에 따라 배선 및 비아를 포함할 수 있다. 이 때, 콘택, 각 배선 및 각 비아는 도전성 물질, 예를 들어, Rh, Os, Pd, Pt, W, Mo, Ti, Ta, Al, Cu, Hf, Zr, Ir, WN, MoN, TiN, TaN, AlN, HfN, ZrN, TaSiN, RuO2, IrO2 및 이들의 조합이 사용될 수 있다.
다층 패드 구조(310)의 하면은 반도체 기판(100)의 상면과 접하여 전기적으로 연결된다. 따라서, 다층 패드 구조(310)를 포함하는 반도체 집적 회로 장치의 경우, 재배선 패드(340)와 전기적으로 연결시키기 위해 층간 절연막을 관통하는 홀(hole)을 형성하지 않아도 된다. 따라서, 홀을 형성하기 위한 레이저 공정을 수행하지 않아도 되어 반도체 집적 회로 장치의 공정이 훨씬 간소화될 수 있다. 즉, 생산 비용이 감소하고 공정 효율이 증가하여 생산성이 향상될 수 있다.
다층 패드 구조(310)는 메인 칩 영역(CR) 상의 집적 회로 구조물(20)을 형성할 때 사용되는 마스크의 레이 아웃에 다층 패드 구조(310)에 대한 패턴을 더 포함함으로써 형성될 수 있다. 즉, 다층 패드 구조(310)를 형성하기 위한 별도의 공정을 수행하는 것이 아니라, 메인 칩 영역(CR) 상의 집적 회로 구조물(20)과 함께 형성되므로 각 층간 절연막 간에 불연속 면이 포함될 수 있다.
다층 패드 구조(310)는 내부 배선(미도시)을 통해 메인 칩 영역(CR) 상의 집적 회로 구조물(20)과 전기적 신호를 주고 받을 수 있다. 또한, 다층 패드 구조(310)는 상기 전기적 신호를 다층 패드 구조(310)의 하면과 접하는 재배선 패드(340)로 전달함으로써 외부와 신호를 교환할 수 있다.
재배선 패드(340)는 반도체 기판(100)의 배면에 일부 노출되며 반도체 기판(100)을 관통하여 다층 패드 구조(310)와 전기적으로 연결된다. 구체적으로, 반도체 기판(100)은 반도체 기판(100)의 배면에서 반도체 기판(100)을 관통하여 다층 패드 구조(310)의 하면을 노출시키는 패드 콘택 홀(320)을 포함한다. 재배선 패드(340)는 다층 패드 구조(310)의 하면에 접하며, 상기 패드 콘택 홀(320)의 측벽 및 반도체 기판(100)의 배면 일부에 연장되어 컨포멀하게 형성된다. 이 때, 재배선 패드(340)는 도전성 물질, 예를 들어, Rh, Os, Pd, Pt, W, Mo, Ti, Ta, Al, Cu, Hf, Zr, Ir, WN, MoN, TiN, TaN, AlN, HfN, ZrN, TaSiN, RuO2, IrO2 및 이들의 조합 등일 수 있다.
접속 단자(350)는 재배선 패드(340) 상에 형성되며, 예를 들어, 솔더 볼(solder ball)일 수 있다. 또한, 접속 단자(350)는 도전성 물질, 예를 들어, Pb, Sn, Ag, Cu, Zn, Bi, In, Al 또는 이들의 조합 등일 수 있다. 따라서, 접속 단자(350)는 재배선 패드(340)와 전기적으로 연결되며, 재배선 패드(340) 역시 다층 패드 구조(310)와 접하므로 접속 단자(350), 재배선 패드(340) 및 다층 패드 구조(310)는 전기적으로 모두 연결되어 있다.
즉, 외부로부터 접속 단자(350)를 통해 전달된 신호는 재배선 패드(340)를 거쳐 다층 패드 구조(310)까지 전달될 수 있다. 마찬가지로 다층 패드 구조(310)에서 전달된 신호도 재배선 패드(340) 및 접속 단자(350)를 거쳐 외부로 전달될 수 있다. 이와 같이 접속 단자(350)는 외부와 반도체 집적 회로 장치 간에 신호를 주 고 받는 통로로서의 역할을 할 수 있다.
트렌치 벨트(330)는 반도체 기판(100)의 배면에서 반도체 기판(100)을 관통하여 재배선 패드(340)를 둘러싸도록 형성된다. 이 때, 트렌치 벨트(330)는 반도체 기판(100)을 완전히 관통하여 형성된다. 즉, 트렌치 벨트(330)의 깊이(Dt)가 반도체 기판(100)의 두께(Ds) 보다 커서, 트렌치 벨트(330)의 측벽에 제1 층간 절연막(110)의 일부가 포함되는 것을 의미한다. 트렌치 벨트(330)로 인하여 재배선 패드(340) 및 재배선 패드(340)와 인접한 반도체 기판(100_a)은 외부 반도체 기판(100_b)과 물리적으로 분리(isolation)된다고 할 수 있다.
패시베이션막(360)은 트렌치 벨트(330) 및 패드 콘택 홀(320)을 포함한 반도체 기판(100)의 배면에 전체적으로 형성된다. 패시베이션막(360)이 트렌치 벨트(330)를 매립함으로써, 재배선 패드(340) 및 재배선 패드(340)와 인접한 반도체 기판(100_a)의 상면은 제1 절연막이, 배면 및 측벽은 패시베이션막(360)이 접하여 외부 반도체 기판(100_b)과 전기적으로도 분리된다. 따라서, 재배선 패드(340)와 반도체 기판(100) 사이에 절연막이 필요하지 않으므로 반도체 집적 회로의 공정이 간소화될 수 있다. 즉, 생산 비용이 감소하고, 공정 수율이 향상하여 생산성이 향상되는 장점이 있다.
본 발명의 일 실시예에 따른 반도체 집적 회로 장치에 의하면, 재배선 패드(340)와 다층 패드 구조(310)를 연결하기 위한 별도의 홀 및 범프를 형성하지 않아도 되고, 재배선 패드(340)와 반도체 기판(100) 사이에 절연막을 형성하지 않는다. 따라서, 반도체 집적 회로 장치의 공정이 간소화되어 생산 비용은 감소하고, 공정 효율은 증가하여 생산성이 훨씬 향상될 수 있다.
도 5를 참조하여, 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치에 대해 설명한다. 도 5는 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 패드 영역의 배면 투시도이다.
본 발명의 다른 실시예에 따른 반도체 집적 회로 장치가 본 발명의 일 실시예에 따른 반도체 집적 회로 장치와 다른 점은 하나의 재배선 패드(341)가 둘 이상의 다층 패드 구조(310)와 연결된다는 것이다. 따라서, 본 발명의 일 실시예에 따른 반도체 집적 회로 장치와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략한다.
도 5에 도시한 바와 같이 하나의 재배선 패드(341)는 둘 이상의 다층 패드 구조(311, 312)와 연결될 수 있다. 앞서 설명한 바와 같이, 각 패드 콘택 홀(321, 322)은 각 다층 패드 구조(311, 312)를 노출하도록 형성되며, 재배선 패드(341)는 각 패드 콘택 홀(321, 322)에 컨포멀하게 형성된다. 이 때, 재배선 패드(341)는 반도체 기판(도 3의 100 참조)의 배면으로 연장되어 형성되어, 각 다층 패드 구조(311, 312)가 하나의 재배선 패드(341)를 공유하게 된다.
따라서, 하나의 재배선 패드(341)를 공유하는 둘 이상의 다층 패드 구조(311, 312)는 신호를 동시에 송수신할 수 있다. 즉, 신호를 일괄 처리하므로 신호의 송수신이 보다 신속하고 정확히 이루어질 수 있다. 따라서, 반도체 집적 회로 장치의 신뢰도를 향상시킬 수 있다.
본 발명의 다른 실시예에 따른 반도체 집적 회로 장치에 의하면, 제조 공정 이 간소화될 뿐만 아니라, 복수의 다층 패드 구조와 동시에 신호를 교환할 수 있어 보다 신뢰도가 향상된 반도체 집적 회로 장치를 얻을 수 있는 장점이 있다.
이하, 도 6a 내지 도 10b를 참조하여, 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법에 대해 설명한다. 도 6a 내지 도 10b는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 중간 구조물의 단면도 및 배면도이다. 도 1 내지 도 5와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략한다.
먼저, 도 6a 및 도 6b를 참조하면, 메인 칩 영역(CR) 및 패드 영역(PR)을 포함하는 반도체 기판(100)의 패드 영역(PR) 상에 다층 패드 구조(310)를 형성한다.
반도체 기판(100)을 메인 칩 영역(CR) 및 패드 영역(PR)으로 구분하고, 메인 칩 영역(CR) 상에는 집적 회로 구조물(20)을, 패드 영역(PR) 상에는 다층 패드 구조(310)를 형성한다. 앞서 설명한 바와 같이 메인 칩 영역(CR) 상에 집적 회로 구조물(20)을 형성할 때에 사용하는 마스크의 레이 아웃에 다층 패드 구조(310)에 대한 패턴을 더 포함시킴으로써, 다층 패드 구조(310)를 형성할 수 있다.
예를 들어, 제2 층간 절연막(120)에 형성된 단층 패드는 비트 라인 콘택(221)을 형성하기 위한 식각 마스크에 상기 단층 패드에 대한 패턴을 추가한 후, 상기 패턴을 따라 식각함으로써 형성할 수 있다. 도면에는 각 층간 절연막 마다 불연속 적인 패드를 형성하는 것으로 예시하였으나, 집적 회로 구조물(20)의 공정 과정에 따라 적층되는 패드의 수 및 형태는 다양할 수 있음은 물론이다.
이어서, 도 7a 및 도 7b를 참조하면, 반도체 기판(100)에 패드 콘택 홀(320) 및 트렌치 벨트(330)를 형성한다.
패드 콘택 홀(320) 및 트렌치 벨트(330)는 예를 들어, 사진 식각 공정을 진행하여 형성할 수 있다. 구체적으로, 반도체 기판(100)의 배면 상에 포토레지스트를 도포한 후, 노광 및 현상 공정을 진행하여 패드 콘택 홀(320) 및 트렌치 벨트(330)를 형성할 부분의 포토레지스트를 제거하여 포토레지스트 패턴을 형성할 수 있다. 상기 포토레지스트 패턴을 식각 마스크로 패드 콘택 홀(320) 및 트렌치 벨트(330)를 형성할 수 있다.
패드 콘택 홀(320)은 다층 패드 구조(310)의 하면이 노출될 때까지 식각 공정을 진행하여 형성한다. 트렌치 벨트(330)는 트렌치 벨트(330)의 깊이(Dt)가 반도체 기판(100)의 두께(Ds) 보다 크도록 과식각(over-etch)하여 형성한다. 반도체 기판(100) 및 제1 층간 절연막(110)의 식각 선택비가 다층 패드 구조(310)의 식각 선택비 보다 좋은 식각 가스를 사용하면 과식각된 트렌치 벨트(330)를 형성할 수 있다.
도 7b에 도시된 바와 같이, 과식각된 트렌치 벨트(330)는 반도체 기판(100) 상에 형성된 제1 층간 절연막(110)의 일부를 노출한다. 따라서, 트렌치 벨트(330)의 측벽의 일부는 제1 층간 절연막(110)을 포함할 수 있다. 또한, 패드 콘택 홀(320) 및 패드 콘택 홀(320)에 인접하는 반도체 기판(100_a)은 외부 반도체 기판(100_b)과 물리적으로 분리된다.
또한, 트렌치 벨트(330)는 패드 콘택 홀(320)을 둘러싸며 형성하되, 패드 콘택 홀(320)에서 소정의 거리만큼 이격되도록 형성한다. 트렌치 벨트(330)가 패드 콘택 홀(320)에서 이격되도록 형성하는 것은 후술할 재배선 패드를 형성할 영역을 확보하기 위함이다.
이어서, 도 8a 및 도 8b를 참조하면, 패드 콘택 홀(320) 및 반도체 기판(100)의 배면 일부에 컨포멀하게 재배선 패드(340)를 형성한다.
재배선 패드(340)는 도전성 물질 예를 들어, Rh, Os, Pd, Pt, W, Mo, Ti, Ta, Al, Cu, Hf, Zr, Ir, WN, MoN, TiN, TaN, AlN, HfN, ZrN, TaSiN, RuO2, IrO2 및 이들의 조합 등일 수 있다. 또한, 재배선 패드(340)는 패드 콘택 홀(320) 및 반도체 기판(100)의 배면 일부에 시드층(미도시)을 형성한 후, 상기 시드층 상에 전기 도금(electro-plating) 방법을 이용하여 완성할 수 있다.
재배선 패드(340)는 패드 콘택 홀(320) 및 반도체 기판(100)의 배면 일부에 컨포멀하게 형성한다. 재배선 패드(340)를 반도체 기판(100)의 배면 일부에 형성하여 후술할 접속 단자를 형성할 공간적 마진을 제공할 수 있다.
이어서, 도 9a 및 도 9b를 참조하면, 재배선 패드(340) 상에 접속 단자(350)를 형성한다.
접속 단자(350)는 예를 들어, 솔더 볼일 수 있으며, 도전성 물질, 예를 들어, Pb, Sn, Ag, Cu, Zn, Bi, In, Al 또는 이들의 조합 등일 수 있다. 또한, 접속 단자(350)는 재배선 패드(340)를 외부와 접속이 용이하도록 할 수 있다.
상술한 바와 같이, 접속 단자(350)는 외부와 반도체 집적 회로 장치 간에 신호를 교환하는 통로 역할을 수행하므로 별도의 범프(bump)를 형성할 필요가 없다. 따라서 공정이 더욱 간소화되어 생산 비용 및 공정 효율에 있어서 유리하다.
접속 단자(350)는 진공 증착(evaporation) 방법, 전기 도금(electroplating) 방법, 스크린 프린팅 방법 등을 이용하여 형성할 수 있으며, 이에 한정되지 않는다.
이어서, 도 10a 및 도 10b를 참조하면, 접속 단자(350)의 일부가 노출되도록 재배선 패드(340)를 포함하는 반도체 기판(100)의 배면 상에 패시베이션막(360)을 형성한다.
패시베이션막(360)은 예를 들어, CVD(Chemical Vapor Deposition) 또는 PVD(Physical Vapor Deposition)등의 방법으로 형성할 수 있다. 또한, 패시베이션막(360)은 절연성 물질로 예를 들어, 산화막 또는 질화막 등일 수 있다.
패시베이션막(360)을 반도체 기판(100)의 배면 상에 형성하되, 트렌치 벨트(330) 및 패드 콘택 홀(320)을 매립하도록 형성한다. 트렌치 벨트(330)를 패시베이션막(360)으로 매립함으로써, 재배선 패드(340) 및 재배선 패드(340)와 인접하는 반도체 기판(100_a)은 외부 반도체 기판(100_b)과 전기적으로 분리된다. 따라서, 다층 패드 구조(310) 및 재배선 패드(340)를 거쳐 외부로 전달될 신호가 외부 반도체 기판(100)으로 누설되는 것을 방지하기 위한 별도의 분리막을 형성할 필요가 없으므로, 반도체 집적 회로 장치의 제조 공정이 간소화될 수 있다.
이 때, 패시베이션막(360)은 외부와 전기적 신호를 교환하는 통로인 접속 단자(350)의 일부가 노출되도록 형성한다. 패시베이션막(360)을 절연성 물질로 형성하므로 접속 단자(350)를 외부로 노출하여 각종 신호의 송수신 통로로 이용할 수 있기 때문이다.
본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법에 따르면, 재배선 패드(340)와 다층 패드 구조(310)를 연결하기 위한 별도의 홀을 형성하기 위한 레이저 공정을 제외할 수 있다. 또한, 범프 및 재배선 패드(340)와 반도체 기판(100) 사이에 별도의 절연막을 형성하지 않아도 무방하다. 따라서, 반도체 집적 회로 장치의 제조 공정이 간소화되어 생산 비용은 감소하고, 공정 효율은 증가하여 생산성이 훨씬 향상될 수 있다.
이하, 도 11 내지 도 13을 참조하여, 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법에 대해 설명한다. 도 11 내지 도 13은 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 중간 구조물의 배면도이다.
본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법은 하나의 재배선 패드가 둘 이상의 다층 패드 구조와 연결되도록 형성한다는 점에서 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법과 차이가 있을 뿐이다.
따라서, 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명함에 있어서, 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 중간 구조물의 배면도로 설명한다. 또한, 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법에서 다층 패드 구조(310)를 형성하는 것까지는 동일하다고 할 수 있다. 따라서, 도 5a 및 도 5b 이후의 과정에 대해서 설명하며, 실질적으로 동일한 구성 요소 에 대해서는 동일한 도면 부호를 사용하고 그 설명은 생략한다.
도 11을 참조하면, 반도체 기판(100)의 배면에서 반도체 기판(100)을 관통하여 둘 이상의 패드 콘택 홀(321, 322) 및 둘 이상의 패드 콘택 홀(321, 322)을 둘러싸는 트렌치 벨트(331)를 형성한다.
앞서 설명한 바와 같이, 각 패드 콘택 홀(321, 322) 및 트렌치 벨트(331)는 예를 들어, 사진 식각 공정을 진행하여 형성할 수 있다. 또, 각 패드 콘택 홀(321, 322)은 각각 다층 패드 구조(311, 312)의 하면이 노출되도록 식각하며, 트렌치 벨트(331)는 제1 층간 절연막(110)이 노출되도록 과식각(over-etch)한다. 과식각된 트렌치 벨트(331)는 반도체 기판의 일부(100_a)를 외부 반도체 기판(100_b)과 물리적으로 분리할 수 있다.
도 12를 참조하면, 재배선 패드(341)를 둘 이상의 패드 콘택 홀(도 11의 321, 322 참조)에 컨포멀하게 형성하고 반도체 기판(100)의 배면에도 연장하여 형성한다. 따라서, 재배선 패드(341)는 각 패드 콘택 홀(321, 322)이 노출시킨 둘 이상의 다층 패드 구조(도 11의 311, 312 참조)와 접하여 전기적으로 연결된다.
도 13을 참조하면, 재배선 패드(341) 상에 접속 단자(350)를 형성한다. 접속 단자(350)는 예를 들어 솔더 볼일 수 있으며, 도전성 물질일 수 있다. 또한, 접속 단자(350)는 진공 증착 방법, 전기 도금 방법, 스크린 프린팅 방법 등을 이용하여 형성할 수 있으며, 이에 한정되지 않는다. 이 후, 접속 단자(350)의 일부가 노출되도록 재배선 패드(341)를 포함하는 반도체 기판(100)의 배면 상에 패시베이션막(도 10b의 360 참조)을 형성하는 것은 상술한 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법과 동일하다.
본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법에 따르면, 제조 공정이 간소화되는 것은 물론이고, 동시에 복수의 다층 패드 구조와 신호 교환을 할 수 있어 신뢰도가 향상된 반도체 집적 회로 장치를 생산할 수가 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치를 포함하는 웨이퍼의 평면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치를 설명하기 위한 도 1의 A의 확대도이다.
도 3은 도 2의 Ⅲ-Ⅲ´선을 따라 자른 단면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 패드 영역의 배면 투시도이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 패드 영역의 배면 투시도이다.
도 6a 내지 도 10b는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 중간 구조물의 단면도 및 배면도이다.
도 11 내지 도 13은 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제조 방법을 설명하기 위한 중간 구조물의 배면도이다.
(도면의 주요부분에 대한 부호의 설명)
10: 반도체 집적 회로 장치 20: 집적 회로 구조물
100: 반도체 기판 110: 제1 층간 절연막
310: 다층 패드 구조 320: 패드 콘택 홀
330: 트렌치 벨트 340, 341: 재배선 패드
350: 접속 단자 360: 패시베이션막

Claims (21)

  1. 메인 칩 영역 및 패드 영역이 정의된 반도체 기판;
    상기 반도체 기판 상에 형성된 복수의 층간 절연막;
    상기 패드 영역에서 상기 복수의 층간 절연막을 관통하여 형성된 다층 패드 구조;
    상기 반도체 기판을 관통하여 상기 다층 패드 구조의 하면을 노출시키는 패드 콘택 홀;
    상기 반도체 기판의 배면에 일부 노출되며 상기 패드 콘택 홀 내에 컨포멀하게 형성되어 상기 다층 패드 구조와 연결된 재배선 패드;
    상기 재배선 패드를 둘러싸며 상기 반도체 기판을 관통하여 형성된 트렌치 벨트;
    상기 트렌치 벨트 및 상기 패드 콘택 홀을 매립하도록 상기 반도체 기판의 배면 및 상기 재배선 패드 상에 형성된 패시베이션막; 및
    상기 패시베이션막을 관통하여 상기 재배선 패드와 연결되고 외부에 일부 노출된 접속 단자를 포함하는 반도체 집적 회로 장치.
  2. 제1 항에 있어서,
    상기 다층 패드 구조는 콘택, 복수의 배선 및 상기 각 배선을 연결하는 복수의 비아가 적층된 구조인 반도체 집적 회로 장치.
  3. 제1 항에 있어서,
    상기 접속 단자는 솔더 볼인 반도체 집적 회로 장치.
  4. 제1 항에 있어서,
    상기 패드 영역의 상기 반도체 기판 상에는 하나 또는 그 이상의 상기 다층 패드 구조가 포함되고,
    상기 재배선 패드는 상기 각 다층 패드 구조와 접하여 전기적으로 연결된 반도체 집적 회로 장치.
  5. 제1 항에 있어서,
    상기 트렌치 벨트의 깊이는 상기 반도체 기판의 두께보다 깊은 반도체 집적 회로 장치.
  6. 메인 칩 영역 및 패드 영역을 포함하는 반도체 기판;
    상기 패드 영역의 상기 반도체 기판 상에 형성된 다층 패드 구조로 도전성 물질로 형성된 상기 다층 패드 구조;
    상기 반도체 기판을 관통하며 상기 다층 패드 구조의 하면과 접하여 상기 다층 패드 구조와 전기적으로 연결되는 재배선 패드;
    상기 반도체 기판을 관통하여 상기 재배선 패드를 둘러싸도록 형성되어 상기 재배선 패드 및 상기 재배선 패드와 인접하는 상기 반도체 기판의 일부를 전기적으로 분리하는 트렌치 벨트; 및
    상기 재배선 패드 상에 형성되어 상기 재배선 패드와 외부를 전기적으로 연결하는 접속 단자를 포함하는 반도체 집적 회로 장치.
  7. 제6 항에 있어서,
    상기 다층 패드 구조는 콘택, 복수의 배선 및 상기 각 배선을 연결하는 복수의 비아가 적층된 구조인 반도체 집적 회로 장치.
  8. 제6 항에 있어서,
    상기 패드 영역의 상기 반도체 기판 상에는 하나 또는 그 이상의 상기 다층 패드 구조가 포함되고,
    상기 각 다층 패드 구조는 하나의 상기 재배선 패드를 공유하는 반도체 집적 회로 장치.
  9. 제6 항에 있어서,
    상기 반도체 기판은 상기 반도체 기판의 배면에서 상기 반도체 기판을 관통하여 상기 다층 패드 구조의 하면을 노출시키는 패드 콘택 홀을 더 포함하며,
    상기 재배선 패드는 상기 반도체 기판의 배면 일부에 노출되며 상기 패드 콘택 홀에 컨포멀하게 형성된 반도체 집적 회로 장치.
  10. 제6 항에 있어서,
    상기 트렌치 벨트를 매립하도록 상기 반도체 기판의 배면 상에 형성된 패시베이션막을 더 포함하는 반도체 집적 회로 장치.
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