TWI822047B - 積體電路結構以及記憶體元件的製造方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 84
- 239000000758 substrate Substances 0.000 claims abstract description 51
- 239000000463 material Substances 0.000 claims description 57
- 239000004065 semiconductor Substances 0.000 claims description 52
- 239000003989 dielectric material Substances 0.000 claims description 32
- 238000004519 manufacturing process Methods 0.000 claims description 28
- 238000005530 etching Methods 0.000 claims description 18
- 229910052710 silicon Inorganic materials 0.000 claims description 12
- 239000010703 silicon Substances 0.000 claims description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 10
- 238000003491 array Methods 0.000 claims 1
- 238000001465 metallisation Methods 0.000 description 39
- 229910052751 metal Inorganic materials 0.000 description 20
- 239000002184 metal Substances 0.000 description 20
- 239000004020 conductor Substances 0.000 description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical class N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 11
- 229910052581 Si3N4 Inorganic materials 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 8
- 238000002955 isolation Methods 0.000 description 8
- 238000003860 storage Methods 0.000 description 8
- 229910052718 tin Inorganic materials 0.000 description 8
- 230000000295 complement effect Effects 0.000 description 7
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- 229910004166 TaN Inorganic materials 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 6
- 229910052741 iridium Inorganic materials 0.000 description 6
- 229910052697 platinum Inorganic materials 0.000 description 6
- 229910052707 ruthenium Inorganic materials 0.000 description 6
- 229910021332 silicide Inorganic materials 0.000 description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 6
- 229910052715 tantalum Inorganic materials 0.000 description 6
- 229910052719 titanium Inorganic materials 0.000 description 6
- 229910044991 metal oxide Inorganic materials 0.000 description 5
- 150000004706 metal oxides Chemical class 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 125000006850 spacer group Chemical group 0.000 description 5
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 4
- 229910052732 germanium Inorganic materials 0.000 description 4
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- IJKVHSBPTUYDLN-UHFFFAOYSA-N dihydroxy(oxo)silane Chemical compound O[Si](O)=O IJKVHSBPTUYDLN-UHFFFAOYSA-N 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 229910021529 ammonia Inorganic materials 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 208000037909 invasive meningococcal disease Diseases 0.000 description 2
- 238000005304 joining Methods 0.000 description 2
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- SEOYNUHKXVGWFU-UHFFFAOYSA-N mu-oxidobis(oxidonitrogen) Chemical group O=NON=O SEOYNUHKXVGWFU-UHFFFAOYSA-N 0.000 description 1
- QKCGXXHCELUCKW-UHFFFAOYSA-N n-[4-[4-(dinaphthalen-2-ylamino)phenyl]phenyl]-n-naphthalen-2-ylnaphthalen-2-amine Chemical compound C1=CC=CC2=CC(N(C=3C=CC(=CC=3)C=3C=CC(=CC=3)N(C=3C=C4C=CC=CC4=CC=3)C=3C=C4C=CC=CC4=CC=3)C3=CC4=CC=CC=C4C=C3)=CC=C21 QKCGXXHCELUCKW-UHFFFAOYSA-N 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 150000003377 silicon compounds Chemical class 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Abstract
本揭露提供一種積體電路結構。積體電路結構包括基材、內連接堆疊結構、第一記憶體陣列以及源極線。內連接堆疊結構位於基材上方。第一記憶體陣列位於內連接堆疊結構上方，且包含在一垂直方向上堆疊的多個記憶體元件，每一記憶體元件包含導電層。第一記憶體陣列進一步包含第一記憶體層以及通道層。第一記憶體層連接記憶體元件的導電層且自導電層中的一最高者向下延伸至導電層中的一最低者。通道層沿著第一記憶體層的一側壁延伸。源極線接觸通道層的一頂端且橫向延伸跨過第一記憶體陣列。
Description
本揭露係關於一種積體電路結構，特別係關於一種記憶體元件的製造方法。
本揭露一般係關於半導體元件，且特別地係關於三維(3-dimesional，3D)記憶體元件及製造此類半導體元件的方法。
由於各種電子元件（如電晶體、二極體、電阻器、電容器等）的積體密度不斷提高，半導體產業經歷了快速增長。在大多數情況下，積體密度的提高來自於最小特徵尺寸的反復減小，這允許更多的組件整合至給定面積中。
本揭露提供一種積體電路結構。積體電路結構包括基材、內連接堆疊結構、第一記憶體陣列以及源極線。內連接堆疊結構位於基材上方。第一記憶體陣列位於內連接堆疊結構上方，且包含在一垂直方向上堆疊的多個第一記憶體元件，每一第一記憶體元件包含導電層。第一記憶體陣列進一步包含第一記憶體層以及通道層。第一記憶體層連接第一記憶體元件的導電層且自導電層中的一最高者向下延伸至導電層中的一最低者。通道層沿著第一記憶體層的一側壁延伸。源極線接觸通道層的一頂端且橫向延伸跨過第一記憶體陣列。
於一些實施方式中，積體電路結構進一步包含第二記憶體陣列。第二記憶體陣列位於內連接堆疊結構上方，且包含在垂直方向上堆疊的多個第二記憶體元件。源極線接觸通道層且進一步橫向延伸跨過第二記憶體陣列。
於一些實施方式中，積體電路結構進一步包含介電材料。介電材料橫向地位於第一記憶體陣列與第二記憶體陣列之間，且穿過導電層。
於一些實施方式中，積體電路結構進一步包含貫通導孔。貫通導孔向下延伸經過源極線以及第一記憶體陣列至內連接堆疊結構中以在源極線與該基材之間提供電性連接。
於一些實施方式中，內連接堆疊結構包含第一內連接結構以及第二內連接結構。第一內連接結構位於基材上方，且包含第一接合層。第二內連接結構夾合於第一內連接結構與基材之間，且包含接合至第一接合層的第二接合層。
本揭露提供一種記憶體元件的製造方法。製造方法包括在第一基材的前側表面上形成包含有於垂直方向上堆疊的多個記憶體元件的記憶體陣列；在記憶體陣列上形成第一內連接結構；將第一內連接結構接合至位於第二基材上的第二內連接結構；對第一基材的後側表面上進行平坦化製程以暴露出記憶體陣列中的通道層；在暴露之通道層上形成源極線。
於一些實施方式中，製造方法進一步包含形成貫通導孔。貫通導孔自記憶體陣列遠離第一基材的一側延伸經過第一內連接結構，且具有位於第二內連接結構中的一長端部。
於一些實施方式中，製造方法進一步包含在源極線上形成矽化物層。
於一些實施方式中，形成包含有於垂直方向上堆疊的多個記憶體元件的記憶體陣列的步驟包含:於垂直方向上在第一基材的前側表面上形成多層堆疊結構，多層堆疊結構包含交替堆疊的多個絕緣層和多個犧牲層；蝕刻多層堆疊結構以形成暴露第一基材的第一通孔；在第一通孔中形成記憶層、通道層以及第一介電材料；蝕刻多層堆疊結構以形成第二通孔；透過第二通孔將犧牲層取代為個導電層。
於一些實施方式中，製造方法進一步包含使用第二介電材料填充第二通孔。
以下揭示內容提供用於實施所提供標的物的不同特徵的許多不同實施方式、或實例。下文描述組件及配置的特定實例以簡化本揭露。當然，這些僅為實例且非意欲為限制性的。舉例而言，在以下描述中第一特徵於第二特徵上方或上的形成可包括第一特徵與第二特徵直接接觸地形成的實施方式，且亦可包括額外特徵可形成於第一特徵與第二特徵之間使得第一特徵與第二特徵可不直接接觸的實施方式。此外，本揭露在各種實例中可重複參考數字及/或字母。此重複係出於簡單及清楚之目的，且本身且不指明所論述之各種實施方式及/或組態之間的關係。
此外，為了便於描述，在本文中可使用空間相對術語，諸如「在……下面」、「在……之下」、「下部」、「在……之上」、「上部」及類似者，來描述諸圖中圖示之一個元件或特徵與另一（多個）元件或特徵之關係。空間相對術語意欲涵蓋除了諸圖中所描繪的定向以外的裝置在使用或操作時的不同定向。裝置可另外定向（旋轉90度或處於其他定向），且本文中所使用之空間相對描述符可類似地加以相應解釋。
如本文中所使用，「大約」、「約」、「大致」、或「大體上」應通常指給定值或範圍之20%內、或10%內、或5%內。然而，熟習此項技術者將認識到，在整個描述中所引用的值或範圍僅係實例，且可隨著積體電路的規模縮小而減小。本文中給定之數量為近似值，從而意謂術語「大約」、「約」「大致」、或「大體上」在並未明確陳述情況下可予以推斷。
對於半導體元件的發展，高儲存密度的記憶體元件是一個發展的方向。因此，三維(3-dimesional，3D)積體電路(integrated circuit; IC)記憶體元件，例如:三維NAND，可以通過其多層結構以提供高儲存密度。然而，三維NAND中堆疊的層數越多，位於三維NAND下方的源極線就越難以形成，因而可能降低積體電路的製造良率。因此，在各種實施方式中，本揭露提供了一種三維NAND，其具有透過一頂表面製程而形成於其上方的源極線，使得源極線更容易形成，以進一步提高良率並降低製造的複雜度。此外，一旦形成源極線，具三維NAND可連同一載體晶圓而接合至一互補式金氧半導體晶圓以電性連接互補式金氧半導體晶圓中的半導體元件。因此，在前述接合之前，三維NAND可以在高熱積存(thermal budget)製程中形成，而不會影響互補式金氧半導體晶圓，因而可提高互補式金氧半導體晶圓中半導體元件的性能。
現在參考第1A圖以及第1B圖，描述了根據一些實施方式之用於製造記憶體元件的例示性方法M的流程圖。方法M包括整個製造製程的相關部分。應理解，可在第1A圖以及第1B圖中所示的操作之前、期間、及之後提供額外操作，且對於前述方法的額外實施例，可替換或消除下面描述的一些操作。操作/製程的次序可互換。方法M包括製造記憶體元件100(例如，NAND記憶體元件)。然而，記憶體元件的製造僅係用於描述根據本揭露的一些實施例的製造製程之一實施例。
第2、3、4、5、6、7、8、9、10、11A、12、13、14、15、16A以及17A圖繪示了根據本揭露的一些實施方式的記憶體元件100於各個階段的製造方法。於一些實施方式中，記憶體元件100係垂直通道快閃記憶體源件(vertical channel flash memory device)。方法M開始於步驟S101。請參照第2圖，在步驟S101的一些實施方式中，包含有交替堆疊的絕緣層121-126和犧牲層111-115的多層堆疊結構110形成在半導體基材101上。於一些實施方式中，半導體基材101可包含p型摻雜或n型摻雜的半導體材料或非摻雜的半導體材料，例如:多晶矽、鍺或任何其他適合的半導體材料。於一些實施方式中，半導體基材101可為乘載晶圓，例如:低成本晶圓或可重複使用晶圓以作為實施例但不限制本揭露。
絕緣層121-126以及犧牲層111-115係彼此平行地延伸配置且如第2圖所示交互的沿著方向Z堆疊。絕緣層121以及126分別作為多層堆疊結構110中的最底層以及做頂層，其中絕緣層121係直接接觸半導體基材101，且使得犧牲層111-115可電性地隔離於半導體基材101。於一些實施方式中，絕緣層121可具有大於絕緣層122-126的厚度。於一些實施方式中，絕緣層121可厚度介於約200Å(Angstrom)至約1500Å，例如：200、400、500、600、800、1000、1200、1400或1500Å。於一些實施方式中，多層堆疊結構110也可被稱為膜狀堆疊結構。
於一些實施方式中，犧牲層111-115的材質可包含氮化矽化合物，例如：氮化矽、氮氧化矽、氮碳化矽或前述材料的任意組合。於一些實施方式中，位於最頂的犧牲層115也可被稱為源極線虛設氮化矽層，而犧牲層111-114也可被稱為字線虛設氮化矽層。於一些實施方式中，絕緣層121-126的材質可包含介電材料，例如：氧化矽、氮化矽、氮氧化矽、矽酸鹽或前述材料的任意組合。於一些實施方式中，位於最頂的絕緣層126也可被稱為硬遮罩氧化物層。應注意的是，於前述的實施方式中，絕緣層121-126所包含的材料係不同於犧牲層111-115所包含的材料。舉例而言，犧牲層111-115的材料可包含氮化矽，而絕緣層121-126的材料可包含氧化矽。於一些實施方式中，絕緣層121-126以及犧牲層111-115的形成方法可包含使用低壓化學氣相沉積(low pressure
chemical vapor deposition；LPCVD)製程。
請返回參考第1A圖，方法M接著進行至步驟S102，步驟S102係進行第一蝕刻製程以形成穿過多層堆疊結構且部分位於半導體基材中的第一通孔。請參考第3圖，在步驟S102的一些實施方式中，蝕刻製程P1，例如：穿孔製程(hole etch process)，係被執行而形成穿過多層堆疊結構110且部分位於半導體基材101中的穿孔110a以及穿孔110b。於一些實施方式中，蝕刻製程P1可為非等向性蝕刻製程，例如：反應性離子蝕刻(reactive ion etching；RIE)製程。蝕刻製程P1係利用一圖案化的硬遮罩層(圖未示)作為蝕刻遮罩而被執行於多層堆疊結構110上。穿孔110a以及穿孔110b可為沿著方向Z延伸而穿過多層堆疊結構110的圓孔狀穿孔，且其底部進一步延伸至半導體基材101中。於一些實施方式中，穿孔110a以及穿孔110b可沿著方向Z延伸而穿過多層堆疊結構110，且終止於半導體基材101的頂表面。穿孔110a以及穿孔110b可以被用以暴露犧牲層111-115以及絕緣層121-126的多個部位。犧牲層111-115以及絕緣層121-126所暴露的多個部位可做為穿孔110a以及穿孔110b的側壁。
請返回參考第1A圖，方法M接著進行至步驟S103，步驟S103係在多層堆疊結構上方以及第一通孔中共形地形成記憶層。請參考第4圖，在步驟S103的一些實施方式中，記憶層107形成在過多層堆疊結構110上方
且形成在穿孔110a以及穿孔110b的側壁以及底部。於一些實施方式中，記憶層107可包含複合層。前述複合層具有但不限制於氧化物層-氮化物層-氧化物層(oxide-nitride-oxide；ONO)結構、氧化物層-氮化物層-氧化物層-氮化物層-氧化物層(oxide-nitride-oxide-nitride-oxide；ONONO)結構或氧化物層-氮化物層-氧化物層-氮化物層-氧化物層-氮化物層-氧化物層(oxide-nitride-oxide-nitride-oxide-nitride-oxide；ONONONO)結構，且共形地形成而覆蓋在多層堆疊結構110上方、穿孔110a以及穿孔110b的側壁以及底部。
請返回參考第1A圖，方法M接著進行至步驟S104，步驟S104係在記憶層上方共形地形成通道層。請參考第4圖，在步驟S104的一些實施方式中，通道層108共形地形成在記憶層107上方。因此，記憶層107設置於通道層108與犧牲層111-115之間。於一些實施方式中，通道層108的材質可包含半導體材料，例如：多晶矽、鍺或其他摻雜或非摻雜的半導體材料。舉例而言，通道層108的材質可包含非摻雜的多晶矽。
請返回參考第1A圖，方法M接著進行至步驟S105，步驟S105係在通道層上方沉積第一介電材料。請參考第4圖，在步驟S105的一些實施方式中，介電材料109係沉積於通道層108上方且填充於穿孔110a以及穿
孔110b中。於一些實施方式中，介電材料109的材質包含，例如：二氧化矽(silicon dioxide；SiO2)。於一些實施方式中，至少一空氣間隙130係形成於填充於穿孔110a以及穿孔110b中的介電材料109中。於一些實施方式中，介電材料109的材質可包含相同於絕緣層121-126的材料。於一些實施方式中，介電材料109的材質可包含不同於絕緣層121-126的材料。
請返回參考第1A圖，方法M接著進行至步驟S106，步驟S106係進行第一平坦化製程以移除在多層堆疊結構的頂表面上方多餘的第一介電材料、通道層以及記憶層。請參考第5圖，在步驟S106的一些實施方式中，平坦化製程P2(例如：化學機械研磨(chemical mechanical polishing；CMP)製程)係被執行以移除在多層堆疊結構110的頂表面上方多餘的介電材料109、通道層108以及記憶層107(見第4圖)。在步驟S106進行後，通道層108會環繞位於穿孔110a以及穿孔110b中的介電材料109。記憶層107會環繞位於於穿孔110a以及穿孔110b中的通道層108。
請返回參考第1A圖，方法M接著進行至步驟S107，步驟S107係在第一介電材料、通道層以及記憶層上進行回蝕製程以再現第一通孔的上部位。請參考第6圖，在步驟S107的一些實施方式中，對介電材料109、通道層108以及記憶層107執行回蝕(etching back)製程P3以再現穿孔110a以及穿孔110b的上部位。於一
些實施方式中，回蝕製程P3可為濕蝕刻製程，例如：將半導體基材101浸入氫氟酸(hydrofluoric acid；HF)中。於一些實施方式中，回蝕製程P3可為乾蝕刻製程。舉例而言，乾蝕刻製程的執行可利用氫氟酸/氨(HF/NH3)或三氟化氮/氨(NF3/NH3)作為蝕刻氣體。
請返回參考第1A圖，方法M接著進行至步驟S108，步驟S108係在第一通孔的上部位中形成接合墊。請參考第7圖，在步驟S108的一些實施方式中，接合墊131係形成於穿孔110a以及穿孔110b的上部位中，且位於介電材料109上以與通道層108形成電性接觸。於一些實施方式中，接合墊131係藉由於多層堆疊結構110上方沉積多晶矽、鍺或摻雜的半導體材料所形成。一般而言，前述摻雜的半導體材料可使用n型摻雜劑(N+)，例如：磷或砷。接著，一平坦化製程可被執行以移除在多層堆疊結構110的頂表面上方多餘的半導體材料。在步驟S108進行後，接合墊131可形成如第7圖所示。於一些實施方式中，接合墊131可為p型摻雜(P+)多晶矽接合墊。
請返回參考第1A圖，方法M接著進行至步驟S109，步驟S109係在接合墊以及多層堆疊結構上方沉積覆蓋層。請參考第8圖，在步驟S109的一些實施方式中，覆蓋層132係沉積於接合墊131以及多層堆疊結構110上方。覆蓋層132的材質可包含介電材料，例如：氮化矽、氮氧化矽、氮碳化矽或前述材料的任意組合。
請返回參考第1A圖，方法M接著進行至步驟
S110，步驟S110係進行第二蝕刻製程以形成穿過覆蓋層以及多層堆疊結構的第二通孔。請參考第8圖，在步驟S110的一些實施方式中，蝕刻製程P4係被執行以形成沿著方向Z穿過覆蓋層132以及多層堆疊結構110並在到達半導體基材101之前終止的通孔133，藉此通孔133可部分暴露出犧牲層111-115以及絕緣層121-126。於一些實施方式中，通孔133可進一步形成以暴露出半導體基材101以作為實施例但不限制本揭露。
請返回參考第1B圖，方法M接著進行至步驟S111，步驟S111係透過第二通孔移除犧牲層。請參考第9圖，在步驟S111的一些實施方式中，犧牲層111-115係使用，例如：磷酸(phosphoric acid；H3PO4)，並透過通孔133而被移除，以暴露出部分的記憶層107。因此，空間S1係被形成而繼承了犧牲層111-115的形狀。覆蓋層132的材質可相似於絕緣層121-126的材質，但不同於犧牲層111-115的材質。因此，在移除犧牲層111-115時，覆蓋層132可具有較高的蝕刻選擇性。
請返回參考第1A圖，方法M接著進行至步驟S112，步驟S112係在原本犧牲層所佔據的空間中形成多個第一導電層以形成多個記憶單元。請參考第10圖，在步驟S112的一些實施方式中，多個導電層105透過通孔133而形成於空間S1中。因此，多個記憶單元137可被定義在導電層105、記憶層107以及通道層108交會的位置，以在多層堆疊結構110中形成記憶體單元陣列。於一
些實施方式中，記憶單元137也可被稱為記憶體元件。記憶單元137沿著方向Z堆疊。於一些實施方式中，導電層105的材質可包含多晶矽、金屬或其他適合的材料。於一些實施方式中，導電層105可包含多個金屬層，例如：TiN/W,TaN/W,TaN/Cu或其他適合的金屬層。於一些實施方式中，導電層105可包含介電層，例如：AlOx。舉例而言，每一導電層105可為多層結構而包含高介電常數材料層(例如：HfOx層或AlOx層)、TiN層以及鎢層。
請返回參考第1B圖，方法M接著進行至步驟S113，步驟S113係在第二通孔中形成第二介電材料。請參考第11A圖，在步驟S113的一些實施方式中，介電材料149係沉積於覆蓋層132上方，並填充在通孔133中。於一些實施方式中，介電材料149的材質可包含氧化矽(SiO2)。於一些實施方式中，介電材料149的材質可相同於絕緣層121-126。於一些實施方式中，介電材料149的材質可不同於絕緣層121-126。接著，一平坦化製程可被執行以移除在覆蓋層132的頂表面上方多餘的介電材料149。
第11B圖繪示依據本揭露一些實施方示之對應如第11A圖所示之製造階段下的另一記憶體元件。本實施方式中元件的材料以及製造方法係實質上相同於如第11A圖中所示的元件，因此相關的描述可參照前述內容而在此處不再贅述。本實施方式與第11A圖所示的實施方式的差異在於，在形成導電層105之後，介電質間隙壁429可形成
在通孔133的側壁上。接著，金屬插塞(metal plug)434可形成在介電質間隙壁429中。金屬插塞434可藉由介電質間隙壁429而電性絕緣於導電層105，並電性接觸於如第12所示的之後會形成在內連接結構140中的金屬化層141以及金屬化導孔143。於一些實施方式中，金屬插塞434也可稱為源極線。於一些實施方式中，金屬插塞434的材質可包含TiN、TaN、Ti、Ta、Cu、Al、Ag、W、Ir、Ru、Pt、前述材料的任意組合或其他適合的導電材料。於一些實施方式中，介電質間隙壁429的材質可包含氧化矽、氮化矽、氮氧化矽、矽酸鹽、前述材料的任意組合或其他適合的導電材料。
請返回參考第1B圖，方法M接著進行至步驟S114，步驟S114係在覆蓋層中形成著陸在接合墊上的導孔。請參考第12圖，在步驟S114的一些實施方式中，導孔139係形成在覆蓋層132中，且著陸在接合墊131上。於一些實施方式中，導孔139可用以提供接合墊131與之後會形成在導孔139上之內連接結構140之間的電性連接。於一些實施方式中，導孔139的材質可包含TiN、TaN、Ti、Ta、Cu、Al、Ag、W、Ir、Ru、Pt、前述材料的任意組合或其他適合的導電材料。
請返回參考第1B圖，方法M接著進行至步驟S115，步驟S115係在覆蓋層上方形成第一內連接結構。請參考第12圖，在步驟S115的一些實施方式中，內連接結構140係形成於覆蓋層132上方。於一些實施方式中，
內連接結構140可包含，例如：三層金屬化層141與兩層金屬化導孔143。於其他實施方式中可包含更多或更少的金屬化層與對應之更多或更少的金屬化導孔。於一些實施方式中，金屬化層141以及金屬化導孔143的材質可包含TiN、TaN、Ti、Ta、Cu、Al、Ag、W、Ir、Ru、Pt、前述材料的任意組合或其他適合的導電材料。此外，內連接結構140可包含多個金屬間電介質(inter-metal dielectric；IMD)層。於一些實施方式中，多個金屬間電介質可被統稱為金屬間介電質結構145。在多個製造過程期間，金屬間介電質結構145可提供積體電路結構中各個特徵的電性隔離以及結構上的支撐。於一些實施方式中，在內連接結構140中位於最上方的金屬化層可稱之為接合層(bonding layer)。舉例而言，在內連接結構140中位於最上方的金屬化層可作為在之後如第13圖所示的製程中為了達到Cu-Cu接合的Cu層。
請返回參考第1B圖，方法M接著進行至步驟S116，步驟S116係將包含有半導體元件的積體電路結構接合至第一內連接結構以形成堆疊基材結構。請參考第13圖，在步驟S116的一些實施方式中，積體電路結構200係被提供。積體電路結構200包含半導體基材201以及形成在半導體基材201上的內連接結構240。於一些實施方式中，半導體基材201中可包含互補式金氧半導體(complementary metal-oxide-semiconductor；CMOS)元件247。包
含有記憶單元137(例如：三維NAND)的內連接結構140可接合至內連接結構240(例如：互補式金氧半導體晶圓)以電性連接位於內連接結構240中的互補式金氧半導體元件247。因此，在接合之前，互補式金氧半導體元件247不會被為了形成內連接結構140的記憶體製程的高熱積存(thermal budget)所影響。因此，互補式金氧半導體元件247的製造可使用較為先進的製程以提供更高的操作速度和更低的操作電流並可佔據較小的面積。於一些實施方式中，內連接結構240可包含例如：三層金屬化層241與三層金屬化導孔243。於其他實施方式中可包含更多或更少的金屬化層與對應之更多或更少的金屬化導孔。於一些實施方式中，金屬化層241以及金屬化導孔243的材質可包含TiN、TaN、Ti、Ta、Cu、Al、Ag、W、Ir、Ru、Pt、前述材料的任意組合或其他適合的導電材料。此外，內連接結構240可包含多個金屬間電介質層。於一些實施方式中，多個金屬間電介質可被統稱為金屬間介電質結構245。在多個製造過程期間，金屬間介電質結構245可提供積體電路結構中各個特徵的電性隔離以及結構上的支撐。於第14圖中，積體電路結構200係透過其中最外層的金屬化層而被接合至內連接結構140中最外層的金屬化層，進而形成堆疊基材結構300。於一些實施方式中，內連接結構240中最外層的金屬化層可被稱為接合層(bonding layer)。於一些實施方式中，內連接結構140與內連接結構240的組合可稱為內連接堆疊結構。
請返回參考第1B圖，方法M接著進行至步驟S117，步驟S117係翻轉堆疊基材結構。請參考第14圖，在步驟S117的一些實施方式中，堆疊基材結構300係被翻轉。在前述翻轉之後，半導體基材101的表面101s朝向上方，且為了之後的製程，記憶體元件100係被積體電路結構200所乘載。於一些翻轉實施方式中前述翻轉的步驟是可以選擇的。
請返回參考第1B圖，方法M接著進行至步驟S118，步驟S118係對半導體基材進行第二平坦化製程直到絕緣層被暴露出。請參考第15圖，在步驟S118的一些實施方式中，對半導體基材101進行平坦化製程P5(例如：化學機械研磨)並終止於絕緣層121。平坦化製程P5可用以移除在多層堆疊結構110的最外表面110s上方的半導體基材101(見第14圖)。前述步驟S118進行之後所形成的結構係繪示如第15圖所示，通道層108係自多層堆疊結構110的最外表面110s暴露出。
請返回參考第1B圖，方法M接著進行至步驟S119，步驟S119係在暴露之絕緣層上方形成接觸記憶層的第二導電層。請參考第16A圖，在步驟S119的一些實施方式中，導電層135係形成於暴露之絕緣層121上方，且接觸通道層108。導電層135可作為記憶體元件100的共同源極線(common source line)。於一些實施方式中，導電層135係藉由於絕緣層121上方沉積多晶矽、鍺或摻雜的半導體材料所形成。一般而言，前述摻雜的半導
體材料可使用n型摻雜劑(N+)，例如：磷或砷。接著，低溫退火製程可執行於導電材料以活化在導電材料中的摻雜劑。接著，導電材料係被圖案化以形成如第16A圖所示之導電層135。於一些實施方式中，導電層135可為n型重摻雜多晶矽(N+ poly-silicon)源極線。於第16A圖中，隔離層138係進一步沉積於導電層135上。於一些實施方式中，隔離層138的材質可包含，例如：氧化矽、氮化矽、氮氧化矽、矽酸鹽、前述材料的任意組合或其他適合的導電材料。於一些實施方式中，在形成隔離層138之後，一平坦化製程(例如：化學機械研磨(chemical mechanical polishing；CMP)製程)可被執行於隔離層138上。於一些實施方式中，介電材料149於垂直方向上可具有的位於導電層135與導電層105之間的一長端部。
第16B圖繪示依據本揭露一些實施方示之對應如第16A圖所示之製造階段下的另一記憶體元件。本實施方式中元件的材料以及製造方法係實質上相同於如第16A圖中所示的元件，因此相關的描述可參照前述內容而在此處不再贅述。本實施方式與第16A圖所示的實施方式的差異在於，在形成導電層135之後，矽化物層535可形成於導電層135上以降低阻抗。於一些實施方式中，矽化物層535係藉由金屬矽化製程所形成的。金屬矽化製程係使得金屬與矽(或多晶矽)之間產生反應。接著，於金屬矽化製程中，一第一快速熱退火(rapid thermal annealing；RTA)製程可以在，例如Ar、He、N2或其他惰性氣氛中，且在
例如低於200~300℃的第一溫度下進行，以將沉積的金屬層轉化為金屬矽化物。接著，蝕刻製程工藝可被執行以去除未反應的金屬層。前述蝕刻製程可包含濕蝕刻、乾蝕刻及/或前述的組合。舉例而言，濕蝕刻的蝕刻劑可包含使用H2SO4、H2O2、H2O的混合溶液及/或其他適合的濕蝕刻溶液，及/或前述溶液的組合。接著，在高於第一溫度的第二溫度下，例如400~500℃，進行第二退火製程，進而形成具有低電阻的矽化物層535。於一些實施方式中，矽化物層535可以被取代為一金屬層以與導電層135降低阻抗。
請返回參考第1B圖，方法M接著進行至步驟S120，步驟S120係形成第二內連接結構以連接前述連接至多個記憶單元的第二導電層以及前述所接合的積體電路結構中的半導體元件。請參考第17A圖，在步驟S120的一些實施方式中，內連接結構340係形成以連接連接於記憶單元137的導電層135與所接合之積體電路結構200中的互補式金氧半導體元件247。於一些實施方式中，內連接結構340可包含金屬化層341、導孔343、347以及貫通矽導孔(through silicon via；TSV)345。貫通矽導孔345自金屬化層341延伸至內連接結構240中與金屬化層241相同水平的位置，以電性連接位於積體電路結構200中的互補式金氧半導體元件247。於一些實施方式中，金屬化層341、導孔343、347以及貫通矽導孔345的材質可包含TiN、TaN、Ti、Ta、Cu、Al、Ag、W、
Ir、Ru、Pt、前述材料的任意組合或其他適合的導電材料。於一些實施方式中，金屬化層341的形成可包含圖案化製程。於一些實施方式中，接觸於導電層135的導孔347可為n型重摻雜(N+)導孔以作為實施例但不限制本揭露。
第17B圖繪示依據本揭露一些實施方示之對應如第17A圖所示之製造階段下的另一記憶體元件。本實施方式中元件的材料以及製造方法係實質上相同於如第17A圖中所示的元件，因此相關的描述可參照前述內容而在此處不再贅述。本實施方式與第17A圖所示的實施方式的差異在於，作為記憶體元件100的共同源極線的導電層135係透過位於記憶單元137之間的金屬插塞434、形成於內連接結構140中的金屬化層431以及金屬化導孔433以及形成於內連接結構240中的金屬化層441以及金屬化導孔443，進而電性連接至所接合之積體電路結構200中的互補式金氧半導體元件247以及447。具體而言，內連接結構140可包含，例如：三層金屬化層431與兩層金屬化導孔433。內連接結構240可包含，例如：三層金屬化層441與三層金屬化導孔443。於其他實施方式中可包含更多或更少的金屬化層與對應之更多或更少的金屬化導孔於內連接結構中。於一些實施方式中，金屬化層431、441以及金屬化導孔433、443的材質各可包含TiN、TaN、Ti、Ta、Cu、Al、Ag、W、Ir、Ru、Pt、前述材料的任意組合或其他適合的導電材料。
對於半導體元件的發展，高儲存密度的記憶體元件
是一個發展的方向。因此，三維(3-dimesional，3D)積體電路(integrated circuit；IC)記憶體元件，例如：三維NAND，可以通過其多層結構以提供高儲存密度。然而，三維NAND中堆疊的層數越多，位於三維NAND下方的源極線就越難以形成，因而可能降低積體電路的製造良率。
因此，基於上述討論，可看出本揭露具有優點。然而應理解，其他實施方式也可提供額外的優點，且並非所有的優點都必須在本文中揭示。此外，沒有特定的優點需要用於所有的實施方式中。在各種實施方式中，本揭露提供了一種三維NAND，其具有透過一頂表面製程而形成於其上方的源極線，使得源極線更容易形成，以進一步提高良率並降低製造的複雜度。此外，一旦形成源極線，具三維NAND可連同一載體晶圓而接合至一互補式金氧半導體晶圓以電性連接互補式金氧半導體晶圓中的半導體元件。因此，在前述接合之前，三維NAND可以在高熱積存(thermal budget)製程中形成，而不會影響互補式金氧半導體晶圓，因而可提高互補式金氧半導體晶圓中半導體元件的性能。
前述內容概述若干實施方式的特徵，使得熟習此項技術者可更佳地理解本揭露的態樣。熟習此項技術者應瞭解，其可易於使用本揭露作為用於設計或修改用於實施本文中引入之實施方式之相同目的及/或達成相同優勢之其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不偏離本揭露的精神及範疇，且此類等效構造
可在本文中進行各種改變、取代、及替代而不偏離本揭露的精神及範疇。
100:記憶體元件
101:半導體基材
101s:表面
105:導電層
107:記憶層
108:通道層
109:介電材料
110:多層堆疊結構
110a:穿孔
110b:穿孔
110s:表面
111-115:犧牲層
121-126:絕緣層
130:空氣間隙
131:接合墊
132:覆蓋層
133:通孔
135:導電層
137:記憶單元
138:隔離層
139:導孔
140:內連接結構
141:金屬化層
143:金屬化導孔
145:金屬間介電質結構
149:介電材料
200:積體電路結構
201:半導體基材
240:內連接結構
241:金屬化層
243:金屬化導孔
245:金屬間介電質結構
247:互補式金氧半導體元件
300:堆疊基材結構
340:內連接結構
341:金屬化層
343:導孔
345:貫通矽導孔
347:導孔
429:介電質間隙壁
434:金屬插塞
535:矽化物層
M:方法
P1:蝕刻製程
P2:平坦化製程
P3:回蝕製程
P4:蝕刻製程
P5:平坦化製程
S1:空間
S101-S120:步驟
本揭露的態樣在與隨附圖式一起研讀時自以下詳細描述內容可最佳地理解。應注意，根據行業中的標準規範，各種特徵未按比例繪製。實際上，各種特徵的尺寸可為了論述清楚經任意地增大或減小。
第1A圖以及第1B圖係根據本揭露的一些實施方式的記憶體元件方法的製造方法的流程圖。
第2圖至第17B圖繪示了根據本揭露的一些實施方式的記憶體元件於各個階段的製造方法。
國內寄存資訊(請依寄存機構、日期、號碼順序註記)
無
國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記)
無
100 : 記憶體元件
101 : 半導體基材
105 : 導電層
107 : 記憶層
108 : 通道層
109 : 介電材料
110s : 表面
121-126 : 絕緣層
130 : 空氣間隙
131 : 接合墊
132 : 覆蓋層
135 : 導電層
138 : 隔離層
140 : 內連接結構
141 : 金屬化層
143 : 金屬化導孔
145 : 金屬間介電質結構
149 : 介電材料
200 : 積體電路結構
201 : 半導體基材
240 : 內連接結構
241 : 金屬化層
243 : 金屬化導孔
245 : 金屬間介電質結構
247 : 互補式金氧半導體元件
300 : 堆疊基材結構
340 : 內連接結構
341 : 金屬化層
343 : 導孔
345 : 貫通矽導孔
347 : 導孔
S1 : 空間
Claims (8)
- 一種積體電路結構，包括：一基材；一內連接堆疊結構，位於該基材上方；一第一記憶體陣列，位於該內連接堆疊結構上方，且包含在一垂直方向上堆疊的複數個第一記憶體元件，每一該些第一記憶體元件包含一導電層，該第一記憶體陣列進一步包含：一第一記憶體層，連接該些第一記憶體元件的該些導電層且自該些導電層中的一最高者向下延伸至該些導電層中的一最低者；以及一通道層，沿著該第一記憶體層的一側壁延伸；一源極線，接觸該通道層的一頂端且橫向延伸跨過該第一記憶體陣列；以及一貫通導孔，分離於該源極線，且自高於該源極線的頂表面的位置向下連續地延伸經過該源極線的末端，且穿過該第一記憶體陣列以及該內連接堆疊結構的頂表面而至該內連接堆疊結構中。
- 如請求項1所述之積體電路結構，進一步包含：一第二記憶體陣列，位於該內連接堆疊結構上方，且包含在該垂直方向上堆疊的複數個第二記憶體元件，該源極線接觸該通道層且進一步橫向延伸跨過該第二記憶體陣列。
- 如請求項2所述之積體電路結構，進一步包含：一介電材料，橫向地位於該第一記憶體陣列與該第二記憶體陣列之間，且穿過該些導電層。
- 如請求項1所述之積體電路結構，其中該內連接堆疊結構包含：一第一內連接結構，位於該基材上方，且包含一第一接合層；以及一第二內連接結構，夾合於該第一內連接結構與該基材之間，且包含接合至該第一接合層的一第二接合層。
- 一種記憶體元件的製造方法，包括：在一第一基材的一前側表面上形成包含有於一垂直方向上堆疊的複數個記憶體元件的一記憶體陣列；在該記憶體陣列上形成一第一內連接結構；將該第一內連接結構接合至位於一第二基材上的一第二內連接結構，該第二基材中包含有一半導體元件；對該第一基材的一後側表面上進行一平坦化製程以暴露出該記憶體陣列中的一通道層；在該暴露之通道層上形成一源極線；以及形成一貫通導孔，該貫通導孔自該記憶體陣列遠離該第一基材的一側延伸經過該第一內連接結構，且具有位於該 第二內連接結構中的一長端部。
- 如請求項5所述之製造方法，進一步包含：在該源極線上形成一矽化物層。
- 如請求項5所述之製造方法，其中形成包含有於該垂直方向上堆疊的該些記憶體元件的該記憶體陣列包含：於該垂直方向上在該第一基材的該前側表面上形成一多層堆疊結構，該多層堆疊結構包含交替堆疊的複數個絕緣層和複數個犧牲層；蝕刻該多層堆疊結構以形成暴露該第一基材的一第一通孔；在該第一通孔中形成一記憶層、一通道層以及一第一介電材料；蝕刻該多層堆疊結構以形成一第二通孔；以及透過該第二通孔將該些犧牲層取代為複數個導電層。
- 如請求項7所述之製造方法，進一步包含：使用一第二介電材料填充該第二通孔。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US17/731,304 | 2022-04-28 | ||
| US17/731,304 US20230354602A1 (en) | 2022-04-28 | 2022-04-28 | Memory device and method for forming the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW202343761A TW202343761A (zh) | 2023-11-01 |
| TWI822047B true TWI822047B (zh) | 2023-11-11 |
Family
ID=88512056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW111118598A TWI822047B (zh) | 2022-04-28 | 2022-05-18 | 積體電路結構以及記憶體元件的製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20230354602A1 (zh) |
| CN (1) | CN117042452A (zh) |
| TW (1) | TWI822047B (zh) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI622132B (zh) * | 2016-10-10 | 2018-04-21 | 旺宏電子股份有限公司 | 三維電路及其製造方法 |
| US20190214395A1 (en) * | 2018-01-09 | 2019-07-11 | Sandisk Technologies Llc | Three-dimensional memory device including partially surrounding select gates and fringe field assisted programming thereof |
| US20200286911A1 (en) * | 2019-03-04 | 2020-09-10 | Yangtze Memory Technologies Co., Ltd. | Methods for forming three-dimensional memory devices |
| US20210005621A1 (en) * | 2017-11-30 | 2021-01-07 | Yangtze Memory Technologies Co., Ltd. | Source structure of three-dimensional memory device and method for forming the same |
-
2022
- 2022-04-28 US US17/731,304 patent/US20230354602A1/en active Pending
- 2022-05-18 TW TW111118598A patent/TWI822047B/zh active
- 2022-05-19 CN CN202210559283.8A patent/CN117042452A/zh active Pending
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Also Published As
| Publication number | Publication date |
|---|---|
| US20230354602A1 (en) | 2023-11-02 |
| CN117042452A (zh) | 2023-11-10 |
| TW202343761A (zh) | 2023-11-01 |
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