TW202205597A - 半導體裝置與其製造方法 - Google Patents

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蘇煥傑
黃麟淯
莊正吉
王志豪
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Abstract

揭示了包含形成在一背側互連結構中的空氣間隔物的半導體裝置及其形成方法。在一實施例中，一種裝置包含：第一電晶體結構、前側互連結構及背側互連結構。前側互連結構在第一電晶體結構的前側上。背側互連結構在第一電晶體結構的背側上，背側互連結構包含在第一電晶體結構的背側上之第一介電層，延伸穿過第一介電層的第一通孔部，第一通孔部與第一電晶體結構的源極/汲極區域電性耦合，與第一通孔部電性耦合的第一導電接線，以及在平行於第一介電層的背側表面的方向上與第一導電接線相鄰的空氣間隔物。

Description

用於包含背側電源導線半導體裝置的間隔物
無
半導體裝置可用於諸如個人電腦、行動電話、數位相機及其他電子設備的各種電子應用裝置中。半導體裝置通常藉由以下方式製造：在半導體基板上方順序沉積絕緣或介電質材料層、導電材料層及半導體材料層，並通過微影術圖案化各材料層來在半導體基板上形成電路組件及元件。
半導體工業中，藉由持續減小最小特徵尺寸，可以在給定區域中整合更多組件，從而不斷提高多種電子組件(例如，電晶體、二極體、電阻器、電容器等等)之積體密度。然而，隨著最小特徵尺寸減小，也產生了額外需要解決的問題。
無
以下揭露提供用於實施本揭露的不同特徵的許多不同實施例或實例。下文描述組件及配置的特定實例以簡化本揭露。當然，這些組件及配置僅為實例且並非意欲為限制性的。例如，在以下描述中第一特徵於第二特徵上方或上的形成可包含第一特徵及第二特徵直接接觸地形成的實施例，且亦可包含附加特徵可形成於第一特徵與第二特徵之間使得第一特徵及第二特徵可不直接接觸的實施例。此外，本揭露在各種實例中可重複參考數字及/或字母。此重複係出於簡化及清楚之目的，且本身並不指明所論述之各種實施例及/或組態之間的關係。
進一步地，為方便描述可在本文中使用空間上相對之術語，諸如「在……之下」、「在……下方」、「下面的」、「在……上方」、「上面的」及其類似物來描述如在諸圖中所描述之一個元件或特徵與另外之(諸些)元件或(諸些)特徵的關係。該等空間上相對之術語意欲除諸圖中所描述之方位外，涵蓋處於使用或操作中之裝置的不同方位。裝置可另外定位(經90度旋轉或在其它方位)且據此解釋本文所用之該等空間上相對之描述詞。
各種實施例提供包含形成在一背側互連結構中的空氣間隔物的半導體裝置及其形成方法。空氣間隔物可在背側互連結構中與導電接線相鄰形成，該些導電接線被佈線於電源接線、電接地接線等。空氣間隔物可在導電接線之間提供改良的隔離，這減少了電容性耦合且允許使用增加的裝置速度。可藉由在導電接線上方沉積犧牲介電層，移除犧牲介電層以形成凹部及用附加介電層密封凹部來形成空氣間隔物。
本文討論之一些實施例在包含奈米場效電晶體的晶粒的情形下進行描述。然而，各實施例可適用於包含取代奈米場效電晶體或與奈米場效電晶體相結合的其他類型電晶體(例如，鰭式場效電晶體(fin field effect transistor；鰭式場效電晶體)、平面電晶體等)之晶粒(die)。
第1圖例示根據一些實施例的奈米場效電晶體(例如奈米線場效電晶體、奈米片場效電晶體等)的實例的立體圖。奈米場效電晶體包含在基板50(例如，半導體基板)上之鰭66上方的奈米結構55(例如，奈米片，奈米線等)，其中奈米結構55充當奈米場效電晶體的通道區域。奈米結構55可以包含p型奈米結構、n型奈米結構或者其組合。淺溝槽隔離(Shallow trench isolation；STI)區域68設置於相鄰的鰭66之間，該些鰭66可以從淺溝槽隔離區域68上方及鄰近的淺溝槽隔離區域68之間突出。儘管描述或例示淺溝槽隔離區域68與基板50分離，如本文所使用的，術語「基板」可以係指單獨的半導體基板或半導體基板與隔離區域之組合。另外，儘管例示鰭66的底部部分與基板50為單種且連續的材料，鰭66的底部部分與/或基板50可以包含單種材料或複數種材料。在此情形下，鰭66係指在鄰近的淺溝槽隔離區域68之間延伸的部分。
閘極介電層100在鰭66的頂表面上方並沿著奈米結構55的頂表面、側壁及底表面分佈。閘電極102分佈於閘極介電層100上方。磊晶源極/汲極區域92設置在閘極介電層100與閘電極102的相對側的鰭66上。
第1圖進一步例示下文圖式中所使用的參考橫截面。橫截面A-A’沿閘電極102的縱軸且位於，例如，與奈米場效電晶體的磊晶源極/汲極區域92之間的電流方向垂直的方向上。橫截面B-B’與橫截面A-A’平行且延伸穿過多個奈米場效電晶體的磊晶源極/汲極區域92。橫截面C-C’垂直於橫截面A-A’，與奈米場效電晶體的鰭66的縱軸平行，且位於，例如，奈米場效電晶體的磊晶源極/汲極區域92之間的電流的方向上。為使下文圖式清楚明白，可參考這些參考橫截面。
本文討論的一些實施例乃係針對使用後閘極製程形成的奈米場效電晶體的情形而言的。在其他實施例中，可以使用前閘極製程。在一些實施例中，也可考慮使用於諸如平面場效電晶體或鰭式場效電晶體(fin field-effect transistor；FinFET)之平面裝置的態樣。
第2圖至第39C圖係根據一些實施例的製造奈米場效電晶體之中間階段的剖面圖。第2圖至第5圖、第6A圖、第7A圖、第8A圖、第9A圖、第10A圖、第11A圖、第12A圖、第13A圖、第14A圖、第15A圖、第16A圖、第17A圖、第18A圖、第19A圖、第20A圖、第21A圖、第22A圖、第23A圖、第24A圖、第25A圖、第26A圖、第27A圖、第28A圖、第29A圖、第30A圖、第31A圖、第32A圖、第33A圖、第34A圖、第35A圖、第36A圖、第37A圖、第38A圖及第39A圖例示第1圖中所示的參考橫截面A-A’。第6B圖、第7B圖、第8B圖、第9B圖、第10B圖、第11B圖、第12B圖、第12D圖、第13B圖、第14B圖、第15B圖、第16B圖、第17B圖、第18B圖、第19B圖、第20B圖、第21B圖、第22B圖、第23B圖、第24B圖、第25B圖、第26B圖、第27B圖、第28B圖、第29B圖、第30B圖、第31B圖、第32B圖、第33B圖、第34B圖、第35B圖、第36B圖、第37B圖、第38B圖及第39B圖例示第1圖中所示的參考橫截面B-B’。第7C圖、第8C圖、第9C圖、第10C圖、第11C圖、第11D圖、第12C圖、第12E圖、第13C圖、第14C圖、第15C圖、第16C圖、第17C圖、第18C圖、第19C圖、第20C圖、第20D圖、第21C圖、第22C圖、第23C圖、第24C圖、第25C圖、第26C圖、第26D圖、第27C圖、第28C圖、第29C圖、第30C圖、第31C圖、第32C圖、第33C圖、第34C圖、第35C圖、第36C圖、第37C圖、第38C圖及第39C圖例示第1圖中所示的參考橫截面C-C’。
第2圖中，提供基板50。基板50可以係半導體基板，諸如，體半導體(bulk semiconductor)、絕緣體上半導體(semiconductor-on-insulator；SOI)基板等，可以係摻雜的(例如，摻雜有p型或n型摻雜劑)或無摻雜的。基板50可以係晶圓，諸如，矽晶圓。一般而言，絕緣體上半導體基板係形成於絕緣體層上的一層半導體材料。絕緣體層可以係，例如，埋入氧化物(buried oxide；BOX)層、氧化矽層等。絕緣體層提供於基板上，通常為矽或玻璃基板。也可以使用諸如多層或梯度基板之其他基板。在一些實施例中，基板50的半導體材料可以包含矽；鍺；包含碳化矽(SiC)、砷化鎵(GaAs)、磷化鎵(GaP)、磷化銦(InP)、砷化銦(InAs)及/或銻化銦(InSb)之化合物半導體；包含矽鍺(SiGe)、砷磷化鎵(GaAsP)、砷化銦鋁(InAlAs)、砷化鎵鋁(GaAlAs)、砷化銦鎵(InGaAs)、磷化銦鎵(InGaP)及/或砷磷化銦鎵(InGaAsP)之合金半導體或其組合。
基板50具有n型區域50N及p型區域50P。n型區域50N可以用於形成n型裝置，諸如，NMOS電晶體，例如，n型奈米場效電晶體，且p型區域50P可以用於形成p型裝置，諸如PMOS電晶體，例如，p型奈米場效電晶體。n型區域50N可以與p型區域50P實體分離(如分隔標示20所例示)，且在n型區域50N與p型區域50P之間可以設置任意數目之裝置特徵(例如，其他主動裝置、摻雜的區域、隔離結構等)。儘管例示了一個n型區域50N及一個p型區域50P，可以提供任意數目之n型區域50N及p型區域50P。
進一步地，在第2圖中，在基板50上方形成多層堆疊64。多層堆疊64包含交替的第一半導體層51A至51C (統稱為第一半導體層51)及第二半導體層53A至53C (統稱為第二半導體層53)。為了下文進行更詳細地例示與討論，將移除第一半導體層51，並圖案化第二半導體層53以在n型區域50N及p型區域50P中形成奈米場效電晶體的通道區域。然而，在一些實施例中，可以移除第一半導體層51，並可以圖案化第二半導體層53以在n型區域50N中形成奈米場效電晶體的通道區域，並且可以移除第二半導體層53，並可以圖案化第一半導體層51以在p型區域50P中形成奈米場效電晶體的通道區域。在一些實施例中，可以移除第二半導體層53，並可以圖案化第一半導體層51以在n型區域50N中形成奈米場效電晶體的通道區域，並且可以移除第一半導體層51，並可以圖案化第二半導體層53以在p型區域50P中形成奈米場效電晶體的通道區域。在一些實施例中，可以移除第二半導體層53，並圖案化第一半導體層51以在n型區域50N及p型區域50P中均形成奈米場效電晶體的通道區域。
出於例示目的，例示多層堆疊64包含三層第一半導體層51及三層第二半導體層53。在一些實施例中，多層堆疊64可以包含任意數目之第一半導體層51及第二半導體層53。可以使用諸如化學氣相沉積(chemical vapor deposition；CVD)、原子層沉積(atomic layer deposition；ALD)、氣相磊晶(vapor phase epitaxy；VPE)、分子束磊晶(molecular beam epitaxy；MBE)等製程來磊晶生長多層堆疊64之每一層。在各個實施例中，第一半導體層51可以由諸如矽鍺等適於p型奈米場效電晶體之第一半導體材料來形成，且第二半導體層53可以由諸如矽、矽碳等適於n型奈米場效電晶體之第二半導體材料來形成。出於例示目的，例示多層堆疊64具有適於p型奈米場效電晶體之最底部半導體層。在一些實施例中，可以形成多層堆疊64，使得最底部層係適於n型奈米場效電晶體形成之半導體層。
第一半導體材料及第二半導體材料可以係相互具有高蝕刻選擇性之材料。照此，可以在不顯著移除第二半導體材料的第二半導體層53的情況下移除第一半導體材料的第一半導體層51，從而允許對第二半導體層53進行圖案化來形成奈米場效電晶體的通道區域。類似地，在移除第二半導體層53並圖案化第一半導體層51以形成通道區域的實施例中，可以在不顯著移除第一半導體材料的第一半導體層51的情況下移除第二半導體材料的第二半導體層53，從而允許對第一半導體層51進行圖案化來形成奈米場效電晶體的通道區域。
現參看第3圖，根據一些實施例，鰭66形成於基板50中，且奈米結構55形成於多層堆疊64中。在一些實施例中，可以分別藉由在多層堆疊64及基板50中蝕刻溝槽而在多層堆疊64及基板50中形成奈米結構55及鰭66。蝕刻可以係任何可接受的蝕刻製程，諸如，反應離子蝕刻(reactive ion etch；RIE)、中性束蝕刻(neutral beam etch；NBE)等，或者其組合。蝕刻可以係非等向性蝕刻。藉由蝕刻多層堆疊64來形成奈米結構55可以進一步從第一半導體層51界定第一奈米結構52A至52C (統稱為第一奈米結構52)並從第二半導體層53界定第二奈米結構54A至54C (統稱為第二奈米結構54)。第一奈米結構52及第二奈米結構54可以統稱為奈米結構55。
可以藉由任何合適的方法來圖案化鰭66及奈米結構55。例如，可以使用一或多個微影製程來圖案化鰭66及奈米結構55，包含雙重圖案化或多重圖案化製程。一般而言，雙重圖案化或多重圖案化製程結合微影製程與自對準製程，允許製作出例如，與使用單個直接微影製程可得之圖案相比具有更小節距之圖案。例如，在一個實施例中，犧牲層形成於基板上方並使用微影製程進行圖案化。使用自對準製程沿經圖案化之犧牲層形成間隔物。然後移除犧牲層，然後剩餘的間隔物可以用來圖案化鰭66。
出於例示目的，第3圖例示n型區域50N及p型區域50P中的鰭66具有實質上相等之寬度。在一些實施例中，n型區域50N中鰭66的寬度可以大於或小於p型區域50P中鰭66的寬度。進一步地，例示鰭66及奈米結構55之每一者具有各處均一致的寬度，而在其他實施例中，鰭66及/或奈米結構55可以具有錐形側壁，使得鰭66及/或奈米結構55之每一者之寬度在朝向基板50之方向連續增加。在此種實施例中，奈米結構55之每一者可以具有不同的寬度且可以係梯形的。
在第4圖中，淺溝槽隔離(shallow trench isolation；淺溝槽隔離)區域68形成於毗鄰鰭66處。可以藉由在基板50、鰭66及奈米結構55上方且在相鄰的鰭66之間沉積絕緣材料來形成淺溝槽隔離區域68。絕緣材料可以係諸如氧化矽(SiO)之氧化物、氮化物等或者其組合，且可以藉由高密度電漿化學氣相沉積 (high-density plasma chemical vapor deposition；HDP-CVD)、可流動式化學氣相沉積 (flowable chemical vapor deposition；FCVD)等或者其組合形成。可以使用藉由任何可接受的製程形成的其他絕緣材料。在例示的實施例中，絕緣材料係藉由可流動式化學氣相沉積製程形成的氧化矽。一旦形成了絕緣材料，即可執行退火製程。在一實施例中，形成絕緣材料，使得過多的絕緣材料覆蓋奈米結構55。儘管例示為單層絕緣材料，在一些實施例中，可以使用多層絕緣材料。例如，在一些實施例中，可以首先沿基板50、鰭66及奈米結構55表面形成襯墊(未單獨例示)。其後，可以在襯墊上方形成諸如上方所討論之填充材料。
然後對絕緣材料進行移除製程來移除奈米結構55上方過多的絕緣材料。在一些實施例中，可以利用諸如化學機械研磨(chemical mechanical polish；CMP)、回蝕製程等平坦化製程或其組合。平坦化製程暴露奈米結構55，如此一來，在完成平坦化製程之後奈米結構55的頂表面與絕緣材料的頂表面齊平。
然後，凹陷絕緣材料來形成淺溝槽隔離區域68。凹陷絕緣材料，使得n型區域50N及p型區域50P中鰭66之上部從鄰近的淺溝槽隔離區域68之間突出。進一步地，淺溝槽隔離區域68的頂表面可以如圖所示具有平坦表面、凸起表面或凹陷(諸如，碟形)表面或者其組合。可以藉由適當的蝕刻形成平坦、凸起及/或凹陷的淺溝槽隔離區域68的頂表面。可以使用可接受的諸如對絕緣材料具有選擇性的蝕刻製程(例如，與鰭66及奈米結構55的材料相比，蝕刻絕緣材料的速率更高)以凹陷淺溝槽隔離區域68。例如，可以使用稀鹽酸(dilute hydrofluoric；dHF)來移除氧化物。
上文結合第2圖至第4圖描述的製程僅為可以如何形成鰭66及奈米結構55的一個實例。在一些實施例中，鰭66及/或奈米結構55可以使用遮罩及磊晶生長製程來形成。例如，可以在基板50頂表面上方形成介電層，並且可以蝕刻溝槽，穿過介電層來暴露底下的基板50。可以在溝槽中磊晶生長磊晶結構，且可以凹陷介電層，使得磊晶結構從介電層突出來形成鰭66及/或奈米結構55。磊晶結構可以包含上文討論的交替的半導體材料，諸如第一半導體材料及第二半導體材料之半導體材料。在磊晶生長磊晶結構的一些實施例中，儘管可以一起使用原位及佈植摻雜，磊晶生長的材料可以在生長過程中進行原位摻雜，從而可以避免之前及/或後續的佈植。
另外，僅出於例示目的，如本文例示並討論的第一半導體層51 (及得到的第一奈米結構52)及第二半導體層53 (及得到的第二奈米結構54)在p型區域50P及n型區域50N中包含相同材料。照此，在一些實施例中，第一半導體層51及第二半導體層53之一者或兩者在p型區域50P及n型區域50N中可以係不同的材料或以不同的順序形成。
進一步地，在第4圖中，可以在鰭66、奈米結構55及/或淺溝槽隔離區域68中形成適當的井(未單獨例示)。在具有不同井類型的實施例中，可以使用光阻劑或其他遮罩(未單獨例示)來達成用於n型區域50N及p型區域50P的不同的佈植步驟。例如，可以在n型區域50N及p型區域50P中的鰭66及淺溝槽隔離區域68上方形成光阻劑。圖案化光阻劑來暴露p型區域50P。可以藉由使用旋轉塗佈技術來形成光阻劑，並且可以使用可接受的微影技術來圖案化光阻劑。光阻劑經過圖案化後，在p型區域50P中執行n型雜質佈植，且光阻劑可以作為遮罩來實質上防止n型雜質被佈植到n型區域50N中。n型雜質可以係在區域中佈植的濃度在大約1013 原子/立方公分至大約1014 原子/ 立方公分範圍內的磷、砷、銻等。在佈植之後，藉由諸如可接受的灰化製程來移除光阻劑。
在p型區域50P之佈植之後或之前，在p型區域50P及n型區域50N中的鰭66、奈米結構55及淺溝槽隔離區域68上方形成光阻劑或其他遮罩(未單獨例示)。圖案化光阻劑來暴露n型區域50N。可以藉由使用旋轉塗佈技術來形成光阻劑，並且可以使用可接受的微影技術來圖案化光阻劑。光阻劑經過圖案化後，可以在n型區域50N中執行p型雜質佈植，且光阻劑可以作為遮罩來實質上防止p型雜質被佈植到p型區域50P中。p型雜質可以係在區域中佈植的濃度在大約1013 原子/ 立方公分至大約1014 原子/ 立方公分範圍內的硼、氟化硼(BF)及銦等。在佈植之後，可以藉由諸如可接受的灰化製程來移除光阻劑。
在n型區域50N及p型區域50P的佈植之後，執行退火來修復佈植損傷並活化佈植的p型及/或n型雜質。在一些實施例中，儘管可以一起使用原位及佈植摻雜，磊晶鰭的生長的材料可以在生長過程中進行原位摻雜，從而可以避免佈植。
在第5圖中，虛擬介電層70形成於鰭66及/或奈米結構55上。虛擬介電層70可以係，例如，氧化矽、氮化矽(SiN)、其組合等，且可以根據可接受的技術進行沉積或熱生長。虛擬閘極層72形成於虛擬介電層70上方，且遮罩層74形成於虛擬閘極層72上方。虛擬閘極層72可以沉積於虛擬介電層70上方並且然後藉由諸如化學機械研磨進行平坦化。遮罩層74可以沉積於虛擬閘極層72上方。虛擬閘極層72可以係導電或不導電材料且可以選自包含非晶矽、多晶矽、多晶矽鍺、金屬氮化物、金屬矽化物、金屬氧化物及金屬之群組。虛擬閘極層72可以藉由物理氣相沉積(physical vapor deposition；PVD)、物理氣相沉積、濺鍍沉積或其他用於沉積所選材料之技術進行沉積。虛擬閘極層72可以由其他針對隔離區域蝕刻具有高蝕刻選擇性之材料製成。遮罩層74可以包含，例如，氮化矽、氮氧化矽(SiON)等。在此實例中，橫跨n型區域50N及p型區域50P形成單個虛擬閘極層72及單個遮罩層74。應理解，僅出於例示目的，所示虛擬介電層70僅覆蓋鰭66及奈米結構55。在一些實施例中，可以沉積虛擬介電層70，使得虛擬介電層70覆蓋淺溝槽隔離區域68，如此一來，虛擬介電層70在虛擬閘極層72與淺溝槽隔離區域68之間延伸。
第6A圖至第18C圖例示實施例的裝置製造中之多種附加步驟。第6A圖至第18C圖例示n型區域50N或p型區域50P中之特徵。在第6A圖至第6C圖中，可以使用可接受的微影及蝕刻技術圖案化遮罩層74(參見第5圖)來形成遮罩78。然後，遮罩78的圖案可以被轉移至虛擬閘極層72及虛擬介電層70來分別形成虛擬閘極76及虛擬閘極介電層71。虛擬閘極76覆蓋鰭66的各別的通道區域。遮罩78的圖案可以用來將每個虛擬閘極76與相鄰的虛擬閘極76在實體上分隔開。虛擬閘極76也可以具有實質上與各別鰭66的長度方向垂直的長度方向。
在第7A圖至第7C圖中，第一間隔物層80及第二間隔物層82形成於第6A圖至第6C圖中所示的結構上方。第一間隔物層80及第二間隔物層82後續將被圖案化來充當用於形成自對準源極/汲極區域的間隔物。在第7A圖至第7C圖中，第一間隔物層80形成於淺溝槽隔離區域68的頂表面上、鰭66、奈米結構55及遮罩78的頂表面及側壁上及虛擬閘極76及虛擬閘極介電層71的側壁上。第二間隔物層82沉積於第一間隔物層80上方。第一間隔物層80可以由氧化矽、氮化矽、氮氧化矽等形成，並使用諸如熱氧化之技術或藉由化學氣相沉積、原子層沉積等來形成第一間隔物層80。第二間隔物層82可以由蝕刻速度與第一間隔物層80之材料不同的材料形成，諸如，氧化矽、氮化矽、氮氧化矽等，並且可以藉由化學氣相沉積、原子層沉積等進行沉積。
在形成第一間隔物層80之後且在形成第二間隔物層82之前，可以執行用於輕摻雜源極/汲極(lightly doped drain；LDD)區域(未單獨例示)之佈植。在具有不同裝置類型的實施例中，與上文第4圖中討論的佈植類似，諸如光阻劑的遮罩可以形成於n型區域50N上方，同時暴露p型區域50P，並且可以將合適類型(例如，p型)的雜質佈植於p型區域50P中所暴露的鰭66及奈米結構55。然後可以移除遮罩。接著，諸如光阻劑的遮罩可以形成於p型區域50P上方，同時暴露n型區域50N，並且可以將合適類型(例如，n型)的雜質佈植於n型區域50N中所暴露的鰭66及奈米結構55。然後可以移除遮罩。n型雜質可以係前文討論的n型雜質的任一者，且p型雜質可以係前文討論的p型雜質的任一者。輕摻雜源極/汲極區域可以具有的雜質濃度在大約1x1015 原子/ 立方公分至大約1x1019 原子/ 立方公分範圍內。可使用退火來修復佈植損傷且活化佈植的雜質。
在第8A圖至第8C圖中，蝕刻第一間隔物層80及第二間隔物層82來形成第一間隔物81及第二間隔物83。下文將更詳細地進行討論的是，第一間隔物81及第二間隔物83用以自對準後續形成的源極/汲極區域，並且在後續處理過程中保護鰭66及/或奈米結構55之側壁。可以使用諸如等向性蝕刻製程(例如，濕蝕刻製程)、非等向性蝕刻製程(例如，乾式蝕刻製程)等合適的蝕刻製程來蝕刻第一間隔物層80及第二間隔物層82。在一些實施例中，與第一間隔物層80的材料相比，第二間隔物層82的材料具有不同的蝕刻速度，使得第一間隔物層80可以在圖案化第二間隔物層82時作為蝕刻終止層並且第二間隔物層82可以在圖案化第一間隔物層80時作為遮罩。例如，可以使用非等向性蝕刻製程來蝕刻第二間隔物層82，其中第一間隔物層80作為蝕刻終止層，其中第二間隔物層82的剩餘的部分形成第8B圖中所示的第二間隔物83。其後，在蝕刻第一間隔物層80所暴露的部分時，第二間隔物83作為遮罩，從而形成第8B圖及第8C圖中所示的第一間隔物81。
如第8B圖中所示，第一間隔物81及第二間隔物83置於鰭66及/或奈米結構55的側壁上。如第8C圖中所示，在一些實施例中，第二間隔物層82可以從相鄰遮罩78、虛擬閘極76及虛擬閘極介電層71之第一間隔物層80上方移除，且第一間隔物81置於遮罩78、虛擬閘極76及虛擬閘極介電層71側壁上。在其他實施例中，第二間隔物層82的一部分可以保留在相鄰08、虛擬閘極76及虛擬閘極介電層71之第一間隔物層80上方。
應理解上述揭露大體描述形成間隔物及輕摻雜源極/汲極區域之製程。可以使用其他製程及順序。例如，可以利用更少或額外的間隔物，可以利用不同的步驟順序(例如，可以在沉積第二間隔物層82之前圖案化第一間隔物81)，可以形成並移除附加間隔物，等等。此外，可以使用不同結構及步驟形成n型及p型裝置。
在第9A圖至第9C圖中，根據一些實施例，在鰭66、奈米結構55及基板50中形成第一凹部86及第二凹部87。磊晶源極/汲極區域後續將在第一凹部86中形成，且第一磊晶材料及磊晶源極/汲極區域後續將在第二凹部87中形成。第一凹部86及第二凹部87可以延伸穿過第一奈米結構52及第二奈米結構54並進入基板50。如第9B圖中所示，淺溝槽隔離區域68的頂表面可以與第一凹部86的底表面齊平。在各個實施例中，可以蝕刻鰭66，使得第一凹部86的底表面置於淺溝槽隔離區域68的頂表面下方等。第二凹部87的底表面可以置於第一凹部86的底表面及淺溝槽隔離區域68的頂表面下方。可以藉由使用諸如反應離子蝕刻、中性束蝕刻等非等向性蝕刻製程蝕刻鰭66、奈米結構55及基板50來形成第一凹部86及第二凹部87。在用於形成第一凹部86及第二凹部87之蝕刻製程期間，第一間隔物81、第二間隔物83及遮罩78遮蔽鰭66、奈米結構55及基板50的一部分。可以使用單個蝕刻製程或多個蝕刻製程來蝕刻奈米結構55及/或鰭66之每一層。可以使用定時蝕刻製程以在第一凹部86及第二凹部87達到所要深度之後停止蝕刻。可以藉由用於蝕刻第一凹部86的相同製程，並在蝕刻第一凹部86之前或之後藉由附加蝕刻製程來蝕刻第二凹部87。在一些實施例中，可以在執行第二凹部87的附加蝕刻製程的同時，遮蔽對應於第一凹部86的區域。
在第10A圖至第10C圖中，蝕刻從第一凹部86及第二凹部87暴露且由第一半導體材料(例如，第一奈米結構52)形成的多層堆疊64各層的側壁的一部分，以形成側壁凹部88。儘管例示與側壁凹部88相鄰的第一奈米結構52的側壁在第10C圖係直線形的，側壁也可以凹陷或凸起。可以使用諸如濕蝕刻等等向性蝕刻製程來蝕刻側壁。在第一奈米結構52包含，例如，矽鍺且第二奈米結構54包含，例如，矽或碳化矽(SiC)之實施例中，可以使用利用四甲基氫氧化銨(tetramethylammonium hydroxide；TMAH)、氫氧化銨(NH4 OH)等之乾式蝕刻製程來蝕刻第一奈米結構52的每個側壁。
在第11A圖至第11D圖中，形成於側壁凹部88中。可藉由在第10A圖至第10C圖中所示的結構上方沉積內間隔物層(未單獨例示)來形成第一內間隔物90。第一內間隔物90充當後續形成的源極/汲極區域與閘極結構之間的隔離特徵。下文將更詳細地進行討論的是，源極/汲極區域及磊晶材料將在第一凹部86及第二凹部87中形成，而第一奈米結構52將用對應的閘極結構替代。
可藉由共形沉積製程(諸如化學氣相沉積、原子層沉積等)來沉積內間隔物層。內間隔物層可包含諸如氮化矽或氮氧化矽的材料，但是可利用任何合適的材料諸如介電常數(k值)小於約3.5的低介電常數(低k)材料。然後可非等向性地蝕刻內間隔物層以形成第一內間隔物90。儘管第一內間隔物90的外側壁被例示為與第二奈米結構54的側壁齊平，但是第一內間隔物90的外側壁可以延伸超過第二奈米結構54的側壁或從該側壁凹入。
此外，儘管第一內間隔物90的外側壁在第11C圖中被例示為直線形的，但是第一內間隔物90的外側壁也可以凹陷或凸起。作為實例，第11D圖例示第一奈米結構52的側壁凹陷的實施例，第一內間隔物90的外側壁凹陷，且第一內間隔物90從第二奈米結構54的側壁凹入。可藉由非等向性蝕刻製程(諸如反應離子蝕刻、中性束蝕刻等)來蝕刻內部間隔物層。第一內間隔物90可用於防止因後續蝕刻製程(諸如用於形成閘極結構的蝕刻製程)而對後續形成之源極/汲極區域(諸如下文結合第12A圖至第12E圖所討論的磊晶源極/汲極區域92)造成的損傷。
在第12A圖至第12E圖中，第一磊晶材料91在第二凹部87中形成，且磊晶源極/汲極區域92在第一凹部86及第二凹部87中形成。在一些實施例中，第一磊晶材料91可以係犧牲材料，此犧牲材料後續被移除以形成背側通孔部(諸如下文結合第26A圖至第26D圖所討論的背側通孔部130)。如第12B圖至第12E圖中所示，第一磊晶材料91的頂表面可以與第一凹部86的底表面齊平。然而，在一些實施例中，第一磊晶材料91的頂表面可以設置成高於或低於第一凹部86的底表面。可以使用諸如化學氣相沉積(chemical vapor deposition；CVD)、原子層沉積(atomic layer deposition；ALD)、氣相磊晶(vapor phase epitaxy；VPE)、分子束磊晶(molecular beam epitaxy；MBE)等製程來在第二凹部87中磊晶生長第一磊晶材料91。第一磊晶材料91可以包含任何可接受的材料，諸如矽鍺等。第一磊晶材料91可以由對磊晶源極/汲極區域92、基板50及介電層(諸如下文結合第24A圖至第24C圖所討論的淺溝槽隔離區68及第二介電層125)的材料具有高蝕刻選擇性的材料形成。照此，第一磊晶材料91可以在不顯著移除磊晶源極/汲極區域92及介電層的情況下移除且用背側通孔部替代。
然後，在第一凹部86中且在第二凹部87中的第一磊晶材料91上方形成磊晶源極/汲極區域92。在一些實施例中，磊晶源極/汲極區域92可以在第二奈米結構54上施加應力，從而改良性能。如第12C圖中所示，磊晶源極/汲極區域92形成於第一凹部86及第二凹部87中，使得每個虛擬閘極76置於各別鄰近的成對磊晶源極/汲極區域92之間。在一些實施例中，第一間隔物81用來分離磊晶源極/汲極區域92與虛擬閘極76，且第一內間隔物90用來以適當的橫向距離分離磊晶源極/汲極區域92與奈米結構55，使得磊晶源極/汲極區域92不會與所得奈米場效電晶體之後續形成的閘極發生短路。
可以藉由遮蔽例如PMOS區域之p型區域50P來形成例如NMOS區域之n型區域50N中的磊晶源極/汲極區域92。然後，磊晶源極/汲極區域92在n型區域50N中的第一凹部86及第二凹部87中磊晶生長。磊晶源極/汲極區域92可以包含任何可接受的適於n型奈米場效電晶體的材料。例如，若第二奈米結構54係矽，則磊晶源極/汲極區域92可以包含在第二奈米結構54上施加拉伸應變之材料，諸如矽、碳化矽、摻雜磷的碳化矽、磷化矽(SiP)等。磊晶源極/汲極區域92可以具有奈米結構55的各別上表面隆起之表面且可以具有刻面(facet)。
可以藉由遮蔽例如NMOS區域之n型區域50N來形成例如PMOS區域之p型區域50P中的磊晶源極/汲極區域92。然後，磊晶源極/汲極區域92在p型區域50P中的第一凹部86及第二凹部87中磊晶生長。磊晶源極/汲極區域92可以包含任何可接受的適於p型奈米場效電晶體的材料。例如，若第一奈米結構52係矽鍺，則磊晶源極/汲極區域92可以包含在第一奈米結構52上施加壓縮應變之材料，諸如矽鍺、摻雜硼的矽鍺、鍺、錫鍺等。磊晶源極/汲極區域92也可以具有從多層堆疊56各別表面隆起的表面且可以具有刻面。
與前文討論的用於形成輕摻雜源極/汲極區域而接著進行退火的製程類似，可以在磊晶源極/汲極區域92、第一奈米結構52、第二奈米結構54及/或基板50佈植摻雜劑來形成源極/汲極區域。源極/汲極區域可以具有大約1x1019 原子/ 立方公分與大約1x1021 原子/ 立方公分之間的雜質濃度。源極/汲極區域的n型及/或p型雜質可以係前文討論的任何雜質。在一些實施例中，磊晶源極/汲極區域92可以在生長過程中進行原位摻雜。
因為在n型區域50N及p型區域50P中形成磊晶源極/汲極區域92的磊晶製程，磊晶源極/汲極區域92的上表面具有橫向向外膨脹出奈米結構55側壁的刻面。在一些實施例中，這些刻面造成相同奈米場效電晶體之相鄰的磊晶源極/汲極區域92如第12B圖所示那樣合併。在其他實施例中，如第12D圖所示，完成磊晶製程之後相鄰的磊晶源極/汲極區域92保持分離。在第12B圖及第12D圖所示實施例中，第一間隔物81可以形成於淺溝槽隔離區域68的頂表面以阻擋磊晶生長。在其他一些實施例中，第一間隔物81可以覆蓋奈米結構55側壁的一部分以進一步阻擋磊晶生長。在其他一些實施例中，可以調整用於形成第一間隔物81之間隔物蝕刻來移除間隔物材料以允許磊晶生長的區域延伸到淺溝槽隔離區域68的表面。
磊晶源極/汲極區域92可以包含一或多個半導體材料層。例如，磊晶源極/汲極區域92可以包含第一半導體材料層92A，第二半導體材料層92B及第三半導體材料層92C。可以使用任意數目之半導體材料層於磊晶源極/汲極區域92。第一半導體材料層92A、第二半導體材料層92B及第三半導體材料層92C之每一者可以由不同的半導體材料形成且可以摻雜至不同的摻雜劑濃度。在一些實施例中，第一半導體材料層92A的摻雜劑濃度可以小於第二半導體材料層92B且大於第三半導體材料層92C。在磊晶源極/汲極區域92包含三個半導體材料層的實施例中，可以沉積第一半導體材料層92A，第二半導體材料層92B可以沉積在第一半導體材料層92A上方，且第三半導體材料層92C可以沉積在第二半導體材料層92B上方。
第12E圖例示第一奈米結構52的側壁凹陷的實施例，第一內間隔物90的外側壁凹陷，且第一內間隔物90從第二奈米結構54的側壁凹入。如第12E圖中所示，磊晶源極/汲極區域92可以形成為與第一內間隔物90接觸並可以延伸經過第二奈米結構54的側壁。
在第13A圖至第13C圖中，第一層間介電質(interlayer dielectric；ILD)96置於第12A圖至第12C圖中所示的結構上方。第一層間介電質96可以由介電材料形成，且可以藉由諸如化學氣相沉積、電漿輔助化學氣相沉積 (plasma-enhanced chemical vapor deposition；PECVD)或可流動式化學氣相沉積之任何合適的方法進行沉積。介電材料可以包含磷矽玻璃(phospho-silicate glass；PSG)、硼矽玻璃(boro-silicate glass；BSG)、硼磷矽玻璃(boron-doped phospho-silicate glass；BPSG)、無摻雜矽玻璃(undoped silicate glass；USG)等。可以使用藉由任何可接受的製程形成的其他絕緣材料。在一些實施例中，接觸蝕刻終止層(contact etch stop layer；CESL)94置於第一層間介電質96與磊晶源極/汲極區域92、遮罩78及第一間隔物81之間。接觸蝕刻終止層94可以包含諸如氮化矽、氧化矽、氮氧化矽等之介電材料，具有的蝕刻速度不同於覆蓋於上面的第一層間介電質96的材料。
在第14A圖至第14C圖中，可以執行諸如化學機械研磨之平坦化製程以使第一層間介電質96的頂表面與虛擬閘極76或遮罩78的頂表面齊平。也可以用平坦化製程移除虛擬閘極76上之遮罩78及沿遮罩78側壁之第一間隔物81的一部分。在平坦化製程之後，虛擬閘極76、第一間隔物81及第一層間介電質96的頂表面在製程偏差內互相齊平。因此，虛擬閘極76的頂表面通過第一層間介電質96暴露。在一些實施例中，可以保留遮罩78，此情形下，平坦化製程使第一層間介電質96的頂表面與遮罩78及第一間隔物81的頂表面齊平。
在第15A圖至第15C圖中，虛擬閘極76及遮罩78(若存在)在一或多個蝕刻步驟中得以移除，因此形成第三凹部98。也移除第三凹部98中虛擬閘極介電層71的一部分。在一些實施例中，藉由非等向性乾式蝕刻製程移除虛擬閘極76及虛擬閘極介電層71。例如，蝕刻製程可以包含使用與第一層間介電質96或第一間隔物81相比，以更高速率選擇性地蝕刻虛擬閘極76之(諸等)反應氣體的乾式蝕刻製程。第三凹部98之每一者暴露且/或覆蓋奈米結構55的一部分，第三凹部98在後續完成之奈米場效電晶體中充當通道區域。作為通道區域之奈米結構55的一部分置於鄰近的成對磊晶源極/汲極區域92之間。在移除期間，虛擬閘極介電層71可以在蝕刻虛擬閘極76時用作蝕刻終止層。然後可以在移除虛擬閘極76之後移除虛擬閘極介電層71。
在第16A圖至第16C圖中，移除第一奈米結構52從而延伸第三凹部98。可以藉由執行諸如濕蝕刻等使用對第一奈米結構52的材料具有選擇性的蝕刻劑的等向性蝕刻製程來移除第一奈米結構52，而與第一奈米結構52相比，第二奈米結構54、基板50及淺溝槽隔離區域68相對保持未受蝕刻的狀態。在第一奈米結構52包含，例如，矽鍺且第二奈米結構54A至54C包含，例如，矽或碳化矽之實施例中，可以使用四甲基氫氧化銨(tetramethylammonium hydroxide；TMAH)、氫氧化銨(NH4 OH)等來移除第一奈米結構52。
在第17A圖至第17C圖中，形成閘極介電層100及閘電極102作為替代閘極。閘極介電層100共形地沉積於第三凹部98中。閘極介電層100可以形成於基板50的頂表面及側壁上和第二奈米結構54的頂表面、側壁及底表面上。閘極介電層100也可以沉積於第一層間介電質96、接觸蝕刻終止層94、第一間隔物81及淺溝槽隔離區域68的頂表面上和第一間隔物81及第一內間隔物90的側壁上。
根據一些實施例，閘極介電層100包含諸如氧化物、金屬氧化物等或其組合之一或多個介電層。例如，在一些實施例中，閘極介電層可以包含氧化矽層及氧化矽層上方之金屬氧化物層。在一些實施例中，閘極介電層100包含高介電常數介電材料，並且，在這些實施例中，閘極介電層100的介電常數可以大於大約7.0且可以包含金屬氧化物或鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛之矽酸鹽及其組合。閘極介電層100的結構在n型區域50N及p型區域50P中可以相同或不同。閘極介電層100的形成方法可以包含分子束沉積(molecular-beam deposition；MBD)、原子層沉積、電漿輔助化學氣相沉積等。
閘電極102分別沉積於閘極介電層100上方，且填充第三凹部98的剩餘部分。閘電極102可以包含諸如氮化鈦(TiN)、氧化鈦(TiO)、氮化鉭(TaN)、碳化鉭(TaC)、鈷、釕、鋁、鎢之含有金屬的材料及其組合，或其多層物。例如，儘管第17A圖及第17C圖中所示為單層閘電極102，閘電極102可以包含任意數目之襯墊層、任意數目之功函數調諧層及填充材料。組成閘電極102之任何層組合可以沉積於n型區域50N中相鄰第二奈米結構54之間及第二奈米結構54A與基板50之間，且可以沉積於p型區域50P中相鄰第一奈米結構52之間。
可以同時在n型區域50N及p型區域50P中形成閘極介電層100，如此一來，每個區域中之閘極介電層100由相同材料形成，且閘電極102可以同時形成，如此一來，每個區域中之閘電極102由相同材料形成。在一些實施例中，每個區域中之閘極介電層100可以藉由不同製程形成，如此一來，閘極介電層100可以係不同材料且/或具有不同數目的層，且/或每個區域中之閘電極102可以藉由不同製程形成，如此一來，閘電極102可以係不同材料且/或具有不同數目的層。可以使用多種遮蔽步驟，在使用不同製程時遮蔽並暴露適當之區域。
在填充第三凹部98之後，可以執行諸如化學機械研磨之平坦化製程來移除閘極介電層100及閘電極102材料的過多部分，過多的部分在第一層間介電質96的頂表面上方。閘電極102材料及閘極介電層100的剩餘部分因此形成所得奈米場效電晶體的替代閘極結構。閘電極102及閘極介電層100可以統稱為「閘極結構」。
在第18A圖至第18C圖中，閘極結構(包含閘極介電層100及對應的上面的閘電極102) 係凹陷的，因此在閘極結構上方及第一間隔物81相對部分之間直接形成凹部。閘極遮罩104包含一或多個諸如氮化矽、氮氧化矽等之介電材料層，填充於凹部中，接著進行平坦化製程來移除介電材料延伸到第一層間介電質96上方的過多部分。後續形成的閘極觸點(諸如閘極觸點114，如下文結合第20A圖至第20C圖所討論)貫穿閘極遮罩104而接觸凹入的閘電極102的頂表面。
如第18A圖至第18C圖進一步所例示，第二層間介電質106沉積於第一層間介電質96上方及閘極遮罩104上方。在一些實施例中，第二層間介電質106係藉由可流動式化學氣相沉積形成的流動薄膜。在一些實施例中，第二層間介電質106由諸如磷矽玻璃、硼矽玻璃、硼磷矽玻璃、無摻雜矽玻璃等介電材料形成，且可以藉由諸如化學氣相沉積、電漿輔助化學氣相沉積等任何合適的方法進行沉積。
在第19A圖至第19C圖中，蝕刻第二層間介電質106、第一層間介電質96、接觸蝕刻終止層94及閘極遮罩104來形成暴露磊晶源極/汲極區域92及/或閘極結構表面之第四凹部108。第四凹部108可以藉由進行使用諸如反應離子蝕刻、中性束蝕刻等非等向性蝕刻製程之蝕刻形成。在一些實施例中，第四凹部108可以使用第一蝕刻製程蝕刻貫穿第二層間介電質106及第一層間介電質96，可以使用第二蝕刻製程蝕刻貫穿閘極遮罩104，然後可以使用第三蝕刻製程蝕貫穿過接觸蝕刻終止層94。可以在第二層間介電質106上方形成並圖案化諸如光阻劑之遮罩以在第一蝕刻製程及第二蝕刻製程中遮蔽第二層間介電質 106的一部分。在一些實施例中，蝕刻製程可以為過蝕刻(over-etch)，因此，第四凹部108延伸進磊晶源極/汲極區域92及/或閘極結構，且第四凹部108的底部可以與磊晶源極/汲極區域92及/或閘極結構齊平(例如，處於相同水平高度或與基板50距離相等)或低於(例如，離基板50更近)磊晶源極/汲極區域92及/或閘極結構。儘管第19C圖例示第四凹部108為在相同橫截面暴露磊晶源極/汲極區域92及閘極結構，在各個實施例中，磊晶源極/汲極區域92及閘極結構可以暴露於不同的橫截面，從而減小後續形成的觸點的短路風險。
在形成第四凹部108之後，在磊晶源極/汲極區域92上方形成第一矽化物區域110。在一些實施例中，第一矽化物區域110藉由以下方式形成：首先在磊晶源極/汲極區域92的暴露部分的上方沉積能夠與底下的磊晶源極/汲極區域92的半導體材料(例如，矽、矽鍺、鍺)發生反應的金屬(未單獨例示)來形成矽化物或鍺化物區域，金屬包含，例如，鎳、鈷、鈦、鉭、鉑、鎢、其他貴金屬、其他耐火金屬、稀土金屬或其合金，然後執行熱退火製程來形成第一矽化物區域110。然後藉由例如蝕刻製程移除所沉積金屬的未反應部分。儘管將第一矽化物區域110稱為矽化物區域，第一矽化物區域110也可以係鍺化物區域或矽鍺化物區域(例如，包含矽化物及鍺化物之區域)。在一實施例中，第一矽化物區域110包含矽化鈦(TiSi)，且具有大約2 奈米至大約10 奈米範圍內的厚度。
在第20A圖至第20C圖中，源極/汲極觸點112及閘極觸點114(也稱為觸點栓塞)形成於第四凹部108中。源極/汲極觸點112及閘極觸點114之每一者可以包含諸如阻障層、擴散層及填充材料層之一或多個層。例如，在一些實施例中，源極/汲極觸點112及閘極觸點114之每一者包含阻障層及導電材料，且每一者與底下的導電特徵(例如，閘電極102及/或第一矽化物區域110)電性耦合。閘極觸點114與閘電極102電性耦合，且源極/汲極觸點112與第一矽化物區域110電性耦合。阻障層可以包含鈦、氮化鈦、鉭、氮化鉭、氧化鉭等。導電材料可以係銅、銅合金、銀、金、鎢、鈷、鋁、鎳等。可以執行諸如化學機械研磨之平坦化製程來從第二層間介電質106的表面移除過多的材料。磊晶源極/汲極區域92、第二奈米結構54及閘極結構(包含閘極介電層100及閘電極102)可以統稱為電晶體結構109。第一互連結構(諸如前側互連結構120，如下文結合第21A圖至第21C圖所討論)可以形成於電晶體結構109的前側上方，且第二互連結構(諸如背側互連結構164，如下文結合第39A圖至第39C圖所討論)可以形成於電晶體結構109的背側上方。儘管電晶體結構109被描述為包含奈米場效電晶體，但是其他實施例中，電晶體結構109可以包含不同類型之電晶體(例如，平面場效電晶體、鰭式場效電晶體、薄膜電晶體(thin film transistor；TFT)等)。
儘管第20A圖至第20C圖例示延伸到磊晶源極/汲極區域92之每一者的源極/汲極觸點112，但是可以從某些特定磊晶源極/汲極區域92中省略源極/汲極觸點112。例如，如下文更詳細地解釋，可以後續貫穿磊晶源極/汲極區域92中之一或多個的背側附接導電特徵(例如，背側通孔部或電源導線)。對於這些特定磊晶源極/汲極區域92，源極/汲極觸點112可以省略或者可以係未電性連接到任何覆蓋的導電接線(諸如第一導電特徵122，如下文結合第21A圖至第21C圖所討論)的虛擬觸點。
第20D圖例示根據一些實施例的沿裝置的第1圖的橫截面C-C’的剖面圖。第20D圖的實施例可以類似於上文結合第20A圖至第20C圖所描述的實施例，其中相似的附圖標號指示使用相似製程形成的相似元件。然而，在第20D圖中，源極/汲極觸點112可以具有複合結構且每一者可以包含第一層間介電質96中之第一觸點112A及第二層間介電質106中之第二觸點112B。在一些實施例中，可以在沉積第二層間介電質106之前在第一層間介電質96中形成第一觸點112A。可以從第一層間介電質96的頂表面凹陷第一觸點112A。在凹陷第一觸點112A之後，可以沉積絕緣遮罩117以覆蓋第一觸點112A。第一觸點112A可以包含鎢(W)、釕(Ru)、鈷(Co)、銅(Cu)、鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)、鉬(Mo)、鎳(Ni)、其組合等，且可以具有在大約1 奈米至大約50 奈米範圍內的厚度(例如，在相對側壁之間測量)。絕緣遮罩117可以包含氧化矽(SiO)、矽化鉿(HfSi)，碳氧化矽(SiOC)、氧化鋁(AlO)、矽化鋯(ZrSi)、氮氧化鋁(AlON)、氧化鋯(ZrO)、氧化鉿(HfO)、氧化鈦(TiO)、氧化鋁鋯(ZrAlO)、氧化鋅(ZnO)、氧化鉭(TaO)、氧化鑭(LaO)、氧化釔(YO)、碳氮化鉭(TaCN)、氮化矽(SiN)、碳氮氧化矽(SiOCN)、矽(Si)、氮化鋯(ZrN)、碳氮化矽(SiCN)、它們的組合等。在一些實施例中，絕緣遮罩117的材料可以與閘極遮罩104的材料不同，如此一來，可以使絕緣遮罩117及閘極遮罩104相對於彼此選擇性地蝕刻。以此方式，第二觸點112B及閘極觸點114可以彼此獨立地形成。
接著，第二層間介電質106沉積在如上所述之絕緣遮罩117及第一觸點112A上方。在沉積第二層間介電質106之後，可以形成第二觸點112B，該第二觸點112B延伸貫穿第二層間介電質106及絕緣遮罩117且與第一觸點112A電性耦合。第二觸點112B可以進一步部分地延伸並嵌入在第一觸點112A中。第二觸點112B可以包含鎢(W)、釕(Ru)、鈷(Co)、銅(Cu)、鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)、鉬(Mo)、鎳(Ni)、其組合等，且可以具有在大約1 奈米至大約50 奈米範圍內的厚度(例如，在相對側壁之間測量)。第二觸點112B的厚度可以與第一觸點112A的厚度相同或不同，且第二觸點112B的材料可以與第一觸點112A的材料相同或不同。因此，可以形成包含第一觸點112A及第二觸點112B的複合源極/汲極觸點112。為了易於例示，以下製程步驟結合第20A圖至第20C圖的實施例進行描述，然而，應當理解，它們同樣適用於第20D圖的實施例。在一些實施例中，源極/汲極觸點112的其他組態也係可能的。
第21A圖至第39C圖例示在電晶體結構109上形成前側互連結構及背側互連結構的中間步驟。前側互連結構及背側互連結構之每一者可以包含電性連接到形成於基板50上的奈米場效電晶體的導電特徵。在第21A圖至第39C圖中，以「A」結尾的圖式例示了沿第1A圖的線A-A’的剖面圖，以「B」結尾的圖式例示了沿第1A圖的線B-B’的剖面圖且以「C」結尾的圖式例示了沿第1A圖的線C-C’的剖面圖。第21A圖至第29C圖中描述的製程步驟可以應用於n型區域50N及p型區域50P。如上所述，背側導電特徵(例如，背側通孔部或電源導線)可以連接到磊晶源極/汲極區域92中之一或多個。照此，源極/汲極觸點112可以視情況從磊晶源極/汲極區域92中省略。
在第21A圖至第21C圖中，前側互連結構120形成於第二層間介電質106上。前側互連結構120可以被稱為前側互連結構，因為它形成於電晶體結構109的前側(例如，電晶體結構中，與電晶體結構109形成於其上的基板50相對的一側)上。
前側互連結構120可以包含形成於一或多個堆疊的第一介電層124中的一或多層第一導電特徵122。堆疊的第一介電層124之每一者可以包含諸如低介電常數介電材料、超低介電常數 (extra low-k；ELK)介電材料等之介電材料。可以使用諸如化學氣相沉積、原子層沉積、物理氣相沉積、電漿輔助化學氣相沉積等之適當製程來沉積第一介電層124。
第一導電特徵122可以包含導電接線及使導電接線層互連的導電通孔部。導電通孔部可以延伸貫穿第一介電層124中的各別第一介電層以在導電接線層之間提供垂直連接。可以通過諸如鑲嵌製程、雙鑲嵌製程等之任何可接受製程來形成第一導電特徵122。
在一些實施例中，可以使用鑲嵌製程來形成第一導電特徵122，在鑲嵌製程中利用微影及蝕刻技術的組合來圖案化各別第一介電層124以形成對應於第一導電特徵122的所要圖案的溝槽。可以沉積視情況選用之擴散阻障層及/或視情況選用之黏合層，且可以用導電材料填充溝槽。適合用於阻障層的材料包含鈦、氮化鈦、氧化鈦、鉭、氮化鉭、氧化鉭、其組合等，且適合用於導電材料的材料包含銅、銀、金、鎢、鋁、其組合等。在一實施例中，可以藉由沉積銅或銅合金的種晶層且藉由電鍍填充溝槽來形成第一導電特徵122。化學機械平坦化(chemical mechanical planarization；CMP)製程等可以用於從各別第一介電層124的表面移除過多導電材料且平坦化第一介電層124及第一導電特徵122的表面以用於後續處理。
第21A圖至第21C圖在前側互連結構120中例示五個第一導電特徵122層及第一介電層124。然而，應當理解，前側互連結構120可以包含設置在任意數目之第一介電層124中的任意數目之第一導電特徵122。前側互連結構120可以電性連接到閘極觸點114及源極/汲極觸點112以形成功能電路。在一些實施例中，由前側互連結構120形成的功能電路可以包含邏輯電路、記憶電路、影像感測電路等。
在第22A圖至第22C圖中，藉由第一接合層182A及第二接合層182B (統稱為接合層182)將載體基板180接合到前側互連結構120的頂表面。載體基板180可以係玻璃載體基板、陶瓷載體基板、晶圓(例如，矽晶圓)等。載體基板180可以在後續處理步驟期間以及在完成的裝置中提供結構支撐。
在各種實施例中，可以使用諸如介電對介電接合等之合適的技術將載體基板180接合到前側互連結構120。介電對介電接合可以包含使第一接合層182A沉積在前側互連結構120上。在一些實施例中，第一接合層182A包含藉由化學氣相沉積、原子層沉積、物理氣相沉積等沉積的氧化矽(例如，高密度電漿(high density plasma；HDP)氧化物等)。第二接合層182B同樣可以係在使用例如化學氣相沉積、原子層沉積、物理氣相沉積、熱氧化等進行接合之前，形成於載體基板180表面上的氧化物層。其他合適的材料可以用於第一接合層182A及第二接合層182B。
介電對介電接合製程可以更包含對第一接合層182A及第二接合層182B中之一或多者進行表面處理。表面處理可以包含電漿處理。電漿處理可以在真空環境中執行。在電漿處理之後，表面處理可以更包含可以用於接合層182中之一或多者的清洗製程(例如，用去離子水等沖洗)。然後，將載體基板180與前側互連結構120對準，且將兩者彼此按壓以啟動載體基板180到前側互連結構120的預接合。可以在室溫下(例如，在大約21℃與大約25℃之間)執行預接合。在預接合之後，可以藉由例如加熱前側互連結構120及載體基板180到大約攝氏170的溫度來進行退火製程。
進一步在第22A圖至第22C圖中，在將載體基板180接合到前側互連結構120之後，可以翻轉裝置，使得電晶體結構109的背側面向上。電晶體結構109的背側可以係指與電晶體結構109的前側相背對的一側。
在第23A圖至第23C圖中，可以將薄化製程應用於基板50的背側。薄化製程可以包含平坦化製程(例如，機械磨削(mechanical grinding)、化學機械研磨等)、回蝕製程、其組合等。薄化製程可以暴露第一磊晶材料91的與前側互連結構120相背對的表面。進一步地，在薄化製程之後，基板50的一部分可以保留在閘極結構(例如，閘電極102及閘極介電層100)及奈米結構55上方。如第23A圖至第23C圖所示，在薄化製程之後，基板50、第一磊晶材料91、淺溝槽隔離區域68及鰭66的背側可以彼此齊平。
在第24A圖至第24C圖中，鰭66及基板50的剩餘部分被移除且用第二介電層125替代。可以使用諸如等向性蝕刻製程(例如，濕蝕刻製程)、非等向性蝕刻製程(例如，乾式蝕刻製程)等合適的蝕刻製程來蝕刻鰭66及基板50。蝕刻製程可以係對鰭66及基板50的材料具有選擇性的製程(例如，以比淺溝槽隔離區域68、閘極介電層100、磊晶源極/汲極區域92及第一磊晶材料91的材料更快的速率蝕刻鰭66及基板50的材料)。在蝕刻鰭66及基板50之後，可以暴露淺溝槽隔離區域68、閘極介電層100、磊晶源極/汲極區域92及第一磊晶材料91的表面。
然後沉積第二介電層125於電晶體結構109的背側上藉由移除鰭66及基板50形成的凹部中。第二介電層125可以沉積在淺溝槽隔離區域68、閘極介電層100、磊晶源極/汲極區域92上方。第二介電層125可以實體地接觸淺溝槽隔離區域68、閘極介電層100、磊晶源極/汲極區域92及第一磊晶材料91的表面。第二介電層125可以實質上類似於上文結合第18A圖至第18C圖所描述的第二層間介電質106。例如，第二介電層125可以由與第二層間介電質106的相似材料且使用相似製程形成。如第24A圖至第24C圖所示，可以使用化學機械研磨製程等來移除第二介電層125的材料，使得第二介電層125的頂表面與淺溝槽隔離區域68及第一磊晶材料91的頂表面齊平。
在第25A圖至第25C圖中，移除第一磊晶材料91以形成第五凹部128且在第五凹部128中形成第二矽化物區域129。可以藉由合適的蝕刻製程移除第一磊晶材料91，該合適的蝕刻製程可以係諸如濕蝕刻製程之等向性蝕刻製程。蝕刻製程可以對第一磊晶材料91的材料具有高蝕刻選擇性。照此，可以在不顯著移除第二介電層125、淺溝槽隔離區域68或磊晶源極/汲極區域92的材料的情況下移除第一磊晶材料91。第五凹部128可以暴露淺溝槽隔離區域68的側壁、磊晶源極/汲極區域92的背側表面及第二介電層125的側壁。
然後第二矽化物區域129可以形成於磊晶源極/汲極區域92的背側上的第五凹部128中。第二矽化物區域129可以類似於上文結合第19A圖至第19C圖所描述的第一矽化物區域110。例如，第二矽化物區域129可以由與第一矽化物區域110相似的材料且使用相似製程形成。
在第26A圖至第26C圖中，背側通孔部130形成於第五凹部128中。背側通孔部130可以延伸貫穿第二介電層125及淺溝槽隔離區域68且可以通過第二矽化物區域129與磊晶源極/汲極區域92電性耦合。背側通孔部130可以類似於上文結合第20A圖至第20C圖所描述的源極/汲極觸點112。例如，背側通孔部130可以由與源極/汲極觸點112相似的材料且使用相似製程形成。背側通孔部130可以包含鈷(Co)、鎢(W)、釕(Ru)、鋁(Al)、鉬(Mo)、鈦(Ti)、氮化鈦(TiN)、矽化鈦(TiSi)、矽化鈷(CoSi)、矽化鎳(NiSi)、銅(Cu)、氮化鉭(TaN)、鎳(Ni)、氮化鈦矽(TiSiN)、其組合等。
第26D圖例示根據一些實施例的沿裝置的第1圖的橫截面C-C’的剖面圖。第26D圖的實施例可以類似於上文結合第26A圖至第26C圖所描述的實施例，其中相似的附圖標號指示使用相似製程形成的相似元件。然而，在第26D圖中，與背側通孔部130電性耦合的磊晶源極/汲極區域92X所具有的高度小於不與背側通孔部130電性耦合的磊晶源極/汲極區域92Y的高度。在一些實施例中，磊晶源極/汲極區域92X可以在如上文結合第25A圖至第25C圖所討論的形成第五凹部128期間被回蝕。照此，與背側通孔部130電性耦合的磊晶源極/汲極區域92X所具有的高度小於不與背側通孔部130電性耦合的磊晶源極/汲極區域92Y的高度。然後，可以在如上所述之磊晶源極/汲極區域92X上方形成第二矽化物區域129及背側通孔部130。
在第27A圖至第27C圖中，在第二介電層125、淺溝槽隔離區域68及背側通孔部130上方形成第三介電層132，且在第三介電層132上方形成並圖案化光阻劑134。第三介電層132可以包含介電材料，諸如碳化矽(SiC)、氧化鑭(LaO)、氧化鋁(AlO)、氮氧化鋁(AlON)、氧化鋯(ZrO)、氧化鉿(HfO)、氮化矽(SiN)、矽(Si)、氧化鋅(ZnO)、氮化鋯(ZrN)、氧化鋁鋯(ZrAlO)、氧化鈦(TiO)、氧化鉭(TaO)、氧化釔(YO)、碳氮化鉭(TaCN)、矽化鋯(ZrSi)、碳氮氧化矽(SiOCN)、碳氧化矽(SiOC)、碳氮化矽(SiCN)、矽化鉿(HfSi)、氧化矽(SiO)、其組合或多個層等。可以使用諸如化學氣相沉積、原子層沉積、物理氣相沉積、電漿輔助化學氣相沉積等之適當製程來沉積第三介電層132。第三介電層132可以具有從大約1 奈米到大約20 奈米的厚度。可以圖案化光阻劑134以形成第六凹部136，從而暴露第三介電層132頂表面的一部分。
在第28A圖至第28C圖中，使用諸如濕蝕刻或乾式蝕刻、反應離子蝕刻、中性束蝕刻等或者其組合的可接受蝕刻製程將光阻劑134的圖案轉移至第三介電層132。蝕刻可以係非等向性蝕刻。因此，第六凹部136被轉移至第三介電層132。進一步在第28A圖至第28C圖中，可以藉由諸如濕蝕刻製程、乾式蝕刻製程、平坦化製程、其組合等的可接受製程來移除光阻劑134。
在第29A圖至第29C圖中，導電層140及填充材料142沉積在第六凹部136中和第三介電層132上方以形成導電接線143。導電層140可以係種晶層、黏合層、阻障擴散層、其組合或多個層等。導電層140可以視情況選用之，且在一些實施例中可以被省略。導電層140可以包含諸如鈷(Co)、鎢(W)、釕(Ru)、鋁(Al)、鉬(Mo)、鈦(Ti)、氮化鈦(TiN)、矽化鈦(TiSi)、矽化鈷(CoSi)、矽化鎳(NiSi)、銅(Cu)、氮化鉭(TaN)、鎳(Ni)、氮化鈦矽(TiSiN)、其組合等的材料。導電層140可以具有從大約0.5 奈米到大約10 奈米的厚度。導電層140可以使用例如化學氣相沉積、原子層沉積、物理氣相沉積等形成。填充材料142可以包含諸如鈷(Co)、鎢(W)、釕(Ru)、鋁(Al)、鉬(Mo)、鈦(Ti)、氮化鈦(TiN)、矽化鈦(TiSi)、矽化鈷(CoSi)、矽化鎳(NiSi)、銅(Cu)、氮化鉭(TaN)、鎳(Ni)、氮化鈦矽(TiSiN)、其組合等的材料。填充材料142可以具有從大約0.5 奈米到大約10 奈米的厚度。填充材料142可以使用例如化學氣相沉積、原子層沉積、物理氣相沉積、電鍍等形成。可以執行平坦化製程(例如，化學機械研磨、磨削、回蝕等)以移除導電層140及填充材料142的過多部分，諸如導電層140及填充材料142的形成於第三介電層132上方的部分。照此，導電層140及填充材料142的頂表面可以與第三介電層132的頂表面齊平。
在一些實施例中，導電接線143係電源導線，該電源導線係將磊晶源極/汲極區域92電連接到參考電壓、電源電壓等的導電接線。藉由將電源導線放置在所得半導體晶粒(die)的背側上而不是半導體晶粒的前側上，可以達成優點。例如，可以增加奈米場效電晶體的閘極密度及/或前側互連結構120的互連密度。進一步地，半導體晶粒的背側可以容納更寬的電源導線，從而減小電阻且提高向奈米場效電晶體的功率輸送效率。例如，導電接線143的寬度可以係前側互連結構120的第一層導電接線(例如，第一導電特徵122)的寬度的至少兩倍。此外，下文將更詳細地進行討論的是，空氣間隔物可以形成在與導電接線143相同的層中的相鄰導電接線143之間。空氣間隔物可以使導電接線143彼此隔離，從而減小耦合電容。進一步地，改良的隔離允許使用更高的裝置速度，這提高了裝置性能。
在第30A圖至第30C圖中，在第三介電層132上執行回蝕製程。回蝕製程可以對第三介電層132的材料具有高蝕刻選擇性，使得在不顯著移除導電接線143的情況下蝕刻第三介電層132。回蝕製程可以係非等向性乾式蝕刻製程。在一些實施例中，回蝕製程可以包含諸如丁炔(C4 H6 )之蝕刻劑，該蝕刻劑可以與氫氣(H2 )、氧氣(O2 )、其組合等混合。可以從大約5標準立方公分/分鐘 (sccm)到大約20標準立方公分/分鐘 (sccm)的流速供應蝕刻劑。回蝕製程可以在腔室中在從大約1毫托到大約100毫托的壓力下執行從大約5秒到大約60秒的時間段，其中偏壓電壓為從大約200 伏特到大約1,000 伏特且電漿功率為從大約50 瓦到大約250 瓦。在一些實施例中，第三介電層132的一部分可以在回蝕製程之後保留。例如，在回蝕製程之後，第三介電層132可以具有從大約0.5 奈米到大約10 奈米的厚度。在一些實施例中，回蝕製程可以完全移除第三介電層132且可以暴露淺溝槽隔離區域68及第二介電層125的表面。
在第31A圖至第31C圖中，第四介電層144及第五介電層146形成於第30A圖至第30C圖的結構上方。第四介電層144可以沉積於第三介電層132的背側表面上方、導電層140的側壁及背側表面上方及填充材料142的背側表面上方。第五介電層146可以沉積於第四介電層144上方。第四介電層144及第五介電層146可以包含介電材料，諸如碳化矽(SiC)、氧化鑭(LaO)、氧化鋁(AlO)、氮氧化鋁(AlON)、氧化鋯(ZrO)、氧化鉿(HfO)、氮化矽(SiN)、矽(Si)、氧化鋅(ZnO)、氮化鋯(ZrN)、氧化鋁鋯(ZrAlO)、氧化鈦(TiO)、氧化鉭(TaO)、氧化釔(YO)、碳氮化鉭(TaCN)、矽化鋯(ZrSi)、碳氮氧化矽(SiOCN)、碳氧化矽(SiOC)、碳氮化矽(SiCN)、矽化鉿(HfSi)、氧化矽(SiO)、其組合或多個層等。第四介電層144及第五介電層146可以由不同的材料成分形成，如此一來，可以在後續處理步驟中選擇性地蝕刻第五介電層146。可以使用諸如化學氣相沉積、原子層沉積、物理氣相沉積、電漿輔助化學氣相沉積等之適當製程來沉積第四介電層144及第五介電層146。第四介電層144及第五介電層146的各別厚度可以在從大約0.5 奈米到大約6 奈米的範圍內。
在第32A圖至第32C圖中，蝕刻第五介電層146以形成第三間隔物147。可以使用諸如非等向性蝕刻製程(例如，乾式蝕刻製程)等合適的蝕刻製程來蝕刻第五介電層146。蝕刻製程可以對第五介電層146的材料具有高蝕刻選擇性，如此一來，在不顯著移除第四介電層144的材料的情況下蝕刻第五介電層146。在一些實施例中，第五介電層146可以包含二氧化矽(SiO2 )且第四介電層144可以包含氮化矽(SiN)、氧化鋁(AlOx )、碳氧化矽(SiOC)等。在一些實施例中，第五介電層146可以包含氮化矽(SiN)且第四介電層144可以包含二氧化矽(SiO2 )、氧化鋁(AlOx )、碳氧化矽(SiOC)等。如第32B圖及第32C圖所示，第三間隔物147置於第四介電層144的側壁上。
在一些實施例中，蝕刻製程可以包含諸如乙炔之蝕刻劑，該蝕刻劑可以與氫氣(H2 )、氧氣(O2 )、其組合等混合。可以從大約5標準立方公分/分鐘 ( sccm)到大約200標準立方公分/分鐘 (sccm)的流速供應蝕刻劑。回蝕製程可以在腔室中在從大約1毫托到大約100毫托的壓力下執行從大約5秒到大約60秒的時間段，其中偏壓電壓為從大約200伏特到大約1,000 伏特且電漿功率為從大約50 瓦到大約250 瓦。在蝕刻製程之後，第三間隔物147可以具有從大約0.5 奈米到大約6 奈米的寬度W1 ，從大約1 奈米到大約20 奈米的高度H1 ，且高度H1 對寬度W1 之比率可以係從大約1到大約3。形成具有規定尺寸的第三間隔物147允許密封藉由後續移除第三間隔物147而形成的凹部以形成與導電接線143相鄰的空氣間隔物。在包含導電接線143的層中及在相鄰導電接線143之間形成空氣間隔物改良了導電接線143的隔離，這減小了耦合電容並允許裝置速度增加。
在第33A圖至第33C圖中，第六介電層148形成於第四介電層144及第三間隔物147上方。第六介電層148可以包含介電材料，諸如碳化矽(SiC)、氧化鑭(LaO)、氧化鋁(AlO)、氮氧化鋁(AlON)、氧化鋯(ZrO)、氧化鉿(HfO)、氮化矽(SiN)、矽(Si)、氧化鋅(ZnO)、氮化鋯(ZrN)、氧化鋁鋯(ZrAlO)、氧化鈦(TiO)、氧化鉭(TaO)、氧化釔(YO)、碳氮化鉭(TaCN)、矽化鋯(ZrSi)、碳氮氧化矽(SiOCN)、碳氧化矽(SiOC)、碳氮化矽(SiCN)、矽化鉿(HfSi)、氧化矽(SiO)、其組合或多個層等。可以使用諸如化學氣相沉積、原子層沉積、物理氣相沉積、電漿輔助化學氣相沉積等之適當製程來沉積第六介電層148。第六介電層148可以具有從大約0.5 奈米到大約10 奈米的厚度。
在第34A圖至第34C圖中，第七介電層150形成於第六介電層148上方且在第七介電層150及第六介電層148上執行平坦化製程。第七介電層150可以包含介電材料，諸如碳化矽(SiC)、氧化鑭(LaO)、氧化鋁(AlO)、氮氧化鋁(AlON)、氧化鋯(ZrO)、氧化鉿(HfO)、氮化矽(SiN)、矽(Si)、氧化鋅(ZnO)、氮化鋯(ZrN)、氧化鋁鋯(ZrAlO)、氧化鈦(TiO)、氧化鉭(TaO)、氧化釔(YO)、碳氮化鉭(TaCN)、矽化鋯(ZrSi)、碳氮氧化矽(SiOCN)、碳氧化矽(SiOC)、碳氮化矽(SiCN)、矽化鉿(HfSi)、氧化矽(SiO)、其組合或多個層等。可以使用諸如化學氣相沉積、原子層沉積、物理氣相沉積、電漿輔助化學氣相沉積等之適當製程來沉積第七介電層150。第七介電層150可以具有從大約1 奈米到大約20 奈米的厚度。在一些實施例中，可以省略第六介電層148，且可以將第七介電層150直接沉積在第四介電層144及第三間隔物147上。
平坦化製程可以係諸如化學機械研磨、磨削、回蝕等之製程，且可以被執行以移除第七介電層150及第六介電層148的過多部分。例如，第七介電層150及第六介電層148的一部分形成於第四介電層144的在導電接線143上方延伸的部分上方。照此，第七介電層150及第六介電層148的頂表面可以與第四介電層144的頂表面齊平。
在第35A圖至第35C圖中，移除第三間隔物147從而形成第七凹部152。可以藉由進行使用諸如等向性蝕刻製程(例如，濕蝕刻製程)等合適的蝕刻製程之蝕刻來移除第三間隔物147。蝕刻製程可以對第三間隔物147的材料具有高蝕刻選擇性，如此一來，在不顯著移除第七介電層150、第六介電層148或第四介電層144的材料的情況下移除第三間隔物147。在一些實施例中，第三間隔物147可以包含二氧化矽(SiO2 )且第七介電層150、第六介電層148或第四介電層144可以包含氮化矽(SiN)、氧化鋁(AlOx )、碳氧化矽(SiOC)等。在一些實施例中，第三間隔物147可以包含氮化矽(SiN)且第七介電層150、第六介電層148或第四介電層144可以包含二氧化矽(SiO2 )、氧化鋁(AlOx )、碳氧化矽(SiOC)等。如第35B圖及第35C圖所示，移除第三間隔物147，使得第七凹部152暴露第六介電層148的側壁、第四介電層144的側壁及第四介電層144的背側表面。
在一些實施例中，蝕刻製程可以包含諸如三氟化氮(NF3 )之蝕刻劑，該蝕刻劑可以與氫氣(H2 )、溴化氫(HBr)、其組合等混合。可以從大約5標準立方公分/分鐘 (sccm)到大約200標準立方公分/分鐘 (sccm)的流速供應蝕刻劑。蝕刻製程可以在腔室中在從大約1毫托到大約100毫托的壓力下執行從大約5秒到大約180秒的時間段，其中電漿功率為從大約50 瓦到大約250 瓦。在蝕刻製程之後，第七凹部152可以具有從大約0.5 奈米到大約6 奈米的寬度W1 ，從大約1 奈米到大約20 奈米的高度H1 ，且高度H1 對寬度W1 之深寬比可以係從大約1到大約3。形成具有規定尺寸的第七凹部152允許蜜蜂第七凹部152以形成空氣間隔物。在包含導電接線143的層中及在相鄰導電接線143之間形成空氣間隔物改良了導電接線143的隔離，這減小了耦合電容並允許裝置速度增加。
在第36A圖至第36C圖中，第八介電層154形成於第七介電層150、第六介電層148、第四介電層144及第七凹部152上方，且進入第七凹部152的上部中，從而密封第七凹部152並在其中形成空氣間隔物156(也稱為氣隙)。在一些實施例中，第八介電層154可以被稱為密封材料。第八介電層154可以包含介電材料，諸如碳化矽(SiC)、氧化鑭(LaO)、氧化鋁(AlO)、氮氧化鋁(AlON)、氧化鋯(ZrO)、氧化鉿(HfO)、氮化矽(SiN)、矽(Si)、氧化鋅(ZnO)、氮化鋯(ZrN)、氧化鋁鋯(ZrAlO)、氧化鈦(TiO)、氧化鉭(TaO)、氧化釔(YO)、碳氮化鉭(TaCN)、矽化鋯(ZrSi)、碳氮氧化矽(SiOCN)、碳氧化矽(SiOC)、碳氮化矽(SiCN)、矽化鉿(HfSi)、氧化矽(SiO)、其組合或多個層等。可以使用諸如化學氣相沉積、原子層沉積、物理氣相沉積、電漿輔助化學氣相沉積等之適當製程來沉積第八介電層154。第八介電層154可以具有從大約5 奈米到大約10 奈米的厚度。
如第36A圖至第36C圖所示，第八介電層154可以部分地延伸到第七凹部152(參見第35A圖至第35C圖)中，以形成空氣間隔物156。形成部分地延伸到第七凹部152中的第八介電層154提供第八介電層154的材料以密封空氣間隔物156，即使在後續平坦化第八介電層154之後(參見第37A圖至第37C圖)也是如此。以上述尺寸及深寬比形成第七凹部152允許第八介電層154部分地延伸到第七凹部152中，而無需填充第七凹部152。以低於規定範圍的深寬比形成第七凹部152可能不允許足夠的第八介電層154材料延伸到第七凹部152中，使得在後續平坦化製程之後，空氣間隔物156不會被第八介電層154密封。另一方面，形成深寬比大於規定範圍的第七凹部152可以允許第八介電層154的材料填充第七凹部152而不會形成空氣間隔物156。在一些實施例中，可以基於用於第八介電層154的材料來選擇第七凹部152的深寬比。
空氣間隔物156可以包含氣體，諸如在第八介電層154沉積期間使用的氣體，或者可以擴散到空氣間隔物156中的任何其他氣體。空氣間隔物156可以具有低介電常數(例如，k值)，諸如接近於1的介電常數。空氣間隔物156可以置於與導電接線143相同的層中且可以設置在相鄰導電接線143之間。如第36B圖及第36C圖所示，第四介電層144可以界定空氣間隔物156的前側邊界及側面邊界，第六介電層148可以界定空氣間隔物156的側面邊界，且第八介電層154可以限定空氣間隔物156的背側邊界。如第36B圖所示，可以沿參考橫截面B-B’中第四介電層144的兩個側壁形成空氣間隔物156，且如第36C圖所示，可以沿參考橫截面C-C’中第四介電層144的第三側壁形成空氣間隔物156。照此，空氣間隔物156可以沿第四介電層144的至少三個側壁延伸。在一些實施例中，空氣間隔物156還可以沿橫截面C-C’中第四介電層144的與第三側壁相對的第四側壁延伸。如第36B圖及第36C圖所示，空氣間隔物156可以在平行於淺溝槽隔離區域68及第二介電層125的背側表面的方向上與導電接線143相鄰。空氣間隔物156可以具有從大約0.5 奈米到大約6 奈米的寬度W2 ，從大約0.5 奈米到大約8 奈米的高度H2 ，且高度H2 對寬度W2 之深寬比可以係從大約1到大約2。空氣間隔物156的尺寸可以取決於第七凹部152的尺寸且可以被選擇成使得在不填充空氣間隔物156的情況下使空氣間隔物156被第八介電層154密封。進一步地，第八介電層154可以延伸到第七凹部152中足夠的距離，如此一來，在後續處理之後使空氣間隔物156保持密封。因為空氣間隔物156具有低介電常數，所以空氣間隔物156改良導電接線143的隔離，從而減小耦合電容。進一步地，改良的隔離允許使用更高的裝置速度，這提高了裝置性能。
在第37A圖至第38C圖中，在第八介電層154上執行平坦化製程。平坦化製程可以係諸如化學機械研磨、磨削、回蝕等之製程。在第37A圖至第37C圖所示的實施例中，平坦化製程移除第八介電層154的一部分，使得第八介電層154的頂表面與第七介電層150、第六介電層148及第四介電層144的頂表面齊平。在第38A圖至第38C圖所示的實施例中，平坦化製程還移除第七介電層150、第六介電層148及第四介電層144的一部分，使得第八介電層154、第七介電層150、第六介電層148及第四介電層144的頂表面與導電接線143的頂表面齊平。在平坦化製程之後，第八介電層154可以具有從大約0.5 奈米到大約5 奈米的厚度。
在第39A圖至第39C圖中，背側互連結構164的剩餘部分形成於第七介電層150、第六介電層148、第八介電層154、第四介電層144及導電接線143上方。背側互連結構164可以被稱為背側互連結構，因為它形成於電晶體結構109的背側(例如，電晶體結構109中，與電晶體結構109的前側相背對的一側)上。背側互連結構164可以包含導電接線143、第三介電層132、第四介電層144、第六介電層148、第七介電層150、第八介電層154及空氣間隔物156。
背側互連結構164的剩餘部分可以包含與上文結合第21A圖至第21C圖所討論的前側互連結構120所使用的那些材料相同或類似的材料且使用與該前側互連結構120所使用的那些製程相同或類似的製程來形成。特別來說，背側互連結構164可以包含形成於第九介電層160中的第二導電特徵162的堆疊層。第二導電特徵162可以包含佈線接線(例如，用於連接後續形成的接觸墊及外部連接器佈線)。第二導電特徵162可以進一步圖案化成包含諸如電阻器、電容器、電感器等之一或多個嵌入式被動裝置。嵌入式被動裝置可以與導電接線143(例如，電源導線)整合在一起，以在奈米場效電晶體的背側上提供電路(例如，電源電路)。
在第40A圖至第40C圖中，鈍化層166、球下金屬層(under bump metallurgy；UBM) 168及外部連接器170形成於背側互連結構164上方。鈍化層166可以包含諸如聚苯並噁唑(PBO)、聚亞醯胺、苯並環丁烯(BCB)等之聚合物。或者，鈍化層166可以包含非有機介電材料，諸如氧化矽、氮化矽、碳化矽、氮氧化矽等。鈍化層166可以藉由例如化學氣相沉積、物理氣相沉積、原子層沉積等沉積。
球下金屬層168貫穿鈍化層166到達背側互連結構164中的第二導電特徵162形成，且外部連接器170形成於球下金屬層168上。球下金屬層168可以包含藉由電鍍製程等形成的一或多層銅、鎳、金等。外部連接器170(例如，焊球)形成於球下金屬層168上。外部連接器170的形成可以包含將焊球放置在球下金屬層168的暴露部分上且使焊球回流。在一些實施例中，外部連接器170的形成包含執行電鍍步驟以在最上層的第二導電特徵162上方形成焊料區域，然後使焊料區域回流。球下金屬層168及外部連接器170可以用於提供與其他電氣組件的輸入/輸出連接，該其他電氣組件諸如其他裝置晶粒、再分配結構、印刷電路板(printed circuit board；PCB)、主機板等。球下金屬層168及外部連接器170也可以被稱為背側輸入/輸出墊，該背側輸入/輸出墊可以向上述奈米場效電晶體提供信號、電源電壓及/或接地連接。
實施例可以達成優點。例如，在背側互連結構164中與導電接線143相鄰且在相鄰導電接線143之間包含空氣間隔物156以隔離導電接線143，減小耦合電容且允許使用更高的裝置速度。這提高了裝置性能。
根據一實施例，一種半導體裝置包含：第一電晶體結構、前側互連結構及背側互連結構。前側互連結構在第一電晶體結構的前側上。背側互連結構在第一電晶體結構的背側上。背側互連結構包含：第一介電層、第一通孔部、第一導電接線及空氣間隔物。第一介電層在第一電晶體結構的背側上。第一通孔部延伸貫穿第一介電層，第一通孔部與第一電晶體結構的源極/汲極區域電性耦合。第一導電接線與該第一通孔部電性耦合。空氣間隔物在平行於第一介電層的背側表面的方向上與第一導電接線相鄰。
在一實施例中，第一導電接線係電源接線或電接地接線。
在一實施例中，空氣間隔物的高度對空氣間隔物的寬度之深寬比係從1至2。
在一實施例中，背側互連結構更包含第二介電層，第二介電層插入在空氣間隔物與第一導電接線之間，第二介電層界定空氣間隔物的第一邊界及空氣間隔物的垂直於第一邊界的第二邊界。
在一實施例中，背側互連結構更包含在第二介電層上方的第三介電層，第三介電層界該空氣間隔物的與第一邊界相對的第三邊界。
在一實施例中，背側互連結構更包含第二介電層延伸到第三介電層的第四介電層，第四介電層界定該空氣間隔物的與第二邊界相對的第四邊界。
在一實施例中，導電接線、第二介電層、第三介電層及第四介電層的背側表面彼此齊平。
根據另一個實施例，一種半導體裝置包含：電晶體結構、前側互連結構及一背側互連結構。前側互連結構在電晶體結構的前側上。背側互連結構在電晶體結構的背側上，背側互連結構包含：導電接線、第一介電層及氣隙。導電接線藉由背側通孔部與電晶體結構的源極/汲極區域電性耦合。第一介電層接觸導電接線的側表面。氣隙與第一介電層相鄰，第一介電層的側表面界定氣隙的第一邊界。
在一實施例中，第一介電層的背側表面界定氣隙的垂直於第一邊界的第二邊界。
在一實施例中，在第一介電層上方的第二介電層界定氣隙的與第一邊界相對的第三邊界，且從第一介電層延伸到第二介電層的第三介電層界定氣隙的垂直於第一邊界的第四邊界。
在一實施例中，第一邊界及第三邊界的高度對第二邊界該第四邊界之寬度的深寬比係從1至2。
在一實施例中，導電接線係電源接線或電接地接線。
在一實施例中，半導體裝置更包含在電晶體結構的背側上方的第二介電層，背側通孔部延伸貫穿第二介電層，且導電接線、第一介電層及氣隙在第二介電層上方。
在一實施例中，在橫截面圖中氣隙與第一介電層的三或更多個側表面相鄰。
根據另一個實施例，一種製造半導體的方法包含：在第一基板上形成第一電晶體，暴露第一磊晶材料，暴露第一磊晶材料包含薄化第一基板的背側，用背側通孔部替代第一磊晶材料，背側通孔部與第一電晶體的源極/汲極區域電性耦合，在背側通孔部上方形成導電接線，導電接線與背側通孔部電性耦合，形成與導電接線相鄰的虛擬間隔物，蝕刻虛擬間隔物以形成第一凹部，以及密封第一凹部以形成空氣間隔物。
在一實施例中，形成虛擬間隔物包含：導電接線上方沉積虛擬間隔物層，以及，非等向性地蝕刻虛擬間隔物層以形成虛擬間隔物。
在一實施例中，在非等向性蝕刻之後虛擬間隔物的高度對虛擬間隔物的寬度之深寬比係從1至3。
在一實施例中，方法更包含以下：在導電接線上方形成第一介電層，虛擬間隔物沿著第一介電層的側壁形成，且蝕刻虛擬間隔物使第一介電層的表面暴露，第一介電層界定空氣間隔物的邊界。
在一實施例中，方法更包含以下：在虛擬間隔物上方形成第二介電層，以及，平坦化第一介電層、虛擬間隔物及第二介電層，第二介電層界該空氣間隔物的進一步的邊界。
在一實施例中，密封第一凹部包含以下：在第一介電層、第二介電層及第一凹部上方沉積密封材料，以及，平坦化密封材料、第一介電層及第二介電層。
前述內容概述若干實施例之特徵，使得熟習此項技術者可更佳地理解本揭露之態樣。熟習此項技術者應瞭解，其可易於使用本揭露作為用於設計或修改用於實施本文中引入之實施例之相同目的及/或達成相同優勢之其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不偏離本揭露之精神及範疇，且此類等效構造可在本文中進行各種改變、取代及替代而不偏離本揭露的精神及範疇。
20:分隔標示 50:基板 50N:n型區域 50P:p型區域 51:第一半導體層 51A:第一半導體層 51B:第一半導體層 51C:第一半導體層 52:第一奈米結構 52A:第一奈米結構 52B:第一奈米結構 52C:第一奈米結構 53:第二半導體層 53A:第二半導體層 53B:第二半導體層 53C:第二半導體層 54:第二奈米結構 54A:第二奈米結構 54B:第二奈米結構 54C:第二奈米結構 55:奈米結構 64:多層堆疊 66:鰭 68:淺溝槽隔離（STI）區域 70:虛擬介電層 71:虛擬閘極介電層 72:虛擬閘極層 74:遮罩層 76:虛擬閘極 78:遮罩 80:第一間隔物層 81:第一間隔物 82:第二間隔物層 83:第二間隔物 86:第一凹部 87:第二凹部 88:側壁凹部 90:第一內間隔物 91:第一磊晶材料 92:磊晶源極/汲極區域 92A:第一半導體材料層 92B:第二半導體材料層 92C:第三半導體材料層 92X:磊晶源極/汲極區域 92Y:磊晶源極/汲極區域 94:接觸蝕刻終止層（CESL） 96:第一層間介電質（ILD） 98:第三凹部 100:閘極介電層 102:閘電極 104:閘極遮罩 106:第二層間介電質 108:第四凹部 109:電晶體結構 110:第一矽化物區域 112:源極/汲極觸點 112A:第一觸點 112B:第二觸點 114:閘極觸點 117:絕緣遮罩 120:前側互連結構 122:第一導電特徵 124:第一介電層 125:第二介電層 128:第五凹部 129:第二矽化物區域 130:背側通孔部 132:第三介電層 134:光阻劑 136:第六凹部 140:導電層 142:填充材料 143:導電接線 144:第四介電層 146:第五介電層 147:第三間隔物 148:第六介電層 150:第七介電層 152:第七凹部 154:第八介電層 156:空氣間隔物 160:第九介電層 162:第二導電特徵 164:背側互連結構 166:鈍化層 168:球下金屬層(UBM) 170:外部連接器 180:載體基板 182:接合層 182A:第一接合層 182B:第二接合層 A-A’:橫截面 B-B’:橫截面 C-C’:橫截面 H1 :高度 H2 :高度 W1 :寬度 W2 :寬度
在隨附圖式一起研讀時，根據以下詳細描述內容可最佳地理解本揭露的態樣。應注意，根據行業中之標準慣例，各種特徵未按比例繪製。實際上，各種特徵的尺寸可為了論述清楚經任意地增大或減小。 第1圖例示根據一些實施例的奈米場效電晶體(nanostructure field-effect transistor；nano-FET)的實例的立體圖。 第2圖、第3圖、第4圖、第5圖、第6A圖、第6B圖、第6C圖、第7A圖、第7B圖、第7C圖、第8A圖、第8B圖、第8C圖、第9A圖、第9B圖、第9C圖、第10A圖、第10B圖、第10C圖、第11A圖、第11B圖、第11C圖、第11D圖、第12A圖、第12B圖、第12C圖、第12D圖、第12E圖、第13A圖、第13B圖、第13C圖、第14A圖、第14B圖、第14C圖、第15A圖、第15B圖、第15C圖、第16A圖、第16B圖、第16C圖、第17A圖、第17B圖、第17C圖、第18A圖、第18B圖、第18C圖、第19A圖、第19B圖、第19C圖、第20A圖、第20B圖、第20C圖、第20D圖、第21A圖、第21B圖、第21C圖、第22A圖、第22B圖、第22C圖、第23A圖、第23B圖、第23C圖、第24A圖、第24B圖、第24C圖、第25A圖、第25B圖、第25C圖、第26A圖、第26B圖、第26C圖、第26D圖、第27A圖、第27B圖、第27C圖、第28A圖、第28B圖、第28C圖、第29A圖、第29B圖、第29C圖、第30A圖、第30B圖、第30C圖、第31A圖、第31B圖、第31C圖、第32A圖、第32B圖、第32C圖、第33A圖、第33B圖、第33C圖、第34A圖、第34B圖、第34C圖、第35A圖、第35B圖、第35C圖、第36A圖、第36B圖、第36C圖、第37A圖、第37B圖、第37C圖、第38A圖、第38B圖、第38C圖、第39A圖、第39B圖、第39C圖、第40A圖、第40B圖及第40C圖係根據一些實施例的製造奈米場效電晶體之中間階段的剖面圖。
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54A:第二奈米結構
54B:第二奈米結構
54C:第二奈米結構
81:第一間隔物
90:第一內間隔物
92:磊晶源極/汲極區域
94:接觸蝕刻終止層(CESL)
96:第一層間介電質(ILD)
100:閘極介電層
102:閘電極
104:閘極遮罩
106:第二層間介電質(ILD)
109:電晶體結構
110:第一矽化物區域
112:源極/汲極觸點
114:閘極觸點
120:前側互連結構
122:第一導電特徵
124:第一介電層
125:第二介電層
129:第二矽化物區域
130:背側通孔部
132:第三介電層
140:導電層
142:填充材料
143:導電接線
144:第四介電層
148:第六介電層
150:第七介電層
154:第八介電層
156:空氣間隔物
160:第九介電層
162:第二導電特徵
164:背側互連結構
166:鈍化層
168:球下金屬層(UBM)
170:外部連接器
180:載體基板
182:接合層

Claims (20)

  1. 一種半導體裝置，包含： 一第一電晶體結構； 一前側互連結構，在該第一電晶體結構的一前側上；及 一背側互連結構，在該第一電晶體結構的一背側上，該背側互連結構包含： 一第一介電層，在該第一電晶體結構的該背側上； 一第一通孔部，延伸穿過該第一介電層，該第一通孔部與該第一電晶體結構的一源極/汲極區域電性耦合； 一第一導電接線，與該第一通孔部電性耦合；及 一空氣間隔物，在平行於該第一介電層的一背側表面的一方向上與該第一導電接線相鄰。
  2. 如請求項1所述之半導體裝置，其中該第一導電接線係一電源接線或一電接地接線。
  3. 如請求項1所述之半導體裝置，其中該空氣間隔物的一高度對該空氣間隔物的一寬度之一深寬比係從1至2。
  4. 如請求項1所述之半導體裝置，其中該背側互連結構更包含一第二介電層，該第二介電層插入在該空氣間隔物與該第一導電接線之間，該第二介電層界定該空氣間隔物的一第一邊界及該空氣間隔物的垂直於該第一邊界的一第二邊界。
  5. 如請求項4所述之半導體裝置，其中該背側互連結構更包含在該第二介電層上方的一第三介電層，該第三介電層界定該空氣間隔物的與該第一邊界相對的一第三邊界。
  6. 如請求項5所述之半導體裝置，其中該背側互連結構更包含從該第二介電層延伸到該第三介電層的一第四介電層，該第四介電層限定該空氣間隔物的與該第二邊界相對的一第四邊界。
  7. 如請求項6所述之半導體裝置，其中該第一導電接線、該第二介電層、該第三介電層及該第四介電層的背側表面彼此齊平。
  8. 一種半導體裝置，包含： 一電晶體結構； 一前側互連結構，在該電晶體結構的一前側上；及 一背側互連結構，在該電晶體結構的一背側上，該背側互連結構包含： 一導電接線，藉由一背側通孔部與該電晶體結構的一源極/汲極區域電性耦合； 一第一介電層，接觸該導電接線的一側表面；及 一氣隙，與該第一介電層相鄰，其中該第一介電層的一側表面界定該氣隙的一第一邊界。
  9. 如請求項8所述之半導體裝置，其中該第一介電層的一背側表面界定該氣隙的垂直於該第一邊界的一第二邊界。
  10. 如請求項9所述之半導體裝置，其中在該第一介電層上方的一第二介電層界定該氣隙的與該第一邊界相對的一第三邊界，且其中從該第一介電層延伸到該第二介電層的一第三介電層界定該氣隙的垂直於該第一邊界的一第四邊界。
  11. 如請求項10所述之半導體裝置，其中該第一邊界及該第三邊界的一高度對該第二邊界及該第四邊界的一寬度之一深寬比係從1至2。
  12. 如請求項8所述之半導體裝置，其中該導電接線係一電源接線或一電接地接線。
  13. 如請求項12所述之半導體裝置，更包含在該電晶體結構的該背側上方的一第二介電層，其中該背側通孔部延伸穿過該第二介電層，且其中該導電接線、該第一介電層及該氣隙在該第二介電層上方。
  14. 如請求項8所述之半導體裝置，其中在橫截面圖中該氣隙與該第一介電層的三或更多個側表面相鄰。
  15. 一種製造半導體裝置的方法，包含： 形成一第一電晶體在一第一基板上； 暴露一第一磊晶材料，其中暴露該第一磊晶材料包含薄化該第一基板的一背側； 用一背側通孔部替代該第一磊晶材料，該背側通孔部與該第一電晶體的一源極/汲極區域電性耦合； 形成一導電接線在該背側通孔部上方，該導電接線與該背側通孔部電性耦合； 形成與該導電接線相鄰的一虛擬間隔物； 蝕刻該虛擬間隔物以形成一第一凹部；及 密封該第一凹部以形成一空氣間隔物。
  16. 如請求項15所述之方法，其中形成該虛擬間隔物之步驟包含以下步驟： 沉積一虛擬間隔物層在該導電接線上方；及 非等向性地蝕刻該虛擬間隔物層以形成該虛擬間隔物。
  17. 如請求項16所述之方法，其中在該非等向性蝕刻之後該虛擬間隔物的一高度對該虛擬間隔物的一寬度之一比率係從1至3。
  18. 如請求項15所述之方法，更包含：形成一第一介電層在該導電接線上方，其中該虛擬間隔物沿著該第一介電層的一側壁形成，且其中蝕刻該虛擬間隔物使該第一介電層的表面暴露，該第一介電層界定該空氣間隔物的複數個邊界。
  19. 如請求項18所述之方法，更包含以下步驟： 形成一第二介電層在該虛擬間隔物上方；及 平坦化該第一介電層、該虛擬間隔物及該第二介電層，其中該第二介電層界定該空氣間隔物的更多邊界。
  20. 如請求項19所述之方法，其中密封該第一凹部之步驟包含： 沉積一密封材料在該第一介電層、該第二介電層及該第一凹部上方；及 平坦化該密封材料、該第一介電層及該第二介電層。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI826283B (zh) * 2022-03-30 2023-12-11 穩懋半導體股份有限公司 半導體晶片

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220262791A1 (en) * 2021-02-16 2022-08-18 Intel Corporation Integrated circuit structure with front side signal lines and backside power delivery
US20230238324A1 (en) * 2022-01-27 2023-07-27 Taiwan Semiconductor Manufacturing Company, Ltd. Memory devices and methods of manufacturing thereof

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7816231B2 (en) * 2006-08-29 2010-10-19 International Business Machines Corporation Device structures including backside contacts, and methods for forming same
US7910473B2 (en) * 2008-12-31 2011-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Through-silicon via with air gap
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9245799B2 (en) 2012-05-31 2016-01-26 Intel Deutschland Gmbh Semiconductor device and method of manufacturing thereof
US9006829B2 (en) 2012-08-24 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Aligned gate-all-around structure
US9209247B2 (en) 2013-05-10 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned wrapped-around structure
KR102111474B1 (ko) * 2013-11-20 2020-06-08 삼성전자주식회사 관통전극을 갖는 반도체 소자 및 그 제조방법
US9136332B2 (en) 2013-12-10 2015-09-15 Taiwan Semiconductor Manufacturing Company Limited Method for forming a nanowire field effect transistor device having a replacement gate
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9390965B2 (en) * 2013-12-20 2016-07-12 Taiwan Semiconductor Manufacturing Co., Ltd. Air-gap forming techniques for interconnect structures
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9412817B2 (en) 2014-12-19 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide regions in vertical gate all around (VGAA) devices and methods of forming same
US9536738B2 (en) 2015-02-13 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) devices and methods of manufacturing the same
US9666523B2 (en) 2015-07-24 2017-05-30 Nxp Usa, Inc. Semiconductor wafers with through substrate vias and back metal, and methods of fabrication thereof
US9502265B1 (en) 2015-11-04 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) transistors and methods of forming the same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9799655B1 (en) 2016-04-25 2017-10-24 International Business Machines Corporation Flipped vertical field-effect-transistor
US10211146B2 (en) * 2016-05-12 2019-02-19 Globalfoundries Inc. Air gap over transistor gate and related method
US10157777B2 (en) 2016-05-12 2018-12-18 Globalfoundries Inc. Air gap over transistor gate and related method
US9831346B1 (en) * 2016-07-27 2017-11-28 GlobalFoundries, Inc. FinFETs with air-gap spacers and methods for forming the same
US9780210B1 (en) * 2016-08-11 2017-10-03 Qualcomm Incorporated Backside semiconductor growth
US10872820B2 (en) * 2016-08-26 2020-12-22 Intel Corporation Integrated circuit structures
US10319627B2 (en) 2016-12-13 2019-06-11 Globalfoundries Inc. Air-gap spacers for field-effect transistors
US10534273B2 (en) * 2016-12-13 2020-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-metal fill with self-aligned patterning and dielectric with voids
US10037912B2 (en) * 2016-12-14 2018-07-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same
US10700207B2 (en) 2017-11-30 2020-06-30 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device integrating backside power grid and related integrated circuit and fabrication method
US11011617B2 (en) * 2018-03-23 2021-05-18 International Business Machines Corporation Formation of a partial air-gap spacer
US10535771B1 (en) 2018-06-25 2020-01-14 Globalfoundries Inc. Method for forming replacement air gap
US11244898B2 (en) * 2018-06-29 2022-02-08 Taiwan Semiconductor Manufacturing Co., Ltd Integrated circuit interconnect structures with air gaps
US11742346B2 (en) 2018-06-29 2023-08-29 Intel Corporation Interconnect techniques for electrically connecting source/drain regions of stacked transistors
US20200098857A1 (en) 2018-09-25 2020-03-26 Semiconductor Components Industries, Llc Narrow-mesa super-junction mosfet
US10886378B2 (en) 2019-01-02 2021-01-05 Globalfoundries Inc. Method of forming air-gap spacers and gate contact over active region and the resulting device
JP2020150234A (ja) 2019-03-15 2020-09-17 キオクシア株式会社 半導体記憶装置
US11489043B2 (en) * 2020-04-27 2022-11-01 Sandisk Technologies Llc Three-dimensional memory device employing thinned insulating layers and methods for forming the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI826283B (zh) * 2022-03-30 2023-12-11 穩懋半導體股份有限公司 半導體晶片

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Publication number Publication date
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