CN117042452A - 集成电路结构以及存储器元件的制造方法 - Google Patents

集成电路结构以及存储器元件的制造方法 Download PDF

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CN117042452A CN202210559283.8A CN202210559283A CN117042452A CN 117042452 A CN117042452 A CN 117042452A CN 202210559283 A CN202210559283 A CN 202210559283A CN 117042452 A CN117042452 A CN 117042452A
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Abstract

本公开提供一种集成电路结构。集成电路结构包括衬底、内连接堆叠结构、第一存储器阵列以及源极线。内连接堆叠结构位于衬底上方。第一存储器阵列位于内连接堆叠结构上方，且包含在一垂直方向上堆叠的多个存储器元件，每一存储器元件包含导电层。第一存储器阵列进一步包含第一存储器层以及通道层。第一存储器层连接存储器元件的导电层且自导电层中的一最高者向下延伸至导电层中的一最低者。通道层沿着第一存储器层的一侧壁延伸。源极线接触通道层的一顶端且横向延伸跨过第一存储器阵列。

Description

集成电路结构以及存储器元件的制造方法
技术领域
本公开关于一种集成电路结构，特别关于一种存储器元件的制造方法。
背景技术
本公开一般关于半导体元件，且特别地关于三维(3-dimesional，3D) 存储器元件及制造此类半导体元件的方法。
由于各种电子元件(如晶体管、二极管、电阻器、电容器等)的集成密度不断提高，半导体产业经历了快速增长。在大多数情况下，集成密度的提高来自于最小特征尺寸的反复减小，这允许更多的组件整合至给定面积中。
发明内容
本公开提供一种集成电路结构。集成电路结构包括衬底、内连接堆叠结构、第一存储器阵列以及源极线。内连接堆叠结构位于衬底上方。第一存储器阵列位于内连接堆叠结构上方，且包含在一垂直方向上堆叠的多个第一存储器元件，每一第一存储器元件包含导电层。第一存储器阵列还包含第一存储器层以及通道层。第一存储器层连接第一存储器元件的导电层且自导电层中的一最高者向下延伸至导电层中的一最低者。通道层沿着第一存储器层的一侧壁延伸。源极线接触通道层的一顶端且横向延伸跨过第一存储器阵列。
在一些实施方式中，集成电路结构还包含第二存储器阵列。第二存储器阵列位于内连接堆叠结构上方，且包含在垂直方向上堆叠的多个第二存储器元件。源极线接触通道层且进一步横向延伸跨过第二存储器阵列。
在一些实施方式中，集成电路结构还包含介电材料。介电材料横向地位于第一存储器阵列与第二存储器阵列之间，且穿过导电层。
在一些实施方式中，集成电路结构还包含贯通导孔。贯通导孔向下延伸经过源极线以及第一存储器阵列至内连接堆叠结构中以在源极线与该衬底之间提供电性连接。
在一些实施方式中，内连接堆叠结构包含第一内连接结构以及第二内连接结构。第一内连接结构位于衬底上方，且包含第一接合层。第二内连接结构夹合于第一内连接结构与衬底之间，且包含接合至第一接合层的第二接合层。
本公开提供一种存储器元件的制造方法。制造方法包括在第一衬底的前侧表面上形成包含有于垂直方向上堆叠的多个存储器元件的存储器阵列；在存储器阵列上形成第一内连接结构；将第一内连接结构接合至位于第二衬底上的第二内连接结构；对第一衬底的后侧表面上进行平坦化工艺以暴露出存储器阵列中的通道层；在暴露之通道层上形成源极线。
在一些实施方式中，制造方法还包含形成贯通导孔。贯通导孔自存储器阵列远离第一衬底的一侧延伸经过第一内连接结构，且具有位于第二内连接结构中的一长端部。
在一些实施方式中，制造方法还包含在源极线上形成硅化物层。
在一些实施方式中，形成包含有于垂直方向上堆叠的多个存储器元件的存储器阵列的步骤包含：于垂直方向上在第一衬底的前侧表面上形成多层堆叠结构，多层堆叠结构包含交替堆叠的多个绝缘层和多个牺牲层；蚀刻多层堆叠结构以形成暴露第一衬底的第一通孔；在第一通孔中形成存储层、通道层以及第一介电材料；蚀刻多层堆叠结构以形成第二通孔；通过第二通孔将牺牲层取代为个导电层。
在一些实施方式中，制造方法还包含使用第二介电材料填充第二通孔。
附图说明
本公开的内容在与随附图式一起研读时自以下详细描述内容可最佳地理解。应注意，根据行业中的标准规范，各种特征未按比例绘制。实际上，各种特征的尺寸可为了论述清楚经任意地增大或减小。
图1A以及图1B根据本公开的一些实施方式的存储器元件方法的制造方法的流程图。
图2至图17B图绘示了根据本公开的一些实施方式的存储器元件于各个阶段的制造方法。
附图标记说明
100：存储器元件
101：半导体衬底
101s：表面
105：导电层
107：存储层
108：通道层
109：介电材料
110：多层堆叠结构
110a：穿孔
110b：穿孔
110s：表面
111-115：牺牲层
121-126：绝缘层
130：空气间隙
131：接合垫
132：覆盖层
133：通孔
135：导电层
137：存储单元
138：隔离层
139：导孔
140：内连接结构
141：金属化层
143：金属化导孔
145：金属间介电质结构
149：介电材料
200：集成电路结构
201：半导体衬底
240：内连接结构
241：金属化层
243：金属化导孔
245：金属间介电质结构
247：补式金属氧化物半导体元件
300：堆叠衬底结构
340：内连接结构
341：金属化层
343：导孔
345：贯通硅导孔
347：导孔
429：介电质间隙壁
434：金属插塞
535：硅化物层
M：方法
P1：蚀刻工艺
P2：平坦化工艺
P3：回蚀工艺
P4：蚀刻工艺
P5：平坦化工艺
S1：空间
S101-S120：步骤
具体实施方式
以下公开内容提供用于实施所提供标的物的不同特征的许多不同实施方式、或实例。下文描述组件及配置的特定实例以简化本公开。当然，这些仅为实例且非意欲为限制性的。举例而言，在以下描述中第一特征于第二特征上方或上的形成可包括第一特征与第二特征直接接触地形成的实施方式，且亦可包括额外特征可形成于第一特征与第二特征之间使得第一特征与第二特征可不直接接触的实施方式。此外，本公开在各种实例中可重复参考数字及/或字母。此重复出于简单及清楚之目的，且本身且不指明所论述的各种实施方式及/或组态之间的关系。
此外，为了便于描述，在本公开中可使用空间相对术语，诸如“在……下面”、“在……之下”、“下部”、“在……之上”、“上部”及类似者，来描述诸图中图示的一个元件或特征与另一(多个)元件或特征的关系。空间相对术语意欲涵盖除了诸图中所描绘的定向以外的装置在使用或操作时的不同定向。装置可另外定向(旋转90度或处于其他定向)，且本公开中所使用的空间相对描述符可类似地加以相应解释。
如本公开中所使用，“大约”、“约”、“大致”、或“大体上”应通常指给定值或范围的20％内、或10％内、或5％内。然而，普通技术人员将认识到，在整个描述中所引用的值或范围仅为实例，且可随着集成电路的规模缩小而减小。本公开中给定的数量为近似值，从而意谓术语“大约”、“约”“大致”、或“大体上”在并未明确陈述情况下可予以推断。
对于半导体元件的发展，高存储密度的存储器元件是一个发展的方向。因此，三维(3-dimesional，3D)集成电路(integrated circuit；IC)存储器元件，例如：三维NAND，可以通过其多层结构以提供高存储密度。然而，三维 NAND中堆叠的层数越多，位于三维NAND下方的源极线就越难以形成，因而可能降低集成电路的制造良率。因此，在各种实施方式中，本公开提供了一种三维NAND，其具有通过一顶表面工艺而形成于其上方的源极线，使得源极线更容易形成，以进一步提高良率并降低制造的复杂度。此外，一旦形成源极线，具三维NAND可连同一载体晶圆而接合至一互补式金属氧化物半导体晶圆以电性连接互补式金属氧化物半导体晶圆中的半导体元件。因此，在前述接合之前，三维NAND可以在高热预算(thermal budget)工艺中形成，而不会影响互补式金属氧化物半导体晶圆，因而可提高互补式金属氧化物半导体晶圆中半导体元件的性能。
现在参考图1A以及图1B，描述了根据一些实施方式的用于制造存储器元件的例示性方法M的流程图。方法M包括整个制造工艺的相关部分。应理解，可在图1A以及图1B中所示的操作之前、期间、及之后提供额外操作，且对于前述方法的额外实施例，可替换或消除下面描述的一些操作。操作/工艺的次序可互换。方法M包括制造存储器元件100(例如，NAND存储器元件)。然而，存储器元件的制造仅用于描述根据本公开的一些实施例的制造工艺的一实施例。
图2、图3、图4、图5、图6、图7、图8、图9、图10、图11、图 12、图13、图14、图15、图16A以及图17A绘示了根据本公开的一些实施方式的存储器元件100于各个阶段的制造方法。在一些实施方式中，存储器元件100为垂直通道快闪存储器源件(vertical channel flashmemory device)。方法M开始于步骤S101。请参照图2，在步骤S101的一些实施方式中，包含有交替堆叠的绝缘层121-126和牺牲层111-115的多层堆叠结构110形成在半导体衬底101上。在一些实施方式中，半导体衬底101 可包含p型掺杂或n型掺杂的半导体材料或非掺杂的半导体材料，例如：多晶硅、锗或任何其他适合的半导体材料。在一些实施方式中，半导体衬底101可为乘载晶圆，例如：低成本晶圆或可重复使用晶圆以作为实施例但不限制本公开。
绝缘层121-126以及牺牲层111-115彼此平行地延伸配置且如图2所示交互的沿着方向Z堆叠。绝缘层121以及126分别作为多层堆叠结构110 中的最底层以及最顶层，其中绝缘层121直接接触半导体衬底101，且使得牺牲层111-115可电性地隔离于半导体衬底101。在一些实施方式中，绝缘层121可具有大于绝缘层122-126的厚度。在一些实施方式中，绝缘层121可厚度介于约(Angstrom)至约/>例如：200、400、500、 600、800、1000、1200、1400或/>在一些实施方式中，多层堆叠结构110也可被称为膜状堆叠结构。
在一些实施方式中，牺牲层111-115的材质可包含氮化硅化合物，例如：氮化硅、氮氧化硅、氮碳化硅或前述材料的任意组合。在一些实施方式中，位于最顶的牺牲层115也可被称为源极线虚设氮化硅层，而牺牲层 111-114也可被称为字线虚设氮化硅层。在一些实施方式中，绝缘层121-126 的材质可包含介电材料，例如：氧化硅、氮化硅、氮氧化硅、硅酸盐或前述材料的任意组合。在一些实施方式中，位于最顶的绝缘层126也可被称为硬掩模氧化物层。应注意的是，在前述的实施方式中，绝缘层121-126 所包含的材料不同于牺牲层111-115所包含的材料。举例而言，牺牲层 111-115的材料可包含氮化硅，而绝缘层121-126的材料可包含氧化硅。在一些实施方式中，绝缘层121-126以及牺牲层111-115的形成方法可包含使用低压化学气相沉积(low pressure chemical vapor deposition；LPCVD)工艺。
请返回参考图1A，方法M接着进行至步骤S102，步骤S102进行第一蚀刻工艺以形成穿过多层堆叠结构且部分位于半导体衬底中的第一通孔。请参考图3，在步骤S102的一些实施方式中，蚀刻工艺P1，例如：穿孔工艺(hole etch process)，被执行而形成穿过多层堆叠结构110且部分位于半导体衬底101中的穿孔110a以及穿孔110b。在一些实施方式中，蚀刻工艺P1可为非等向性蚀刻工艺，例如：反应性离子蚀刻(reactive ion etching；RIE)工艺。蚀刻工艺P1利用一图案化的硬掩模层(图未示)作为蚀刻掩模而被执行于多层堆叠结构110上。穿孔110a以及穿孔110b可为沿着方向Z延伸而穿过多层堆叠结构110的圆孔状穿孔，且其底部进一步延伸至半导体衬底101中。在一些实施方式中，穿孔110a以及穿孔110b可沿着方向Z延伸而穿过多层堆叠结构110，且终止于半导体衬底101的顶表面。穿孔110a以及穿孔110b可以被用以暴露牺牲层111-115以及绝缘层121-126的多个部位。牺牲层111-115以及绝缘层121-126所暴露的多个部位可做为穿孔110a以及穿孔110b的侧壁。
请返回参考图1A，方法M接着进行至步骤S103，步骤S103在多层堆叠结构上方以及第一通孔中共形地形成存储层。请参考图4，在步骤S103 的一些实施方式中，存储层107形成在过多层堆叠结构110上方且形成在穿孔110a以及穿孔110b的侧壁以及底部。在一些实施方式中，存储层107 可包含复合层。前述复合层具有但不限制于氧化物层-氮化物层-氧化物层 (oxide-nitride-oxide；ONO)结构、氧化物层-氮化物层-氧化物层-氮化物层- 氧化物层(oxide-nitride-oxide；ONONO)结构或氧化物层-氮化物层-氧化物层-氮化物层-氧化物层-氮化物层-氧化物层(oxide-nitride-oxide； ONONONO)结构，且共形地形成而覆盖在多层堆叠结构110上方、穿孔 110a以及穿孔110b的侧壁以及底部。
请返回参考图1A，方法M接着进行至步骤S104，步骤S104在存储层上方共形地形成通道层。请参考图4，在步骤S104的一些实施方式中，通道层108共形地形成在存储层107上方。因此，存储层107设置于通道层108与牺牲层111-115之间。在一些实施方式中，通道层108的材质可包含半导体材料，例如：多晶硅、锗或其他掺杂或非掺杂的半导体材料。举例而言，通道层108的材质可包含非掺杂的多晶硅。
请返回参考图1A，方法M接着进行至步骤S105，步骤S105在通道层上方沉积第一介电材料。请参考图4，在步骤S105的一些实施方式中，介电材料109沉积于通道层108上方且填充于穿孔110a以及穿孔110b中。在一些实施方式中，介电材料109的材质包含，例如：二氧化硅(silicon dioxide；SiO2)。在一些实施方式中，至少一空气间隙130形成于填充于穿孔110a以及穿孔110b中的介电材料109中。在一些实施方式中，介电材料109的材质可包含相同于绝缘层121-126的材料。在一些实施方式中，介电材料109的材质可包含不同于绝缘层121-126的材料。
请返回参考图1A，方法M接着进行至步骤S106，步骤S106进行第一平坦化工艺以移除在多层堆叠结构的顶表面上方多余的第一介电材料、通道层以及存储层。请参考图5，在步骤S106的一些实施方式中，平坦化工艺P2(例如：化学机械抛光(chemical mechanicalpolishing；CMP)工艺)被执行以移除在多层堆叠结构110的顶表面上方多余的介电材料109、通道层 108以及存储层107(见图4)。在步骤S106进行后，通道层108会环绕位于穿孔110a以及穿孔110b中的介电材料109。存储层107会环绕位于于穿孔110a以及穿孔110b中的通道层108。
请返回参考图1A，方法M接着进行至步骤S107，步骤S107在第一介电材料、通道层以及存储层上进行回蚀工艺以再现第一通孔的上部位。请参考图6，在步骤S107的一些实施方式中，对介电材料109、通道层108 以及存储层107执行回蚀(etching back)工艺P3以再现穿孔110a以及穿孔 110b的上部位。在一些实施方式中，回蚀工艺P3可为湿法蚀刻工艺，例如：将半导体衬底101浸入氢氟酸(hydrofluoric acid；HF)中。在一些实施方式中，回蚀工艺P3可为干法蚀刻工艺。举例而言，干法蚀刻工艺的执行可利用氢氟酸/氨(HF/NH3)或三氟化氮/氨(NF3/NH3)作为蚀刻气体。
请返回参考图1A，方法M接着进行至步骤S108，步骤S108在第一通孔的上部位中形成接合垫。请参考图7，在步骤S108的一些实施方式中，接合垫131形成于穿孔110a以及穿孔110b的上部位中，且位于介电材料109上以与通道层108形成电性接触。在一些实施方式中，接合垫131藉由于多层堆叠结构110上方沉积多晶硅、锗或掺杂的半导体材料所形成。一般而言，前述掺杂的半导体材料可使用n型掺杂剂(N+)，例如：磷或砷。接着，一平坦化工艺可被执行以移除在多层堆叠结构110的顶表面上方多余的半导体材料。在步骤S108进行后，接合垫131可形成如图7所示。在一些实施方式中，接合垫131可为p型掺杂(P+)多晶硅接合垫。
请返回参考图1A，方法M接着进行至步骤S109，步骤S109在接合垫以及多层堆叠结构上方沉积覆盖层。请参考图8，在步骤S109的一些实施方式中，覆盖层132沉积于接合垫131以及多层堆叠结构110上方。覆盖层132的材质可包含介电材料，例如：氮化硅、氮氧化硅、氮碳化硅或前述材料的任意组合。
请返回参考图1A，方法M接着进行至步骤S110，步骤S110进行第二蚀刻工艺以形成穿过覆盖层以及多层堆叠结构的第二通孔。请参考图8，在步骤S110的一些实施方式中，蚀刻工艺P4被执行以形成沿着方向Z穿过覆盖层132以及多层堆叠结构110并在到达半导体衬底101之前终止的通孔133，藉此通孔133可部分暴露出牺牲层111-115以及绝缘层121-126。在一些实施方式中，通孔133可进一步形成以暴露出半导体衬底101以作为实施例但不限制本公开。
请返回参考图1B，方法M接着进行至步骤S111，步骤S111通过第二通孔移除牺牲层。请参考图9，在步骤S111的一些实施方式中，牺牲层 111-115使用，例如：磷酸(phosphoric acid；H3PO4)，并通过通孔133而被移除，以暴露出部分的存储层107。因此，空间S1被形成而继承了牺牲层 111-115的形状。覆盖层132的材质可相似于绝缘层121-126的材质，但不同于牺牲层111-115的材质。因此，在移除牺牲层111-115时，覆盖层132 可具有较高的蚀刻选择性。
请返回参考图1A，方法M接着进行至步骤S112，步骤S112在原本牺牲层所估据的空间中形成多个第一导电层以形成多个存储单元。请参考图10，在步骤S112的一些实施方式中，多个导电层105通过通孔133而形成于空间S1中。因此，多个存储单元137可被定义在导电层105、存储层107以及通道层108交会的位置，以在多层堆叠结构110中形成存储器单元阵列。在一些实施方式中，存储单元137也可被称为存储器元件。存储单元137沿着方向Z堆叠。在一些实施方式中，导电层105的材质可包含多晶硅、金属或其他适合的材料。在一些实施方式中，导电层105可包含多个金属层，例如：TiN/W，TaN/W，TaN/Cu或其他适合的金属层。于一些实施方式中，导电层105可包含介电层，例如：AlOx。举例而言，每一导电层105可为多层结构而包含高介电常数材料层(例如：HfOx层或AlOx层)、TiN层以及钨层。
请返回参考图1B，方法M接着进行至步骤S113，步骤S113在第二通孔中形成第二介电材料。请参考图11A，在步骤S113的一些实施方式中，介电材料149沉积于覆盖层132上方，并填充在通孔133中。在一些实施方式中，介电材料149的材质可包含氧化硅(SiO2)。在一些实施方式中，介电材料149的材质可相同于绝缘层121-126。在一些实施方式中，介电材料149的材质可不同于绝缘层121-126。接着，一平坦化工艺可被执行以移除在覆盖层132的顶表面上方多余的介电材料149。
图11B绘示依据本公开一些实施方式的对应如图11A所示的制造阶段下的另一存储器元件。本实施方式中元件的材料以及制造方法实质上相同于如图11A中所示的元件，因此相关的描述可参照前述内容而在此处不再赘述。本实施方式与图11A所示的实施方式的差异在于，在形成导电层 105之后，介电质间隙壁429可形成在通孔133的侧壁上。接着，金属插塞(metal plug)434可形成在介电质间隙壁429中。金属插塞434可藉由介电质间隙壁429而电性绝缘于导电层105，并电性接触于如第12所示的之后会形成在内连接结构140中的金属化层141以及金属化导孔143。在一些实施方式中，金属插塞434也可称为源极线。在一些实施方式中，金属插塞434的材质可包含TiN、TaN、Ti、Ta、Cu、A1、Ag、W、Ir、Ru、 Pt、前述材料的任意组合或其他适合的导电材料。于一些实施方式中，介电质间隙壁429的材质可包含氧化硅、氮化硅、氮氧化硅、硅酸盐、前述材料的任意组合或其他适合的导电材料。
请返回参考图1B，方法M接着进行至步骤S114，步骤S114在覆盖层中形成着陆在接合垫上的导孔。请参考图12，在步骤S114的一些实施方式中，导孔139形成在覆盖层132中，且着陆在接合垫131上。在一些实施方式中，导孔139可用以提供接合垫131与之后会形成在导孔139上之内连接结构140之间的电性连接。于一些实施方式中，导孔139的材质可包含TiN、TaN、Ti、Ta、Cu、Al、Ag、W、Ir、Ru、Pt、前述材料的任意组合或其他适合的导电材料。
请返回参考图1B，方法M接着进行至步骤S115，步骤S115在覆盖层上方形成第一内连接结构。请参考图12，在步骤S115的一些实施方式中，内连接结构140形成于覆盖层132上方。在一些实施方式中，内连接结构140可包含，例如：三层金属化层141与两层金属化导孔143。在其他实施方式中可包含更多或更少的金属化层与对应的更多或更少的金属化导孔。在一些实施方式中，金属化层141以及金属化导孔143的材质可包含TiN、TaN、Ti、Ta、Cu、Al、Ag、W、Ir、Ru、Pt、前述材料的任意组合或其他适合的导电材料。此外，内连接结构140可包含多个金属间电介质(inter-metal dielectric；IMD)层。在一些实施方式中，多个金属间电介质可被统称为金属间介电质结构145。在多个制造过程期间，金属间介电质结构145可提供集成电路结构中各个特征的电性隔离以及结构上的支撑。于一些实施方式中，在内连接结构140中位于最上方的金属化层可称之为接合层(bonding layer)。举例而言，在内连接结构140中位于最上方的金属化层可作为在之后如图13所示的工艺中为了达到Cu-Cu接合的Cu层。
请返回参考图1B，方法M接着进行至步骤S116，步骤S116将包含有半导体元件的集成电路结构接合至第一内连接结构以形成堆叠衬底结构。请参考图13，在步骤S116的一些实施方式中，集成电路结构200被提供。集成电路结构200包含半导体衬底201以及形成在半导体衬底201 上的内连接结构240。在一些实施方式中，半导体衬底201中可包含互补式金属氧化物半导体(complementary metal-oxide-semiconductor；CMOS)元件247。包含有存储单元137(例如：三维NAND)的内连接结构140可接合至内连接结构240(例如：互补式金属氧化物半导体晶圆)以电性连接位于内连接结构240中的互补式金属氧化物半导体元件247。因此，在接合之前，互补式金属氧化物半导体元件247不会被为了形成内连接结构140的存储器工艺的高热预算(thermal budget)所影响。因此，互补式金属氧化物半导体元件247的制造可使用较为先进的工艺以提供更高的操作速度和更低的操作电流并可估据较小的面积。在一些实施方式中，内连接结构240可包含例如：三层金属化层241与三层金属化导孔243。在其他实施方式中可包含更多或更少的金属化层与对应的更多或更少的金属化导孔。在一些实施方式中，金属化层241以及金属化导孔243的材质可包含TiN、TaN、Ti、 Ta、Cu、Al、Ag、W、Ir、Ru、Pt、前述材料的任意组合或其他适合的导电材料。此外，内连接结构240可包含多个金属间电介质层。在一些实施方式中，多个金属间电介质可被统称为金属间介电质结构245。在多个制造过程期间，金属间介电质结构245可提供集成电路结构中各个特征的电性隔离以及结构上的支撑。在图14中，集成电路结构200通过其中最外层的金属化层而被接合至内连接结构140中最外层的金属化层，进而形成堆叠衬底结构300。在一些实施方式中，内连接结构240中最外层的金属化层可被称为接合层(bonding layer)。在一些实施方式中，内连接结构140 与内连接结构240的组合可称为内连接堆叠结构。
请返回参考图1B，方法M接着进行至步骤S117，步骤S117翻转堆叠衬底结构。请参考图14，在步骤S117的一些实施方式中，堆叠衬底结构300被翻转。在前述翻转之后，半导体衬底101的表面101s朝向上方，且为了之后的工艺，存储器元件100被集成电路结构200所乘载。于一些翻转实施方式中前述翻转的步骤是可以选择的。
请返回参考图1B，方法M接着进行至步骤S118，步骤S118对半导体衬底进行第二平坦化工艺直到绝缘层被暴露出。请参考图15，在步骤 S118的一些实施方式中，对半导体衬底101进行平坦化工艺P5(例如：化学机械抛光)并终止于绝缘层121。平坦化工艺P5可用以移除在多层堆叠结构110的最外表面110s上方的半导体衬底101(见图14)。前述步骤S118进行之后所形成的结构绘示如图15所示，通道层108自多层堆叠结构110 的最外表面110s暴露出。
请返回参考图1B，方法M接着进行至步骤S119，步骤S119在暴露的绝缘层上方形成接触存储层的第二导电层。请参考图16A，在步骤S119 的一些实施方式中，导电层135形成于暴露的绝缘层121上方，且接触通道层108。导电层135可作为存储器元件100的共同源极线(common source line)。在一些实施方式中，导电层135藉由在绝缘层121上方沉积多晶硅、锗或掺杂的半导体材料所形成。一般而言，前述掺杂的半导体材料可使用 n型掺杂剂(N+)，例如：磷或砷。接着，低温退火工艺可执行于导电材料以活化在导电材料中的掺杂剂。接着，导电材料被图案化以形成如图16A 所示之导电层135。在一些实施方式中，导电层135可为n型重掺杂多晶硅(N+poly-silicon)源极线。在图16A中，隔离层138进一步沉积于导电层135上。在一些实施方式中，隔离层138的材质可包含，例如：氧化硅、氮化硅、氮氧化硅、硅酸盐、前述材料的任意组合或其他适合的导电材料。在一些实施方式中，在形成隔离层138之后，一平坦化工艺(例如：化学机械抛光(chemical mechanical polishing；CMP)工艺)可被执行于隔离层138上。在一些实施方式中，介电材料149于垂直方向上可具有的位于导电层135 与导电层105之间的一长端部。
图11B绘示依据本公开一些实施方式的对应如图16A所示的制造阶段下的另一存储器元件。本实施方式中元件的材料以及制造方法实质上相同于如图16A中所示的元件，因此相关的描述可参照前述内容而在此处不再赘述。本实施方式与图16A所示的实施方式的差异在于，在形成导电层 135之后，硅化物层535可形成于导电层135上以降低阻抗。在一些实施方式中，硅化物层535藉由金属硅化工艺所形成的。金属硅化工艺使得金属与硅(或多晶硅)之间产生反应。接着，在金属硅化工艺中，一第一快速热退火(rapid thermalannealing；RTA)工艺可以在，例如Ar、He、N2或其他惰性气氛中，且在例如低于的第一温度下进行，以将沉积的金属层转化为金属硅化物。接着，蚀刻工艺工艺可被执行以去除未反应的金属层。前述蚀刻工艺可包含湿法蚀刻、干法蚀刻及/或前述的组合。举例而言，湿法蚀刻的蚀刻剂可包含使用H2SO4、H2O2、H2O的混合溶液及/或其他适合的湿法蚀刻溶液，及/或前述溶液的组合。接着，在高于第一温度的第二温度下，例如400～500℃，进行第二退火工艺，进而形成具有低电阻的硅化物层535。在一些实施方式中，硅化物层535可以被取代为一金属层以与导电层135降低阻抗。
请返回参考图1B，方法M接着进行至步骤S120，步骤S120形成第二内连接结构以连接前述连接至多个存储单元的第二导电层以及前述所接合的集成电路结构中的半导体元件。请参考图17A，在步骤S120的一些实施方式中，内连接结构340形成以连接连接于存储单元137的导电层 135与所接合之集成电路结构200中的互补式金属氧化物半导体元件247。在一些实施方式中，内连接结构340可包含金属化层341、导孔343、347 以及贯通硅导孔(through silicon via；TSV)345。贯通硅导孔345自金属化层 341延伸至内连接结构240中与金属化层241相同水平的位置，以电性连接位于集成电路结构200中的互补式金属氧化物半导体元件247。在一些实施方式中，金属化层341、导孔343、347以及贯通硅导孔345的材质可包含TiN、TaN、Ti、Ta、Cu、Al、Ag、W、Ir、Ru、Pt、前述材料的任意组合或其他适合的导电材料。在一些实施方式中，金属化层341的形成可包含图案化工艺。在一些实施方式中，接触于导电层135的导孔347可为n型重掺杂(N+)导孔以作为实施例但不限制本公开。
图17B绘示依据本公开一些实施方式的对应如图17A所示的制造阶段下的另一存储器元件。本实施方式中元件的材料以及制造方法实质上相同于如图17A中所示的元件，因此相关的描述可参照前述内容而在此处不再赘述。本实施方式与图17A所示的实施方式的差异在于，作为存储器元件100的共同源极线的导电层135通过位于存储单元137之间的金属插塞 434、形成于内连接结构140中的金属化层431以及金属化导孔433以及形成于内连接结构240中的金属化层441以及金属化导孔443，进而电性连接至所接合的集成电路结构200中的互补式金属氧化物半导体元件247 以及447。具体而言，内连接结构140可包含，例如：三层金属化层431与两层金属化导孔433。内连接结构240可包含，例如：三层金属化层441与三层金属化导孔443。在其他实施方式中可包含更多或更少的金属化层与对应的更多或更少的金属化导孔于内连接结构中。在一些实施方式中，金属化层431、441以及金属化导孔433、443的材质各可包含TiN、TaN、 Ti、Ta、Cu、Al、Ag、W、Ir、Ru、Pt、前述材料的任意组合或其他适合的导电材料。
对于半导体元件的发展，高存储密度的存储器元件是一个发展的方向。因此，三维(3-dimesional，3D)集成电路(integrated circuit；IC)存储器元件，例如：三维NAND，可以通过其多层结构以提供高存储密度。然而，三维 NAND中堆叠的层数越多，位于三维NAND下方的源极线就越难以形成，因而可能降低集成电路的制造良率。
因此，基于上述讨论，可看出本公开具有优点。然而应理解，其他实施方式也可提供额外的优点，且并非所有的优点都必须在本公开中公开。此外，没有特定的优点需要用于所有的实施方式中。在各种实施方式中，本公开提供了一种三维NAND，其具有通过一顶表面工艺而形成于其上方的源极线，使得源极线更容易形成，以进一步提高良率并降低制造的复杂度。此外，一旦形成源极线，具三维NAND可连同一载体晶圆而接合至一互补式金属氧化物半导体晶圆以电性连接互补式金属氧化物半导体晶圆中的半导体元件。因此，在前述接合之前，三维NAND可以在高热预算(thermal budget)工艺中形成，而不会影响互补式金属氧化物半导体晶圆，因而可提高互补式金属氧化物半导体晶圆中半导体元件的性能。
前述内容概述若干实施方式的特征，使得普通技术人员可更佳地理解本公开的内容。本领域普通技术人员应了解，其可易于使用本公开作为用于设计或修改用于实施本公开中引入的实施方式的相同目的及/或达成相同优势的其他工艺及结构的基础。熟习此项技术者亦应认识到，此类等效构造并不偏离本公开的精神及范畴，且此类等效构造可在本公开中进行各种改变、取代、及替代而不偏离本公开的精神及范畴。

Claims (10)

1.一种集成电路结构，其特征在于，包括：
一衬底；
一内连接堆叠结构，位于该衬底上方；
一第一存储器阵列，位于该内连接堆叠结构上方，且包含在一垂直方向上堆叠的多个第一存储器元件，每一这些第一存储器元件包含一导电层，该第一存储器阵列还包含：
一第一存储器层，连接这些第一存储器元件的这些导电层且自这些导电层中的一最高者向下延伸至这些导电层中的一最低者；以及
一通道层，沿着该第一存储器层的一侧壁延伸；以及
一源极线，接触该通道层的一顶端且横向延伸跨过该第一存储器阵列。
2.根据权利要求1所述的集成电路结构，其特征在于，还包含：
一第二存储器阵列，位于该内连接堆叠结构上方，且包含在该垂直方向上堆叠的多个第二存储器元件，该源极线接触该通道层且进一步横向延伸跨过该第二存储器阵列。
3.根据权利要求2所述的集成电路结构，其特征在于，还包含：
一介电材料，横向地位于该第一存储器阵列与该第二存储器阵列之间，且穿过这些导电层。
4.根据权利要求1所述的集成电路结构，其特征在于，还包含：
一贯通导孔，向下延伸经过该源极线以及该第一存储器阵列至该内连接堆叠结构中以在该源极线与该衬底之间提供一电性连接。
5.根据权利要求1所述的集成电路结构，其特征在于，该内连接堆叠结构包含：
一第一内连接结构，位于该衬底上方，且包含一第一接合层；以及
一第二内连接结构，夹合于该第一内连接结构与该衬底之间，且包含接合至该第一接合层的一第二接合层。
6.一种存储器元件的制造方法，其特征在于，包括：
在一第一衬底的一前侧表面上形成包含有于一垂直方向上堆叠的多个存储器元件的一存储器阵列；
在该存储器阵列上形成一第一内连接结构；
将该第一内连接结构接合至位于一第二衬底上的一第二内连接结构，该第二衬底中包含有一半导体元件；
对该第一衬底的一后侧表面上进行一平坦化工艺以暴露出该存储器阵列中的一通道层；以及
在该暴露的通道层上形成一源极线。
7.根据权利要求6所述的制造方法，其特征在于，还包含：
形成一贯通导孔，该贯通导孔自该存储器阵列远离该第一衬底的一侧延伸经过该第一内连接结构，且具有位于该第二内连接结构中的一长端部。
8.根据权利要求6所述的制造方法，其特征至于，还包含：
在该源极线上形成一硅化物层。
9.根据权利要求6所述的制造方法，其特征在于，形成包含有于该垂直方向上堆叠的这些存储器元件的该存储器阵列包含：
于该垂直方向上在该第一衬底的该前侧表面上形成一多层堆叠结构，该多层堆叠结构包含交替堆叠的多个绝缘层和多个牺牲层；
蚀刻该多层堆叠结构以形成暴露该第一衬底的一第一通孔；
在该第一通孔中形成一存储层、一通道层以及一第一介电材料；
蚀刻该多层堆叠结构以形成一第二通孔；以及
通过该第二通孔将这些牺牲层取代为多个导电层。
10.根据权利要求9所述的制造方法，其特征在于，还包含：
使用一第二介电材料填充该第二通孔。
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