JP2003332417A

JP2003332417A - 半導体チップの製造方法

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Publication number: JP2003332417A
Application number: JP2002132246A
Authority: JP
Inventors: Soichi Honma; 荘一本間
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2002-05-08
Filing date: 2002-05-08
Publication date: 2003-11-21

Abstract

(57)【要約】【課題】マルチチップ半導体装置に使用する半導体チ
ップの信頼性向上を実現する。【解決手段】半導体基板１１の第１主面から溝を形成
し、この溝の内壁に沿って第１の絶縁膜１４を形成し、
この絶縁膜１４上に導電性材料を充填してプラグ本体１
６を形成し、半導体基板１１の第２主面から半導体基板
１１を全面にわたって研削し、プラグ本体１６の一端を
露出させる工程と、その第１主面がほぼ全面にわたって
プラグ本体１６の前記露出面に接着するように第１の導
電性バリア膜２４（Ｎｉ膜２５、Ａｕ膜２６）を形成す
る工程と、この導電性バリア膜２４をマスクとして半導
体基板１１の前記第２主面を研削する工程とを有するこ
とを特徴としている。本発明によれば、プラグ本体１６
の導電性材料による半導体基板１１の裏面汚染を完全に
除去することが可能である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数の半導体チッ
プを積層してなるマルチチップ半導体装置において、半
導体チップ間を接続する接続プラグ（以下スループラグ
と称する）を持った半導体チップの製造方法に関する。

【０００２】

【従来の技術】複数の半導体チップで構成される電子回
路システムの高機能化、特に高速動作化のために半導体
チップ間の接続配線を極力短くすることが必要となって
きている。このため従来の複数の半導体チップを多層配
線基板上に平面的にならぺて実装する方法に対して、複
数の半導体チップを積層するマルチチップ半導体装置の
開発が、近年盛んに進められている。

【０００３】ところで、この種のマルチチップ半導体装
置に用いられる半導体チップの製造方法の一例が特開平
１１−２５１３１６号公報に開示されている。ここに示
された従来の半導体チップの製造方法では、図８（ａ）
に示すように、まず半導体基板８１の表面にそのチップ
固有の機能を実現する回路素子およびこれらを接続する
配線等を含む回路素子領域８２を形成した後、回路素子
領域８２の領域外に将来スループラグの一部となる溝８
３を十分な深さ（少なくとも後の裏面研削によってその
底面が半導体基板裏面に露出する程度の深さ）で形成す
る。

【０００４】次に図８（ｂ）に示すように、溝８３の内
壁に沿って第１の絶縁膜８４を形成し、その後その内部
をプラグ本体となる導電性材料８５で充填する。導電性
材料８５は第１の絶縁膜８４により半導体基板８１と電
気的に絶縁される。

【０００５】次に図８（c）のごとく、機械的ないしは
化学的方法により半導体基板８１を裏面より研削し導電
性材料８５の底面を半導体基板８１の裏面に露出させる
ことで、チップ上下を貫通するスループラグ８６が完成
する。

【０００６】ここで重要なことは、溝８３、第１の絶縁
膜８４の形成、導電性材料８５の充填までは半導体チッ
プ製造におけるいわゆる前工程であり、半導体基板８１
の裏面からの研削以降はいわゆる後工程で行われる、と
いうことである。つまり、溝８３の深さはたとえ同一半
導体基板内であってもある程度はばらつき、さらには溝
８３のエッチング処理時の条件等の微妙な違いにより経
時的にかなりの範囲で変化する。

【０００７】一方、チップ厚さは機械的強度、チップを
積層する際の組み立てやすさなどの要因によって決まる
ため、半導体基板の裏面からの研削は溝の深さの如何に
かかわらず所定の厚さで止めなければならない。したが
って半導体基板全面にわたって常に歩留まり良くスルー
プラグ８６を形成するためには、前工程における溝８３
は十分に深く作っておき、後工程における裏面研削では
半導体基板８１とともに溝８３、第１の絶縁膜８４、導
電性材料８５をかなりの量削り取る必要がある。

【０００８】このようにしてスループラグ８６を形成し
た後、通常は図８（ｄ）に示すように、半導体基板８１
の裏面を第２の絶縁膜８７で覆い、ＰＥＰ工程によりス
ループラグ８６の底面部分を一部露出させ、ここに導電
性バリア膜８８を形成する。これは複数の半導体チップ
を垂直に積層するために上下の半導体チップ間を接続す
るバンプ電極をスループラグ８６に接続する必要がある
ためである。

【０００９】このようにして得られた半導体チップをス
ループラグ８６を介して垂直方向に積層し、バンプを介
して互いに接続することにより、マルチチップ半導体装
置を形成することができる。

【００１０】近年、回路の高速動作化に伴って配線材料
としてＣｕなどの抵抗率の低い材料が用いられるように
なってきている。しかしながら、スループラグ８６の形
成において導電性材料８５としてＣｕないしはＣｕを含
む合金などを用いると半導体チップの信頼性を損なうと
いう重大な問題が生ずる。

【００１１】ちなわち、機械的ないしは化学的な方法に
よる半導体基板の裏面研削工程においては半導体基板と
ともにプラグ本体である導電性材料もかなりの量を研削
しなければならない。

【００１２】このため、図９（ａ）に示すように、この
スループラグ８６に使用されている導電性材料８５中の
Ｃｕが半導体基板８１裏面に露出し、研削に伴って飛散
ないしはエッチング液中に溶融しその一部が半導体基板
８１の裏面に付着することとなる。このため半導体基板
８１の裏面表層はＣｕにより汚染される。以下、これを
Ｃｕ汚染層９４という。

【００１３】この後、図９（ｂ）に示すように、半導体
基板８１の裏面を保護するために第２の絶縁膜８７の形
成、および、この第２の絶縁膜８７の形成後にバンプ電
極を接着するための導電性バリア膜８８の形成が行われ
るが、これらの形成時の熱処理等により上記Ｃｕ汚染層
９４中のＣｕが半導体基板８１内方へさらに拡散する。
このＣｕ拡散は時間の経過とともにさらに進行し、つい
には回路素子領域８２に到達し回路素子の性能劣化を招
き、該回路動作に悪影響を与えることとなる。最悪の場
合にはその半導体チップ全体における所望の機能が得ら
れなくなる可能性がある。

【００１４】この問題を解決するために、図９（ｂ）に
おいて、第２の絶縁膜８７を形成する前に、エッチング
法、あるいはＣＭＰ法などの手段を用いてＣｕ汚染層９
４を除去することが考えられる。しかしながら、導電性
材料８５のＣｕを露出した状態でこれらの方法を用いて
もその過程で新たにＣｕが研削され、これが汚染源とな
るため本質的な解決手段とはならない。

【００１５】

【発明が解決しようとする課題】上述のごとく、従来の
半導体チップの製造方法では、チップの高速化の目的で
プラグ本体の導電性材料８５にＣｕを主体とした材料を
使用する場合、半導体基板８１の裏面がＣｕに汚染さ
れ、そのため半導体チップの信頼性が損なわれるという
重大な問題があった。

【００１６】本発明は、上記問題点を解決するためにな
されたもので、半導体基板裏面の汚染をほぼ完全に除去
することができ、高い信頼性を持った半導体チップの製
造方法を提供することを目的とする。

【００１７】

【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体チップの製造方法は、互いに対向す
る第１主面と第２主面を有する半導体基板の第１主面に
回路素子を形成する工程と、前記第１主面側から半導体
基板の途中まで溝を形成する工程と、前記溝内に導電性
材料を充填してプラグ本体を形成する工程と、前記第２
主面側から溝底面が露出するまで前記第２主面を後退さ
せて半導体基板を貫通するスループラグを形成する工程
と、前記スループラグ形成工程後、前記第２主面にスル
ープラグの露出端面を除いて絶縁膜を形成する工程とを
含む半導体チップの製造方法において、前記スループラ
グを形成する工程と前記第２主面に絶縁膜を形成する工
程との間に、前記第２主面のスループラグの露出端面に
第１の導電性バリア膜を形成する工程と、前記第１の導
電性バリア膜をマスクとして前記第２主面側の半導体基
板の表層を除去する工程と、を含むことを特徴としてい
る。

【００１８】本発明によれば、スループラグ形成の際に
半導体基板の裏面研削で生ずるＣｕなどの汚染を完全に
除去することができ、信頼性の高い半導体チップを得ら
れる。

【００１９】

【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態（以下実施形態という）を説明する。

【００２０】（第１の実施形態）図１および図２は、本
発明の第１の実施形態に係わる半導体チップの製造方法
を示す工程断面図である。

【００２１】まず、図１（ａ）に示すように、半導体基
板１１上に回路素子領域１２を形成し、この領域外に通
常のＰＥＰ技術およびＲＩＥ技術を用いて半導体基板１
１の途中まで溝１３を形成する。溝１３の大きさは、一
例として、開口径５０μｍ、深さ２５０μｍとする。

【００２２】次に、図１（ｂ）に示すように、上記溝１
３の内壁に沿って第１の絶縁膜１４を形成し、この内部
にたとえばＣｕを主体とした導電性材料１５の充填を行
う。具体的には、まず半導体基板１１の全面にたとえば
ＴａＮを厚さ０．１ｕｍ形成した後、Ｃｕメッキのシー
ド層としてＣｕを１ｕｍの厚さで形成する。

【００２３】ＴａＮの替わりにＴｉ、ＴｉＮ、Ｔａ、Ｃ
ｒの単層、これらの複合膜、または合金膜を使用しても
よい。

【００２４】次に、メッキ法により溝１３を含む半導体
基板１１全面にＣｕを所定の厚さまで形成することで溝
１３の内部にＣｕを完全に埋め込むことができる。最後
に、塩酸と過酸化水素水の混合液、または、リン酸と過
酸化水素水の混合液等を用いたエッチング法により、溝
１３内部を除く半導体基板１１表面の余分なＣｕを除去
し、さらにＣＭＰ法によって表面を平坦化する。このよ
うにして、溝１３内部に埋め込まれたＣｕプラグ１６を
形成する。

【００２５】ここでは、Ｃｕプラグ１６は回路素子領域
１２の形成後に形成しているが、回路素子領域１２の形
成工程の前後どちらで行っても良く、また回路素子領域
１２形成途中の配線層形成と同時に導電性材料としての
Ｃｕの充填を行っても良い。

【００２６】また、回路素子を形成した側のＣｕプラグ
１６表面に接続用のバリアメタルを形成しても良い。た
とえば、Ｎｉ/Ａｕ、Ｔｉ/Ｎｉ/Ｐｄ、Ｔｉ/Ｎｉ/Ａ
ｕ、などが用いられる。

【００２７】次に、半導体基板１１の裏面研削以降の工
程について説明する。図１（ｃ）は上述までの工程を経
た半導体基板１１の裏面より機械的ないしは化学的方法
により研削を行い、Ｃｕプラグ１６の底面を半導体基板
１１裏面に露出させた状態を示している。

【００２８】たとえば、Ｃｕプラグ１６の研削前の深さ
が２５０μｍであれば、２００μｍまで半導体基板１１
裏面の研削を行う。具体的には、機械的な研削手段によ
り、２２０μｍまで研削し、仕上げとして、ＣＭＰ法に
より、２００μｍ厚にする。ＣＭＰのスラリーとして
は、アルミナ研磨粒子に、アンモニア水とフェリシアン
化カリウム（Ｋ_３Ｆｅ（ＣＮ）_６）を混合したものを
用いる。

【００２９】ここで約５０μｍもＣｕプラグ１６を削る
のは、上述したように後工程での歩留まりを落とさずに
スループラグを確実に形成するためである。しかしなが
ら、この過程で半導体基板１１の裏面には研削されたＣ
ｕの一部が付着し、Ｃｕに汚染されたＣｕ汚染層１７が
形成される。

【００３０】次に、図２（ａ）に示すように、Ｃｕプラ
グ１６の底面部分に導電性バリア膜２４としてＮｉ膜２
５、およびＡｕ膜２６を無電解メッキ法で形成する。こ
れにより、半導体基板１１の裏面に露出したＣｕプラグ
１６の表面だけを導電性バリア膜２４で選択的かつ自己
整合的に覆うことができる。

【００３１】この導電性バリア膜２４としては、Ｎｉ，
Ａｕ，Ｐｄ、Ａｇ、Ｐｔなどの単層、もしくは少なくと
もこれら２種類以上の積層、もしくはすくなくともこれ
ら２種類以上の合金膜を用いてもよい。

【００３２】次に、図２（ｂ）に示すように、フッ硝酸
系の溶液を使用して半導体基板１１の裏面表層部分を１
ｕｍ程度エッチングする。このエッチングにより、図１
（ａ）に示すＣｕ汚染層１７だけをほぼ完全に除去する
ことができる。ここで重要なことは、上述したようにＣ
ｕプラグ１６の表面が導電性バリア膜２４によって自己
整合的に覆われていることである。

【００３３】通常のＰＥＰ技術による導電性バリア膜２
４の形成では、合わせずれを考慮して、Ｃｕプラグ１６
の露出面よりかなり広く導電性バリア膜２４を形成しな
ければならず、Ｃｕ汚染層１７をほぼ完全に除去するこ
とが困難となる。

【００３４】そして、上述の導電性バリア膜２４として
のＮｉ，Ａｕ，Ｐｄ、Ａｇ、Ｐｔ等はフッ硝酸によって
エッチングされないために図２（ｂ）においてＮｉ膜２
５およびＡｕ膜２６で自己整合的に覆われたＣｕプラグ
１６はまったく研削されず、このエッチング工程での半
導体基板１１裏面表層への新たな汚染は発生しない。

【００３５】ここではエッチングにフッ硝酸系の溶液を
用いたが、これは水酸化カリウムの溶液や希フッ酸溶液
でもよい。また、Ｃｕ汚染除去のため、あらかじめ塩酸
と過酸化水素水の混合液やリン酸と過酸化水素水の混合
液で処理した後、フッ硝酸でエッチングしても良い。

【００３６】次に、図２（ｃ）に示すように、半導体基
板１１の裏面全体に第２の絶縁膜２７として、たとえば
ＳｉＯ_２を形成する。この絶縁膜はＳｉＯ_２に限られる
ものではなく、無機絶縁膜としてＳｉＮ、有機絶縁膜と
してはポリイミド、ＢＣＢ、テフロン（登録商標）など
を使用してもよい。さらにこれらの積層膜でもよい。

【００３７】最後に、図２（ｄ）に示すように、通常の
ＰＥＰ技術を用いてレジスト塗布後Ｃｕプラグ１６底面
部分に相当する第２の絶縁膜２７を開口し、後に裏面電
極部２８として用いるためにＡｕ膜２６の少なくとも一
部をチップ裏面に露出させる。

【００３８】さらに、通常のチップ保護の目的で第２の
絶縁膜上にポリイミドを形成してもよい。また、図３に
示すように、電極部２８にさらにバリアメタル３９とし
てＴｉ，ＴｉＮ，Ｔａ、ＴａＮ，Ｎｂ，Ｃｒ，Ｃｕ，Ｎ
ｉ，Ａｕ，Ｐｄ，Ａｇ等の単層、積層、ないしは合金膜
などによりパッド状に形成してもよい。

【００３９】さらには上記バリアメタル３９を形成後、
後のチップ垂直積層の際のチップ間接続に用いるバンプ
電極を接着する目的で、Ｃｕ、Ｎｉ，Ａｕ、Ｓｎ、Ｐ
ｂ、Ａｇ、Ｂｉ、Ｚｎ、Ｉｎ、Ｓｂ、Ｇｅなどの低融点
金属やこれらの混合膜を形成してもよい。形成方法とし
てはメッキ法、印刷法、ボール搭載法、転写法など種々
が考えられる。

【００４０】このようにして製造されたスループラグ付
き半導体チップを積層して、パッケージ基板上に低融点
金属により実装し、半導体チップ間にエポキシ樹脂、ア
クリル樹脂、シリコーン樹脂などの樹脂充填を行いマル
チチップ半導体装置を実現することができる。

【００４１】上記第１の実施形態によれば、半導体基板
１１の裏面を研削した後、裏面に露出したＣｕプラグ１
６の裏面のみを導電性バリア膜２４で覆い、この導電性
バリア膜２４をマスクとしてＣｕ汚染層１７をエッチン
グ除去する。従って、Ｃｕ汚染による回路素子の性能劣
化がなく、高い信頼性を持った半導体チップが得られ
る。

【００４２】（第２の実施形態）図４は、本発明の第２
の実施形態に係わる半導体チップの製造方法における工
程断面図である。この第２の実施形態では、上述した第
１の実施形態における図１（ａ）乃至図１（ｃ）の工程
は同じであり説明は省略する。

【００４３】本実施形態では図１（ｃ）の工程の後、図
４（ａ）に示すように、まず、Ｃｕプラグ４３をエッチ
ング法を用いて半導体基板４１の裏面より３μｍ程度研
削する。この時、チップ表面はレジスト、テープ等の保
護膜で覆っておく。

【００４４】Ｃｕのエッチング液としては、塩酸と過酸
化水素水の混合液、リン酸と過酸化水素水の混合液等を
用いる。

【００４５】次に、図４（ｂ）に示すように、ＣＭＰ
法、プラズマ処理等により、図４（ａ）に示すＣｕ汚染
層４４を１μｍ程度研削する。この時、Ｃｕプラグ４３
の底面は凹状に窪み、半導体基板４１の裏面より後退し
ているため、この部分は研磨やエッチングはされない。

【００４６】すなわち、ＣＭＰ法においては研磨面を下
にして研磨を行うため、スラリーの液は半導体基板４１
の裏面より後退したＣｕプラグ４３の底面には入り込ま
ず、そのためＣｕは研削されない。また、半導体基板４
１の裏面を上方に向けて処理を行うプラズマ処理におい
ては、エッチングされるＣｕプラグ４３の底面が周りの
半導体基板４１の裏面より十分低いため、エッチングさ
れたＣｕは上方に飛ばされ排気されるので、横方向への
汚染は発生しない。

【００４７】さらに、研削の最初はバフにより研削して
多少清浄化し、その後前記ＣＭＰ法、あるいはプラズマ
処理を行うこともできる。これらの方法によりＣｕ汚染
層４４を完全に除去することが可能である。

【００４８】ここでは半導体基板４１裏面の研削を１μ
ｍ、その前段階であるＣｕプラグ４３底面の研削を３μ
ｍとしたが、前者は図４（ａ）に示すＣｕ汚染層４４を
除去するに十分な厚さ、後者はそのＣｕ汚染層４４の研
削時に少なくともＣｕ汚染が新たに発生しない程度に十
分深く研削されていればよい。

【００４９】次に、図４（ｃ）に示すように、半導体基
板４１の裏面全体に第２の絶縁膜４５を形成し、レジス
ト塗布後、図４（ｄ）に示すように、Ｃｕプラグ４３底
面の少なくとも一部が露出するように、第２の絶縁膜４
５をＰＥＰ技術を用いて開口する。この開口部は後に電
極部４８として用いられる。ここで第２の絶縁膜４５は
第１の実施形態と同様に種々の材料、構成が使用でき
る。

【００５０】最後に、図４（ｅ）に示すように、この開
口部分に導電性バリア膜４９としてＮｉ膜４６、Ａｕ膜
４７を形成する。この導電性バリア膜４９としては第１
の実施形態で示したものが使用できる。

【００５１】本実施形態においては、この導電性バリア
膜４９の形成方法は、前述した第１の実施形態とは異な
り、本無電解メッキ法などの自己整合的な形成方法には
限定されない。つまり、本実施形態ではこの段階ですで
にＣｕ汚染層４４の研削は終了しており、かつ、半導体
基板１１の裏面は第２の絶縁膜４５で覆われている。こ
のため、導電性バリア膜４９を自己整合的に形成する必
要は無い。

【００５２】次に、第１の実施形態と同様に、図５に示
すようなバリアメタル５９の形成、あるいはバンプ電極
を接着する目的での低融点金属の形成を行ってもよい。
このようにして作られたスループラグ付き半導体チップ
を積層して、第１の実施形態と同様に、マルチチップ半
導体装置を実現することができる。

【００５３】上記第２の実施形態によれば、第１の実施
形態と同様に、Ｃｕ汚染をほぼ完全に除去することがで
き、信頼性の高い半導体チップが得られる。

【００５４】（第３の実施形態）図６は本発明の第３の
実施形態に係わる半導体チップの製造方法を示した工程
断面図である。この第３の実施形態は上述した第１およ
び第２の実施形態を組み合わせたもので、第１および第
２の実施形態と異なる点のみ説明する。

【００５５】すなわち、第２の実施形態の図４（ａ）と
同様にＣｕプラグ６３を裏面から３μｍ程度研削した
後、図６（ａ）に示すように、無電解メッキ法を用い
て、第１の実施形態と同様にＣｕプラグ６３の研削面に
導電性バリア膜６８としてＮｉ膜６６およびＡｕ膜６７
を形成する。この導電性バリア膜６８としては第１の実
施形態で示したものが使用できる。

【００５６】次に、半導体基板６１裏面のＣｕ汚染層６
４をエッチング法を用いて完全に研削し、図６（ｂ）の
状態にする。後は、第１の実施形態と同様に、図６
（ｃ）に示すように、第２の絶縁膜６５を半導体基板６
１の裏面全面に形成し、図６（ｄ）に示すように、通常
のＰＥＰ技術を用いて電極部６９となる開口を形成す
る。ここで第２の絶縁膜６５は第１の実施形態と同様に
種々の材料、構成が使用できる。

【００５７】ここではＣｕ汚染層６４の除去にエッチン
グ法を用いるとしたが、図６（ａ）でＣｕプラグ６３の
研削を十分深く行えば、ＣＭＰ法を用いて半導体基板６
１の裏面を研削し汚染を完全に除去することも可能であ
る。

【００５８】また、図６（ａ）で導電性バリア膜６８の
厚さを十分に厚くするか、導電性バリア膜６８の表面に
ダミー層を必要に応じて形成すれば、プラズマ法による
裏面研削も可能である。

【００５９】次に、第１の実施形態と同様に、図７に示
すようなバリアメタル７９の形成、あるいはバンプ電極
を接着する目的での低融点金属の形成を行ってもよい。
このようにして作られたスループラグ付き半導体チップ
を積層して、第１の実施形態と同様に、マルチチップ半
導体装置を実現することができる。

【００６０】上記第３の実施形態によれば、第１および
第２の実施形態と同様に、半導体基板裏面のＣｕ汚染層
を完全に除去し信頼性の高い半導体チップを製造できる
だけでなく、第１および第２の実施形態に比べてより柔
軟にその裏面研削手段を選択することができる。

【００６１】上述した各実施形態の説明においては、プ
ラグ本体を構成する導電性材料としてＣｕを用いたが、
本発明はこれに限られるものではない。たとえば、材料
としてはＦｅ、Ｃｏ，Ｗ，Ａｌなど、構造としては、貫
通孔内すべてをＣｕで充填する代わりにある程度の厚さ
で貫通孔内側壁に形成し、残った間隙をポリシリコン、
エポキシ樹脂、ポリイミド樹脂、無機絶縁膜（ＳｉＮ、
ＳｉＯ_２）等で充填する、という構成にすることもでき
る。

【００６２】また、貫通孔内側壁に、Ｃｕを形成した
後、上記金属などで残った間隙を充填するか、そのまま
中空構造にしてもよい。

【００６３】

【発明の効果】以上説明したように本発明によれば、プ
ラグ本体の導電性材料による半導体基板の裏面表層の汚
染を完全に除去することが可能であるので、信頼性の高
い半導体チップの製造方法を実現することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係わる半導体チッ
プの製造方法を示す工程断面図。

【図２】本発明の第１の実施形態に係わる半導体チッ
プの製造方法を示す工程断面図。

【図３】本発明の第１の実施形態に係わる半導体チッ
プの製造方法を示す工程断面図。

【図４】本発明の第２の実施形態に係わる半導体チッ
プの製造方法を示す工程断面図。

【図５】本発明の第２の実施形態に係わる半導体チッ
プの製造方法を示す工程断面図。

【図６】本発明の第３の実施形態に係わる半導体チッ
プの製造方法を示す工程断面図。

【図７】本発明の第３の実施形態に係わる半導体チッ
プの製造方法を示す工程断面図。

【図８】従来の半導体チップの製造方法を示す工程断
面図。

【図９】従来の半導体チップの製造方法における問題
点。

【符号の説明】

１１、４１、６１、８１半導体基板１２、８２回路素子領域１３、８３溝１４、８４第１の絶縁膜１５、８５導電性材料（Ｃｕ）１６、４３、６３Ｃｕプラグ１７、４４、６４、９４Ｃｕ汚染層２４、４９、６８、８８導電性バリア膜２５、４６、６６Ｎｉ膜２６、４７、６７Ａｕ膜２７、４５、６５、８７第２の絶縁膜２８、４８、６９電極部３９、５９、７９バリアメタル

Claims

【特許請求の範囲】

【請求項１】互いに対向する第１主面と第２主面を有
する半導体基板の第１主面に回路素子を形成する工程
と、前記第１主面側から半導体基板の途中まで溝を形成
する工程と、前記溝内に導電性材料を充填してプラグ本
体を形成する工程と、前記第２主面側から溝底面が露出
するまで前記第２主面を後退させて半導体基板を貫通す
るスループラグを形成する工程と、前記スループラグ形
成工程後、前記第２主面にスループラグの露出端面を除
いて絶縁膜を形成する工程とを含む半導体チップの製造
方法において、前記スループラグを形成する工程と前記
第２主面に絶縁膜を形成する工程との間に、前記第２主
面のスループラグの露出端面に第１の導電性バリア膜を
形成する工程と、前記第１の導電性バリア膜をマスクと
して前記第２主面側の半導体基板の表層を除去する工程
と、を含むことを特徴とする半導体チップの製造方法。
【請求項２】互いに対向する第１主面と第２主面を有
する半導体基板の第１主面に回路素子を形成する工程
と、前記第１主面側から半導体基板の途中まで溝を形成
する工程と、前記溝内に導電性材料を充填してプラグ本
体を形成する工程と、前記第２主面側から溝底面が露出
するまで前記第２主面を後退させて半導体基板を貫通す
るスループラグを形成する工程と、前記スループラグ形
成工程後、前記第２主面にスループラグの露出端面を除
いて絶縁膜を形成する工程とを含む半導体チップの製造
方法において、前記スループラグを形成する工程と前記
第２主面に絶縁膜を形成する工程との間に、前記第２主
面側のスループラグの露出端面を前記第１主面側方向に
後退させる工程と、前記第２主面側の半導体基板の表層
を除去する工程と、を含むことを特徴とする半導体チッ
プの製造方法。
【請求項３】互いに対向する第１主面と第２主面を有
する半導体基板の第１主面に回路素子を形成する工程
と、前記第１主面側から半導体基板の途中まで溝を形成
する工程と、前記溝内に導電性材料を充填してプラグ本
体を形成する工程と、前記第２主面側から溝底面が露出
するまで前記第２主面を後退させて半導体基板を貫通す
るスループラグを形成する工程と、前記スループラグ形
成工程後、前記第２主面にスループラグの露出端面を除
いて絶縁膜を形成する工程とを含む半導体チップの製造
方法において、前記スループラグを形成する工程と前記
第２主面に絶縁膜を形成する工程との間に、前記第２主
面側のスループラグの露出端面を前記第１主面側方向に
後退させる工程と、前記後退したスループラグ端面に第
１の導電性バリア膜を形成する工程と、前記第２主面側
の半導体基板の表層を除去する工程と、が追加されてな
ることを特徴とする半導体チップの製造方法。
【請求項４】前記スループラグの露出端面の後退量
が、前記半導体基板表層の除去量より大きいことを特徴
とする請求項２または請求項３に記載の半導体チップの
製造方法。
【請求項５】前記導電性バリア膜を前記スループラグ
の露出端面に自己整合的に形成してなることを特徴とす
る請求項１または請求項３に記載の半導体チップの製造
方法。
【請求項６】前記導電性バリア膜は、無電解メッキ法
により形成されてなることを特徴とする請求項５に記載
の半導体チップの製造方法。
【請求項７】さらに、前記第１の導電性バリア膜上に
第２の導電性バリア膜を形成する工程が追加されてなる
ことを特徴とする請求項１、３、５、６のいずれか１項
に記載の半導体チップの製造方法。