KR20220022644A - 반도체장치 및 그 제조 방법 - Google Patents

반도체장치 및 그 제조 방법 Download PDF

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KR20220022644A
KR20220022644A KR1020200103832A KR20200103832A KR20220022644A KR 20220022644 A KR20220022644 A KR 20220022644A KR 1020200103832 A KR1020200103832 A KR 1020200103832A KR 20200103832 A KR20200103832 A KR 20200103832A KR 20220022644 A KR20220022644 A KR 20220022644A
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황창연
최동구
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에스케이하이닉스 주식회사
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Abstract

본 기술은 기판 상의 도전성라인패턴들, 도전성라인패턴들 사이에 위치하는 필라부 및 필라부로부터 연장되어 도전성라인패턴들 중 어느 하나와 오버랩되는 연장부를 포함하는 하부플러그, 하부플러그의 측벽을 커버링하는 캡핑층 및 하부플러그와 캡핑층의 사이에 위치하는 보호스페이서를 포함하는 것을 특징으로 한다.

Description

반도체장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체장치 및 그 제조 방법에 관한 것으로, 상세하게는 하부플러그와 보호스페이서를 구비한 반도체장치 및 그 제조 방법에 관한 것이다.
반도체장치의 집적도가 증가하면서 스토리지노드콘택플러그의 점유 면적이 감소되고 있다. 그에 따라, 스토리지노드콘택플러그 형성시 공정불량이 발생하므로 필라부와 연장부를 포함하는 하부플러그를 형성하여 공정불량을 방지하는 기술이 제안되었다.
본 발명의 실시예들은 공정불량을 감소시키고 장치특성을 개선시킬 수 있는 하부플러그 및 보호스페이서를 구비한 반도체장치 및 그 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체장치는 기판 상의 도전성라인패턴들, 도전성라인패턴들 사이에 위치하는 필라부 및 필라부로부터 연장되어 도전성라인패턴들 중 어느 하나와 오버랩되는 연장부를 포함하는 하부플러그, 하부플러그의 측벽을 커버링하는 캡핑층 및 하부플러그와 캡핑층의 사이에 위치하는 보호스페이서를 포함할 수 있다.
본 기술은, 연장부를 포함하는 하부플러그를 형성함으로써 공정불량이 감소할 수 있다.
본 기술은, 보호스페이서를 형성함으로써 하부플러그와 이웃하는 활성영역의 접촉불량을 방지할 수 있다.
본 기술은, 비트라인구조물의 상부면보다 높은 레벨에 오믹콘택층을 형성함으로써 콘택저항을 개선할 수 있다.
본 기술은, 상부플러그를 넓게 형성함으로써 콘택과 메모리요소의 접촉불량을 개선할 수 있다.
도 1은 일 실시예에 따른 반도체장치를 도시한 탑뷰(Top-View)이다.
도 2a는 일 실시예에 따른 반도체장치를 도시한 단면도이다.
도 2b는 도 2a에 따른 반도체장치의 사시도이다.
도 2c는 도 1에 따른 반도체장치의 단면도이다.
도 3a 내지 도 3o는 일 실시예에 따른 반도체장치 제조방법의 예시 중 하나이다.
도 4a 내지 4g는 일 실시예에 따른 반도체장치를 도시한 단면도이다.
도 5는 일 실시예에 따른 반도체장치를 도시한 탑뷰(Top-View)이다.
도 6은 일 실시예에 따른 반도체장치를 도시한 단면도이다.
도 7a 내지 도 7s는 일 실시예에 따른 반도체장치 제조방법의 예시 중 하나이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이므로, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함한다. 즉, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다. 도면의 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다. 설명의 간소화를 위하여 디램(DRAM)을 기준으로 설명하였으나, 본 발명의 개념은 이에 한정되지 않으며, 다른 메모리 또는 반도체장치들에 적용될 수 있다.
도 1은 일 실시예에 따른 반도체장치(100)의 탑뷰(Top-View)를 도시한 도면이다.
도 1에 도시된 바와 같이, 반도체 장치(100)는 복수의 메모리셀을 포함할 수 있다. 각각의 메모리셀은 활성영역(14), 소자분리층(도시생략), 매립게이트구조물(BG), 비트라인구조물(BL) 및 메모리요소(31)를 포함할 수 있다. 매립게이트구조물(BG)은 제1방향(X)으로 연장될 수 있고, 비트라인구조물(BL)은 제2방향(Y)으로 연장될 수 있다. 제1방향(X)과 제2방향(Y)은 서로 교차할 수 있다. 각각의 비트라인구조물(BL)은 비트라인(18) 및 비트라인스페이서(22)를 포함할 수 있다.
각각의 메모리셀은 하부플러그(도시생략), 상부플러그(29), 보호스페이서(26) 및 캡핑층(27)을 포함할 수 있다. 상부플러그(29)는 비트라인구조물(BL)에 오버랩될 수 있다. 보호스페이서(26)는 상부플러그(29)를 에워싸는 형상(Surrounding-Shape)일 수 있다. 보호스페이서(26)는 상부플러그(29)의 측벽을 둘러싼 형상일 수 있다. 보호스페이서(26)는 상부플러그(29)의 일측면에 접촉될 수 있다. 보호스페이서(26)는 상부플러그(29)를 커버링 할 수 있다. 캡핑층(27)은 상부플러그(29)를 커버링할 수 있다. 보호스페이서(26) 및 캡핑층(27)은 상부플러그(29)와 오버랩되지 않을 수 있다. 상부플러그(29)의 탑뷰는 사각형, 원형, 타원형 등 다양한 모양을 포함할 수 있다.
도 2a 내지 2c는 일 실시예에 따른 반도체장치(100)를 도시한 도면이다 도 2A는 도 1의 A-A'선에 따른 단면도이다. 도 2B는 도 2A를 설명하기 위한 사시도이다. 도 2C는 도 1의 B-B'선에 따른 단면도이다. 도 2a 내지 2c에서 도 1에서와 동일한 참조부호는 동일한 구성 요소를 의미한다. 이하, 중복되는 구성요소들에 대한 자세한 설명은 생략하기로 한다.
도 2a에 도시된 바와 같이, 기판(11)에 소자분리층(13)이 형성될 수 있다. 소자분리층(13)은 분리트렌치(12) 내에 위치할 수 있다. 소자분리층(13)에 의해 활성영역(14)이 정의될 수 있다.
기판(11)은 반도체프로세싱에 적합한 물질일 수 있다. 기판(11)은 반도체기판을 포함할 수 있다. 기판(11)은 실리콘을 함유하는 물질로 이루어질 수 있다. 기판(11)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 기판(11)은 저마늄과 같은 다른 반도체물질을 포함할 수도 있다. 기판(11)은 Ⅲ-Ⅴ족 반도체기판, 예컨대 GaAs과 같은 화합물반도체기판을 포함할 수도 있다. 기판(11)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다.
소자분리층(13)은 트렌치 식각에 의해 형성된 STI 영역(Shallow Trench Isolation Region)일 수 있다. 소자분리층(13)은 얕은 트렌치, 예들 들어, 분리트렌치(12)에 절연물질을 채워 형성할 수 있다. 소자분리층(13)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 절연물질로 분리트렌치(12)를 채우는데 화학기상증착(CVD) 또는 다른 증착공정이 사용될 수 있다. CMP(chemical-mechanical polishing)와 같은 평탄화 공정(planarization process)이 부가적으로 사용될 수 있다.
활성영역(14) 내에 소스/드레인영역(SD)이 위치할 수 있다. 소스/드레인영역(SD)을 형성하기 위해 도핑공정(Doping process)이 수행될 수 있다. 도핑공정은 임플란트(Implantation) 또는 플라즈마도핑(Plasma doping, PLAD) 등의 공정을 포함할 수 있다. 소스/드레인영역(SD)은 도전형불순물이 도핑될 수 있이다. 예컨대, 도전형불순물은 인(P), 비소(As), 안티몬(Sb) 또는 붕소(B)를 포함할 수 있다. 소스/드레인영역(SD)의 하부면은 활성영역(14)의 상부 표면(top surface)으로부터 소정의 깊이에 위치할 수 있다. 소스/드레인영역(SD)은 소스영역 및 드레인영역에 대응될 수 있다. 소스/드레인영역(SD)은 동일 깊이를 가질 수 있다. 소스/드레인영역(SD)은 비트라인콘택플러그(16) 또는 스토리지노드콘택플러그(SNC)가 접속될 영역일 수 있다.
기판(11) 상에 층간절연층(15)이 위치할 수 있다. 층간절연층(15)은 절연물질을 포함할 수 있다. 층간절연층(15)은 실리콘산화물, 실리콘질화물, 저유전물질(Low-k materials) 또는 이들의 조합을 포함할 수 있다. 층간절연층(15)은 TEOS를 포함할 수 있다. 층간절연층(15)은 하나 이상의 레이어를 포함할 수 있다. 층간절연층(15)은 서로 다른 물질로 형성된 하나 이상의 레이어를 포함할 수 있다. 본 실시예에서, 층간절연층(15)은 두 개의 레이어를 포함할 수 있다. 본 실시예에서, 층간절연층(15)은 실리콘산화물로 형성된 레이어와 실리콘질화물로 형성된 레이어를 포함할 수 있다.
기판(11) 상에 도전성라인패턴이 형성될 수 있다. 도전성라인패턴은 도전층과 하드마스크의 적층구조를 포함할 수 있다. 도전성라인패턴은 비트라인구조물(BL)을 포함할 수 있다. 본 실시예에서, 반도제장치(100)는 기판 내에 형성된 비트라인콘택플러그(16) 및 비트라인콘택플러그(16)상에 형성된 비트라인구조물(BL)을 포함할 수 있다.
기판(11) 내에 비트라인콘택플러그(16)가 위치할 수 있다. 비트라인콘택플러그(16)의 상부면 레벨은 기판(11)의 상부면의 레벨보다 높을 수 있다. 비트라인콘택플러그(16)의 상부면 레벨은 층간절연층(15)의 상부면 레벨과 동일할 수 있다. 비트라인콘택플러그(16)는 반도체물질을 포함할 수 있다. 비트라인콘택플러그(16)는 실리콘함유 물질을 포함할 수 있다. 비트라인콘택플러그(16)는 폴리실리콘을 포함할 수 있다. 폴리실리콘은 불순물이 도핑될 수 있다. 다른 실시예에서, 비트라인콘택플러그(16)는 선택적에피택셜성장(SEG)에 의해 형성될 수도 있다. 예를 들어, 비트라인콘택플러그(16)는 SEG SiP(Silicon Phosphorus)을 포함할 수 있다. 이와 같이, 선택적에피택셜성장에 의해 보이드(Void)없는 비트라인콘택플러그(16)를 형성할 수 있다.
비트라인콘택플러그(16) 상에 비트라인구조물(BL)이 위치할 수 있다. 비트라인구조물(BL)은 배리어메탈층(17), 비트라인(18) 및 비트라인하드마스크(19)를 포함할 수 있다. 배리어메탈층(17), 비트라인(18) 및 비트라인하드마스크(19)의 너비는 동일할 수 있다. 비트라인콘택플러그(16)의 너비는 비트라인구조물(BL)의 너비와 동일할 수 있다. 비트라인구조물(BL)은 라인형상으로 연장될 수 있다.
비트라인콘택플러그(16) 상에 배리어메탈층(17)이 위치할 수 있다. 배리어메탈층(17)은 티타늄질화물(TiN), 탄탈륨질화물(TaN), 텅스텐질화물(WN) 또는 이들의 조합을 포함할 수 있다. 본 실시예에서 배리어메탈층(17)은 티타늄질화물(TiN)을 함유하는 물질을 포함할 수 있다.
배리어메탈층(17) 상에 비트라인(18)이 위치할 수 있다. 비트라인(18)은 비트라인콘택플러그(16)보다 비저항이 낮은 물질을 포함할 수 있다. 비트라인(18)은 비트라인콘택플러그(16)보다 비저항이 낮은 금속물질을 포함할 수 있다. 비트라인(18)은 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 비트라인(18)은 텅스텐함유물질을 포함할 수 있다. 비트라인(18)은 텅스텐실리사이드, 텅스텐질화막 및 텅스텐막을 적층하여 형성할 수 있다. 본 실시예에서, 비트라인(18)은 텅스텐(W) 또는 텅스텐화합물을 포함할 수 있다.
비트라인(18) 상에 비트라인하드마스크(19)가 위치할 수 있다. 비트라인하드마스크(19)는 절연물질을 포함할 수 있다. 비트라인하드마스크(19)는 비트라인(18)에 대하여 식각선택비를 갖는 물질을 포함할 수 있다. 비트라인하드마스크(19)는 실리콘산화물, 실리콘질화물, 실리콘산질화물 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 비트라인하드마스크(19)는 실리콘질화물로 형성될 수 있다.
비트라인콘택플러그(16)의 양측벽 및 비트라인구조물(BL)의 양측벽에 비트라인스페이서(22)가 위치할 수 있다. 비트라인스페이서(22)는 비트라인콘택플러그(16)의 양측에 독립적으로 형성될 수 있다. 비트라인스페이서(22)는 라인형상으로 연장될 수 있다. 비트라인스페이서(22)의 상부면은 비트라인구조물(BL)의 상부면과 동일레벨일 수 있다. 비트라인스페이서(22)는 절연물질을 포함할 수 있다. 비트라인스페이서(22)는 저유전물질을 포함할 수 있다. 비트라인스페이서(22)는 산화물 또는 질화물을 포함할 수 있다. 비트라인스페이서(22)는 실리콘산화물, 실리콘질화물 또는 금속산화물을 포함할 수 있다. 비트라인스페이서(22)는 SiO2, Si3N4 또는 SiN을 포함할 수 있다. 비트라인스페이서(22)는 다층 스페이서를 포함할 수 있다. 비트라인스페이서(22)는 에어갭(air gap, 도시생략)을 포함할 수 있다. 따라서, 비트라인스페이서(22)의 양측벽에 한 쌍의 라인형 에어갭이 형성될 수 있다. 한 쌍의 라인형 에어갭은 대칭형일 수 있다. 일부 실시예들에서, 다층 스페이서는 제1스페이서, 제2스페이서 및 제3스페이서를 포함할 수 있고, 제1스페이서와 제2스페이서 사이에 제3스페이서가 위치할 수 있다. 다층 스페이서는 질화물스페이서들 사이에 산화물스페이서가 위치하는 NON 구조를 포함할 수 있다. 다른 실시예에서, 다층 스페이서는 제1스페이서, 제2스페이서 및 제1스페이서와 제2스페이서 사이의 에어갭을 포함할 수 있다.
비트라인구조물(BL)들의 사이에, 비트라인구조물(BL)의 상부면을 일부 커버링하는 하부플러그(24)가 위치할 수 있다. 하부플러그(24)는 필라부(24M)와 연장부(24T)를 포함할 수 있다. 필라부(24M)는 비트라인구조물(BL)들의 사이에 위치할 수 있다. 연장부(24T)는 필라부(24M)로부터 연장되어 비트라인구조물(BL)들 중 어느 하나와 오버랩될 수 있다. 연장부(24T)는 비트라인구조물(BL)들 중 어느 하나와 부분적으로 오버랩될 수 있다. 비트라인구조물(BL)은 도전성라인패턴에 포함되는 개념일 수 있다. 하부플러그(24)의 상부면은 비트라인구조물(BL)의 상부면보다 높은 레벨에 위치할 수 있다. 연장부(24T)의 상부면은 비트라인구조물(BL)의 상부면보다 높은 레벨에 위치할 수 있다. 필라부(24M)와 비트라인구조물(BL) 사이에 비트라인스페이서(22)가 위치할 수 있다. 필라부(24M)와 비트라인콘택플러그(16) 사이에 비트라인스페이서(22)가 위치할 수 있다. 필라부(24M)의 바닥면은 기판(11)의 상부면보다 낮은 레벨에 위치할 수 있다. 필라부(24M)의 바닥면은 소스/드레인영역(SD)에 접속될 수 있다. 필라부(24M)의 하부는 측면방향으로 확장되어 벌브 형상(Bulb type)을 가질 수 있다. 필라부(24M)의 탑뷰(Top-View)는 사각형, 원형 또는 타원형을 포함할 수 있다.
필라부(24M)와 연장부(24T)는 동일한물질을 포함할 수 있다. 필라부(24M)와 연장부(24T)는 실리콘함유 물질을 포함할 수 있다. 필라부(24M)와 연장부(24T)는 불순물로 도핑될 수 있다. 예컨대, 임플란트(Implantation) 등의 도핑공정(Doping process)에 의해 불순물이 도핑될 수 있다. 본 실시예에서, 필라부(24M)와 연장부(24T)는 폴리실리콘을 포함할 수 있다.
하부플러그(24) 상에 오믹콘택층(28)이 위치할 수 있다. 오믹콘택층(28)을 형성하기 위해 실리사이드화금속층(Silicidable metal layer)의 증착 및 어닐링(annealing)이 수행될 수 있다. 오믹콘택층(28)은 금속실리사이드를 포함할 수 있다. 오믹콘택층(28)은 코발트실리사이드(CoSix)를 포함할 수 있다. 본 실시예에서, 오믹콘택층(28)은 'CoSi2상'의 코발트실리사이드를 포함할 수 있다. 따라서, 콘택저항을 개선시킴과 동시에 저저항의 코발트실리사이드를 형성할 수 있다.
오믹콘택층(28) 상에 상부플러그(29)가 위치할 수 있다. 상부플러그(29)의 두께는 하부플러그(24)의 두께보다 작을 수 있다. 상부플러그(29)의 두께는 하부플러그의 연장부(24T)의 두께보다 작을 수 있다. 상부플러그(29)는 하부플러그(24)와 다른 물질을 포함할 수 있다. 상부플러그(29)는 금속함유물질을 포함할 수 있다. 상부플러그(29)는 도전성 물질을 포함할 수 있다. 상부플러그(29)는 금속함유물질을 포함할 수 있다. 상부플러그(29)는 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 백금(Pt), 팔라듐(Pd), 주석(Sn), 납(Pb), 아연(Zn), 인듐(In), 카드뮴(Cd), 크롬(Cr) 및 몰리브덴(Mo) 중 어느 하나 이상을 포함할 수 있다. 본 실시예에서, 상부플러그(29)는 텅스텐(W) 함유물질을 포함할 수 있다. 상부플러그(29)는 텅스텐(W)을 포함할 수 있다. 상부플러그(29)는 화학기상증착(CVD), 물리기상증착(PVD) 또는 원자층증착(ALD) 방법에 의해 형성될 수 있다. 상부플러그(29)는 증착효과를 증가시키기 위해 플라즈마를 사용할 수도 있다. 즉, 상부플러그(29)는 PECVD(Plasma Enhanced CVD), PEALD(Plasma Enhanced ALD) 등의 방법에 의해 형성될 수 있다. 본 실시예에서 상부플러그(29)는 화학기상증착(CVD)에 의해 형성될 수 있다.
하부플러그(24)들의 사이에 캡핑홀(25)이 위치할 수 있다. 캡핑홀(25)의 바닥면은 하부플러그(24), 비트라인스페이서(22) 및 비트라인하드마스크(19) 상에 위치할 수 있다. 캡핑홀(25)의 바닥면은 비트라인하드마스크(19)의 바닥면보다 높은 레벨에 위치할 수 있다. 캡핑홀(25)의 바닥면은 비트라인하드마스크(19)의 상부면보다 낮은 레벨에 위치할 수 있다.
하부플러그(24)들의 사이에 캡핑층(27)이 위치할 수 있다. 캡핑층(27)은 하부플러그(24)의 측벽을 커버링할 수 있다. 캡핑층(27)은 상부플러그(29)의 측벽을 커버링할 수 있다. 캡핑층(27)은 캡핑홀(25)을 채울 수 있다. 캡핑층(27)의 상부면은 상부플러그(29)의 상부면과 동일레벨일 수 있다. 캡핑층(27)의 상부면은 하부플러그(24)의 상부면보다 높은레벨일 수 있다. 캡핑층(27)은 상부플러그(29)와 오버랩되지 않을 수 있다. 캡핑층(27)은 하부플러그(24)의 필라부(24M)와 부분적으로 오버랩될 수 있다. 캡핑층(27)의 상부면은 연장부(24T)의 상부면보다 높은레벨에 있을 수 있다. 캡핑층(27)의 일부는 기판(11)에 접촉될 수 있다. 캡핑층(27)은 절연물질을 포함할 수 있다. 캡핑층(27)은 질소함유물질을 포함할 수 있다. 캡핑층(27)은 실리콘산화물, 실리콘질화물, 실리콘산질화물 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 캡핑층(27)은 실리콘질화물로 형성될 수 있다. 캡핑층(27)은 화학기상증착(CVD) 또는 원자층증착(ALD) 방법에 의해 형성될 수 있다. 캡핑층(27)은 디클로로 실란(SiH2Cl2) 및 암모니아(NH3)를 반응 가스로 사용하는 원자층 증착(ALD) 또는 저압 화학 기상 증착(LPCVD) 공정에 의해 선택적으로 성장될 수 있다.
캡핑층(27)과 하부플러그(24)의 사이에 보호스페이서(26)가 위치할 수 있다. 보호스페이서(26)는 하부플러그(24)를 에워싸는 형상(Surronding-Shape)을 포함할 수 있다. 보호스페이서(26)는 연장부(24T)의 측벽을 풀리-커버링(Fully-Covering)할 수 있다. 보호스페이서(26)는 필라부(24M)의 측벽을 부분적으로 커버링할 수 있다. 보호스페이서(26)는 상부플러그(29)의 측벽을 커버링할 수 있다. 보호스페이서(26)는 상부플러그(29)를 에워싸는 형상을 포함할 수 있다. 보호스페이서(26)는 오믹콘택층(28)의 측벽을 커버링할 수 있다. 캡핑층(27)은 보호스페이서(26)의 측벽을 커버링할 수 있다. 보호스페이서(26)의 상부면은 상부플러그(29)의 상부면과 동일한 레벨에 위치할 수 있다. 도 1을 참조하면, 보호스페이서(26)의 탑뷰(Top-View)는 가운데가 뚫린 사각형, 원형, 타원형 등 다양한 모양을 포함할 수 있다. 본 실시예에서 보호스페이서(26)의 탑뷰는 사각링형상을 포함할 수 있다.
보호스페이서(26)는 절연물질을 포함할 수 있다. 보호스페이서(26)는 질소함유물질을 포함할 수 있다. 보호스페이서(26)는 실리콘산화물, 실리콘질화물, 실리콘산질화물 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 보호스페이서(26)는 실리콘질화물을 포함할 수 있다. 보호스페이서(26)는 화학기상증착(CVD) 또는 원자층증착(ALD) 방법에 의해 형성될 수 있다. 보호스페이서(26)는 디클로로 실란(SiH2Cl2) 및 암모니아(NH3)를 반응 가스로 사용하는 원자층 증착(ALD) 또는 저압 화학 기상 증착(LPCVD) 공정에 의해 선택적으로 성장될 수 있다.
도 1을 참조하면, 캡핑홀(25) 형성시 좁은식각영역(E1) 및 넓은식각영역(E2)이 형성될 수 있다. 좁은식각영역(E1)은 캡핑홀(25) 형성시 오픈면적이 좁아 플러그물질이 잔류할 수 있다. 넓은식각영역(E2)은 캡핑홀(25) 형성시 오픈면적이 넓어 플러그물질이 쉽게 제거될 수 있다. 보호스페이서(26)는 좁은식각영역(E1)의 오픈면적을 조절할 수 있다. 보호스페이서(26)는 좁은식각영역(E1)의 오픈면적을 더욱 좁게하여, 하부의 하부플러그(24)가 제거되는 것을 방지할 수 있다. 따라서, 하부플러그(24)와 이웃하는 활성영역(14) 사이의 접촉불량을 방지할 수 있다.
상부플러그(29)상에 식각정지층(30)이 형성될 수 있다. 상부플러그(29) 상에 상부플러그(29)와 전기적으로 연결되는 메모리요소(31)가 형성될 수 있다. 메모리요소(31)는 도전층을 포함할 수 있다. 메모리요소(31)는 다양한 형태로 구현될 수 있다. 메모리요소(31)는 캐패시터(Capacitor)일 수 있다. 따라서, 메모리요소(31)는 상부플러그(29)와 접촉하는 스토리지노드(Storage Node)를 포함할 수 있다. 스토리지노드는 실린더 또는 필라 형태일 수 있다. 스토리지노드의 표면상에 캐패시터 유전층이 형성될 수 있다. 캐패시터 유전층은 지르코늄산화물, 알루미늄산화물 또는 하프늄산화물 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 예를 들어, 캐패시터 유전층은 제1지르코늄산화물, 알루미늄산화물 및 제2지르코늄산화물이 적층된 ZAZ 구조가 될 수 있다. 캐패시터 유전층 상에 플레이트노드가 형성된다. 스토리지노드와 플레이트노드는 금속함유물질을 포함할 수 있다. 메모리요소(31)는 가변저항체를 포함할 수 있다. 가변 저항체는 상변화 물질을 포함할 수 있다. 다른 실시예에서, 가변저항체는 전이 금속 산화물을 포함할 수 있다. 또다른 실시예에서, 가변저항체는 자기 터널 접합(Magnetic Tunnel Junction: MTJ)일 수 있다.
상술한 실시예에 따르면, 연장부(24T)를 포함하는 하부플러그(24)를 형성함으로써 공정불량을 감소시킬 수 있다. 또한, 공정을 단순하게 하여 반도체 장치의 양산성을 확보할 수 있다. 또한, 보호스페이서(26)는 좁은식각영역(E1)의 오픈면적을 좁게하여, 좁은식각영역(E1)의 플러그패턴(24B)이 제거되는 것을 방지할 수 있다. 따라서, 이웃하는 활성영역(14)과의 접촉불량을 방지할 수 있다. 아울러, 비트라인구조물(BL)의 상부면보다 높은 레벨에 오믹콘택층(28)을 형성함으로써 오믹콘택층(28) 형성을 용이하게 할 수 있다. 넓은 면적을 갖는 오믹콘택층(28)을 형성할 수 있으므로 콘택저항이 개선될 수 있다. 넓은 면적을 갖는 상부플러그(29)가 형성될 수 있으므로 콘택의 접촉불량을 개선할 수 있다.
도 2b는 도 2a를 설명하기 위한 사시도이다. 도 2b는 도 2a의 비트라인구조물(BL), 하부플러그(24), 오믹콘택층(28) 및 상부플러그(29)를 나타낸 도면이다. 그 외의 구성요소는 설명을 위해 생략하기로 한다.
도 2b를 참조하면, 하부플러그(24)는 비트라인구조물(BL)과 부분적으로 오버랩될 수 있다. 하부플러그(24)의 상부면은 비트라인구조물(BL)의 상부면보다 높은 레벨에 위치할 수 있다.
하부플러그(24)는 필라부(24M)와 연장부(24T)를 포함할 수 있다. 연장부(24T)는 필라부(24M)로부터 연장되어 이어질 수 있다. 연장부(24T)는 비트라인구조물(BL)과 부분적으로 오버랩될 수 있다. 연장부(24T)의 상부면은 비트라인구조물(BL)의 상부면보다 높은 레벨에 위치할 수 있다. 연장부(24T)는 사각기둥형상을 포함할 수 있다.
필라부(24M)는 필라형상(Pillar-Shape)을 포함할 수 있다. 필라부(24M)는 아래로갈수록 두께가 두꺼워질 수 있다. 필라부(24M)와 비트라인하드마스크(19) 사이에 비트라인스페이서(22)가 위치할 수 있다. 필라부(24M)와 비트라인(18)사이에 비트라인스페이서(22)가 위치할 수 있다. 필라부(24M)의 하부는 측면방향으로 확장되어 벌브 형상(Bulb type)을 가질 수 있다.
필라부(24M)와 연장부(24T)는 동일한물질을 포함할 수 있다. 필라부(24M)와 연장부(24T)는 실리콘함유 물질을 포함할 수 있다. 필라부(24M)와 연장부(24T)는 불순물로 도핑될 수 있다. 본 실시예에서, 필라부(24M)와 연장부(24T)는 폴리실리콘을 포함할 수 있다.
하부플러그(24) 상에 오믹콘택층(28)이 위치할 수 있다. 오믹콘택층(28) 상에 상부플러그(29)가 위치할 수 있다. 연장부(25T), 오믹콘택층(28) 및 상부플러그(29)의 너비는 같을 수 있다.
상술한 실시예에 따르면, 하부플러그(24)의 상부면을 비트라인구조물(BL)의 상부면보다 높은 레벨에 형성함으로써 공정을 단순화할 수 있고, 공정불량을 개선할 수 있다.
도 2c는 도 1의 B-B'선에 따른 단면도이다.
도 2c를 참조하면, 기판(11) 내에 매립게이트구조물(BG)이 위치할 수 있다. 매립게이트구조물(BG)은 매립게이트트렌치(50), 매립게이트트렌치(50)의 바닥면과 측벽을 커버링하는 매립게이트절연층(51), 매립게이트절연층(51) 상에서 매립게이트트렌치(50)를 부분적으로 채우는 매립워드라인(52), 매립워드라인(52) 상에 형성된 매립게이트캡핑층(53)을 포함할 수 있다.
매립게이트트렌치(50)는 활성영역(14) 및 소자분리층(13)을 횡단하는 라인 형상을 포함할 수 있다. 매립게이트트렌치(50)는 후속 매립워드라인의 평균 단면적을 크게 할 수 있는 충분한 깊이를 가질 수 있다. 이에 따라, 매립워드라인의 저항을 감소시킬 수 있다. 도시하지 않았으나, 소자분리층(13)의 일부를 리세스시켜 매립게이트트렌치(50) 아래의 활성영역(14)의 상부를 돌출시킬 수 있다. 예를 들어, 매립게이트트렌치(50) 아래의 소자분리층(13)을 선택적으로 리세스시킬 수 있다. 이에 따라, 매립게이트트렌치(50) 아래에 핀영역(fin region, 도면부호 생략)이 형성될 수 있다. 핀영역은 채널영역의 일부가 될 수 있다.
매립게이트트렌치(50)의 바닥면 및 측벽들 상에 매립게이트절연층(51)이 위치할 수 있다. 매립게이트절연층(51)은 열산화 공정(Thermal Oxidation)에 의해 형성될 수 있다. 다른 실시예에서, 매립게이트절연층(51)은 화학기상증착(Chemical Vapor Deposition; CVD) 또는 원자층증착(Atomic Layer Deposition; ALD) 등의 증착법에 의해 형성될 수 있다. 매립게이트절연층(51)은 고유전물질, 산화물, 질화물, 산화 질화물 또는 이들의 조합을 포함할 수 있다. 매립게이트절연층(51)은 라이너폴리실리콘층을 증착한 후, 라이너폴리실리콘층을 라디칼산화시켜 형성할 수 있다. 매립게이트절연층(51)은 라이너실리콘질화물층을 형성한 후, 라이너실리콘질화물층을 라디칼산화시켜 형성할 수도 있다.
매립게이트절연층(51) 상에 매립워드라인(52)이 위치할 수 있다. 매립워드라인(52)을 형성하기 위해, 매립게이트트렌치(50)를 채우도록 도전층(도시 생략)을 형성한 후 리세싱 공정을 수행할 수 있다. 리세싱 공정은 에치백(etchback) 공정으로 수행하거나 또는 CMP(Chemical mechanical polishing) 공정 및 에치백공정을 순차적으로 수행할 수 있다. 매립워드라인(52)은 매립게이트트렌치(50)를 부분으로 채우는 리세스된 형상을 포함할 수 있다. 즉, 매립워드라인(52)의 상부 표면은 활성영역(14)의 상부 표면보다 낮은 레벨일 수 있다. 매립워드라인(52)은 금속, 금속질화물 또는 이들의 조합을 포함할 수 있다. 예컨대, 매립워드라인(52)은 티타늄질화물(TiN), 텅스텐(W) 또는 티타늄질화물/텅스텐(TiN/W)으로 형성될 수 있다.
매립워드라인(52) 상에 매립게이트캡핑층(53)이 위치할 수 있다. 매립게이트캡핑층(53)의 상부 표면은 층간절연층(15)의 상부 표면과 동일 레벨일 수 있다. 매립게이트캡핑층(53)은 절연물질을 포함한다. 매립게이트캡핑층(53)은 실리콘질화물을 포함할 수 있다. 매립게이트캡핑층(53)은 실리콘산화물을 포함할 수 있다. 매립게이트캡핑층(53)은 NON(Nitride-Oxide-Nitride) 구조일 수 있다.
매립게이트캡핑층(53)의 사이에 비트라인콘택홀(16H)이 위치할 수 있다. 비트라인콘택홀(16H) 아래의 매립게이트캡핑층(53) 및 소자분리층(13)이 일정 깊이 리세스될 수 있다
비트라인콘택플러그(16)는 비트라인콘택홀(16H)을 채울 수 있다. 비트라인콘택플러그(16)의 상부면은 층간절연층(15)의 상부면과 동일레벨일 수 있다. 비트라인콘택플러그(16) 및 층간절연층(15) 상에 비트라인구조물(BL)이 위치할 수 있다. 비트라인구조물(BL)은 배리어메탈층(17), 비트라인(18) 및 비트라인하드마스크(19)를 포함할 수 있다. 비트라인구조물(BL) 상에 식각정지층(30)이 형성될 수 있다.
도 3a 내지 3o는 일 실시예에 따른 반도체장치(100)를 제조하는 방법을 나타낸 도면이다. 도 4a 내지 4g는 일 실시예에 따른 반도체장치(100)를 제조하는 방법을 나타낸 도면이다. 도 4a 내지 4g는 도 3h 내지 3n를 설명하기 위한 사시도이다. 도 3a 내지 3o에서 도 2a 내지 2c에서와 동일한 참조부호는 동일한 구성 요소를 의미한다. 도 4a 내지 3g에서 도 3a 내지 3o에서와 동일한 참조부호는 동일한 구성 요소를 의미한다.
도 3a에 도시된 바와 같이, 기판(11)이 준비된다. 기판(11)은 반도체기판을 포함할 수 있다. 기판(11)은 실리콘을 함유하는 물질로 이루어질 수 있다. 기판(11)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 기판(11)은 Ⅲ-Ⅴ족 반도체기판을 포함할 수 있다. 예를들어, 기판(11)은 GaAs과 같은 화합물반도체기판을 포함할 수 있다.
기판(11)에 소자분리층(13) 및 활성영역(14)이 형성될 수 있다. 소자분리층(13)에 의해 활성영역(14)이 정의될 수 있다. 소자분리층(13)은 트렌치 식각에 의해 형성된 STI영역을 포함할 수 있다. 소자분리층(13)은 분리트렌치(12)에 절연물질을 채워 형성할 수 있다. 소자분리층(13)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 평탄화 공정이 부가적으로 수행될될 수 있다.
활성영역(14) 내에 소스/드레인영역(SD)이 형성될 수 있다. 소스/드레인영역(SD)을 형성하기 위해 도전형불순물이 도핑될 수 있이다. 도전형불순물은 인(P), 비소(As), 안티몬(Sb) 또는 붕소(B)를 포함할 수 있다. 소스/드레인영역(SD)의 하부면은 활성영역(14)의 상부 표면(top surface)으로부터 소정의 깊이에 위치할 수 있다. 소스/드레인영역(SD)은 비트라인콘택플러그 또는 스토리지노드콘택플러그가 접속될 영역일 수 있다.
기판(11) 상에 층간절연층(15)이 형성될 수 있다. 층간절연층(15)은 절연물질을 포함할 수 있다. 층간절연층(15)은 하나 이상의 레이어를 포함할 수 있다. 층간절연층(15)은 서로 다른 물질로 형성된 하나 이상의 레이어를 포함할 수 있다. 본 실시예에서, 층간절연층(15)은 실리콘산화물로 형성된 레이어와 실리콘질화물로 형성된 레이어를 포함할 수 있다.
도시하지 않았으나, 도 2c의 매립게이트구조물(BG)이 기판내에 형성된다. 매립게이트구조물(BG)은 매립게이트트렌치(50), 매립게이트트렌치(50)의 바닥면과 측벽을 커버링하는 매립게이트절연층(51), 매립게이트절연층(51) 상에서 매립게이트트렌치(50)를 부분적으로 채우는 매립워드라인(52), 매립워드라인(52) 상에 형성된 매립게이트캡핑층(53)을 포함할 수 있다.
후속하여, 층간절연층(15) 및 기판(11)을 식각하여 비트라인콘택홀(16H)을 형성할 수 있다. 탑뷰(Top View)로 볼 때, 비트라인콘택홀(16H)은 원형(Circle-Shape) 또는 타원형(Oval-Shape)일 수 있다. 비트라인콘택홀(16H)은 층간절연층(15)을 관통하여 형성될 수 있다. 비트라인콘택홀(16H)에 의해 기판(11)의 일부가 노출될 수 있다. 기판(11)의 노출된 표면을 리세스시키는 단계를 더 포함할 수 있다. 비트라인콘택홀(16H)을 형성하기 위하여 층간절연층(15)을 식각할 때, 기판(11)의 일부가 함께 식각될 수 있다. 따라서, 비트라인콘택홀(16H)에 의해 기판(11)의 일부분이 노출될 수 있다. 비트라인콘택홀(16H)의 하부면은 기판(11)의 상부면보다 낮은 레벨에 위치할 수 있다.
도 3b에 도시된 바와 같이, 비트라인콘택홀(16H) 내에 예비비트라인콘택플러그(16A)가 형성될 수 있다. 예비비트라인콘택플러그(16A)는 비트라인콘택홀(16H)을 채울 수 있다. 예비비트라인콘택플러그(16A)를 형성하기 위해 비트라인콘택물질(16A')을 형성한 후 평탄화공정을 수행할 수 있다. 평탄화 공정은 CMP공정을 포함할 수 있다. 그에 따라, 예비비트라인콘택플러그(16A)의 상부면은 층간절연층(15)의 상부면과 동일한 레벨일 수 있다. 예비비트라인콘택플러그(16A)는 층간절연층(15)을 관통하여 기판(11)의 일부에 접촉될 수 있다.
예비비트라인콘택플러그(16A)는 반도체물질을 포함할 수 있다. 예비비트라인콘택플러그(16A)는 도전물질을 포함할 수 있다. 예비비트라인콘택플러그(16A)는 실리콘함유 물질을 포함할 수 있다. 예비비트라인콘택플러그(16A)는 폴리실리콘을 포함할 수 있다. 폴리실리콘은 불순물이 도핑될 수 있다. 다른 실시예에서, 예비비트라인콘택플러그(16A)는 선택적에피택셜성장(SEG)에 의해 형성될 수도 있다. 예를 들어, 예비비트라인콘택플러그(16A)는 SEG SiP(Silicon Phosphorus)을 포함할 수 있다. 이와 같이, 선택적에피택셜성장에 의해 보이드(Void)없는 예비비트라인콘택플러그(16A)를 형성할 수 있다.
도 3c에 도시된 바와 같이, 층간절연층(15) 및 예비비트라인콘택플러그(16A) 상에 예비배리어메탈층(17A)이 형성될 수 있다. 예비배리어메탈층(17A)의 높이는 층간절연층(15)의 높이보다 작을 수 있다. 예비배리어메탈층(17A)은 티타늄질화물(TiN), 탄탈륨질화물(TaN), 텅스텐질화물(WN) 또는 이들의 조합을 포함할 수 있다. 본 실시예에서 예비배리어메탈층(17A)은 티타늄질화물(TiN)을 함유하는 물질을 포함할 수 있다.
예비배리어메탈층(17A) 상에 예비비트라인(18A)이 형성될 수 있다. 예비비트라인(18A)은 예비비트라인콘택플러그(16A)보다 비저항이 낮은 물질로 형성될 수 있다. 예비비트라인(18A)은 예비비트라인콘택플러그(16A)보다 비저항이 낮은 금속물질을 포함할 수 있다. 예비비트라인(18A)은 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 예비비트라인(18A)은 텅스텐함유물질을 포함할 수 있다. 예비비트라인(18A)은 텅스텐실리사이드, 텅스텐질화막 및 텅스텐막을 적층하여 형성할 수 있다. 본 실시예에서, 예비비트라인(18A)은 텅스텐(W) 또는 텅스텐화합물을 포함할 수 있다.
예비비트라인(18A) 상에 예비비트라인하드마스크(19A)가 형성될 수 있다. 예비비트라인하드마스크(19A)는 절연물질로 형성될 수 있다. 예비비트라인하드마스크(19A)는 예비비트라인(18A)에 대하여 식각선택비를 갖는 물질로 형성될 수 있다. 예비비트라인하드마스크(19A)는 실리콘산화물, 실리콘질화물, 실리콘산질화물 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 예비비트라인하드마스크(19A)는 실리콘질화물로 형성될 수 있다.
예비비트라인하드마스크(19A) 상에 비트라인마스크(20)가 형성될 수 있다. 비트라인마스크(20)는 감광막패턴을 포함할 수 있다. 비트라인마스크(20)는 어느 한 방향으로 연장된 라인 형상을 포함할 수 있다. 비트라인마스크(20)의 선폭은 예비비트라인콘택플러그(16A)의 상부면 직경보다 작을 수 있다.
도 3d에 도시된 바와 같이, 비트라인구조물(BL)이 형성될 수 있다. 비트라인구조물(BL)은 배리어메탈층(17), 비트라인(18) 및 비트라인하드마스크(19)를 포함할 수 있다. 비트라인구조물(BL)은 라인형상으로 연장될 수 있다.
비트라인마스크(20)를 식각마스크로 이용하여 예비비트라인하드마스크(19A)를 식각할 수 있다. 이에 따라, 비트라인하드마스크(19)가 형성될 수 있다. 비트라인하드마스크(19)를 식각마스크로 이용하여 예비비트라인(18A), 예비배리어메탈층(17A) 및 예비비트라인콘택플러그(16A)를 식각할 수 있다. 이에 따라, 비트라인(18), 배리어메탈층(17) 및 비트라인콘택플러그(16)가 형성될 수 있다. 비트라인콘택플러그(16), 배리어메탈층(17), 비트라인(18) 및 비트라인하드마스크(19)의 선폭은 동일할 수 있다. 비트라인(18)은 배리어메탈층(17)을 커버링하면서 어느 한 방향으로 연장될 수 있다.
예비비트라인콘택플러그(16A)를 식각함에 따라, 소스/드레인영역(SD) 상에 비트라인콘택플러그(16)가 형성될 수 있다. 비트라인콘택플러그(16)는 소스/드레인영역(SD)과 비트라인(18)을 상호 접속시킬 수 있다. 비트라인콘택플러그(16)의 직경은 예비비트라인콘택플러그(16A)의 직경보다 작을 수 있다. 예비비트라인콘택플러그(16A)의 일부분이 제거된 공간에 갭(21)이 형성될 수 있다. 비트라인콘택플러그(16)의 양측벽에 갭(21)이 형성될 수 있다. 갭(21)은 비트라인콘택플러그(16)의 양측벽에 독립적으로 형성될 수 있다. 한 쌍의 갭(21)은 비트라인콘택플러그(16)에 의해 분리될 수 있다.
도 3e에 도시된 바와 같이, 비트라인콘택플러그(16)의 양측벽 및 비트라인구조물(BL)의 양측벽에 비트라인스페이서(22)를 형성할 수 있다. 비트라인스페이서(22)는 갭(21)을 채우는 필라형상(Pillar-Shape)일 수 있다. 비트라인스페이서(22)에 의해 후속공정에서 갭(21)에 임의의 물질이 채워지는 것을 방지할 수 있다. 비트라인스페이서(22)는 비트라인콘택플러그(16)의 양측에 독립적으로 형성될 수 있다. 비트라인스페이서(22)는 라인형상으로 연장될 수 있다. 비트라인스페이서(22)의 상부면은 비트라인구조물(BL)의 상부면과 동일레벨일 수 있다.
비트라인스페이서(22)는 절연물질을 포함할 수 있다. 비트라인스페이서(22)는 저유전물질을 포함할 수 있다. 비트라인스페이서(22)는 산화물 또는 질화물을 포함할 수 있다. 비트라인스페이서(22)는 실리콘산화물, 실리콘질화물 또는 금속산화물을 포함할 수 있다. 비트라인스페이서(22)는 SiO2, Si3N4 또는 SiN을 포함할 수 있다. 비트라인스페이서(22)는 다층 스페이서를 포함할 수 있다. 비트라인스페이서(22)는 에어갭(air gap, 도시생략)을 포함할 수 있다. 따라서, 비트라인스페이서(22)의 양측벽에 한 쌍의 라인형 에어갭이 형성될 수 있다. 한 쌍의 라인형 에어갭은 대칭형일 수 있다. 일부 실시예들에서, 다층 스페이서는 제1스페이서, 제2스페이서 및 제3스페이서를 포함할 수 있고, 제1스페이서와 제2스페이서 사이에 제3스페이서가 위치할 수 있다. 다층 스페이서는 질화물스페이서들 사이에 산화물스페이서가 위치하는 NON 구조를 포함할 수 있다. 다른 실시예에서, 다층 스페이서는 제1스페이서, 제2스페이서 및 제1스페이서와 제2스페이서 사이의 에어갭을 포함할 수 있다.
다른 실시예에서, 비트라인스페이서(22)가 아닌 비트라인콘택절연층(도시 생략)으로 갭(21)을 채울 수 있다. 비트라인콘택절연층(도시 생략)의 상부면은 비트라인콘택플러그(16)의 상부면과 동일한 레벨일 수 있다. 비트라인콘택절연층(도시 생략) 상에 비트라인스페이서(22)가 형성될 수 있다. 비트라인콘택절연층(도시 생략)은 절연물질을 포함할 수 있다. 비트라인콘택절연층(도시 생략)은 산화물 또는 질화물을 포함할 수 있다 비트라인콘택절연층(도시 생략)은 실리콘산화물, 실리콘질화물 또는 금속산화물을 포함할 수 있다
도 3f에 도시된 바와 같이, 비트라인구조물(BL)의 사이를 채우는 비트라인층간절연층(도시생략)이 형성될 수 있다. 비트라인층간절연층(도시생략)은 비트라인구조물(BL)의 상부가 노출되도록 평탄화될 수 있다. 비트라인층간절연층(도시생략)은 비트라인구조물(BL)과 평행하게 연장될 수 있다. 비트라인층간절연층(도시생략)은 비트라인스페이서(22)에 대해 식각선택비를 갖는 물질로 형성될 수 있다. 비트라인층간절연층(도시생략)은 절연물질을 포함할 수 있다. 비트라인층간절연층(도시생략)은 산화물 또는 질화물을 포함할 수 있다. 비트라인층간절연층(도시생략)은 실리콘산화물, 실리콘질화물 또는 금속산화물을 포함할 수 있다. 비트라인층간절연층(도시생략)은 SiO2, Si3N4 또는 SiN을 포함할 수 있다. 비트라인층간절연층(도시생략)은 스핀온절연물질(SOD)을 포함할 수 있다.
후속하여, 비트라인층간절연층(도시생략) 내에 스토리지노드콘택홀(23)이 형성될 수 있다. 스토리지노드콘택홀(23)은 스토리지노드콘택오프닝마스크(도시생략)를 식각마스크로 이용하여 비트라인층간절연층(도시생략)을 식각함으로써 형성될 수 있다. 스토리지노드콘택오프닝마스크(도시생략)는 감광막패턴(photoresist pattern)을 포함할 수 있다.
스토리지노드콘택홀(23)은 비트라인구조물(BL) 사이에 형성될 수 있다. 스토리지노드콘택홀(23)의 바닥면은 기판(11) 내부로 확장될 수 있다. 스토리지노드콘택홀(23)을 형성하는 동안 소자분리층(13), 층간절연층(15) 및 소스/드레인영역(SD)이 일정 깊이 리세스될 수 있다. 스토리지노드콘택홀(23)에 의해 기판(11)의 일부분이 노출될 수 있다. 스토리지노드콘택홀(23)의 바닥면은 기판(11)의 상부면보다 낮은 레벨에 위치할 수 있다. 스토리지노드콘택홀(23)의 바닥면은 비트라인콘택플러그(16)의 바닥면보다 높은 레벨일 수 있다. 스토리지노드콘택홀(23)의 바닥면은 비트라인콘택플러그(16)의 바닥면과 같은 레벨일 수 있다. 스토리지노드콘택홀(23)을 형성하기 위해 딥아웃(Dip-out) 및 트리밍공정이 수행될 수 있다. 딥아웃에 의해 비트라인스페이서(22)의 손실없이 스토리지노드콘택홀(23)을 형성할 수 있다. 트리밍 공정에 의해 스토리지노드콘택홀(23)의 측면 및 하부 면적이 확장될 수 있다. 트리밍 공정에 의해 층간절연층(15) 및 기판(11)의 일부가 제거될 수 있다. 층간절연층(15)은 건식식각에 의해 식각될 수 있다. 본 실시예에서, 층간절연층(15)은 등방성식각에 의해 식각될 수 있다. 스토리지노드콘택홀(23)을 통해 소스/드레인영역(SD)이 노출될 수 있다. 스토리지노드콘택홀(23)의 하부는 측면방향으로 확장되어 벌브 형상(Bulb type)을 가질 수 있다.
도 3g에 도시된 바와 같이, 스토리지노드콘택홀(23) 내에 플러그물질(24A)이 형성될 수 있다. 플러그물질(24A)은 스토리지노드콘택홀(23)을 채우면서, 비트라인구조물(BL)의 상부면을 커버링할 수 있다. 플러그물질(24A)은 비트라인하드마스크(19)의 상부면을 커버링할 수 있다. 플러그물질(24A)은 비트라인구조물(BL)과 오버랩될 수 있다. 플러그물질(24A)은 비트라인구조물(BL)과 부분적으로 오버랩될 수 있다. 플러그물질(24A)의 상부면은 비트라인하드마스크(19)의 상부면보다 높은 레벨에 위치할 수 있다. 비트라인(18)과 플러그물질(24A) 사이에 비트라인스페이서(22)가 위치할 수 있다. 비트라인콘택플러그(16)와 플러그물질(24A) 사이에 비트라인스페이서(22)가 위치할 수 있다. 플러그물질(24A)의 바닥면은 소스/드레인영역(SD)과 접속될 수 있다.
플러그물질(24A)은 실리콘함유 물질을 포함할 수 있다. 플러그물질(24A)은 불순물로 도핑될 수 있다. 예컨대, 임플란트(Implantation) 등의 도핑공정(Doping process)에 의해 불순물이 도핑될 수 있다. 본 실시예에서, 플러그물질(24A)은 폴리실리콘을 포함할 수 있다.
도 3h 및 도 4a에 도시된 바와 같이, 플러그물질(24A) 상에 갭필마스크(25M)가 형성될 수 있다. 갭필마스크(25M)는 감광막패턴을 포함할 수 있다. 갭필마스크(25M)를 식각마스크로 이용하여 플러그물질(24A)을 식각할 수 있다. 플러그물질(24A)을 식각함으로써 플러그패턴(24B)이 형성될 수 있다. 플러그패턴(24B)이 형성됨으로써 플러그물질(24A)이 각각 분리될 수 있다. 플러그패턴(24B)은 비트라인구조물(BL)들의 사이에 위치하며, 비트라인구조물(BL)들 중 어느하나와 오버랩될 수 있다. 플러그패턴(24B)은 복수의 비트라인구조물(BL) 중 어느 하나와 부분적으로 오버랩될 수 있다. 플러그패턴(24B)은 비트라인하드마스크(19)의 상부면과 오버랩될 수 있다. 플러그패턴(24B)의 탑뷰(Top-View)는 사각형, 원형, 타원형 등 다양한 모양을 포함할 수 있다. 비트라인구조물(BL)은 도전성라인패턴의 일 예일 수 있다.
분리된 플러그패턴(24B)들의 사이에 예비캡핑홀(25A)이 형성될 수 있다. 플러그패턴(24B)을 형성할 때, 비트라인하드마스크(19) 및 비트라인스페이서(22)의 일부가 함께 식각될 수 있다. 따라서, 예비캡핑홀(25A)에 의해 비트라인하드마스크(19) 및 비트라인스페이서(22)의 일부가 노출될 수 있다. 플러그패턴(24B)의 상부면은 예비캡핑홀(25A)의 바닥면보다 높은 레벨일 수 있다. 플러그패턴(24B)의 상부면은 비트라인하드마스크(19)의 상부면보다 높은레벨일 수 있다. 예비캡핑홀(25A)의 하부면은 비트라인하드마스크(19)의 상부면보다 낮은 레벨에 있고, 하부면보다 높은 레벨에 위치할 수 있다.
도 3i 및 도 4b에 도시된 바와 같이, 플러그패턴(24B)의 측벽에 보호스페이서(26)가 형성될 수 있다. 보호스페이서(26)를 형성하기 위해 예비보호스페이서(도시생략)를 형성한 후 식각공정 또는 에치백(Etchback)공정을 수행할 수 있다. 보호스페이서(26)는 플러그패턴(24B)의 측벽을 커버링할 수 있다. 보호스페이서(26)는 플러그패턴(24B)을 에워싸는 형상(Surrounding-Shape)을 포함할 수 있다. 보호스페이서(26)의 탑뷰(Top-View)는 사각링형상 또는 링형상 등 다양항 모양을 포함할 수 있다.
보호스페이서(26)는 절연물질을 포함할 수 있다. 보호스페이서(26)는 비-산화물베이스물질(Non-oxide base materail)일 수 있다. 보호스페이서(26)는 질화물베이스물질(nitride base material)일 수 있다. 보호스페이서(26)는 질소함유물질을 포함할 수 있다. 보호스페이서(26)는 실리콘산화물, 실리콘질화물, 실리콘산질화물 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 보호스페이서(26)는 실리콘질화물을 포함할 수 있다. 보호스페이서(26)는 화학기상증착(CVD) 또는 원자층증착(ALD) 방법에 의해 형성될 수 있다. 보호스페이서(26)는 디클로로 실란(SiH2Cl2) 및 암모니아(NH3)를 반응 가스로 사용하는 원자층 증착(ALD) 또는 저압 화학 기상 증착(LPCVD) 공정에 의해 선택적으로 성장될 수 있다.
보호스페이서(26)는 예비캡핑홀(25A)에 의해 노출된 플러그패턴(24B)의 면적을 감소시킬 수 있다. 따라서, 후속공정에서 플러그패턴(24B)의 손실을 방지할 수 있고, 이웃하는 활성영역(14)과의 접촉불량을 방지할 수 있다.
도 3j 및 4c에 도시된 바와 같이, 예비캡핑홀(25A)을 추가로 리세스할 수 있다. 리세싱 공정은 에치백(etchback) 공정으로 수행하거나 또는 CMP(Chemical mechanical polishing) 공정 및 에치백공정을 순차적으로 수행할 수 있다. 따라서, 캡핑홀(25)이 형성될 수 있다. 캡핑홀(25) 내의 플러그패턴(24B)이 제거될 수 있다. 캡핑홀(25) 내의 비트라인하드마스크(19) 및 비트라인스페이서(22)가 제거될 수 있다.
캡핑홀(25)에 의해 플러그패턴(24B)의 일부가 노출될 수 있다. 캡핑홀(25)에 의해 비트라인하드마스크(19) 및 비트라인스페이서(22)의 일부가 노출될 수 있다. 캡핑홀(25)의 하부면은 비트라인하드마스크(19)의 상부면보다 낮은 레벨에 위치할 수 있고, 비트라인하드마스크(19)의 하부면보다 높은 레벨에 위치할 수 있다.
도 1을 참조하면, 캡핑홀(25) 형성시 좁은식각영역(E1) 및 넓은식각영역(E2)이 형성될 수 있다. 캡핑홀(25) 형성시, 좁은식각영역(E1)의 플러그패턴(24B)은 오픈면적이 좁아 잔류할 수 있다. 캡핑홀(25) 형성시, 넓은식각영역(E2)의 플러그패턴(24B)은 오픈면적이 넓어 제거될 수 있다. 보호스페이서(26)는 좁은식각영역(E1)의 오픈면적을 조절할 수 있다. 보호스페이서(26)는 좁은식각영역(E1)의 오픈면적을 더욱 좁게하여, 좁은식각영역(E1)의 플러그패턴(24B)이 제거되는 것을 방지할 수 있다. 따라서, 이웃하는 활성영역(14)과의 접촉불량을 방지할 수 있다.
도 3k 및 4d에 도시된 바와 같이, 플러그패턴(24B)들의 사이에 캡핑층(27)이 형성될 수 있다. 캡핑층(27)은 캡핑홀(25)을 채울 수 있다. 캡핑층(27)을 형성하기 위해 플러그패턴(24B)을 커버링하는 예비캡핑층(27A)을 형성할 수 있다. 플러그패턴(24B)의 상부면이 노출되도록 예비캡핑층(27A)을 평탄화하는 공정을 포함할 수 있다. 따라서, 플러그패턴(24B)의 상부면이 노출될 수 있다. 캡핑층(27)의 상부면은 플러그패턴(24B)의 상부면과 동일한 레벨일 수 있다. 캡핑층(27)과 플러그패턴(24B)의 사이에 보호스페이서(26)가 위치할 수 있다. 캡핑층(27)의 일부는 기판(11)과 접촉될 수 있다.
캡핑층(27)은 절연물질을 포함할 수 있다. 캡핑층(27)은 실리콘산화물, 실리콘질화물, 저유전물질(Low-k materials) 또는 이들의 조합을 포함할 수 있다. 캡핑층(27)은 질소함유물질을 포함할 수 있다. 캡핑층(27)은 실리콘산화물, 실리콘질화물, 실리콘산질화물 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 캡핑층(27)은 실리콘질화물로 형성될 수 있다. 캡핑층(27)은 화학기상증착(CVD) 또는 원자층증착(ALD) 방법에 의해 형성될 수 있다. 캡핑층(27)은 디클로로 실란(SiH2Cl2) 및 암모니아(NH3)를 반응 가스로 사용하는 원자층 증착(ALD) 또는 저압 화학 기상 증착(LPCVD) 공정에 의해 선택적으로 성장될 수 있다.
도 3l 및 4e에 도시된 바와 같이, 플러그패턴(24B)이 일정 깊이 리세스될 수 있다. 리세싱 공정은 에치백(etchback) 공정으로 수행하거나 또는 CMP(Chemical mechanical polishing) 공정 및 에치백공정을 순차적으로 수행할 수 있다. 플러그패턴(24B)이 리세스 됨에 따라 하부플러그(24)가 형성될 수 있다. 하부플러그(24)는 도 2b의 하부플러그(24)와 같은 모양을 포함할 수 있다. 하부플러그(24)가 형성됨에 따라 플러그오프닝(27H)이 형성될 수 있다. 하부플러그(24)가 형성됨에 따라 보호스페이서(26)의 측벽의 일부분이 노출될 수 있다. 하부플러그(24)는 리세스된 플러그패턴(24B)으로 지칭될 수 있다.
하부플러그(24)는 필라부(24M) 및 연장부(24T)를 포함할 수 있다. 필라부(24M)는 비트라인구조물(BL)의 사이에 위치할 수 있다. 연장부(24T)는 필라부(24M)로부터 연장되어 비트라인구조물들(BL) 중 어느 하나와 오버랩될 수 있다. 하부플러그(24)의 상부면은 비트라인하드마스크(19)의 상부면보다 높은 레벨에 위치할 수 있다. 하부플러그(24)의 상부면은 캡핑층(27)의 상부면보다 낮은 레벨에 위치할 수 있다. 연장부(24T)의 탑뷰는 사각형, 원형, 타원형 등 다양한 모양을 포함할 수 있다. 필라부(24M)는 필라형상(Pillar-Shape)을 포함할 수 있다. 필라부(24M)는 기판과 접촉될 수 있다.
플러그오프닝(27H)에 의해 하부플러그(24)의 상부면이 노출될 수 있다. 플러그오프닝(27H)에 의해 보호스페이서(26)의 일부가 노출될 수 있다. 보호스페이서(26)는 하부플러그(24)의 측벽을 에워싸는 형상을 포함할 수 있다. 보호스페이서(26)는 연장부(24T)의 측벽을 풀리-커버링(Fully-Covering)할 수 있다. 보호스페이서(26)는 필라부(24M)의 측벽을 부분적으로 커버링할 수 있다.
플러그물질(24A)을 식각하여 연장부(24T) 및 필라부(24M)를 포함하는 하부플러그(24)를 형성함으로써 공정불량을 줄일 수 있다. 또한, 공정을 단순하게 하여 반도체 장치의 양산성을 확보할 수 있다.
도 3m 및 도 4f에 도시된 바와 같이, 하부플러그(24) 상에 오믹콘택층(28)이 형성될 수 있다. 오믹콘택층(28)은 플러그오프닝(27H) 내에 형성될 수 있다. 오믹콘택층(28)의 두께는 연장부(24T)의 두께보다 작을 수 있다.
오믹콘택층(28)을 형성하기 위해 실리사이드화금속층(Silicidable metal layer)의 증착 및 어닐링(annealing)이 수행될 수 있다. 오믹콘택층(28)은 금속실리사이드를 포함할 수 있다. 오믹콘택층(28)은 코발트실리사이드(CoSix)를 포함할 수 있다. 본 실시예에서, 오믹콘택층(28)은 'CoSi2상'의 코발트실리사이드를 포함할 수 있다. 따라서, 콘택저항을 개선시킴과 동시에 저저항의 코발트실리사이드를 형성할 수 있다.
비트라인구조물(BL)의 상부면보다 높은 레벨에서 오믹콘택층(28)을 형성하므로, 오믹콘택층(28)의 형성이 용이할 수 있다. 또한, 넓은 면적을 갖는 오믹콘택층(28)을 형성할 수 있으므로 콘택저항이 개선될 수 있다.
도 3n 및 도 4g에 도시된 바와 같이, 오믹콘택층(28) 상에 상부플러그(29)가 형성될 수 있다. 상부플러그(29)를 형성하기 위해 오믹콘택층(28)을 커버링하는 예비상부플러그(29A)를 형성할 수 있다. 캡핑층(27)의 상부면이 노출되도록 예비상부플러그(29A)를 평탄화하는 공정을 포함할 수 있다. 따라서, 캡핑층(27)의 상부면이 노출될 수 있다. 상부플러그(29)의 상부면은 캡핑층(27)의 상부면과 동일한 레벨일 수 있다.
상부플러그(29)는 플러그오프닝(27H)을 채울 수 있다. 상부플러그(29)는 부분적으로 비트라인구조물(BL)과 오버랩될 수 있다. 상부플러그(29)와 캡핑층(27)의 사이에 보호스페이서(26)가 위치할 수 있다. 상부플러그(29)를 보호스페이서(26)가 에워싸는 형상을 포함할 수 있다. 상부플러그(29)를 보호스페이서(26)가 커버링할 수 있다. 상부플러그(29)를 캡핑층(27)이 커버링할 수 있다. 상부플러그(29)의 바닥면은 비트라인하드마스크(19)의 상부면보다 높은 레벨일 수 있다. 상부플러그(29), 오믹콘택층(28) 및 하부플러그의 연장부(24T)는 동일한 너비를 가질 수 있다. 상부플러그(29)의 두께는 하부플러그의 연장부(24T)의 두께보다 작을 수 있다. 상부플러그(29)의 두께는 오믹콘택층(28)의 두께보다 클 수 있다. 상부플러그(29)의 탑뷰는 사각형, 원형, 타원형 등 다양한 모양을 포함할 수 있다. 본 실시예에서 상부플러그(29)의 탑뷰는 직사각형 형상을 포함할 수 있다.
상부플러그(29)는 하부플러그(24)와 다른 물질을 포함할 수 있다. 상부플러그(29)는 금속함유물질을 포함할 수 있다. 상부플러그(29)는 도전성 물질을 포함할 수 있다. 상부플러그(29)는 금속을 포함할 수 있다. 상부플러그(29)는 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 백금(Pt), 팔라듐(Pd), 주석(Sn), 납(Pb), 아연(Zn), 인듐(In), 카드뮴(Cd), 크롬(Cr) 및 몰리브덴(Mo) 중 어느 하나 이상을 포함할 수 있다. 상부플러그(29)는 텅스텐(W) 함유물질을 포함할 수 있다. 본 실시예에서, 상부플러그(29)는 텅스텐(W) 또는 텅스텐화합물을 포함할 수 있다.
상부플러그(29)는 화학기상증착(CVD), 물리기상증착(PVD) 또는 원자층증착(ALD) 방법에 의해 형성될 수 있다. 상부플러그(29)는 증착효과를 증가시키기 위해 플라즈마를 사용할 수도 있다. 즉, 상부플러그(29)는 PECVD(Plasma Enhanced CVD), PEALD(Plasma Enhanced ALD) 등의 방법에 의해 형성될 수 있다. 본 실시예에서 상부플러그(29)는 화학기상증착(CVD)에 의해 형성될 수 있다.
상부플러그(29)는 오믹콘택층(28) 상에 형성되므로, 넓은 면적을 갖는 상부플러그(29)가 형성될 수 있다. 따라서, 콘택의 접촉불량을 개선할 수 있다.
도 3o에 도시된 바와 같이, 상부플러그(29) 및 캡핑층(27) 상에 식각정지층(30)이 형성될 수 있다. 상부플러그(29) 상에 상부플러그(29)와 전기적으로 연결되는 메모리요소(31)가 형성될 수 있다. 메모리요소(31)는 도전층을 포함할 수 있다. 메모리요소(31)는 다양한 형태로 구현될 수 있다. 메모리요소(31)는 캐패시터(Capacitor)일 수 있다. 따라서, 메모리요소(31)는 상부플러그(29)와 접촉하는 스토리지노드를 포함할 수 있다. 스토리지노드는 실린더 또는 필라 형태일 수 있다. 스토리지노드의 표면상에 캐패시터 유전층이 형성될 수 있다. 캐패시터 유전층은 지르코늄산화물, 알루미늄산화물 또는 하프늄산화물 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 예를 들어, 캐패시터 유전층은 제1지르코늄산화물, 알루미늄산화물 및 제2지르코늄산화물이 적층된 ZAZ 구조가 될 수 있다. 캐패시터 유전층 상에 플레이트노드가 형성된다. 스토리지노드와 플레이트노드는 금속함유물질을 포함할 수 있다. 메모리요소(31)는 가변저항체를 포함할 수 있다. 가변 저항체는 상변화 물질을 포함할 수 있다. 다른 실시예에서, 가변저항체는 전이 금속 산화물을 포함할 수 있다. 또다른 실시예에서, 가변저항체는 자기터널 접합일 수 있다.
상술한 실시예에 따르면, 연장부(24T)를 포함하는 하부플러그(24)를 형성함으로써 공정불량을 감소시킬 수 있다. 또한, 공정을 단순하게 하여 반도체 장치의 양산성을 확보할 수 있다. 또한, 보호스페이서(26)는 좁은식각영역(E1)의 오픈면적을 좁게하여, 좁은식각영역(E1)의 플러그패턴(24B)이 제거되는 것을 방지할 수 있다. 따라서, 이웃하는 활성영역(14)과의 접촉불량을 방지할 수 있다. 아울러, 비트라인구조물(BL)의 상부면보다 높은 레벨에 오믹콘택층(28)을 형성함으로써 오믹콘택층(28) 형성을 용이하게 할 수 있다. 넓은 면적을 갖는 오믹콘택층(28)을 형성할 수 있으므로 콘택저항이 개선될 수 있다. 넓은 면적을 갖는 상부플러그(29)가 형성될 수 있으므로 콘택의 접촉불량을 개선할 수 있다.
도 5는 일 실시예에 따른 반도체장치(200)를 도시한 도면이다. 도 5는 일 실시예에 따른 반도체장치(200)의 탑뷰(Top-View)를 도시한 도면이다.
반도체장치(200)는 메모리셀영역(CELL)과 주변회로영역(PERI)을 포함할 수 있다.
메모리셀영역(CELL)은 복수의 메모리셀을 포함할 수 있다. 각각의 메모리셀은 메모리셀활성영역(104C), 소자분리층(도시생략), 매립게이트구조물(BG), 비트라인구조물(BL) 및 메모리요소(133)를 포함할 수 있다. 매립게이트구조물(BG)은 제1방향(X)으로 연장될 수 있고, 비트라인구조물(BL)은 제2방향(Y)으로 연장될 수 있다. 제1방향(X)과 제2방향(Y)은 서로 교차할 수 있다. 각각의 비트라인구조물(BL)은 비트라인(111C) 및 비트라인스페이서(115C)를 포함할 수 있다. 각각의 메모리셀은 하부플러그(도시생략), 상부플러그(128C), 보호스페이서(123) 및 캡핑층(124)을 포함할 수 있다. 상부플러그(128C)는 비트라인구조물(BL)에 오버랩될 수 있다. 보호스페이서(123)는 상부플러그(128C)를 에워싸는 형상(Surrounding-Shape)일 수 있다. 보호스페이서(123)는 상부플러그(128C)의 일측면에 접촉될 수 있다. 보호스페이서(123)는 상부플러그(128C)를 커버링할 수 있다. 캡핑층(124)은 상부플러그(128C)를 커버링할 수 있다. 캡핑층(124)은 보호스페이서(123)를 커버링할 수 있다. 상부플러그(128C)는 비트라인구조물(BL)에 오버랩될 수 있다. 보호스페이서(123) 및 캡핑층(124)은 상부플러그(128C)와 오버랩되지 않을 수 있다. 상부플러그(128C)의 탑뷰는 사각형, 원형, 타원형 등 다양한 모양을 포함할 수 있다.
주변회로영역(PERI)에는 주변회로를 구성하는 트랜지스터가 형성될 수 있다. 주변회로영역(PERI)은 적어도 하나 이상의 트랜지스터가 형성될 영역을 지칭할 수 있다. 주변회로영역(PERI)은 센스앰프(SA)일 수 있다. 주변회로영역(PERI)은 서브워드라인드라이버(SWD)일 수 있다. 주변회로영역(PERI)의 트랜지스터는 메모리셀영역(CELL)의 비트라인에 접속되는 트랜지스터일 수 있다. 주변회로영역(PERI)의 트랜지스터는 메모리셀영역(CELL)의 워드라인에 접속되는 트랜지스터일 수 있다. 주변회로영역(PERI)은 주변회로활성영역(104P) 및 페리게이트구조물(PG)을 포함할 수 있다.
도 6은 도 5의 A-A' 및 C-C'선에 따른 단면도이다. 도 5에서 B-B'선에 따른 반도체장치(200)의 단면도는 도 2c와 같을 수 있다. 따라서, 이하 A-A' 및 C-C'선에 따른 반도체장치(200)만 설명하기로 한다.
도 6에 도시된 바와 같이, 반도체장치(200)는 기판(101), 기판(101) 상에 형성된 메모리셀영역(CELL) 및 주변회로영역(PERI)을 포함할 수 있다.
기판(101)에 소자분리층(103)이 형성될 수 있다. 소자분리층(103)은 분리트렌치(102) 내에 위치할 수 있다. 소자분리층(103)에 의해 기판(101)에 복수의 활성영역(104C, 104P)이 정의될 수 있다. 소자분리층(103)에 의해 메모리셀영역(CELL)에 메모리셀활성영역(104C)이 정의될 수 있다. 복수의 메모리셀활성영역(104C)은 소자분리층(103)에 의해 고립된 형상을 가질 수 있다. 소자분리층(103)에 의해 주변회로영역(PERI)에 주변회로활성영역(104P)이 정의될 수 있다.
기판(101)은 반도체기판을 포함할 수 있다. 기판(101)은 실리콘을 함유하는 물질로 이루어질 수 있다. 기판(101)은 Ⅲ-Ⅴ족 반도체기판을 포함할 수 있다.
소자분리층(103)은 트렌치 식각에 의해 형성된 STI 영역일 수 있다. 소자분리층(103)은 분리트렌치(102)에 절연물질을 채워 형성할 수 있다. 소자분리층(103)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다.
이하, 메모리셀영역(CELL)의 구조를 살펴보도록 한다.
메모리셀활성영역(104C) 내에 소스/드레인영역(SD)이 위치할 수 있다. 셀소스/드레인영역(SD) 은 N형 불순물 또는 P형 불순물로 도핑될 수 있다. 셀소스/드레인영역(SD)은 비소(As) 또는 인(P) 등의 N형 불순물을 포함할 수 있다.
기판(101) 상에 비트라인콘택플러그(109C)가 형성될 수 있다. 비트라인콘택플러그(109C)는 셀소스/드레인영역(SD)에 접속될 수 있다. 비트라인콘택플러그(109C)는 셀영역층간절연층(105)을 관통하여 형성될 수 있다. 셀영역층간절연층(105)은 기판(101)상에 형성될 수 있다. 셀영역층간절연층(105)은 절연물질을 포함할 수 있다. 비트라인콘택플러그(109C)의 하부면은 기판(101)의 상부면보다 레벨이 낮을 수 있다. 비트라인콘택플러그(109C)는 폴리실리콘 또는 금속물질로 형성될 수 있다.
비트라인콘택플러그(109C) 상에 비트라인구조물(BL)이 위치할 수 있다. 비트라인구조물(BL)은 셀배리어메탈층(110C), 비트라인(111C) 및 비트라인하드마스크(112C)를 포함할 수 있다. 셀배리어메탈층(110C), 비트라인(111C) 및 비트라인하드마스크(112C)의 너비는 동일할 수 있다. 비트라인콘택플러그(109C)의 너비는 비트라인구조물(BL)의 너비와 동일할 수 있다. 비트라인구조물(BL)은 라인형상으로 연장될 수 있다.
비트라인콘택플러그(109C) 상에 셀배리어메탈층(110C)이 위치할 수 있다. 셀배리어메탈층(110C)은 티타늄질화물(TiN)을 함유하는 물질을 포함할 수 있다. 셀배리어메탈층(110C) 상에 비트라인(111C)이 위치할 수 있다. 비트라인(111C)은 텅스텐함유물질을 포함할 수 있다. 비트라인(111C)은 텅스텐(W) 또는 텅스텐화합물을 포함할 수 있다. 비트라인(111C) 상에 비트라인하드마스크(112C)가 위치할 수 있다. 비트라인하드마스크(112C)는 절연물질을 포함할 수 있다. 비트라인하드마스크(112C)는 비트라인(111C)에 대하여 식각선택비를 갖는 물질을 포함할 수 있다. 비트라인하드마스크(112C)는 실리콘질화물로 형성될 수 있다.
비트라인구조물(BL)의 양측벽에 비트라인스페이서(115C)가 위치할 수 있다. 비트라인스페이서(115C)는 라인형상으로 연장될 수 있다. 비트라인스페이서(115C)의 상부면은 비트라인구조물(BL)의 상부면과 동일레벨일 수 있다. 비트라인스페이서(115C)는 절연물질을 포함할 수 있다. 비트라인스페이서(115C)는 저유전물질을 포함할 수 있다. 비트라인스페이서(115C)는 다층 스페이서를 포함할 수 있다. 비트라인스페이서(115C)는 에어갭(air gap, 도시생략)을 포함할 수 있다. 다층 스페이서는 질화물스페이서들 사이에 산화물스페이서가 위치하는 NON 구조를 포함할 수 있다. 다른 실시예에서, 다층 스페이서는 제1스페이서, 제2스페이서 및 제1스페이서와 제2스페이서 사이의 에어갭을 포함할 수 있다.
비트라인구조물(BL)들의 사이에, 비트라인구조물(BL)의 상부면을 커버링하는 하부플러그(120)가 위치할 수 있다. 하부플러그(120)의 형상은 도 2b의 하부플러그(24)의 형상과 같을 수 있다. 하부플러그(120)는 필라부(120M)와 연장부(120T)를 포함할 수 있다. 필라부(120M)는 비트라인구조물(BL)들의 사이에 위치할 수 있다. 연장부(120T)는 필라부(120M)로부터 연장되어 비트라인구조물(BL)들 중 어느 하나와 오버랩될 수 있다. 연장부(120T)는 비트라인구조물(BL)들 중 어느 하나와 부분적으로 오버랩될 수 있다. 비트라인구조물(BL)은 도전성라인패턴에 포함되는 개념일 수 있다.
하부플러그(120)의 상부면은 비트라인구조물(BL)의 상부면보다 높은 레벨에 위치할 수 있다. 연장부(120T)의 상부면은 비트라인구조물(BL)의 상부면보다 높은 레벨에 위치할 수 있다. 필라부(120M)와 비트라인구조물(BL) 사이에 비트라인스페이서(115C)가 위치할 수 있다. 필라부(120M)의 바닥면은 기판(101)의 상부면보다 낮은 레벨에 위치할 수 있다. 필라부(120M)의 바닥면은 셀소스/드레인영역(SD)에 접속될 수 있다. 필라부(120M)의 하부는 측면방향으로 확장되어 벌브 형상(Bulb type)을 가질 수 있다. 연장부(120T)의 탑뷰(Top-View)는 사각형, 원형 또는 타원형을 포함할 수 있다.
하부플러그(120)는 실리콘함유 물질을 포함할 수 있다. 필라부(120M)와 연장부(120T)는 동일한물질을 포함할 수 있다. 필라부(120M)와 연장부(120T)는 실리콘함유 물질을 포함할 수 있다. 필라부(120M)와 연장부(120T)는 불순물로 도핑될 수 있다. 예컨대, 임플란트(Implantation) 등의 도핑공정(Doping process)에 의해 불순물이 도핑될 수 있다. 본 실시예에서, 필라부(24M)와 연장부(24T)는 폴리실리콘을 포함할 수 있다.
하부플러그(120) 상에 셀오믹콘택층(127C)이 위치할 수 있다. 셀오믹콘택층(127C)은 코발트실리사이드(CoSix)를 포함할 수 있다. 본 실시예에서, 셀오믹콘택층(127C)은 'CoSi2상'의 코발트실리사이드를 포함할 수 있다. 따라서, 콘택저항을 개선시킴과 동시에 저저항의 코발트실리사이드를 형성할 수 있다.
셀오믹콘택층(127C) 상에 상부플러그(128C)가 위치할 수 있다. 상부플러그(128C)는 금속함유물질을 포함할 수 있다. 상부플러그(128C)는 도전성 물질을 포함할 수 있다. 상부플러그(128C)는 금속함유물질을 포함할 수 있다. 상부플러그(128C)는 텅스텐(W) 함유물질을 포함할 수 있다. 상부플러그(128C)는 텅스텐(W)을 포함할 수 있다.
하부플러그(120)들의 사이에 캡핑홀(122)이 위치할 수 있다. 캡핑홀(122)의 바닥면은 하부플러그(120), 비트라인스페이서(115C) 및 비트라인하드마스크(112C) 상에 위치할 수 있다. 캡핑홀(122)의 바닥면은 비트라인하드마스크(112C)의 바닥면보다 높은 레벨에 위치할 수 있고, 비트라인하드마스크(112C)의 상부면보다 낮은 레벨에 위치할 수 있다. 캡핑홀(122)의 상부면은 상부플러그(128C)의 상부면과 동일한 레벨에 위치할 수 있다.
하부플러그(120)들 사이에 캡핑층(124)이 위치할 수 있다. 캡핑층(124)은 캡핑홀(122)을 채울 수 있다. 캡핑층(124)은 하부플러그(120)를 커버링할 수 있다. 캡핑층(124)은 상부플러그(128C)를 커버링할 수 있다. 캡핑층(124)의 상부면은 상부플러그(128C)의 상부면과 동일레벨일 수 있다. 캡핑층(124)의 상부면은 하부플러그(120)의 상부면보다 높은레벨일 수 있다. 캡핑층(124)은 상부플러그(128C)와 오버랩되지 않을 수 있다. 캡핑층(124)은 하부플러그(120)의 필라부(120M)와 부분적으로 오버랩될 수 있다. 캡핑층(124)의 상부면은 연장부(120T)의 상부면보다 높은레벨에 있을 수 있다. 캡핑층(124)의 일부는 기판(101)에 접촉될 수 있다.
캡핑층(124)은 절연물질을 포함할 수 있다. 캡핑층(124)은 질소함유물질을 포함할 수 있다. 캡핑층(124)은 실리콘산화물, 실리콘질화물, 실리콘산질화물 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 캡핑층(124)은 실리콘질화물로 형성될 수 있다. 캡핑층(124)은 화학기상증착(CVD) 또는 원자층증착(ALD) 방법에 의해 형성될 수 있다. 캡핑층(124)은 디클로로 실란(SiH2Cl2) 및 암모니아(NH3)를 반응 가스로 사용하는 원자층 증착(ALD) 또는 저압 화학 기상 증착(LPCVD) 공정에 의해 선택적으로 성장될 수 있다.
캡핑층(124)과 상부플러그(128C)의 사이에 보호스페이서(123)가 위치할 수 있다. 캡핑층(124)과 하부플러그(120)의 사이에 보호스페이서(123)가 위치할 수 있다. 보호스페이서(123)는 하부플러그(120)를 에워싸는 형상(Surronding-Shape)을 포함할 수 있다. 보호스페이서(123)는 연장부(120T)의 측벽을 풀리-커버링(Fully-Covering)할 수 있다. 보호스페이서(123)는 필라부(120M)의 측벽을 부분적으로 커버링할 수 있다. 보호스페이서(123)는 상부플러그(128C)의 측벽을 커버링할 수 있다. 캡핑층(124)은 보호스페이서(123)의 측벽을 커버링할 수 있다. 보호스페이서(123)는 비트라인하드마스크(112C)의 일부와 접촉될 수 있다. 보호스페이서(123)의 상부면은 상부플러그(128C)의 상부면과 동일한 레벨에 위치할 수 있다.
보호스페이서(123)는 절연물질을 포함할 수 있다. 보호스페이서(123)는 질소함유물질을 포함할 수 있다. 보호스페이서(123)는 실리콘산화물, 실리콘질화물, 실리콘산질화물 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 보호스페이서(123)는 실리콘질화물을 포함할 수 있다. 보호스페이서(123)는 화학기상증착(CVD) 또는 원자층증착(ALD) 방법에 의해 형성될 수 있다. 보호스페이서(123)는 디클로로 실란(SiH2Cl2) 및 암모니아(NH3)를 반응 가스로 사용하는 원자층 증착(ALD) 또는 저압 화학 기상 증착(LPCVD) 공정에 의해 선택적으로 성장될 수 있다.
도 5를 참조하면, 캡핑홀(122) 형성시 좁은식각영역(E1) 및 넓은식각영역(E2)이 형성될 수 있다. 캡핑홀(122) 형성시, 좁은식각영역(E1)의 플러그물질은 오픈면적이 좁으므로 잔류할 수 있다. 캡핑홀(122) 형성시, 넓은식각영역(E2)의 플러그물질은 오픈면적이 넓으므로 제거될 수 있다. 보호스페이서(123)는 좁은식각영역(E1)의 오픈면적을 조절할 수 있다. 보호스페이서(123)는 좁은식각영역(E1)의 오픈면적을 더욱 좁게하여, 하부플러그(120)가 제거되는 것을 방지할 수 있다.
상부플러그(128C) 및 캡핑층(124) 상에 패턴절연층(132)이 형성될 수 있다. 상부플러그(128C) 상에 상부플러그(128C)와 전기적으로 연결되는 메모리요소(133)가 형성될 수 있다. 메모리요소(133)는 도전층을 포함할 수 있다. 메모리요소(133)는 캐패시터(Capacitor)일 수 있다.
이하, 주변회로영역(PERI)의 구조를 살펴보도록 한다.
주변회로영역(PERI)의 트랜지스터는 주변회로활성영역(104P), 주변회로활성영역(104P) 상의 페리게이트구조물(PG), 페리게이트구조물(PG) 양측벽에 형성된 게이트스페이서(115P) 및 페리게이트구조물(PG) 양측에 정렬되어 주변회로활성영역(104P)에 형성된 페리소스/드레인영역(SDP)들을 포함할 수 있다. 페리소스/드레인영역(SDP)은 N형 불순물 또는 P형 불순물로 도핑될 수 있다. 페리소스/드레인영역(SDP)은 비소(As) 또는 인(P) 등의 N형 불순물을 포함할 수 있다. 페리소스/드레인영역(SDP)은 저농도 소스/드레인영역과 고농도 소스/드레인영역을 포함할 수 있다.
페리게이트구조물(PG)은 주변회로활성영역(104P) 상의 게이트절연층(107), 게이트절연층(107) 상의 하부게이트전극(109P), 하부게이트전극(109P) 상의 페리배리어메탈층(110P), 페리배리어메탈층(110P) 상의 상부게이트전극(111P), 상부게이트전극(111P) 상의 게이트하드마스크(112P)를 포함할 수 있다. 페리게이트구조물(PG)은 플라나게이트(Planar Gate), 리세스게이트(Recess Gate), 베리드게이트(Buried Gate), 오메가게이트(Omega Gate) 또는 핀게이트(FIN Gate) 중 적어도 어느 하나일 수 있다. 본 실시예에서 페리게이트구조물(PG)은 플라나게이트일 수 있다.
기판(101) 상에 게이트절연층(107)이 위치할 수 있다. 게이트절연층(107)은 고유전물질(High-k materials), 산화물, 질화물, 산화질화물 또는 이들의 조합을 포함할 수 있다. 예컨대, 고유전물질은 하프늄산화물(HfO2), 하프늄실리케이트(HfSiO), 하프늄실리케이트질화물(HfSiON) 또는 이들의 조합을 포함할 수 있다. 게이트절연층(107)은 계면층(Interface layer, 도시 생략)을 더 포함할 수 있다. 계면층은 실리콘산화물, 실리질화물 또는 이들의 조합을 포함할 수 있다. 게이트절연층(107)은 계면층과 고유전물질이 적층되어 형성될 수 있다.
게이트절연층(107) 상에 하부게이트전극(109P)이 형성될 수 있다. 하부게이트전극(109P)은 반도체물질을 포함할 수 있다. 하부게이트전극(109P)은 불순물로 도핑될 수 있다. 예컨대, 임플란트(Implantation) 등의 도핑공정(Doping process)에 의해 불순물이 도핑될 수 있다. 본 실시예에서, 하부게이트전극(109P)은 폴리실리콘을 포함할 수 있다. 다른 실시예에서, 하부게이트전극(109P)은 금속함유물질로 형성될 수도 있다.
하부게이트전극(109P) 상에 페리배리어메탈층(110P)이 위치할 수 있다. 페리배리어메탈층(110P)은 티타늄(Ti), 티타늄질화물(TiN), 티타늄실리콘질화물(TiSiN), 탄탈륨(Ta) 탄탈륨질화물(TaN), 텅스텐질화물(WN) 또는 이들의 조합을 포함할 수 있다. 본 실시예에서 페리배리어메탈층(110P)은 티타늄질화물(TiN)을 함유하는 물질을 포함할 수 있다.
페리배리어메탈층(110P) 상에 상부게이트전극(111P)이 위치할 수 있다. 상부게이트전극(111P)은 금속함유물질을 포함할 수 있다. 상부게이트전극(111P)은 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 상부게이트전극(111P)은 텅스텐(W) 또는 텅스텐화합물을 포함할 수 있다.
상부게이트전극(111P) 상에 게이트하드마스크(112P)가 위치할 수 있다. 게이트하드마스크(112P)는 상부게이트전극(111P)에 대하여 식각선택비를 갖는 절연물질로 형성될 수 있다. 게이트하드마스크(112P)의 높이는 상부게이트전극(111P)의 높이보다 클 수 있다. 게이트하드마스크(112P)는 실리콘산화물, 실리콘질화물, 실리콘산질화물 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 게이트하드마스크(112P)는 실리콘질화물로 형성될 수 있다.
페리게이트구조물(PG)의 양측벽에 게이트스페이서(115P)가 위치할 수 있다. 게이트스페이서(115P)는 절연물질로 형성될 수 있다. 게이트스페이서(115P)는 저유전물질을 포함할 수 있다. 게이트스페이서(115P)는 산화물 또는 질화물을 포함할 수 있다. 게이트스페이서(115P)는 다층 스페이서를 포함할 수 있다. 게이트스페이서(115P)는 에어갭(air gap, 도시생략)을 포함할 수 있다. 다층 스페이서는 질화물스페이서들 사이에 산화물스페이서가 위치하는 NON 구조를 포함할 수 있다. 다른 실시예에서, 다층 스페이서는 제1스페이서, 제2스페이서 및 제1스페이서와 제2스페이서 사이의 에어갭을 포함할 수 있다.
주변회로영역(PERI)의 주변회로소스/드레인영역(104P)들은 페리오믹콘택층(127P)을 통해 금속배선(128P)에 접속될 수 있다. 페리오믹콘택층(127P)은 금속실리사이드를 포함할 수 있다. 페리오믹콘택층(127P)은 셀오믹콘택층(127C)과 같은 물질을 포함할 수 있다.
페리오믹콘택층(127P)과 금속배선(128P) 사이에 도전성라이너(도시생략)를 더 포함할 수 있다. 도전성라이너(도시생략)는 티타늄(Ti), 티타늄질화물(TiN), 티타늄실리콘질화물(TiSiN), 탄탈륨(Ta) 탄탈륨질화물(TaN), 텅스텐질화물(WN) 또는 이들의 조합을 포함할 수 있다.
금속배선(128P)은 구조물절연층(116)을 관통하여 주변회로소스/드레인영역(104P)들에 접속될 수 있다. 구조물절연층(116)은 절연물질을 포함할 수 있다. 구조물절연층(116)은 실리콘산화물, 실리콘질화물, 저유전물질(Low-k material) 또는 이들의 조합을 포함할 수 있다. 금속배선(128P)은 페리오믹콘택층(127P)을 통해 주변회로소스/드레인영역(104P)에 연결될 수 있다. 금속배선(128P)은 금속함유물질을 포함할 수 있다. 금속배선(128P)은 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 백금(Pt), 팔라듐(Pd), 주석(Sn), 납(Pb), 아연(Zn), 인듐(In), 카드뮴(Cd), 크롬(Cr) 및 몰리브덴(Mo) 중 어느 하나 이상을 포함할 수 있다. 금속배선(128P)은 도전성 물질의 단층막 또는 다층막으로로 이루어질 수 있다. 본 실시예에서 금속배선(128P)은 텅스텐함유물질을 포함할 수 있다. 금속배선(128P)은 텅스텐(W) 또는 텅스텐화합물을 포함할 수 있다. 금속배선(128P)은 메모리셀영역(CELL)의 상부플러그(128C)와 같은 물질로 형성될 수 있다.
주변회로영역(PERI)의 캡핑층(124)은 금속배선(128P) 사이의 공간을 채울 수 있다. 주변회로영역(PERI)의 캡핑층(124)은 금속배선(128P)의 상부측벽을 커버링할 수 있다. 주변회로영역(PERI)의 캡핑층(124)은 후속 공정으로부터 금속배선(128P)을 보호하는 역할을 수행할 수 있다. 주변회로영역(PERI)의 캡핑층(124)은 절연물질을 포함할 수 있다. 주변회로영역(PERI)의 캡핑층(124)은 실리콘질화물을 포함할 수 있다.
상술한 실시예에 따르면, 보호스페이서(123)를 형성함으로써 후속공정에서 하부플러그(120)의 손실을 방지할 수 있다. 따라서, 하부플러그(120)와 메모리셀활성영역(104C)의 접촉불량을 개선할 수 있다. 또한, 비트라인구조물(BL)의 상부면 보다 높은 레벨에서 셀오믹콘택층(127C)을 형성하고 있으므로 셀오믹콘택층(127C) 형성시 공정 난이도를 감소시킬 수 있다. 따라서, 콘택저항을 개선할 수 있다. 아울러, 비트라인구조물(BL)의 상부면 보다 높은 레벨에서 상부플러그(128C)를 형성하고 있으므로 상부플러그(128C)를 크게 형성할 수 있다. 따라서, 메모리요소(133)와 스토리지노드콘택플러그(SNC)의 접촉불량을 개선할 수 있다.
도 7a 내지 도 7s는 일 실시예에 따른 반도체장치(200)를 제조하는 방법을 나타낸 도면이다. 도 7a 내지 도 7s에서 도 6에서와 동일한 참조부호는 동일한 구성 요소를 의미한다. 이하, 중복되는 구성요소들에 대한 자세한 설명은 생략하기로 한다.
도 7a에 도시된 바와 같이, 기판(101)이 준비된다. 기판(101)은 메모리셀영역(CELL) 및 주변회로영역(PERI)을 포함할 수 있다. 메모리셀영역(CELL)에는 복수의 메모리셀이 형성될 수 있다. 주변회로영역(PERI)에는 트랜지스터가 형성될 수 있다.
기판(101)에 소자분리층(103) 및 활성영역(104)이 형성될 수 있다. 소자분리층(103)에 의해 메모리셀영역(CELL)에 메모리셀활성영역(104C)이 정의될 수 있다. 소자분리층(103)에 의해 주변회로영역(PERI)에 주변회로활성영역(104P)이 정의될 수 있다. 소자분리층(103)은 트렌치 식각에 의해 형성된 STI 영역일 수 있다. 소자분리층(103)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다.
메모리셀활성영역(104C) 내에 셀소스/드레인영역(SD)이 형성될 수 있다. 셀소스/드레인영역(SD)을 형성하기 위해 도핑공정(Doping process)이 수행될 수 있다. 도핑공정은 임플란트(Implantation) 또는 플라즈마도핑(Plasma doping, PLAD) 등의 공정을 포함할 수 있다. 셀소스/드레인영역(SD)은 동일 도전형의 불순물로 도핑될 수 있다. 셀소스/드레인영역(SD)은 비트라인콘택플러그 또는 스토리지노드콘택플러그가 접속될 영역일 수 있다.
메모리셀영역(CELL)의 기판(101) 상에 셀영역층간절연층(105)이 형성될 수 있다. 셀영역층간절연층(105)은 실리콘산화물, 실리콘질화물, 저유전물질(Low-k materials) 또는 이들의 조합을 포함할 수 있다. 셀영역층간절연층(105)은 하나 이상의 레이어를 포함할 수 있다. 셀영역층간절연층(105)은 서로 다른 물질로 형성된 하나 이상의 레이어를 포함할 수 있다. 본 실시예에서, 셀영역층간절연층(105)은 두 개의 레이어를 포함할 수 있다. 본 실시예에서, 셀영역층간절연층(105)은 실리콘산화물로 형성된 레이어와 실리콘질화물로 형성된 레이어를 포함할 수 있다.
도 7b에 도시된 바와 같이, 셀영역층간절연층(105) 내에 비트라인콘택홀(106)이 형성될 수 있다. 비트라인콘택홀(106)은 비트라인오프닝마스크(도시생략)를 식각마스크로 이용하여 셀영역층간절연층(105)을 식각함으로써 형성될 수 있다. 비트라인오프닝마스크는 감광막패턴(photoresist pattern)을 포함할 수 있다. 비트라인오프닝마스크는 주변회로영역(PERI)을 커버링할 수 있다. 따라서, 비트라인콘택홀(106)의 식각공정시 주변회로영역(PERI)은 보호될 수 있다.
비트라인콘택홀(106)을 형성하기 위해 기판(101)의 노출된 표면을 리세스시키는 단계를 더 포함할 수 있다. 비트라인콘택홀(106)에 의해 기판(101)의 일부분이 노출될 수 있다. 비트라인콘택홀(106)의 하부면은 기판(101)의 상부면보다 낮은 레벨에 위치할 수 있다. 비트라인콘택홀(106)에 의해 셀소스/드레인영역(SD) 주변의 소자분리층(103) 일부가 노출될 수 있다. 탑뷰(Top View)로 볼 때, 비트라인콘택홀(106)은 원형 또는 타원형일 수 있다.
주변회로영역(PERI)의 기판(101) 상에 예비게이트절연층(107A)이 형성될 수 있다. 예비게이트절연층(107A)의 두께는 셀영역층간절연층(105)의 두께보다 작을 수 있다. 예비게이트절연층(107A)이 형성되는 동안에, 메모리셀영역(CELL)은 마스크패턴(도시생략)에 의해 커버링되어 있으므로 주변회로영역(PERI)에만 예비게이트절연층(107A)이 형성될 수 있다. 예비게이트절연층(107A)은 고유전물질(High-k materials), 산화물, 질화물, 산화질화물 또는 이들의 조합을 포함할 수 있다. 예컨대, 고유전물질은 하프늄산화물(HfO2), 하프늄실리케이트(HfSiO), 하프늄실리케이트질화물(HfSiON) 또는 이들의 조합을 포함할 수 있다. 예비게이트절연층(107A)은 계면층(도시 생략)을 더 포함할 수 있다. 계면층은 실리콘산화물, 실리질화물 또는 이들의 조합을 포함할 수 있다. 예비게이트절연층(107A)은 계면층과 고유전물질이 적층되어 형성될 수 있다.
도 7c에 도시된 바와 같이, 메모리셀영역(CELL)의 비트라인콘택홀(106) 내에 예비비트라인콘택플러그(109A)가 형성될 수 있다. 예비비트라인콘택플러그(109A)는 비트라인콘택홀(106)을 채울 수 있다. 예비비트라인콘택플러그(109A)의 상부면은 셀영역층간절연층(105)의 상부면과 동일한 레벨일 수 있다. 주변회로영역(PERI)에서, 예비게이트절연층(107A)상에 예비하부게이트전극(109B)이 형성될 수 있다.
예비비트라인콘택플러그(109A)와 예비하부게이트전극(109B)은 동시에 형성될 수 있다. 예비비트라인콘택플러그(109A)와 예비하부게이트전극(109B)을 형성하기 위해 셀영역층간절연층(105), 비트라인콘택홀(106) 및 예비게이트절연층(107A)을 커버링하는 공통도전층(109)을 형성할 수 있다. 그 후, 예비비트라인콘택플러그(109A)의 상부면이 노출되도록 공통도전층(109)을 평탄화하는 공정을 포함할 수 있다. 따라서, 예비비트라인콘택플러그(109A)의 상부면이 노출될 수 있다. 예비비트라인콘택플러그(109A)의 상부면은 셀영역층간절연층(105)의 상부면과 동일한 레벨일 수 있다. 예비비트라인콘택플러그(109A)의 상부면은 예비하부게이트전극(109B)의 상부면과 동일한 레벨일 수 있다.
예비비트라인콘택플러그(109A) 및 예비하부게이트전극(109B)은 동일한 물질을 포함할 수 있다. 예비비트라인콘택플러그(109A) 및 예비하부게이트전극(109B)은 반도체물질을 포함할 수 있다. 예비비트라인콘택플러그(109A) 및 예비하부게이트전극(109B)은 실리콘함유 물질을 포함할 수 있다. 예비비트라인콘택플러그(109A) 및 예비하부게이트전극(109B)은 폴리실리콘을 포함할 수 있다. 폴리실리콘은 불순물이 도핑될 수 있다.
도 7d에 도시된 바와 같이, 셀영역층간절연층(105), 예비비트라인콘택플러그(109A) 및 예비하부게이트전극(109B) 상에 배리어메탈층(110A)이 형성될 수 있다. 배리어메탈층(110A)의 높이는 예비하부게이트전극(109B)의 높이보다 작을 수 있다. 배리어메탈층(110A)의 높이는 예비게이트절연층(107A)의 높이보다 작을 수 있다. 배리어메탈층(110A)은 티타늄질화물(TiN), 탄탈륨질화물(TaN), 텅스텐질화물(WN) 또는 이들의 조합을 포함할 수 있다. 본 실시예에서 배리어메탈층(110A)은 티타늄질화물(TiN)을 함유하는 물질을 포함할 수 있다.
배리어메탈층(110A)상에 금속층(111A)이 형성될 수 있다. 금속층(111A)은 예비비트라인콘택플러그(109A)및 예비하부게이트전극(109B)보다 비저항이 낮은 물질을 포함할 수 있다. 금속층(111A)은 예비비트라인콘택플러그(109A)및 예비하부게이트전극(109B)보다 비저항이 낮은 금속물질을 포함할 수 있다. 예컨대, 금속층(111A)은 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 금속층(111A)은 텅스텐(W) 또는 텅스텐화합물을 포함할 수 있다.
금속층(111A) 상에 하드마스크층(112A)이 형성될 수 있다. 하드마스크층(112A)은 절연물질로 형성될 수 있다. 하드마스크층(112A)은 금속층(111A)에 대하여 식각선택비를 갖는 물질로 형성될 수 있다. 하드마스크층(112A)은 실리콘산화물, 실리콘질화물, 실리콘산질화물 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 하드마스크층(112A)은 실리콘질화물로 형성될 수 있다.
하드마스크층(112A) 상에 라인마스크(113)가 형성될 수 있다. 라인마스크(113)는 감광막패턴을 포함할 수 있다. 라인마스크(113)는 어느 한 방향으로 연장된 라인 형상을 포함할 수 있다. 메모리셀영역(CELL)의 라인마스크(113)의 선폭은 비트라인콘택홀(106)의 직경보다 작을 수 있다. 메모리셀영역(CELL)의 라인마스크(113)의 선폭은 주변회로영역(PERI)의 라인마스크(113)의 선폭보다 작을 수 있다.
도 7e에 도시된 바와 같이, 비트라인구조물(BL) 및 페리게이트구조물(PG)이 형성될 수 있다. 비트라인구조물(BL)은 메모리셀영역(CELL)에 형성될 수 있고, 페리게이트구조물(PG)은 주변회로영역(PERI)에 형성될 수 있다. 비트라인구조물(BL) 및 페리게이트구조물(PG)은 동시에 형성될 수 있다. 비트라인구조물(BL)은 셀배리어메탈층(110C), 비트라인(111C) 및 비트라인하드마스크(112C)를 포함할 수 있다. 페리게이트구조물(PG)은 게이트절연층(107), 하부게이트전극(109P), 페리배리어메탈층(110P), 상부게이트전극(111P) 및 게이트하드마스크(112P)를 포함할 수 있다.
비트라인구조물(BL)의 형성 방법을 살펴보기로 한다.
라인마스크(113)를 식각마스크로 이용하여 하드마스크층(112A)을 식각할 수 있다. 이에 따라, 비트라인하드마스크(112C)가 형성될 수 있다. 비트라인하드마스크(112C)를 식각마스크로 이용하여 금속층(111A), 배리어메탈층(110A) 및 예비비트라인콘택플러그(109A)를 식각할 수 있다. 이에 따라, 비트라인(111C), 셀배리어메탈층(110C) 및 비트라인콘택플러그(109C)가 형성될 수 있다. 비트라인콘택플러그(109C), 셀배리어메탈층(110C), 비트라인(111C) 및 비트라인하드마스크(112C)의 선폭은 동일할 수 있다.
셀소스/드레인영역(SD) 상에 비트라인콘택플러그(109C)가 형성될 수 있다. 비트라인콘택플러그(109C)는 셀소스/드레인영역(SD)과 비트라인(111C)을 상호 접속시킬 수 있다. 비트라인콘택플러그(109C)의 선폭은 비트라인콘택홀(106)의 직경보다 작을 수 있다. 따라서, 비트라인콘택플러그(109C)의 양측벽에 갭(G)이 형성될 수 있다. 갭(G)은 비트라인콘택플러그(109C)의 양측벽에 독립적으로 형성될 수 있다. 따라서, 비트라인콘택홀(106) 내에 하나의 비트라인콘택플러그(109C)와 한 쌍의 갭(G)이 위치하고, 한 쌍의 갭(G)은 비트라인콘택플러그(109C)에 의해 분리될 수 있다. 비트라인(111C)은 비트라인콘택플러그(109C)를 커버링하면서 어느 한 방향으로 연장될 수 있다. 비트라인(111C)은 라인 형상으로 연장될 수 있다.
페리게이트구조물(PG)의 형성 방법을 살펴보기로 한다.
라인마스크(113)를 식각마스크로 이용하여 하드마스크층(112A)을 식각할 수 있다. 이에 따라, 게이트하드마스크(112P)가 형성될 수 있다. 게이트하드마스크(112P)를 식각마스크로 이용하여 금속층(111A), 배리어메탈층(110A), 예비하부게이트전극(109B) 및 예비게이트절연층(107A)을 식각할 수 있다. 이에 따라, 게이트절연층(107), 하부게이트전극(109P), 페리배리어메탈층(110P), 상부게이트전극(111P)이 형성될 수 있다. 게이트절연층(107), 하부게이트전극(109P), 페리배리어메탈층(110P), 상부게이트전극(111P)의 선폭은 동일할 수 있다.
비트라인구조물(BL) 및 페리게이트구조물(PG)은 동시에 형성될 수 있다. 비트라인구조물(BL) 및 페리게이트구조물(PG)은 1회의 식각 공정에 의해 동시에 형성될 수 있다. 따라서, 식각 공정을 단순화시킬 수 있다. 비트라인구조물(BL) 및 페리게이트구조물(PG)을 형성한 후에, 라인마스크(113)를 제거할 수 있다.
도 7f에 도시된 바와 같이, 비트라인구조물(BL)의 양측벽에 비트라인스페이서(115C)가 형성될 수 있다. 비트라인스페이서(115C)는 절연물질로 형성될 수 있다. 비트라인스페이서(115C)는 저유전물질을 포함할 수 있다. 비트라인스페이서(115C)는 산화물 또는 질화물을 포함할 수 있다. 비트라인스페이서(115C)는 실리콘산화물, 실리콘질화물 또는 금속산화물을 포함할 수 있다. 비트라인스페이서(115C)는 SiO2, Si3N4 또는 SiN을 포함할 수 있다. 비트라인스페이서(115C)는 다층 스페이서를 포함할 수 있다. 비트라인스페이서(115C)는 에어갭(air gap, 도시생략)을 포함할 수 있다. 따라서, 비트라인스페이서(115C)의 양측벽에 한 쌍의 라인형 에어갭이 형성될 수 있다. 한 쌍의 라인형 에어갭은 대칭형일 수 있다. 일부 실시예들에서, 다층 스페이서는 제1스페이서, 제2스페이서 및 제3스페이서를 포함할 수 있고, 제1스페이서와 제2스페이서 사이에 제3스페이서가 위치할 수 있다. 다층 스페이서는 질화물스페이서들 사이에 산화물스페이서가 위치하는 NON 구조를 포함할 수 있다. 다른 실시예에서, 다층 스페이서는 제1스페이서, 제2스페이서 및 제1스페이서와 제2스페이서 사이의 에어갭을 포함할 수 있다.
다른 실시예에서, 비트라인스페이서(115C)가 아닌 비트라인콘택절연층(도시 생략)으로 갭(115C)을 채울 수 있다. 비트라인콘택절연층(도시 생략)의 상부면은 비트라인콘택플러그(109C)의 상부면과 동일한 레벨일 수 있다. 비트라인콘택절연층(도시 생략) 상에 비트라인스페이서(115C)가 형성될 수 있다. 비트라인콘택절연층(도시 생략)은 절연물질을 포함할 수 있다. 비트라인콘택절연층(도시 생략)은 산화물 또는 질화물을 포함할 수 있다 비트라인콘택절연층(도시 생략)은 실리콘산화물, 실리콘질화물 또는 금속산화물을 포함할 수 있다
페리게이트구조물(PG)의 양측벽에 게이트스페이서(115P)가 형성될 수 있다. 게이트스페이서(115P)는 절연물질로 형성될 수 있다. 게이트스페이서(115P)는 저유전물질을 포함할 수 있다. 게이트스페이서(115P)는 산화물 또는 질화물을 포함할 수 있다. 게이트스페이서(115P)는 실리콘산화물, 실리콘질화물 또는 금속산화물을 포함할 수 있다. 게이트스페이서(115P)는 SiO2, Si3N4 또는 SiN을 포함할 수 있다. 게이트스페이서(115P)는 다층 스페이서를 포함할 수 있다. 게이트스페이서(115P)는 에어갭(air gap, 도시생략)을 포함할 수 있다. 따라서, 게이트스페이서(115P)의 양측벽에 한 쌍의 라인형 에어갭이 형성될 수 있다. 한 쌍의 라인형 에어갭은 대칭형일 수 있다. 일부 실시예들에서, 다층 스페이서는 제1스페이서, 제2스페이서 및 제3스페이서를 포함할 수 있고, 제1스페이서와 제2스페이서 사이에 제3스페이서가 위치할 수 있다. 다층 스페이서는 질화물스페이서들 사이에 산화물스페이서가 위치하는 NON 구조를 포함할 수 있다. 다른 실시예에서, 다층 스페이서는 제1스페이서, 제2스페이서 및 제1스페이서와 제2스페이서 사이의 에어갭을 포함할 수 있다.
비트라인스페이서(115C) 및 게이트스페이서(115P)는 동시에 형성될 수 있다. 비트라인스페이서(115C) 및 게이트스페이서(115P)는 후속 공정으로부터 비트라인구조물(BL) 및 페리게이트구조물(PG)을 보호할 수 있다.
후속하여, 페리게이트구조물(PG) 양측의 주변회로활성영역(104P) 내에 불순물이 도핑되어 페리소스/드레인영역(SDP)을 형성할 수 있다. 페리게이트구조물(PG) 양측의 주변회로활성영역(104P) 내에 불순물이 도핑되어 페리소스/드레인영역(SDP)을 형성할 수 있다. 페리소스/드레인영역(SDP)은 N형 불순물 또는 P형 불순물로 도핑될 수 있다. 페리소스/드레인영역(SDP)은 저농도 소스/드레인영역과 고농도 소스/드레인영역을 포함할 수 있다. 페리소스/드레인영역(SDP)은 두 단계에 걸쳐 형성될 수 있다. 페리소스/드레인영역(SDP)은 접합깊이가 깊은 영역과 접합깊이가 얕은 영역을 포함할 수 있다.
도 7g에 도시된 바와 같이, 비트라인구조물(BL) 및 페리게이트구조물(PG)의 사이를 채우는 구조물절연층(116)이 형성될 수 있다. 구조물절연층(116)은 비트라인구조물(BL) 및 페리게이트구조물(PG)의 상부면이 노출되도록 평탄화될 수 있다. 구조물절연층(116)의 평탄화 공정시 비트라인구조물(BL)의 상부면이 노출되도록 비트라인스페이서(115C)가 평탄화될 수도 있다. 구조물절연층(116)의 평탄화 공정시, 페리게이트구조물(PG)의 상부면이 노출되도록 게이트스페이서(115P)가 평탄화될 수도 있다. 구조물절연층(116)은 비트라인구조물(BL)과 평행하게 연장될 수 있다. 구조물절연층(116)은 페리게이트구조물(PG)과 평행하게 연장될 수 있다.
구조물절연층(116)은 비트라인스페이서(115C) 및 게이트스페이서(115P)에 대해 식각선택비를 갖는 물질로 형성될 수 있다. 구조물절연층(116)은 절연물질을 포함할 수 있다. 구조물절연층(116)은 산화물 또는 질화물을 포함할 수 있다. 구조물절연층(116)은 실리콘산화물, 실리콘질화물 또는 금속산화물을 포함할 수 있다. 구조물절연층(116)은 SiO2, Si3N4 또는 SiN을 포함할 수 있다. 구조물절연층(116)은 스핀온절연물질(SOD)을 포함할 수 있다.
후속하여, 주변회로영역(PERI)의 구조물절연층(116)상에 주변회로커버링마스크(117M)가 형성될 수 있다. 주변회로커버링마스크(117M)는 메모리셀영역(CELL)만 오픈시키고, 주변회로영역(PERI)은 커버링할 수 있다. 따라서, 후속 공정에서 주변회로영역(PERI)만 보호될 수 있다.
후속하여, 메모리셀영역(CELL)의 구조물절연층(116) 내에 스토리지노드콘택홀(117)이 형성될 수 있다. 스토리지노드콘택홀(117)은 메모리셀영역(CELL)의 구조물절연층(116)을 식각함으로써 형성될 수 있다. 스토리지노드콘택홀(117)은 비트라인구조물(BL) 사이에 형성될 수 있다. 스토리지노드콘택홀(117)의 바닥면은 기판(101) 내부로 확장될 수 있다. 스토리지노드콘택홀(117)을 형성하는 동안 소자분리층(103), 셀영역층간절연층(105) 및 셀소스/드레인영역(SD)이 일정 깊이 리세스될 수 있다. 스토리지노드콘택홀(117)에 의해 기판(101)의 일부분이 노출될 수 있다. 스토리지노드콘택홀(117)의 하부면은 기판(101)의 상부면보다 낮은 레벨에 위치할 수 있다. 스토리지노드콘택홀(117)의 바닥면은 비트라인콘택플러그(109C)의 바닥면보다 높은 레벨일 수 있다.
스토리지노드콘택홀(117)을 형성하기 위해 딥아웃(Dip-out) 및 트리밍공정이 수행될 수 있다. 딥아웃에 의해 비트라인스페이서(115C)의 손실없이 스토리지노드콘택홀(117)을 형성할 수 있다. 트리밍 공정에 의해 스토리지노드콘택홀(117)의 측면 및 하부 면적이 확장될 수 있다. 트리밍 공정에 의해 셀영역층간절연층(105) 및 기판(101)의 일부가 제거될 수 있다. 스토리지노드콘택홀(117)의 하부는 측면방향으로 확장되어 벌브 형상(Bulb type)을 가질 수 있다.
주변회로커버링마스크(117M)는 스토리지노드콘택홀(117)을 형성한 후에 제거될 수 있다.
도 7h에 도시된 바와 같이, 스토리지노드콘택홀(117) 내에, 비트라인하드마스크(112C)의 상부면 및 구조물절연층(116)의 상부면을 커버링하는 플러그물질(120A)이 형성될 수 있다. 플러그물질(120A)은 스토리지노드콘택홀(117)을 채울 수 있다. 플러그물질(120A)은 비트라인구조물(BL)을 커버링할 수 있다. 플러그물질(120A)의 상부면은 비트라인하드마스크(112C)의 상부면보다 높은 레벨에 위치할 수 있다. 플러그물질(120A)은 주변회로영역(PERI)을 커버링할 수 있다. 플러그물질(120A)은 주변회로영역(PERI)의 구조물절연층(116)을 커버링할 수 있다. 비트라인(111C)과 플러그물질(120A) 사이에 비트라인스페이서(115C)가 위치할 수 있다. 플러그물질(120A)의 하부면은 셀소스/드레인영역(SD)과 접속될 수 있다.
플러그물질(120A)은 실리콘함유 물질을 포함할 수 있다. 플러그물질(120A)은 불순물로 도핑될 수 있다. 예컨대, 임플란트(Implantation) 등의 도핑공정(Doping process)에 의해 불순물이 도핑될 수 있다. 본 실시예에서, 플러그물질(120A)은 폴리실리콘을 포함할 수 있다.
도 7i에 도시된 바와 같이, 플러그물질(120A) 상에 플러그패턴마스크(121)가 형성될 수 있다. 플러그패턴마스크(121)는 감광막패턴을 포함할 수 있다. 플러그패턴마스크(121)를 식각마스크로 이용하여 플러그물질(120A)을 식각할 수 있다. 플러그물질(120A)을 식각하여 플러그패턴(120B)을 형성할 수 있다. 플러그패턴(120B)이 형성됨으로써 플러그물질(120A)이 각각 분리될 수 있다. 플러그패턴(120B)이 형성됨으로써 플러그패턴(120B)들의 사이에 예비캡핑홀(122A)이 형성될 수 있다. 메모리셀영역(CELL)의 플러그패턴(120B)은 도 4a의 플러그패턴(24B)과 동일한 형상을 포함할 수 있다.
플러그패턴(120B)을 형성할 때, 비트라인하드마스크(112C) 및 비트라인스페이서(115C)의 일부가 함께 식각될 수 있다. 따라서, 예비캡핑홀(122A)에 의해 비트라인하드마스크(112C) 및 비트라인스페이서(115C)의 일부가 노출될 수 있다. 플러그패턴(120B)의 상부면은 예비캡핑홀(122A)의 바닥면보다 높은 레벨일 수 있다. 플러그패턴(120B)의 상부면은 비트라인하드마스크(112C)의 상부면보다 높은레벨일 수 있다. 예비캡핑홀(122A)의 하부면은 비트라인하드마스크(112C)의 상부면보다 낮고, 비트라인하드마스크(112C)의 하부면보다 높은 레벨에 위치할 수 있다. 플러그패턴(120B)의 탑뷰(Top View)는 사각형, 원형, 타원형 등 다양한 모양을 포함할 수 있다.
플러그패턴마스크(121)를 식각마스크로 이용하여 플러그물질(120A)을 식각할 때, 주변회로영역(PERI)의 플러그물질(120A)이 제거될 수 있다. 따라서, 주변회로영역(PERI)의 구조물절연층(116)의 상부면이 노출될 수 있다.
도 7j에 도시된 바와 같이, 플러그패턴(120B)의 측벽에 보호스페이서(123)가 형성될 수 있다. 보호스페이서(123)를 형성하기 위해 예비보호스페이서(도시생략)를 형성한 후 식각공정을 수행할 수 있다. 따라서, 주변회로영역(PERI)에 보호스페이서가 형성되지 않을 수 있다. 보호스페이서(123)는 플러그패턴(120B)의 측벽을 커버링할 수 있다. 보호스페이서(123)는 플러그패턴(120B)을 에워싸는 형상(Surrounding-Shape)을 포함할 수 있다. 보호스페이서(123)의 탑뷰(Top-View)는 사각링형상 또는 링형상 등 다양항 모양을 포함할 수 있다. 메모리셀영역(CELL)의 보호스페이서(123)는 도 4b의 보호스페이서(26)와 동일한 형상을 포함할 수 있다.
보호스페이서(123)는 절연물질을 포함할 수 있다. 보호스페이서(123)는 비-산화물베이스물질(Non-oxide base materail)일 수 있다. 보호스페이서(123)는 질화물베이스물질(nitride base material)일 수 있다. 보호스페이서(123)는 질소함유물질을 포함할 수 있다. 보호스페이서(123)는 실리콘산화물, 실리콘질화물, 실리콘산질화물 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 보호스페이서(123)는 실리콘질화물을 포함할 수 있다. 보호스페이서(123)는 화학기상증착(CVD) 또는 원자층증착(ALD) 방법에 의해 형성될 수 있다. 보호스페이서(123)는 디클로로 실란(SiH2Cl2) 및 암모니아(NH3)를 반응 가스로 사용하는 원자층 증착(ALD) 또는 저압 화학 기상 증착(LPCVD) 공정에 의해 선택적으로 성장될 수 있다.
보호스페이서(123)는 예비캡핑홀(122A)에 의해 노출된 플러그패턴(120B)의 면적을 감소시킬 수 있다. 따라서, 후속공정에서 플러그패턴(120B)의 손실을 방지할 수 있고, 이웃하는 메모리셀활성영역(104C)과의 접촉불량을 방지할 수 있다.
도 7k에 도시된 바와 같이, 플러그패턴(120B)이 일정 깊이 리세스될 수 있다. 리세싱 공정은 에치백(etchback) 공정으로 수행하거나 또는 CMP(Chemical mechanical polishing) 공정 및 에치백공정을 순차적으로 수행할 수 있다. 따라서, 캡핑홀(122)이 형성될 수 있다. 캡핑홀(122)을 형성함에 따라. 비트라인하드마스크(111C) 및 비트라인스페이서(115C)의 일부가 제거될 수 있다. 캡핑홀(122) 내의 비트라인하드마스크(112C) 및 비트라인스페이서(115C)의 일부가 노출될 수 있다. 캡핑홀(122)의 하부면은 비트라인하드마스크(112C)의 상부면보다 낮은 레벨에 위치하고, 비트라인하드마스크(112C)의 하부면보다 높은 레벨에 위치할 수 있다.
도 6를 참조하면, 캡핑홀(122) 형성시 좁은식각영역(E1) 및 넓은식각영역(E2)이 형성될 수 있다. 캡핑홀(25) 형성시, 좁은식각영역(E1)의 플러그패턴(120B)은 오픈면적이 좁으므로 잔류할 수 있다. 캡핑홀(25) 형성시, 넓은식각영역(E2)의 플러그패턴(120B)은 오픈면적이 넓으므로 제거될 수 있다. 보호스페이서(123)는 좁은식각영역(E1)의 오픈면적을 조절할 수 있다. 보호스페이서(123)는 좁은식각영역(E1)의 오픈면적을 더욱 좁게하여, 좁은식각영역(E1)의 플러그패턴(120B)이 제거되는 것을 방지할 수 있다. 따라서, 이웃하는 메모리셀활성영역(104C)과의 접촉불량을 방지할 수 있다.
도 7l에 도시된 바와 같이, 메모리셀영역(CELL)의 플러그패턴(120B) 사이에 캡핑층(124)이 형성될 수 있다. 주변회로영역(PERI)의 구조물절연층(116) 상에 캡핑층(124)이 형성될 수 있다. 캡핑층(124)은 캡핑홀(122)을 채울 수 있다.
캡핑층(124)을 형성하기 위해 플러그패턴(120B) 및 구조물절연층(116)을 커버링하는 예비캡핑층(124A)을 형성할 수 있다. 플러그패턴(120B)의 상부면이 노출되도록 예비캡핑층(124A)을 평탄화하는 공정을 포함할 수 있다. 따라서, 플러그패턴(120B)의 상부면이 노출될 수 있다. 캡핑층(124)의 상부면은 플러그패턴(120B)의 상부면과 동일한 레벨일 수 있다. 캡핑층(124)의 상부면은 메모리셀영역(CELL)과 주변회로영역(PERI)에서 동일한 레벨일 수 있다. 메모리셀영역(CELL)에서 캡핑층(124)의 일부는 기판(101)과 접촉될 수 있다. 캡핑층(124)과 플러그패턴(120B) 사이에 보호스페이서(123)가 위치할 수 있다. 메모리셀영역(CELL)의 캡핑층(124)은 도 4d의 캡핑층(27)과 동일한 형상을 포함할 수 있다.
캡핑층(124)은 절연물질을 포함할 수 있다. 캡핑층(124)은 실리콘산화물, 실리콘질화물, 저유전물질(Low-k materials) 또는 이들의 조합을 포함할 수 있다. 캡핑층(124)은 질소함유물질을 포함할 수 있다. 캡핑층(124)은 실리콘산화물, 실리콘질화물, 실리콘산질화물 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 캡핑층(124)은 실리콘질화물로 형성될 수 있다. 캡핑층(124)은 화학기상증착(CVD) 또는 원자층증착(ALD) 방법에 의해 형성될 수 있다. 캡핑층(124)은 디클로로 실란(SiH2Cl2) 및 암모니아(NH3)를 반응 가스로 사용하는 원자층 증착(ALD) 또는 저압 화학 기상 증착(LPCVD) 공정에 의해 선택적으로 성장될 수 있다.
도 7m에 도시된 바와 같이, 플러그패턴(120B)이 일정 깊이 리세스될 수 있다. 리세싱 공정은 에치백(etchback) 공정으로 수행하거나 또는 CMP(Chemical mechanical polishing) 공정 및 에치백공정을 순차적으로 수행할 수 있다. 플러그패턴(120B)이 리세스 됨에 따라 하부플러그(120)가 형성될 수 있다. 하부플러그(120)는 리세스된 플러그패턴(120B)으로 지칭될 수 있다. 하부플러그(120)가 형성됨에 따라 보호스페이서(123)의 측벽의 일부분이 노출될 수 있다.
하부플러그(120)는 필라부(120M) 및 연장부(120T)를 포함할 수 있다. 필라부(120M)는 비트라인구조물(BL)의 사이에 위치할 수 있다. 연장부(120T)는 필라부(120M)로부터 연장되어 비트라인구조물들(BL) 중 어느 하나와 오버랩될 수 있다. 하부플러그(120)의 상부면은 비트라인하드마스크(112C)의 상부면보다 높은 레벨에 위치할 수 있다. 하부플러그(120)의 상부면은 캡핑층(124)의 상부면보다 낮은 레벨에 위치할 수 있다. 필라부(120M)는 필라형상(Pillar-Shape)을 포함할 수 있다. 필라부(120M)는 기판과 접촉될 수 있다. 연장부(120T)의 탑뷰는 사각형, 원형, 타원형 등 다양한 모양을 포함할 수 있다. 보호스페이서(123)는 하부플러그(120)를 에워싸는 형상을 포함할 수 있다. 보호스페이서(123)는 연장부(120T)의 측벽을 풀리-커버링(Fully-Covering)할 수 있다. 보호스페이서(123)는 필라부(123M)의 측벽을 부분적으로 커버링할 수 있다. 캡핑층(124)은 하부플러그(120)를 커버링할 수 있다.
플러그물질(120A)을 식각하여 연장부(120T)를 포함하는 하부플러그(120)를 형성함으로써 공정불량을 감소시킬 수 있다. 또한, 공정을 단순하게 하여 반도체 장치의 양산성을 확보할 수 있다.
도 7n에 도시된 바와 같이, 주변회로영역(PERI)에 금속배선홀(126)이 형성될 수 있다. 금속배선홀(126)을 형성하기 위해 금속배선홀마스크(125)가 형성될 수 있다. 금속배선홀마스크(125)는 감광막패턴(photoresist pattern)을 포함할 수 있다. 금속배선홀마스크(125)는 메모리셀영역(CELL)을 커버링할 수 있다. 따라서, 금속배선홀(126)의 식각공정시 메모리셀영역(CELL)은 보호될 수 있다.
금속배선홀마스크(125)를 식각마스크로 이용하여 캡핑층(124) 및 구조물절연층(116)을 식각할 수 있다. 이에 따라, 금속배선홀(126)이 형성될 수 있다. 이에 따라, 페리소스/드레인영역(SDP)의 표면이 노출될 수 있다. 금속배선홀(126)은 페리게이트구조물(PG)의 양측에 형성될 수 있다. 금속배선홀(126)을 형성함에 따라 주변회로영역(PERI)의 기판(101)의 일부가 식각될 수 있다. 금속배선홀(126)을 형성함에 따라 주변회로영역(PERI)의 기판(101)의 일부가 노출될 수 있다.
도 7o에 도시된 바와 같이, 메모리셀영역(CELL)의 하부플러그(120) 상에 셀오믹콘택층(127C)이 형성될 수 있다. 주변회로영역(PERI)의 페리소스/드레인영역(SDP)의 노출된 표면 상에 페리오믹콘택층(127P)이 형성될 수 잇다. 셀오믹콘택층(127C)과 페리오믹콘택층(127P)은 동시에 형성될 수 있다. 셀오믹콘택층(127C)과 페리오믹콘택층(127P)을 형성하기 위해 실리사이드화금속층(Silicidable metal layer)의 증착 및 어닐링(annealing)이 수행될 수 있다.
셀오믹콘택층(127C)과 페리오믹콘택층(127P)은 동일한 물질을 포함할 수 있다. 셀오믹콘택층(127C)과 페리오믹콘택층(127P)은 금속실리사이드를 포함할 수 있다. 셀오믹콘택층(127C)과 페리오믹콘택층(127P)은 코발트실리사이드(CoSix)를 포함할 수 있다. 본 실시예에서, 셀오믹콘택층(127C)과 페리오믹콘택층(127P)은 'CoSi2상'의 코발트실리사이드를 포함할 수 있다. 따라서, 콘택저항을 개선시킴과 동시에 저저항의 코발트실리사이드를 형성할 수 있다.
도시하지 않았으나, 셀오믹콘택층(127C)과 페리오믹콘택층(127P) 상에 도전성라이너가 형성될 수 있다. 도전성라이너는 금속 또는 금속질화물을 포함할 수 있다. 도전성라이너는 티타늄(Ti), 티타늄질화물(TiN), 티타늄실리콘질화물(TiSiN), 탄탈륨(Ta) 탄탈륨질화물(TaN), 텅스텐질화물(WN) 또는 이들의 조합을 포함할 수 있다.
비트라인구조물(BL)의 상부면보다 높은 레벨에 셀오믹콘택층(127C)을 형성함으로써 셀오믹콘택층(127C)의 형성이 용이할 수 있다. 또한, 넓은 면적을 갖는 셀오믹콘택층(127C)을 형성할 수 있으므로 메모리셀영역(CELL)의 콘택저항이 개선될 수 있다.
도 7p에 도시된 바와 같이, 셀오믹콘택층(127C)과 페리오믹콘택층(127P) 상에 금속콘택층(128)이 형성될 수 있다. 금속콘택층(128)은 캡핑층(124)의 상부면을 커버링할 수 있다. 금속콘택층(128)은 금속배선홀(126)을 채울 수 있다. 금속콘택층(128)은 주변회로영역(PERI)의 캡핑층(124)을 커버링할 수 있다.
금속콘택층(128)은 금속함유물질을 포함할 수 있다. 금속콘택층(128)은 도전성 물질을 포함할 수 있다. 금속콘택층(128)은 금속을 포함할 수 있다. 금속콘택층(128)은 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 백금(Pt), 팔라듐(Pd), 주석(Sn), 납(Pb), 아연(Zn), 인듐(In), 카드뮴(Cd), 크롬(Cr) 및 몰리브덴(Mo) 중 어느 하나 이상을 포함할 수 있다. 금속콘택층(128)은 텅스텐(W) 함유물질을 포함할 수 있다. 본 실시예에서, 금속콘택층(128)은 텅스텐(W) 또는 텅스텐화합물을 포함할 수 있다
금속콘택층(128)은 화학기상증착(CVD), 물리기상증착(PVD) 또는 원자층증착(ALD) 방법에 의해 형성될 수 있다. 금속콘택층(128)은 증착효과를 증가시키기 위해 플라즈마를 사용할 수도 있다. 즉, 금속콘택층(128)은 PECVD(Plasma Enhanced CVD), PEALD(Plasma Enhanced ALD) 등의 방법에 의해 형성될 수 있다. 본 실시예에서 금속콘택층(128)은 화학기상증착(CVD)에 의해 형성될 수 있다.
도 7q에 도시된 바와 같이, 금속콘택층(128)을 리세스하여 상부플러그(128C)를 형성할 수 있다. 주변회로영영역(PERI)의 금속콘택층(128) 상에 상부플러그마스크(129)가 형성될 수 있다. 상부플러그마스크(129)는 감광막패턴을 포함할 수 있다. 메모리셀영역(CELL)에 상부플러그(128C)가 형성되는 동안 주변회로영역(PERI)이 보호될 수 있다. 따라서, 주변회로영역(PERI)의 금속콘택층(128)은 식각되지 않을 수 있다. 메모리셀영역(CELL)에 상부플러그(128C)가 형성됨에 따라 주변회로영역(PERI)에 예비금속배선(128P’)이 형성될 수 있다.
상부플러그(128C)의 상부면은 캡핑층(124)의 상부면과 동일한 레벨일 수 있다. 보호스페이서(123)는 상부플러그(128C)를 커버링할 수 있다. 캡핑층(124)은 상부플러그(128C)를 커버링할 수 있다. 상부플러그(128C)는 도 4g의 상부플러그(29)와 동일한 형상을 포함할 수 있다. 상부플러그(128C)는 부분적으로 비트라인하드마스크(112C)와 오버랩될 수 있다. 상부플러그(128C)는 캡핑층(124)과 오버랩되지 않을 수 있다. 상부플러그(128C)의 바닥면은 비트라인하드마스크(112C)의 상부면보다 높은 레벨일 수 있다. 상부플러그(128C)는 셀오믹콘택층(127C) 상에 형성되므로, 넓은 면적을 갖는 상부플러그(128C)가 형성될 수 있다. 따라서, 콘택의 접촉불량을 개선할 수 있다.
도 7r에 도시된 바와 같이, 예비금속배선(128P’)을 식각하여 금속배선(128P)을 형성할 수 있다. 금속배선(128P)을 형성하기 위해 예비금속배선(128P’) 상에 금속배선마스크(130)를 형성할 수 있다. 금속배선마스크(130)는 감광막패턴을 포함할 수있다. 금속배선마스크(130)는 메모리셀영역(CELL)을 커버링할 수 있다. 따라서, 금속배선(128P)을 형성하는 동안 메모리셀영역(CELL)은 보호될 수 있다. 금속배선(128P)을 형성함에 따라 주변회로영역(PERI)의 캡핑층(124)이 노출될 수 있다.
도 7s에 도시된 바와 같이, 상부플러그(128C), 캡핑층(124) 및 금속배선(128P) 상에 패턴절연층(132)이 형성될 수 있다. 상부플러그(128C) 상에 상부플러그(128C)와 전기적으로 연결되는 메모리요소(133)가 형성될 수 있다. 메모리요소(133)는 다양한 형태로 구현될 수 있다. 메모리요소(133)는 도전층을 포함할 수 있다. 메모리요소(133)는 캐패시터(Capacitor)일 수 있다. 따라서, 메모리요소(133)는 상부플러그(128C)와 접촉하는 스토리지노드를 포함할 수 있다. 스토리지노드는 실린더 또는 필라 형태일 수 있다.
상술한 실시예에 따르면, 연장부(120T)를 포함하는 하부플러그(120)를 형성함으로써 공정불량을 감소시킬 수 있다. 또한, 공정을 단순하게 하여 반도체 장치의 양산성을 확보할 수 있다. 또한, 보호스페이서(123)는 좁은식각영역(E1)의 오픈면적을 좁게하여, 좁은식각영역(E1)의 플러그패턴(120B)이 제거되는 것을 방지할 수 있다. 따라서, 이웃하는 메모리셀활성영역(104C)과의 접촉불량을 방지할 수 있다. 뿐만 아니라, 비트라인구조물(BL)의 상부면보다 높은 레벨에 셀오믹콘택층(127C)을 형성함으로써 셀오믹콘택층(127C) 형성을 용이하게 할 수 있다. 넓은 면적을 갖는 셀오믹콘택층(127C)을 형성할 수 있으므로 콘택저항이 개선될 수 있다. 넓은 면적을 갖는 상부플러그(128C)가 형성될 수 있으므로 콘택의 접촉불량을 개선할 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
11: 기판 12: 분리트렌치
13: 소자분리층 14: 활성영역
16: 층간절연층 16: 비트라인콘택플러그
17: 배리어메탈층 18: 비트라인
19: 비트라인하드마스크 24: 하부플러그
24M: 필라부 24T: 연장부
25: 캡핑홀 26: 보호스페이서
27: 갭필층 28: 오믹콘택층
29: 상부플러그 30: 식각정지층
31: 메모리요소

Claims (48)

  1. 기판 상의 도전성라인패턴들;
    상기 도전성라인패턴들 사이에 위치하는 필라부 및 상기 필라부로부터 연장되어 상기 도전성라인패턴들 중 어느 하나와 오버랩되는 연장부를 포함하는 하부플러그;
    상기 하부플러그의 측벽을 커버링하는 캡핑층; 및
    상기 하부플러그와 상기 캡핑층의 사이에 위치하는 보호스페이서;
    를 포함하는 반도체 장치
  2. 제1항에 있어서,
    상기 보호스페이서는
    상기 하부플러그를 에워싸는 형상(Surronding-Shape)인
    반도체 장치
  3. 제1항에 있어서,
    상기 보호스페이서는
    상기 연장부의 측벽을 풀리-커버링(Fully-Covering)하고,
    상기 필라부의 측벽을 부분적으로 커버링하는
    반도체 장치
  4. 제1항에 있어서,
    상기 보호스페이서는 실리콘질화물을 포함하는
    반도체 장치
  5. 제1항에 있어서,
    하부플러그의 상부면은
    상기 캡핑층의 상부면보다 낮은 레벨인
    반도체 장치
  6. 제1항에 있어서,
    상기 하부플러그 상에 위치하고,
    상기 하부플러그와 다른 물질을 포함하는 상부플러그
    를 더 포함하는 반도체 장치
  7. 제6항에 있어서,
    상기 하부플러그는 폴리실리콘을 포함하고,
    상기 상부플러그는 금속함유물질을 포함하는
    반도체 장치
  8. 제6항에 있어서,
    상기 상부플러그의 상부면은
    상기 캡핑층의 상부면과 동일레벨인
    반도체 장치
  9. 제6항에 있어서,
    상기 상부플러그의 두께는
    상기 연장부의 두께보다 작은
    반도체 장치
  10. 제6항에 있어서,
    상기 보호스페이서는 상기 상부플러그를 커버링하는
    반도체 장치
  11. 제6항에 있어서,
    상기 캡핑층은 상기 상부플러그를 커버링하는
    반도체 장치
  12. 제6항에 있어서,
    상기 하부플러그 및 상부플러그의 사이에 위치한 오믹콘택층
    을 더 포함하는 반도체 장치
  13. 제6항에 있어서,
    상기 상부플러그 상에 위치한 도전층
    을 더 포함하는 반도체 장치
  14. 기판 상의 비트라인구조물들;
    상기 비트라인구조물들 사이에 위치하는 필라부 및 상기 필라부로부터 연장되어 상기 비트라인구조물들 중 어느 하나와 오버랩되는 연장부를 포함하는 하부플러그들;
    상기 하부플러그들의 사이에 위치하는 캡핑층;
    상기 캡핑층과 상기 하부플러그들의 사이에 위치하고, 상기 하부플러그들을 각각 에워싸는 형상(Surrounding-Shape)인 보호스페이서들;
    상기 하부플러그들 상에 각각 위치하는 상부플러그들; 및
    상기 상부플러그들 상에 각각 위치하는 캐패시터들
    를 포함하는 반도체 장치
  15. 제14항에 있어서,
    상기 보호스페이서들은 각각
    상기 연장부의 측벽을 풀리-커버링(Fully-Covering)하고,
    상기 필라부의 측벽을 부분적으로 커버링하는
    반도체 장치
  16. 제14항에 있어서,
    상기 보호스페이서들은 실리콘질화물을 포함하는
    반도체 장치
  17. 제14항에 있어서,
    상기 캡핑층의 일부는 상기 기판에 접촉되는
    반도체 장치
  18. 제14항에 있어서,
    상기 하부플러그들 각각의 상부면은
    상기 캡핑층의 상부면보다 낮은 레벨인
    반도체 장치
  19. 제14항에 있어서,
    상기 상부플러그들 각각의 상부면은
    상기 캡핑층의 상부면과 동일 레벨인
    반도체 장치
  20. 제14항에 있어서,
    상기 하부플러그들은 폴리실리콘을 포함하고,
    상기 상부플러그들은 금속함유물질을 포함하는
    반도체 장치
  21. 제14항에 있어서,
    상기 상부플러그들 각각의 두께는
    상기 하부플러그들의 연장부 각각의 두께보다 작은
    반도체 장치

  22. 제14항에 있어서,
    상기 보호스페이서들은
    상기 상부플러그들을 각각 커버링하는
    반도체 장치
  23. 제14항에 있어서,
    상기 캡핑층은
    상기 상부플러그들을 커버링하는
    반도체 장치
  24. 제14항에 있어서,
    상기 하부플러그들 및 상부플러그들 사이에 각각 위치한 오믹콘택층
    을 더 포함하는 반도체 장치
  25. 기판에 도전성라인패턴들을 형성는 단계;
    상기 도전성라인패턴들 사이에 위치하면서 상기 도전성라인패턴들 중 어느 하나와 오버랩되도록 플러그패턴을 형성하는 단계;
    상기 플러그패턴의 측벽에 보호스페이서를 형성하는 단계;
    상기 플러그패턴 사이에 캡핑층을 형성하는 단계; 및
    상기 플러그패턴을 리세스하여, 상기 도전성라인패턴들 사이에 위치하는 필라부 및 상기 필라부로부터 연장되어 상기 도전성라인패턴들 중 어느 하나와 오버랩되는 연장부를 포함하는 하부플러그를 형성하는 단계
    를 포함하는 반도체 장치 제조방법

  26. 제25항에 있어서,
    상기 보호스페이서는
    상기 하부플러그를 에워싸는 형상(Surronding-Shape)인
    반도체 장치 제조방법
  27. 제25항에 있어서,
    상기 보호스페이서는
    상기 연장부의 측벽을 풀리-커버링(Fully-Covering)하고,
    상기 필라부의 측벽을 부분적으로 커버링하는
    반도체 장치 제조방법
  28. 제25항에 있어서,
    상기 보호스페이서는
    실리콘질화물을 포함하는
    반도체 장치 제조방법
  29. 제25항에 있어서,
    하부플러그의 상부면은
    상기 캡핑층의 상부면보다 낮은 레벨인
    반도체 장치 제조방법

  30. 제25항에 있어서,
    상기 하부플러그 상에 상부플러그를 형성하는 단계
    를 더 포함하고,
    상기 상부플러그는 상기 하부플러그와 다른 물질을 포함하는
    반도체 장치 제조방법

  31. 제30항에 있어서,
    상기 하부플러그는 폴리실리콘을 포함하고,
    상기 상부플러그는 금속함유물질을 포함하는
    반도체 장치 제조방법
  32. 제30항에 있어서,
    상기 상부플러그의 상부면은
    상기 캡핑층의 상부면과 동일레벨인
    반도체 장치 제조방법
  33. 제30항에 있어서,
    상기 상부플러그의 두께는
    상기 연장부의 두께보다 작은
    반도체 장치 제조방법
  34. 제30항에 있어서,
    상기 보호스페이서는
    상기 상부플러그를 커버링하는
    반도체 장치 제조방법
  35. 제30항에 있어서,
    상기 캡핑층은
    상기 상부플러그를 커버링하는
    반도체 장치 제조방법
  36. 제30항에 있어서,
    상기 상부플러그를 형성하는 단계 이전에,
    상기 하부플러그 상에 오믹콘택층을 형성하는 단계
    를 더 포함하는 반도체 장치 제조방법
  37. 제30항에 있어서,
    상기 상부플러그 상에 도전층을 형성하는 단계
    를 더 포함하는 반도체 장치 제조방법
  38. 비트라인구조물들을 포함하는 기판을 형성하는 단계;
    상기 비트라인구조물들 사이에 위치하면서, 상기 비트라인구조물들 중 어느 하나와 오버랩되도록 플러그패턴들을 형성하는 단계;
    상기 플러그패턴들을 에워싸는 보호스페이서들을 형성하는 단계;
    상기 플러그패턴들의 사이에 캡핑층을 형성하는 단계;
    상기 플러그패턴을 리세스하여, 상기 비트라인구조물들 사이에 위치하는 필라부 및 상기 필라부로부터 연장되어 상기 비트라인구조물들 중 어느 하나와 오버랩되는 연장부를 포함하는 하부플러그들을 형성하는 단계;
    상기 하부플러그들 상에 상부플러그들을 각각 형성하는 단계; 및
    상기 상부플러그들 상에 캐패시터들을 각각 형성하는 단계
    를 포함하는 반도체 장치 제조방법
  39. 제38항에 있어서,
    상기 보호스페이서들은 각각
    상기 연장부의 측벽을 풀리-커버링(Fully-Covering)하고,
    상기 필라부의 측벽을 부분적으로 커버링하는
    반도체 장치 제조방법
  40. 제38항에 있어서,
    상기 보호스페이서들은
    실리콘질화물을 포함하는
    반도체 장치 제조방법
  41. 제38항에 있어서,
    상기 캡핑층의 일부는
    상기 기판에 접촉되는
    반도체 장치 제조방법
  42. 제38항에 있어서,
    상기 하부플러그들 각각의 상부면은
    상기 캡핑층의 상부면보다 낮은 레벨인
    반도체 장치 제조방법
  43. 제38항에 있어서,
    상기 상부플러그들 각각의 상부면은
    상기 캡핑층의 상부면과 동일 레벨인
    반도체 장치 제조방법
  44. 제38항에 있어서,
    상기 하부플러그들은 폴리실리콘을 포함하고,
    상기 상부플러그들은 금속함유물질을 포함하는
    반도체 장치 제조방법
  45. 제38항에 있어서,
    상기 상부플러그들 각각의 두께는
    상기 연장부 각각의 두께보다 작은
    반도체 장치 제조방법
  46. 제38항에 있어서,
    상기 보호스페이서들은 각각
    상기 상부플러그들을 커버링하는
    반도체 장치 제조방법
  47. 제38항에 있어서,
    상기 캡핑층은
    상기 상부플러그들을 커버링하는
    반도체 장치 제조방법
  48. 제38항에 있어서,
    상기 상부플러그들을 형성하는 단계 이전에,
    상기 하부플러그들 상에 각각 오믹콘택층을 형성하는 단계
    를 더 포함하는 반도체 장치



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