TW202234577A - 在兩個導電部件之間具有氣隙之半導體元件及其製備方法 - Google Patents

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Abstract

本揭露提供一種具有氣隙之半導體元件的製備方法，用以降低兩個導電部件之間的寄生電容。該製備方法包括：形成一第一源/汲極區域和一第二源/汲極區域於一半導體基板中，以及形成一第一導電部件於該第一源/汲極區域之上並電性連接至該第一源/汲極區域。該製備方法也包括形成一第一間隔物結構於該第一導電部件的一側壁上，以及形成一第二導電部件於該第二源/汲極區域之上並電性連接至該第二源/汲極區域。該第二導電部件與該第一間隔物結構相鄰，且在形成該第二導電部件的期間蝕刻該第一間隔物結構。該製備方法更包括形成一第二間隔物結構於經蝕刻的該第一間隔物結構之上，以及進行一熱處理製程以將該第一間隔物結構的一部分轉變為一氣隙。

Description

在兩個導電部件之間具有氣隙之半導體元件及其製備方法
本申請案主張2021年2月25日申請之美國正式申請案第17/185,109號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露係關於一種半導體元件及其製備方法。特別是關於一種具有氣隙之半導體元件及其製備方法，用以降低兩個導電部件之間的寄生電容。
半導體元件對於許多現代應用至關重要。隨著電子技術的進步，半導體元件的尺寸越來越小的同時，也具有更多的功能和更大量的積體電路。由於半導體元件的小型化，執行不同功能之各種類型和尺寸的半導體元件被整合並封裝到單一模組中。此外，為了將各種類型的半導體元件整合在一起，實行了大量的製造操作。
然而，半導體元件的製造和整合涉及許多複雜的步驟和操作。半導體元件中的整合變得越來越複雜。半導體元件在製造和整合上複雜性的增加可能引起缺陷，例如相鄰導電部件之間的短路和漏電流。因此，需要持續改進半導體元件的製造製程，才能解決這些問題。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不形成本揭露之先前技術，且上文之「先前技術」之任何說明均不應做為本案之任一部分。
本揭露的一實施例提供一種半導體元件的製備方法。該製備方法包括：形成一第一源/汲極區域和一第二源/汲極區域於一半導體基板中，以及形成一第一導電部件於該第一源/汲極區域之上並電性連接至該第一源/汲極區域。該製備方法也包括形成一第一間隔物結構於該第一導電部件的一側壁上，以及形成一第二導電部件於該第二源/汲極區域之上並電性連接至該第二源/汲極區域。該第二導電部件與該第一間隔物結構相鄰，且在形成該第二導電部件的期間蝕刻該第一間隔物結構。該製備方法更包括形成一第二間隔物結構於經蝕刻的該第一間隔物結構之上，以及進行一熱處理製程，以在形成該第二間隔物結構之後，將該第一間隔物結構的一部分轉變為一氣隙。
在一實施例中，該第一間隔物結構是一三層（tri-layer）結構，包括接觸該第一導電部件的一內部間隔物、一中間間隔物、和藉由該中間間隔物與該內部間隔物分離的一外部間隔物，以及其中該中間間隔物包括一能量可移除材料，且該能量可移除材料透過該熱處理製程轉變為該氣隙。在一實施例中，該製備方法更包括形成一導電襯墊於該第二導電部件之上並電性連接至該第二導電部件，其中該導電襯墊覆蓋該第二間隔物結構。在一實施例中，形成該第一導電部件包括蝕刻該半導體基板以形成一開口於該第一源/汲極區域之上，以及形成一半導體層於該半導體基板之上，其中該開口被該半導體層的一部分填充。此外，形成該第一導電部件包括形成一金屬層於該半導體層之上、形成一圖案化罩幕於該金屬層之上、以及使用該圖案化罩幕作為一罩幕來蝕刻該金屬層和該半導體層。
在一實施例中，在蝕刻該金屬層和該半導體層的期間，部分地移除該開口中的該半導體層的該部分，並形成該第一間隔物結構以覆蓋該半導體層的該部分的一側壁和該圖案化罩幕的一側壁。在一實施例中，在形成該第二導電部件之後，部分地暴露出該圖案化罩幕的該側壁，且該第二間隔物結構直接接觸該圖案化罩幕的該側壁和該第二導電部件的一頂表面。在一實施例中，該製備方法更包括形成一障壁層覆蓋經蝕刻的該第一間隔物結構和該第二導電部件、形成該第二間隔物結構於該障壁層之上、以及在進行該熱處理製程之前，使用該第二間隔物結構作為一罩幕來蝕刻該障壁層。
本揭露的另一實施例提供一種半導體元件的製備方法。該製備方法包括形成一第一源/汲極區域和一第二源/汲極區域於一半導體基板中，以及形成一半導體層於該半導體基板之上。該製備方法也包括形成一金屬層於該半導體層之上，以及形成一圖案化罩幕於該金屬層之上。該製備方法更包括使用該圖案化罩幕作為一罩幕來蝕刻該半導體層和該金屬層以形成一位元線結構。該位元線結構形成於該第一源/汲極區域之上並電性連接至該第一源/汲極區域。此外，該製備方法包括形成一第一間隔物結構於該位元線結構的一側壁和該圖案化罩幕的一側壁上，以及形成一電容接觸於該第二源/汲極區域之上並電性連接至該第二源/汲極區域，其中該第一間隔物結構夾在該位元線結構和該電容接觸之間。該製備方法也包括形成一第二間隔物結構於該第一間隔物結構之上，以及進行一熱處理製程，以在形成該第二間隔物結構之後，形成一氣隙於該第一間隔物結構中。
在一實施例中，該製備方法更包括蝕刻該半導體基板以形成一開口於該第一源/汲極區域之上，以及以該半導體層的一部分填充該開口。在蝕刻該金屬層和該半導體層的期間，部分地移除該半導體層的該部分，從而形成一間隙於該位元線結構旁。此外，該製備方法包括以該第一間隔物結構填充該間隙。在一實施例中，該製備方法更包括在形成該第一間隔物結構之後，形成一第一介電層於該第二源/汲極區域之上，以及部分地蝕刻該第一介電層以暴露出該第二源/汲極區域。此外，該製備方法包括沈積一導電材料以覆蓋該第二源/汲極區域，以及在該導電材料上進行一回蝕刻製程以形成該電容接觸，其中在該回蝕刻製程的期間，部分地蝕刻該第一間隔物結構。
在一實施例中，該製備方法更包括在形成該第二間隔物結構之前，形成一密封層覆蓋經蝕刻的該第一間隔物結構和該電容接觸，其中該密封層包括矽（Si）、鍺（Ge）、鎵（Ga）、砷（As）、銦（In）、磷（P）、銅（Cu）、硒（Se）、鈦（Ti）、鉭（Ta）、或鎢（W）中的至少一者。在一實施例中，該製備方法更包括進行一氧化或氮化處理以將該密封層轉變為一障壁層、形成該第二間隔物結構於該障壁層之上、以及使用該第二間隔物結構作為一罩幕來蝕刻該障壁層。在一實施例中，該製備方法更包括形成一第二介電層覆蓋該第二間隔物結構和該電容接觸，以及形成一導電襯墊穿透該第二介電層，其中該導電襯墊設置於該電容接觸之上並電性連接至該電容接觸，且該導電襯墊直接接觸該第二間隔物結構。
本揭露的又另一實施例提供一種半導體元件。該半導體元件包括一第一源/汲極區域和一第二源/汲極區域，設置於一半導體基板中；以及一第一導電部件，設置於該第一源/汲極區域之上並電性連接至該第一源/汲極區域。該半導體元件也包括一第二導電部件，設置於該第二源/汲極區域之上並電性連接至該第二源/汲極區域；以及一第一間隔物結構，夾在第一導電部件和第二導電部件之間。該第一間隔物結構包括一氣隙。該半導體元件更包括一第二間隔物結構，設置於該第一間隔物結構之上。該第二間隔物結構覆蓋該氣隙。
在一實施例中，該第一間隔物結構包括接觸該第一導電部件的一內部間隔物和接觸該第二導電部件的一外部間隔物，且一氣隙夾在該內部間隔物和該外部間隔物之間。在一實施例中，該第一間隔物結構的該氣隙延伸至該半導體基板中。在一實施例中，該第二間隔物結構覆蓋該第二導電部件的一部分。在一實施例中，該半導體元件更包括一圖案化罩幕，設置於該位元線結構之上，其中該第二間隔物結構設置於該圖案化罩幕的一側壁上。
在一實施例中，該半導體元件更包括一導電襯墊，設置於該第二導電部件之上並電性連接至該第二導電部件，其中該導電襯墊延伸於該第二間隔物結構和該圖案化罩幕之上。在一實施例中，該半導體元件更包括一障壁部分，夾在該第一間隔物結構和該第二間隔物結構之間，其中該障壁部分覆蓋該第二導電部件的一部分。
本揭露提供了一種半導體元件及其製備方法的實施例。在一些實施例中，該製備方法包括形成第一間隔物結構於第一導電部件的側壁上，以及形成與第一間隔物結構相鄰的第二導電部件。在一些實施例中，該製備方法也包括形成第二間隔物結構於第一間隔物結構之上，並進行熱處理製程以將第一間隔物結構的一部分轉變為氣隙。因此，可以降低第一和第二導電部件之間的寄生電容，並且第一間隔物結構的剩餘部分可以對半導體元件提供額外的結構支撐。此外，第二間隔物結構可以避免第一間隔物結構與隨後形成於第二間隔物結構之上的導電襯墊之間產生非期望的短路。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。形成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可做為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
以下揭示提供許多不同的實施例或是例子來實行本揭露實施例之不同部件。以下描述具體的元件及其排列的例子以簡化本揭露實施例。當然這些僅是例子且不該以此定義本揭露實施例的範圍。例如，在描述中提及第一個部件形成於第二個部件“之上”或“上”時，其可能包括第一個部件與第二個部件直接接觸的實施例，也可能包括兩者之間有其他部件形成而沒有直接接觸的實施例。此外，本揭露可能在不同實施例中重複參照符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以定義所討論的不同實施例及/或結構之間的關係。
此外，此處用到與空間相關的用詞，例如：“在…下方”、“下方”、“較低的”、“之上”、“較高的”、及其類似的用詞係為了便於描述圖式中所示的一個元件或部件與另一個元件或部件之間的關係。這些空間關係詞係用以涵蓋圖式所描繪的方位之外的使用中或操作中的元件之不同方位。裝置可能被轉向不同方位（旋轉90度或其他方位），則其中使用的空間相關形容詞也可相同地照著解釋。
圖1是根據一些實施例顯示半導體元件的製備方法10之流程圖，例如圖18所示的半導體元件100a和圖23所示的半導體元件100b，且製備方法10包括步驟S11、S13、S15、S17、S19、S21、S23、和S25。應注意的是，步驟S19是可選擇性進行的。
首先簡要介紹步驟S11到S25，接著結合以下圖式進行詳細說明。如圖1所示，製備方法10始於步驟S11，形成複數個源/汲極區域於一半導體基板中。在一些實施例中，形成一隔離結構於半導體基板中以定義複數個主動區域，並形成複數個源/汲極區域於該些主動區域中。在步驟S13中，形成複數個位元線結構（也稱為第一導電部件）於該半導體基板之上。在一些實施例中，依序形成該些位元線結構的材料層於該半導體基板之上，並使用覆蓋於其上的圖案化罩幕作為罩幕來蝕刻該些材料層。
在步驟S15中，形成複數個第一側壁結構於該些位元線結構的側壁上。在一些實施例中，每一個第一間隔物結構是三層（tri-layer）結構，包括接觸位元線結構的內部間隔物、中間間隔物、和藉由中間間隔物與內部間隔物分離的外部間隔物。此外，在一些實施例中，第一間隔物結構的中間間隔物包括一能量可移除材料。在步驟S17中，形成複數個電容接觸（也稱為第二導電部件）於半導體基板之上並與該些第一間隔物結構相鄰。在一些實施例中，在形成第一間隔物結構之後，形成一第一介電層於半導體基板之上，且該些電容接觸被形成為穿透第一介電層以物理性和電性連接至下方的源/汲極區域。此外，在一些實施例中，在形成該些電容接觸的期間，部分地蝕刻該些第一間隔物結構。
圖1的步驟S19是可選擇性進行的。在步驟S19中，形成一障壁層以覆蓋該些第一間隔物結構和該些電容接觸。在一些實施例中，形成一密封層以覆蓋該些第一間隔物結構和該些電容接觸，並進行一氧化或氮化處理以將密封層轉變為障壁層。在一些其他實施例中，省略氧化或氮化處理，並且將障壁層的材料直接沉積於該些第一間隔物結構和該些電容接觸之上。在步驟S21中，形成複數個第二間隔物結構於該些第一間隔物結構（或該障壁層，若存在）之上。在一些實施例中，透過使用該些第二間隔物結構作為一罩幕來蝕刻障壁層（若存在），從而暴露出該些電容接觸。在一些實施例中，該些第二間隔物結構延伸以覆蓋該些電容接觸的一部分。
在步驟S23中，形成複數個導電襯墊於該些電容接觸之上並覆蓋該些第二間隔物結構。在一些實施例中，形成一第二介電層於該些電容接觸和該些第二間隔物結構之上，且該些導電襯墊被形成為穿透第二介電層以物理性和電性連接至該些電容接觸。在一些實施例中，該些導電襯墊覆蓋該些第二間隔物結構。在步驟S25中，進行一熱處理製程以將該些第一間隔物結構的一部分轉變為複數個氣隙。在一些實施例中，該些第一間隔物結構的中間間隔物包括能量可移除材料，其可透過熱處理製程轉變為氣隙。在熱處理製程之後，氣隙夾在該些第一間隔物結構的內部間隔物和外部間隔物之間。
需注意的是，如果跳過步驟S19，則可得到圖18的半導體元件100a。如果在步驟S17和S21之間進行步驟S19，則可得到具有夾在第一間隔物結構與第二間隔物結構之間的障壁部分的半導體元件100b。在一些實施例中，半導體元件100a和100b是動態隨機存取記憶體（dynamic random access memory; DRAM）的一部分。結合以下圖式詳細說明圖1的步驟S11到S25。
根據一些實施例，圖2、4、6、8、10、12、14、16顯示製備半導體元件100a的中間階段俯視圖，且圖3、5、7、9、11、13、15、17、18顯示製備半導體元件100a的中間階段剖面圖。應注意的是，圖3、5、7、9、11、13、15、17是沿著圖2、4、6、8、10、12、14、16的剖線A-A’所繪製的剖面圖。
如圖2和圖3所示，提供一半導體基板101。半導體基板101可為一半導體晶圓，像是矽晶圓。可選地或額外地，半導體基板101可包括元素半導體材料、化合物半導體材料、及/或合金半導體材料。元素半導體材料的例子可包括但不限於晶體矽、多晶矽、非晶矽、鍺、及/或金剛石（dimand）。化合物半導體材料的例子可包括但不限於碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦。合金半導體材料的例子可包括但不限於SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP。
在一些實施例中，半導體基板101包括一磊晶層。例如，半導體基板101具有覆蓋塊狀半導體的一磊晶層。在一些實施例中，半導體基板101為一絕緣體上半導體（semiconductor-on-insulator）基板，其可包括一基板、位於該基板之上的一埋藏氧化層、及位於該埋藏氧化層之上的一半導體層，像是絕緣體上覆矽（silicon-on-insulator；SOI）基板、絕緣體上覆矽鍺（silicon germanium-on-insulator；SGOI）基板、或絕緣體上覆鍺（germanium-on-insulator；GOI）基板。可使用氧植入隔離（separation by implantation oxygen；SIMOX）、晶圓接合、及/或其他可應用的方法來製造絕緣體上半導體基板。
仍參照圖2和圖3，根據一些實施例，形成一隔離結構103於半導體基板101中以定義主動區域，且該隔離結構103是一淺溝槽隔離（shallow trench isolation；STI）結構。隔離結構103可包括氧化矽、氮化矽、氮氧化矽、或另一種可應用的介電材料，且隔離結構103的形成可包括形成一圖案化罩幕（未顯示）於半導體基板101之上、透過使用該圖案化罩幕作為一罩幕來蝕刻半導體基板101以形成一開口（未顯示）、沉積一介電材料於該開口中及半導體基板101之上、並平坦化該介電材料直到暴露出半導體基板101。
此外，形成複數個摻雜區域105於隔離結構103所定義的主動區域中。在一些實施例中，摻雜區域105的製作技術包括一種或多種離子植入製程，並且可根據半導體元件100a的導電類型，將像是硼（B）、鎵（Ga）、或銦（In）的P型摻雜劑或像是磷（P）或砷（As）的N型摻雜劑植入主動區域以形成摻雜區域105。此外，摻雜區域105在後續製程中將會成為半導體元件100a的源/汲極區域。
如圖4和圖5所示，根據一些實施例，在形成摻雜區域105之後，形成穿透摻雜區域105的字元線結構107以形成源/汲極區域105a和105b。相應的步驟顯示為圖1所示製備方法10中的步驟S11。在一些實施例中，字元線結構107內埋在半導體基板101中並且彼此平行排列。
每一個字元線結構107可包括一閘極介電層（未顯示）和位於閘極介電層之上的閘極電極（未顯示）。閘極介電層可包括氧化矽、氮化矽、氮氧化矽、具有高介電常數（high-k）的介電材料、或前述之組合，且閘極電極可包括像是鋁（Al）、銅（Cu）、鎢（W）、鈦（Ti）、鉭（Ta）的導電材料，或者可為包括上述材料的任意組合的多層結構。字元線結構107的形成可包括蝕刻半導體基板101以形成溝槽，並進行一或多個沉積和蝕刻製程以形成字元線結構107於溝槽中。
此外，如圖4所示，在本實施例中，每一個主動區域都被兩條平行的字元線結構107穿透。在一些實施例中，源/汲極區域105b位於主動區域的相對端部，且源/汲極區域105a位於主動區域的中間部分。仍參照圖4和圖5，根據一些實施例，在形成源/汲極區域105a、105b和字元線結構107之後，形成一緩衝層109於半導體基板101之上，並形成開口112（亦即，位元線接觸開口）於半導體基板101中和源/汲極區域105a之上。
緩衝層109可包括一個或多個絕緣層。例如，緩衝層109可包括氧化矽層、氮化矽層、或氮氧化矽層中的至少一層或兩層。開口112的形成可包括形成一圖案化罩幕（未顯示）於緩衝層109之上，並使用該圖案化罩幕作為一罩幕來蝕刻緩衝層109和半導體基板101。在一些實施例中，蝕刻源/汲極區域105a的較高部分以形成開口112。
接著，如圖6和圖7所示，根據一些實施例，形成一半導體層115於緩衝層109之上、形成一金屬層117於半導體層115之上、並形成一圖案化罩幕121於金屬層117之上。在一些實施例中，以半導體層115填充開口112。在一些實施例中，半導體層115包括經摻雜的多晶矽。在一些其他實施例中，半導體層115包括金屬、金屬矽化物、金屬化合物、或前述之組合。半導體層115的製作技術可包括一沉積製程，例如化學氣相沉積（chemical vapor deposition; CVD）製程、物理氣相沉積（physical vapor deposition; PVD）製程、或原子層沉積（atomic layer deposition; ALD）製程。在一些實施例中，金屬層117包括一種或多種金屬，像是鎢（W）。此外，金屬層117的製作技術可包括CVD製程、PVD製程、ALD製程、金屬有機化學氣相沉積（metal organic CVD; MOCVD）製程、濺射製程、電鍍製程、或前述之組合。
接著，如圖8和圖9所示，根據一些實施例，使用圖案化罩幕121作為一罩幕來蝕刻金屬層117和半導體層115，以形成位元線結構119於半導體基板101之上。相應的步驟顯示為圖1所示製備方法10中的步驟S13。每一個位元線結構119包括一半導體圖案115’和一金屬圖案117’。蝕刻製程可包括乾蝕刻製程、濕蝕刻製程、或前述之組合。
在一些實施例中，蝕刻填充於開口112（參照圖4和圖5）中的半導體層115的一部分，以形成間隙124於位元線結構119旁，而半導體圖案115’保留在開口112中（在緩衝層109的頂表面T1下方）的部分被稱為位元線接觸115c。使用虛線指出位元線接觸115c和位元線結構119的邊界來闡明本揭露。位元線接觸115c和位元線結構119之間不存在明顯的界面。
在一些實施例中，透過間隙124部分地暴露出源/汲極區域105a，且間隙124位於開口112內。此外，在蝕刻製程之後，半導體圖案115’的側壁S1、金屬圖案117’的側壁S2、和圖案化罩幕121的側壁S3實質上對齊。在本揭露的上下文中，用詞“實質上（substantially）”意味著較佳為至少90%、更佳為95%、進一步更佳為98%、且最佳為99%。
隨後，如圖10和圖11所示，根據一些實施例，形成複數個第一間隔物結構137於位元線結構119的側壁（包括半導體圖案115’的側壁S1和金屬圖案117’的側壁S2）上和圖案化罩幕121的側壁S3上。相應的步驟顯示為圖1所示製備方法10中的步驟S15。在一些實施例中，以第一間隔物結構137填充間隙124（參照圖8和圖9）。
在一些實施例中，每一個第一間隔物結構137包括接觸位元線結構119和圖案化罩幕121的一內部間隔物131、一中間間隔物133、和藉由中間間隔物133與內部間隔物131分離的外部間隔物135。在一些實施例中，內部間隔物131和外部間隔物135包括高密度碳、碳化矽（SiC）、碳氮化矽（SiCN）、經摻雜的氧化物、或其他可應用的的介電材料，但也可選擇性地使用任何其他材料。在一些實施例中，中間間隔物133包括一能量可移除材料。
在一些實施例中，中間間隔物133的能量可移除材料包括一基底材料和一可分解成孔劑材料，其在暴露於能量來源（例如，熱）後實質上被移除。在一些實施例中，基底材料包括含氫矽酸鹽（hydrogen silsesquioxane；HSQ）、甲基倍半矽氧烷（methylsilsesquioxane；MSQ）、多孔聚芳醚（polyarylether；PAE）、多孔SiLK、或多孔二氧化矽（SiO 2），且可分解成孔劑材料包括一多孔有機化合物，其可在隨後的製程中提供孔隙度（porosity）給最初由中間間隔物133佔據的空間。在一些實施例中，內部間隔物131的形成包括共形地沉積內部間隔材料（未顯示）於圖8和圖9的結構之上。沉積製程可包括CVD製程、PVD製程、ALD製程、旋塗製程、或其他可應用的製程。接著，可以透過非等向性蝕刻製程蝕刻內部間隔材料，所述非等向性蝕刻製程在所有位置垂直地移除等量的間隔材料，留下內部間隔物131於位元線結構119的側壁S1、S2上和圖案化罩幕121的側壁S3上。在一些實施例中，蝕刻製程為乾蝕刻製程。用於形成中間間隔物133和外部間隔物135的一些製程和用於形成內部間隔物131的製程相似或相同，在此不再重複其細節。
如圖10圖11所示，根據一些實施例，在形成第一間隔物結構137之後，形成第一介電層141以填充第一間隔物結構137之間的空間且第一介電層141位於源/汲極區域105b之上。第一介電層141可包括一低介電常數（low-k）介電材料。在一些實施例中，低介電常數介電材料具有小於約4的介電常數（k值）。低介電常數介電材料的例子包括但不限於氧化矽、氮化矽、氮氧化矽（SiON）、氮碳化矽（SiCN）、氮碳氧化矽（SiOCN）、氟矽玻璃（fluorinated silica glass; FSG）、碳摻雜氧化矽、非晶質氟化碳、聚對二甲苯、雙苯基環丁烯（bis-benzocyclobutenes; BCB）、或聚醯亞胺。第一介電層141的製作技術可包括沉積製程。在沉積第一介電層141之後，可以進行平坦化製程直到暴露出圖案化罩幕121。平坦化製程可為化學機械研磨（chemical mechanical polishing; CMP）製程。
接下來，如圖12和圖13所示，根據一些實施例，形成穿透第一介電層141和緩衝層109的開口（未顯示），從而暴露出源/汲極區域105b，並形成電容接觸143於開口中。相應的步驟顯示為圖1所示製備方法10中的步驟S17。在一些實施例中，暴露出源/汲極區域105b的開口的製作技術包括乾蝕刻製程，且電容接觸143的製作技術包括沉積製程和後續的回蝕刻製程。
在一些實施例中，電容接觸143的形成包括沉積一導電材料（未顯示）於暴露出源/汲極區域105b的開口中，並對導電材料進行回蝕刻製程以形成電容接觸143。在一些實施例中，在形成電容接觸143的回蝕刻製程期間，部分地蝕刻第一間隔物結構137，使得經蝕刻的第一間隔物結構137’的頂表面T2與電容接觸143的頂表面T3實質上共平面。此外，在一些實施例中，經蝕刻的第一間隔物結構137’直接接觸電容接觸143。電容接觸143可包括銅（Cu）、鎢（W）、鋁（Al）、鈦（Ti）、鉭（Ta）、金（Au）、銀（Ag）、前述之組合、或其他可應用的導電材料。
接著，如圖14和圖15所示，根據一些實施例，形成第二間隔物結構149於經蝕刻的第一間隔物結構137’之上。相應的步驟顯示為圖1所示製備方法10中的步驟S21（跳過步驟S19）。在一些實施例中，形成第二間隔物結構149於圖案化罩幕121的側壁S3（參照圖13）上。根據一些實施例，在一些實施例中，第二間隔物結構149直接接觸第一間隔物結構137’的頂表面T2、電容接觸143的頂表面T3、和圖案化罩幕121的側壁S3。用於形成第二間隔物結構149的一些材料和製程與用於形成第一間隔物結構137的內部間隔物131的材料和製程相似或相同，在此不再重複其細節。
隨後，如圖16和圖17所示，根據一些實施例，形成第二介電層151於圖14和圖15的結構之上。在形成第二介電層151之後，形成穿透第二介電層151的開口（未顯示）以暴露出電容接觸件143，並形成導電襯墊153於開口中。相應的步驟顯示為圖1所示製備方法10中的步驟S23。在一些實施例中，導電襯墊153覆蓋第二間隔物結構149。在一些實施例中，第二間隔物結構149延伸以覆蓋圖案化罩幕121的一部分。
用於形成第二介電層151的一些材料和製程與用於形成第一介電層141的材料和製程（參照圖10和圖11）相似或相同，在此不再重複其細節。在一些實施例中，暴露出電容接觸143的開口的製作技術包括乾蝕刻製程，且導電襯墊153的製作技術包括沉積製程和後續的平坦化製程。導電襯墊153可包括銅（Cu）、鎢（W）、鋁（Al）、鈦（Ti）、鉭（Ta）、金（Au）、銀（Ag）、前述之組合、或其他可應用的導電材料。
如圖18所示，根據一些實施例，在形成導電襯墊153之後，進行熱處理製程以將第一間隔物結構137’的中間間隔物133轉變為氣隙156。圖18顯示沿著如圖17所示之相似剖面的剖面圖。相應的步驟顯示為圖1所示製備方法10中的步驟S25。熱處理製程之後，經處理的第一間隔物結構137’’具有夾在內部間隔物131和外部間隔物135之間的氣隙156。
在一些其他實施例中，可由光處理製程、電子束處理製程、前述之組合、或另一種可應用的能量處理製程來取代熱處理製程。在一些實施例中，第二間隔物結構149將氣隙156的頂部分密封。在形成氣隙156於位元線結構119和電容接觸143之間的第一間隔物結構137’’中之後，得到半導體元件100a。在一些實施例中，半導體元件100a是DRAM的一部分。
圖19到圖23是沿著與圖3、5、7、9、11、13、15、17和18所示之相似剖面顯示在經修飾的半導體元件100b之製備期間的中間階段剖面圖。如圖19所示，根據一些實施例，在形成電容接觸143之後（即，在圖13的步驟之後），形成一密封層145於經蝕刻的第一間隔物結構137’和電容接觸143之上。根據一些實施例，在一些實施例中，密封層145完全覆蓋第一間隔物結構137’的頂表面T2和電容接觸143的頂表面T3。
在一些實施例中，密封層145包括矽（Si）、鍺（Ge）、鎵（Ga）、砷（As）、銦（In）、磷（P）、銅（Cu）、硒（Se）、鈦（Ti）、鉭（Ta）、或鎢（W）中的一種或多種。在一些實施例中，密封層145的製作技術包括沉積製程和隨後的回蝕刻製程。
接下來，如圖20所示，根據一些實施例，進行一氧化或氮化處理以將密封層145轉變為一障壁層147。在一些實施例中，密封層145透過熱氧化處理、熱氮化處理、電漿氧化處理、或電漿氮化處理中的一種或多種轉變為障壁層147。換句話說，障壁層147包括氮化物、氧化物、或前述之組合。在一些實施例中，沉積一氧化矽層於障壁層147之上。在一些其他實施例中，不形成密封層145，並直接將包括高質量氧化矽層的障壁層147沈積於第一間隔物結構137’和電容接觸143之上。相應的步驟顯示為圖1所示製備方法10中的步驟S19。
類似於圖14和圖15所示的步驟，如圖21所示，根據一些實施例，形成第二間隔物結構149於障壁層147之上，並使用第二間隔物結構149作為一罩幕來蝕刻障壁層147，從而形成夾在第一間隔物結構137’和第二間隔物結構149之間的障壁部分147’。相應的步驟顯示為圖1所示製備方法10中的步驟S21。在一些實施例中，在形成第二間隔物結構149的期間蝕刻障壁層147。
隨後，類似於圖16及圖17所示的步驟，如圖22所示，根據一些實施例，形成一第二介電層151於第二間隔物結構149及電容接觸143之上，並形成穿透第二介電層151的導電襯墊153以物理性及電性連接至電容接觸143。相應的步驟顯示為圖1所示製備方法10中的步驟S23。應注意的是，導電襯墊153直接接觸障壁部分147’。
在形成導電襯墊153之後，類似於圖18所示的步驟，如圖23所示，根據一些實施例，進行熱處理製程以將第一間隔物結構137’的中間間隔物133轉變為氣隙156。相應的步驟顯示為圖1所示製備方法10中的步驟S25。熱處理製程後，經處理的第一間隔物結構137’’具有夾在內部間隔物131和外部間隔物135之間的氣隙156。
在一些其他實施例中，可由光處理製程、電子束處理製程、前述之組合、或另一種可應用的能量處理製程來取代熱處理製程。在一些實施例中，障壁部分147’將氣隙156的頂部分密封。在形成氣隙156於位元線結構119和電容接觸143之間的第一間隔物結構137’’中之後，得到半導體元件100b。在一些實施例中，半導體元件100b是DRAM的一部分。
本揭露提供了一種半導體元件及其製備方法的實施例。該製備方法包括形成第一間隔物結構於位元線結構（即，第一導電部件）的側壁上，以及形成與第一間隔物結構相鄰的電容接觸（即，第二導電部件）。在一些實施例中，該製備方法也包括形成第二間隔物結構於第一間隔物結構之上，並進行熱處理製程以將第一間隔物結構的一部分（例如，中間間隔物133）轉變為氣隙。因此，可以降低位元線結構和電容接觸之間的寄生電容，並且第一間隔物結構的剩餘部分（例如，內部間隔物131和外部間隔物135）可以對半導體元件提供額外的結構支撐。此外，第二間隔物結構可以避免位元線結構與隨後形成於電容接觸之上的導電襯墊之間產生非期望的短路。其結果，可以提高整體元件性能，並且可以提高半導體元件的良率。
本揭露的一實施例提供一種半導體元件的製備方法。該製備方法包括：形成一第一源/汲極區域和一第二源/汲極區域於一半導體基板中，以及形成一第一導電部件於該第一源/汲極區域之上並電性連接至該第一源/汲極區域。該製備方法也包括形成一第一間隔物結構於該第一導電部件的一側壁上，以及形成一第二導電部件於該第二源/汲極區域之上並電性連接至該第二源/汲極區域。該第二導電部件與該第一間隔物結構相鄰，且在形成該第二導電部件的期間蝕刻該第一間隔物結構。該製備方法更包括形成一第二間隔物結構於經蝕刻的該第一間隔物結構之上，以及進行一熱處理製程，以在形成該第二間隔物結構之後，將該第一間隔物結構的一部分轉變為一氣隙。
本揭露的另一實施例提供一種半導體元件的製備方法。該製備方法包括形成一第一源/汲極區域和一第二源/汲極區域於一半導體基板中，以及形成一半導體層於該半導體基板之上。該製備方法也包括形成一金屬層於該半導體層之上，以及形成一圖案化罩幕於該金屬層之上。該製備方法更包括使用該圖案化罩幕作為一罩幕來蝕刻該半導體層和該金屬層以形成一位元線結構。該位元線結構形成於該第一源/汲極區域之上並電性連接至該第一源/汲極區域。此外，該製備方法包括形成一第一間隔物結構於該位元線結構的一側壁和該圖案化罩幕的一側壁上，以及形成一電容接觸於該第二源/汲極區域之上並電性連接至該第二源/汲極區域，其中該第一間隔物結構夾在該位元線結構和該電容接觸之間。該製備方法也包括形成一第二間隔物結構於該第一間隔物結構之上，以及進行一熱處理製程，以在形成該第二間隔物結構之後，形成一氣隙於該第一間隔物結構中。
本揭露的又另一實施例提供一種半導體元件。該半導體元件包括一第一源/汲極區域和一第二源/汲極區域，設置於一半導體基板中；以及一第一導電部件，設置於該第一源/汲極區域之上並電性連接至該第一源/汲極區域。該半導體元件也包括一第二導電部件，設置於該第二源/汲極區域之上並電性連接至該第二源/汲極區域；以及一第一間隔物結構，夾在第一導電部件和第二導電部件之間。該第一間隔物結構包括一氣隙。該半導體元件更包括一第二間隔物結構，設置於該第一間隔物結構之上。該第二間隔物結構覆蓋該氣隙。
本揭露的實施例具有一些有利特徵。透過進行熱處理製程以將第一間隔物結構的一部分轉變為氣隙，可以降低第一間隔物結構相對側上的導電部件之間的寄生電容，並且第一間隔物結構的剩餘部分可以對半導體元件提供額外的結構支撐。此外，透過形成第二間隔物結構於第一間隔物結構之上，可以避免非期望的短路。其結果，可以提高整體元件性能，並且可以提高半導體元件的良率。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，且以其他製程或前述之組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中該之製程、機械、製造、物質形成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文該之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質形成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質形成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
10:製備方法 100a:半導體元件 100b:半導體元件 101:半導體基板 103:隔離結構 105:摻雜區域 105a:源/汲極區域 105b:源/汲極區域 107:字元線結構 109:緩衝層 112:開口 115:半導體層 115’:半導體圖案 115c:位元線接觸 117:金屬層 117’:金屬圖案 119:位元線結構 121:圖案化罩幕 124:間隙 131:內部間隔物 133:中間間隔物 135:外部間隔物 137:第一間隔物結構 137’:第一間隔物結構 137’’:第一間隔物結構 141:介電層 143:電容接觸 145:密封層 147:障壁層 147’:障壁部分 149:第二間隔物結構 151:第二介電層 153:導電襯墊 156:氣隙 S1:側壁 S2:側壁 S3:側壁 S11:步驟 S13:步驟 S15:步驟 S17:步驟 S19:步驟 S21:步驟 S23:步驟 S25:步驟 T1:頂表面 T2:頂表面 T3:頂表面
本揭露各方面可配合以下圖式及詳細說明閱讀以便了解。要強調的是，依照工業上的標準慣例，各個部件（feature）並未按照比例繪製。事實上，為了清楚之討論，可能任意的放大或縮小各個部件的尺寸。 圖1是根據一些實施例顯示半導體元件的製備方法的流程圖。 圖2是根據一些實施例顯示在半導體元件之製備期間形成隔離結構於半導體基板中的中間階段俯視圖。 圖3是沿著圖2的剖線A-A’所繪製的剖面示意圖，其根據一些實施例顯示半導體元件製備期間的中間階段。 圖4是根據一些實施例顯示在半導體元件之製備期間蝕刻半導體基板以形成開口的中間階段俯視圖。 圖5是沿著圖4的剖線A-A’所繪製的剖面示意圖，其根據一些實施例顯示半導體元件製備期間的中間階段。 圖6是根據一些實施例顯示在半導體元件之製備期間依序地形成半導體層、金屬層、和圖案化罩幕於半導體基板之上的中間階段俯視圖。 圖7是沿著圖6中的剖線A-A’所繪製的剖面示意圖，其根據一些實施例顯示半導體元件製備期間的中間階段。 圖8是根據一些實施例顯示在半導體元件之製備期間蝕刻半導體層和金屬層以形成位元線結構的中間階段俯視圖。 圖9是沿著圖8中的剖線A-A’所繪製的剖面示意圖，其根據一些實施例顯示半導體元件製備期間的中間階段。 圖10是根據一些實施例顯示在半導體元件之製備期間形成第一間隔物結構於位元線結構的側壁上的中間階段俯視圖。 圖11是沿著圖10中的剖線A-A’所繪製的剖面示意圖，其根據一些實施例顯示半導體元件製備期間的中間階段。 圖12是根據一些實施例顯示在半導體元件製備期間形成與第一間隔物結構相鄰的電容接觸的中間階段俯視圖。 圖13是沿著圖12中的剖線A-A’所繪製的剖面示意圖，其根據一些實施例顯示半導體元件製備期間的中間階段。 圖14是根據一些實施例顯示在半導體元件之製備期間形成第二間隔物結構於第一間隔物結構之上的中間階段俯視圖。 圖15是沿著圖14中的剖線A-A’所繪製的剖面示意圖，其根據一些實施例顯示半導體元件製備期間的中間階段。 圖16是根據一些實施例顯示在半導體元件之製備期間形成導電襯墊於電容接觸之上的中間階段俯視圖。 圖17是沿著圖16中的剖線A-A’所繪製的剖面示意圖，其根據一些實施例顯示半導體元件製備期間的中間階段。 圖18是根據一些實施例顯示在半導體元件之製備期間將第一間隔物結構的一部分轉變為氣隙的中間階段剖面圖。 圖19是根據一些實施例顯示在經修飾的半導體元件之製備期間形成覆蓋第一間隔物結構和該電容接觸的一密封層的中間階段剖面圖。 圖20是根據一些實施例顯示在經修飾的半導體元件之製備期間將密封層轉變為障壁層的中間階段剖面圖。 圖21是根據一些實施例顯示在經修飾的半導體元件之製備期間形成該第二間隔物結構以及使用該第二間隔物結構作為罩幕來蝕刻該障壁層的中間階段剖面圖。 圖22是根據一些實施例顯示在經修飾的半導體元件之製備期間形成導電襯墊於電容接觸之上的中間階段剖面圖。 圖23是根據一些實施例顯示在經修飾的半導體元件之製備期間將第一間隔物結構的一部分轉變為氣隙的的中間階段剖面圖。
100a:半導體元件
101:半導體基板
103:隔離結構
105a:源/汲極區域
105b:源/汲極區域
109:緩衝層
115’:半導體圖案
115c:位元線接觸
117’:金屬圖案
119:位元線結構
121:圖案化罩幕
131:內部間隔物
135:外部間隔物
137”:第一間隔物結構
143:電容接觸
149:第二間隔物結構
153:導電襯墊
156:氣隙

Claims (20)

  1. 一種半導體元件的製備方法，包括： 形成一第一源/汲極區域和一第二源/汲極區域於一半導體基板中； 形成一第一導電部件於該第一源/汲極區域之上並電性連接至該第一源/汲極區域； 形成一第一間隔物結構於該第一導電部件的一側壁上； 形成一第二導電部件於該第二源/汲極區域之上並電性連接至該第二源/汲極區域，其中該第二導電部件與該第一間隔物結構相鄰，且在形成該第二導電部件的期間蝕刻該第一間隔物結構； 形成一第二間隔物結構於經蝕刻的該第一間隔物結構之上；以及 進行一熱處理製程，以在形成該第二間隔物結構之後，將該第一間隔物結構的一部分轉變為一氣隙。
  2. 如請求項1所述之半導體元件的製備方法，其中該第一間隔物結構是一三層（tri-layer）結構，包括接觸該第一導電部件的一內部間隔物、一中間間隔物、和藉由該中間間隔物與該內部間隔物分離的一外部間隔物，以及 其中該中間間隔物包括一能量可移除材料，且該能量可移除材料透過該熱處理製程轉變為該氣隙。
  3. 如請求項1所述之半導體元件的製備方法，更包括： 形成一導電襯墊於該第二導電部件之上並電性連接至該第二導電部件，其中該導電襯墊覆蓋該第二間隔物結構。
  4. 如請求項1所述之半導體元件的製備方法，其中形成該第一導電部件包括： 蝕刻該半導體基板以形成一開口於該第一源/汲極區域之上； 形成一半導體層於該半導體基板之上，其中該開口被該半導體層的一部分填充； 形成一金屬層於該半導體層之上； 形成一圖案化罩幕於該金屬層之上；以及 使用該圖案化罩幕作為一罩幕來蝕刻該金屬層和該半導體層。
  5. 如請求項4所述之半導體元件的製備方法，其中在蝕刻該金屬層和該半導體層的期間，部分地移除該開口中的該半導體層的該部分，並形成該第一間隔物結構以覆蓋該半導體層的該部分的一側壁和該圖案化罩幕的一側壁。
  6. 如請求項5所述之半導體元件的製備方法，其中在形成該第二導電部件之後，部分地暴露出該圖案化罩幕的該側壁，且該第二間隔物結構直接接觸該圖案化罩幕的該側壁和該第二導電部件的一頂表面。
  7. 如請求項1所述之半導體元件的製備方法，更包括： 形成一障壁層覆蓋經蝕刻的該第一間隔物結構和該第二導電部件； 形成該第二間隔物結構於該障壁層之上；以及 在進行該熱處理製程之前，使用該第二間隔物結構作為一罩幕來蝕刻該障壁層。
  8. 一種半導體元件的製備方法，包括： 形成一第一源/汲極區域和一第二源/汲極區域於一半導體基板中； 形成一半導體層於該半導體基板之上； 形成一金屬層於該半導體層之上； 形成一圖案化罩幕於該金屬層之上； 使用該圖案化罩幕作為一罩幕來蝕刻該半導體層和該金屬層以形成一位元線結構，其中該位元線結構形成於該第一源/汲極區域之上並電性連接至該第一源/汲極區域； 形成一第一間隔物結構於該位元線結構的一側壁和該圖案化罩幕的一側壁上； 形成一電容接觸於該第二源/汲極區域之上並電性連接至該第二源/汲極區域，其中該第一間隔物結構夾在該位元線結構和該電容接觸之間； 形成一第二間隔物結構於該第一間隔物結構之上；以及 進行一熱處理製程，以在形成該第二間隔物結構之後，形成一氣隙於該第一間隔物結構中。
  9. 如請求項8所述之半導體元件的製備方法，更包括： 蝕刻該半導體基板以形成一開口於該第一源/汲極區域之上； 以該半導體層的一部分填充該開口，其中在蝕刻該金屬層和該半導體層的期間，部分地移除該半導體層的該部分，從而形成一間隙於該位元線結構旁；以及 以該第一間隔物結構填充該間隙。
  10. 如請求項8所述之半導體元件的製備方法，更包括： 在形成該第一間隔物結構之後，形成一第一介電層於該第二源/汲極區域之上； 部分地蝕刻該第一介電層以暴露出該第二源/汲極區域； 沈積一導電材料以覆蓋該第二源/汲極區域；以及 在該導電材料上進行一回蝕刻製程以形成該電容接觸，其中在該回蝕刻製程的期間，部分地蝕刻該第一間隔物結構。
  11. 如請求項10所述之半導體元件的製備方法，更包括： 在形成該第二間隔物結構之前，形成一密封層覆蓋經蝕刻的該第一間隔物結構和該電容接觸，其中該密封層包括矽（Si）、鍺（Ge）、鎵（Ga）、砷（As）、銦（In）、磷（P）、銅（Cu）、硒（Se）、鈦（Ti）、鉭（Ta）、或鎢（W）中的至少一者。
  12. 如請求項11所述之半導體元件的製備方法，更包括： 進行一氧化或氮化處理以將該密封層轉變為一障壁層； 形成該第二間隔物結構於該障壁層之上；以及 使用該第二間隔物結構作為一罩幕來蝕刻該障壁層。
  13. 如請求項8所述之半導體元件的製備方法，更包括： 形成一第二介電層覆蓋該第二間隔物結構和該電容接觸；以及 形成一導電襯墊穿透該第二介電層，其中該導電襯墊設置於該電容接觸之上並電性連接至該電容接觸，且該導電襯墊直接接觸該第二間隔物結構。
  14. 一種半導體元件，包括： 一第一源/汲極區域和一第二源/汲極區域，設置於一半導體基板中； 一第一導電部件，設置於該第一源/汲極區域之上並電性連接至該第一源/汲極區域； 一第二導電部件，設置於該第二源/汲極區域之上並電性連接至該第二源/汲極區域； 一第一間隔物結構，夾在第一導電部件和第二導電部件之間，其中該第一間隔物結構包括一氣隙；以及 一第二間隔物結構，設置於該第一間隔物結構之上，其中該第二間隔物結構覆蓋該氣隙。
  15. 如請求項14所述之半導體元件，其中該第一間隔物結構包括接觸該第一導電部件的一內部間隔物和接觸該第二導電部件的一外部間隔物，且一氣隙夾在該內部間隔物和該外部間隔物之間。
  16. 如請求項14所述之半導體元件，其中該第一間隔物結構的該氣隙延伸至該半導體基板中。
  17. 如請求項14所述之半導體元件，其中該第二間隔物結構覆蓋該第二導電部件的一部分。
  18. 如請求項14所述之半導體元件，更包括： 一圖案化罩幕，設置於該位元線結構之上，其中該第二間隔物結構設置於該圖案化罩幕的一側壁上。
  19. 如請求項18所述之半導體元件，更包括： 一導電襯墊，設置於該第二導電部件之上並電性連接至該第二導電部件，其中該導電襯墊延伸於該第二間隔物結構和該圖案化罩幕之上。
  20. 如請求項19所述之半導體元件，更包括： 一障壁部分，夾在該第一間隔物結構和該第二間隔物結構之間，其中該障壁部分覆蓋該第二導電部件的一部分。
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