CN114975445A - 半导体元件及其制备方法 - Google Patents

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Abstract

本公开提供一种具有气隙的半导体元件及其制备方法，用以降低两个导电部件之间的寄生电容。该制备方法包括：形成一第一源/漏极区域和一第二源/漏极区域于一半导体基板中，以及形成一第一导电部件于该第一源/漏极区域之上并电性连接至该第一源/漏极区域。该制备方法也包括形成一第一间隔物结构于该第一导电部件的一侧壁上，以及形成一第二导电部件于该第二源/漏极区域之上并电性连接至该第二源/漏极区域。该第二导电部件与该第一间隔物结构相邻，且在形成该第二导电部件的期间蚀刻该第一间隔物结构。该制备方法还包括形成一第二间隔物结构于经蚀刻的该第一间隔物结构之上，以及进行一热处理制程以将该第一间隔物结构的一部分转变为一气隙。

Description

半导体元件及其制备方法
技术领域
本申请案主张2021年2月25日申请的美国正式申请案第17/185,109号的优先权及益处，该美国正式申请案的内容以全文引用之方式并入本文中。
本公开是关于一种半导体元件及其制备方法。特别是关于一种具有气隙的半导体元件及其制备方法，用以降低两个导电部件之间的寄生电容。
背景技术
半导体元件对于许多现代应用至关重要。随着电子技术的进步，半导体元件的尺寸越来越小的同时，也具有更多的功能和更大量的集成电路。由于半导体元件的小型化，执行不同功能的各种类型和尺寸的半导体元件被整合并封装到单一模块中。此外，为了将各种类型的半导体元件整合在一起，实行了大量的制造操作。
然而，半导体元件的制造和整合涉及许多复杂的步骤和操作。半导体元件中的整合变得越来越复杂。半导体元件在制造和整合上复杂性的增加可能引起缺陷，例如相邻导电部件之间的短路和漏电流。因此，需要持续改进半导体元件的制造制程，才能解决这些问题。
上文的「先前技术」说明仅是提供背景技术，并未承认上文的「先前技术」说明揭示本公开的标的，不形成本公开的先前技术，且上文的「先前技术」的任何说明均不应做为本案的任一部分。
发明内容
本公开的一实施例提供一种半导体元件的制备方法。该制备方法包括：形成一第一源/漏极区域和一第二源/漏极区域于一半导体基板中，以及形成一第一导电部件于该第一源/漏极区域之上并电性连接至该第一源/漏极区域。该制备方法也包括形成一第一间隔物结构于该第一导电部件的一侧壁上，以及形成一第二导电部件于该第二源/漏极区域之上并电性连接至该第二源/漏极区域。该第二导电部件与该第一间隔物结构相邻，且在形成该第二导电部件的期间蚀刻该第一间隔物结构。该制备方法还包括形成一第二间隔物结构于经蚀刻的该第一间隔物结构之上，以及进行一热处理制程，以在形成该第二间隔物结构之后，将该第一间隔物结构的一部分转变为一气隙。
在一实施例中，该第一间隔物结构是一三层(tri-layer)结构，包括接触该第一导电部件的一内部间隔物、一中间间隔物、和借由该中间间隔物与该内部间隔物分离的一外部间隔物，以及其中该中间间隔物包括一能量可移除材料，且该能量可移除材料通过该热处理制程转变为该气隙。在一实施例中，该制备方法还包括形成一导电衬垫于该第二导电部件之上并电性连接至该第二导电部件，其中该导电衬垫覆盖该第二间隔物结构。在一实施例中，形成该第一导电部件包括蚀刻该半导体基板以形成一开口于该第一源/漏极区域之上，以及形成一半导体层于该半导体基板之上，其中该开口被该半导体层的一部分填充。此外，形成该第一导电部件包括形成一金属层于该半导体层之上、形成一图案化掩膜于该金属层之上、以及使用该图案化掩膜作为一掩膜来蚀刻该金属层和该半导体层。
在一实施例中，在蚀刻该金属层和该半导体层的期间，部分地移除该开口中的该半导体层的该部分，并形成该第一间隔物结构以覆盖该半导体层的该部分的一侧壁和该图案化掩膜的一侧壁。在一实施例中，在形成该第二导电部件之后，部分地暴露出该图案化掩膜的该侧壁，且该第二间隔物结构直接接触该图案化掩膜的该侧壁和该第二导电部件的一顶表面。在一实施例中，该制备方法还包括形成一障壁层覆盖经蚀刻的该第一间隔物结构和该第二导电部件、形成该第二间隔物结构于该障壁层之上、以及在进行该热处理制程之前，使用该第二间隔物结构作为一掩膜来蚀刻该障壁层。
本公开的另一实施例提供一种半导体元件的制备方法。该制备方法包括形成一第一源/漏极区域和一第二源/漏极区域于一半导体基板中，以及形成一半导体层于该半导体基板之上。该制备方法也包括形成一金属层于该半导体层之上，以及形成一图案化掩膜于该金属层之上。该制备方法还包括使用该图案化掩膜作为一掩膜来蚀刻该半导体层和该金属层以形成一位元线结构。该位元线结构形成于该第一源/漏极区域之上并电性连接至该第一源/漏极区域。此外，该制备方法包括形成一第一间隔物结构于该位元线结构的一侧壁和该图案化掩膜的一侧壁上，以及形成一电容接触于该第二源/漏极区域之上并电性连接至该第二源/漏极区域，其中该第一间隔物结构夹在该位元线结构和该电容接触之间。该制备方法也包括形成一第二间隔物结构于该第一间隔物结构之上，以及进行一热处理制程，以在形成该第二间隔物结构之后，形成一气隙于该第一间隔物结构中。
在一实施例中，该制备方法还包括蚀刻该半导体基板以形成一开口于该第一源/漏极区域之上，以及以该半导体层的一部分填充该开口。在蚀刻该金属层和该半导体层期间，部分地移除该半导体层的该部分，从而形成一间隙于该位元线结构旁。此外，该制备方法包括以该第一间隔物结构填充该间隙。在一实施例中，该制备方法还包括在形成该第一间隔物结构之后，形成一第一介电层于该第二源/漏极区域之上，以及部分地蚀刻该第一介电层以暴露出该第二源/漏极区域。此外，该制备方法包括沉积一导电材料以覆盖该第二源/漏极区域，以及在该导电材料上进行一回蚀刻制程以形成该电容接触，其中在该回蚀刻制程期间，部分地蚀刻该第一间隔物结构。
在一实施例中，该制备方法还包括在形成该第二间隔物结构之前，形成一密封层覆盖经蚀刻的该第一间隔物结构和该电容接触，其中该密封层包括硅(Si)、锗(Ge)、镓(Ga)、砷(As)、铟(In)、磷(P)、铜(Cu)、硒(Se)、钛(Ti)、钽(Ta)、或钨(W)中的至少一者。在一实施例中，该制备方法还包括进行一氧化或氮化处理以将该密封层转变为一障壁层、形成该第二间隔物结构于该障壁层之上、以及使用该第二间隔物结构作为一掩膜来蚀刻该障壁层。在一实施例中，该制备方法还包括形成一第二介电层覆盖该第二间隔物结构和该电容接触，以及形成一导电衬垫穿透该第二介电层，其中该导电衬垫设置于该电容接触之上并电性连接至该电容接触，且该导电衬垫直接接触该第二间隔物结构。
本公开的又另一实施例提供一种半导体元件。该半导体元件包括一第一源/漏极区域和一第二源/漏极区域，设置于一半导体基板中；以及一第一导电部件，设置于该第一源/漏极区域之上并电性连接至该第一源/漏极区域。该半导体元件也包括一第二导电部件，设置于该第二源/漏极区域之上并电性连接至该第二源/漏极区域；以及一第一间隔物结构，夹在第一导电部件和第二导电部件之间。该第一间隔物结构包括一气隙。该半导体元件还包括一第二间隔物结构，设置于该第一间隔物结构之上。该第二间隔物结构覆盖该气隙。
在一实施例中，该第一间隔物结构包括接触该第一导电部件的一内部间隔物和接触该第二导电部件的一外部间隔物，且一气隙夹在该内部间隔物和该外部间隔物之间。在一实施例中，该第一间隔物结构的该气隙延伸至该半导体基板中。在一实施例中，该第二间隔物结构覆盖该第二导电部件的一部分。在一实施例中，该半导体元件还包括一图案化掩膜，设置于该位元线结构之上，其中该第二间隔物结构设置于该图案化掩膜的一侧壁上。
在一实施例中，该半导体元件还包括一导电衬垫，设置于该第二导电部件之上并电性连接至该第二导电部件，其中该导电衬垫延伸于该第二间隔物结构和该图案化掩膜之上。在一实施例中，该半导体元件还包括一障壁部分，夹在该第一间隔物结构和该第二间隔物结构之间，其中该障壁部分覆盖该第二导电部件的一部分。
本公开提供了一种半导体元件及其制备方法的实施例。在一些实施例中，该制备方法包括形成第一间隔物结构于第一导电部件的侧壁上，以及形成与第一间隔物结构相邻的第二导电部件。在一些实施例中，该制备方法也包括形成第二间隔物结构于第一间隔物结构之上，并进行热处理制程以将第一间隔物结构的一部分转变为气隙。因此，可以降低第一和第二导电部件之间的寄生电容，并且第一间隔物结构的剩余部分可以对半导体元件提供额外的结构支撑。此外，第二间隔物结构可以避免第一间隔物结构与随后形成于第二间隔物结构之上的导电衬垫之间产生非期望的短路。
上文已相当广泛地概述本公开之技术特征及优点，而使下文的本公开详细描述得以获得较佳了解。形成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中具有通常知识者应了解，可相当容易地利用下文揭示的概念与特定实施例可做为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中具有通常知识者亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的精神和范围。
附图说明
本公开各方面可配合以下图式及详细说明阅读以便了解。要强调的是，依照工业上的标准惯例，各个部件(feature)并未按照比例绘制。事实上，为了清楚的讨论，可能任意的放大或缩小各个部件的尺寸。
图1是根据一些实施例显示半导体元件的制备方法的流程图。
图2是根据一些实施例显示在半导体元件制备期间形成隔离结构于半导体基板中的中间阶段俯视图。
图3是沿着图2的剖线A-A′所绘制的剖面示意图，其根据一些实施例显示半导体元件制备期间的中间阶段。
图4是根据一些实施例显示在半导体元件制备期间蚀刻半导体基板以形成开口的中间阶段俯视图。
图5是沿着图4的剖线A-A′所绘制的剖面示意图，其根据一些实施例显示半导体元件制备期间的中间阶段。
图6是根据一些实施例显示在半导体元件制备期间依序地形成半导体层、金属层、和图案化掩膜于半导体基板之上的中间阶段俯视图。
图7是沿着图6中的剖线A-A′所绘制的剖面示意图，其根据一些实施例显示半导体元件制备期间的中间阶段。
图8是根据一些实施例显示在半导体元件制备期间蚀刻半导体层和金属层以形成位元线结构的中间阶段俯视图。
图9是沿着图8中的剖线A-A′所绘制的剖面示意图，其根据一些实施例显示半导体元件制备期间的中间阶段。
图10是根据一些实施例显示在半导体元件制备期间形成第一间隔物结构于位元线结构的侧壁上的中间阶段俯视图。
图11是沿着图10中的剖线A-A′所绘制的剖面示意图，其根据一些实施例显示半导体元件制备期间的中间阶段。
图12是根据一些实施例显示在半导体元件制备期间形成与第一间隔物结构相邻的电容接触的中间阶段俯视图。
图13是沿着图12中的剖线A-A′所绘制的剖面示意图，其根据一些实施例显示半导体元件制备期间的中间阶段。
图14是根据一些实施例显示在半导体元件制备期间形成第二间隔物结构于第一间隔物结构之上的中间阶段俯视图。
图15是沿着图14中的剖线A-A′所绘制的剖面示意图，其根据一些实施例显示半导体元件制备期间的中间阶段。
图16是根据一些实施例显示在半导体元件制备期间形成导电衬垫于电容接触之上的中间阶段俯视图。
图17是沿着图16中的剖线A-A′所绘制的剖面示意图，其根据一些实施例显示半导体元件制备期间的中间阶段。
图18是根据一些实施例显示在半导体元件制备期间将第一间隔物结构的一部分转变为气隙的中间阶段剖面图。
图19是根据一些实施例显示在经修饰的半导体元件制备期间形成覆盖第一间隔物结构和该电容接触的一密封层的中间阶段剖面图。
图20是根据一些实施例显示在经修饰的半导体元件制备期间将密封层转变为障壁层的中间阶段剖面图。
图21是根据一些实施例显示在经修饰的半导体元件制备期间形成该第二间隔物结构以及使用该第二间隔物结构作为掩膜来蚀刻该障壁层的中间阶段剖面图。
图22是根据一些实施例显示在经修饰的半导体元件制备期间形成导电衬垫于电容接触之上的中间阶段剖面图。
图23是根据一些实施例显示在经修饰的半导体元件之制备期间将第一间隔物结构的一部分转变为气隙的中间阶段剖面图。
其中，附图标记说明如下：
10：制备方法
100a：半导体元件
100b：半导体元件
101：半导体基板
103：隔离结构
105：掺杂区域
105a：源/漏极区域
105b：源/漏极区域
107：字元线结构
109：缓冲层
112：开口
115：半导体层
115′：半导体图案
115c：位元线接触
117：金属层
117′：金属图案
119：位元线结构
121：图案化掩膜
124：间隙
131：内部间隔物
133：中间间隔物
135：外部间隔物
137：第一间隔物结构
137′：第一间隔物结构
137″：第一间隔物结构
141：介电层
143：电容接触
145：密封层
147：障壁层
147′：障壁部分
149：第二间隔物结构
151：第二介电层
153：导电衬垫
156：气隙
S1：侧壁
S2：侧壁
S3：侧壁
S11：步骤
S13：步骤
S15：步骤
S17：步骤
S19：步骤
S21：步骤
S23：步骤
S25：步骤
T1：顶表面
T2：顶表面
T3：顶表面
具体实施方式
以下揭示提供许多不同的实施例或是例子来实行本公开实施例的不同部件。以下描述具体的元件及其排列的例子以简化本公开实施例。当然这些仅是例子且不该以此定义本公开实施例的范围。例如，在描述中提及第一个部件形成于第二个部件“之上”或“上”时，其可能包括第一个部件与第二个部件直接接触的实施例，也可能包括两者之间有其他部件形成而没有直接接触的实施例。此外，本公开可能在不同实施例中重复参照符号及/或标记。这些重复是为了简化与清晰的目的，并非用以定义所讨论的不同实施例及/或结构之间的关系。
此外，此处用到与空间相关的用词，例如：“在…下方”、“下方”、“较低的”、“之上”、“较高的”、及其类似的用词是为了便于描述图式中所示的一个元件或部件与另一个元件或部件之间的关系。这些空间关系词是用以涵盖图式所描绘的方位之外的使用中或操作中的元件的不同方位。装置可能被转向不同方位(旋转90度或其他方位)，则其中使用的空间相关形容词也可相同地照着解释。
图1是根据一些实施例显示半导体元件的制备方法10的流程图，例如图18所示的半导体元件100a和图23所示的半导体元件100b，且制备方法10包括步骤S11、S13、S15、S17、S19、S21、S23、和S25。应注意的是，步骤S19是可选择性进行的。
首先简要介绍步骤S11到S25，接着结合以下图式进行详细说明。如图1所示，制备方法10始于步骤S11，形成多个源/漏极区域于一半导体基板中。在一些实施例中，形成一隔离结构于半导体基板中以定义多个主动区域，并形成多个源/漏极区域于所述主动区域中。在步骤S13中，形成多个位元线结构(也称为第一导电部件)于该半导体基板之上。在一些实施例中，依序形成所述位元线结构的材料层于该半导体基板之上，并使用覆盖于其上的图案化掩膜作为掩膜来蚀刻所述材料层。
在步骤S15中，形成多个第一侧壁结构于所述位元线结构的侧壁上。在一些实施例中，每一个第一间隔物结构是三层(tri-layer)结构，包括接触位元线结构的内部间隔物、中间间隔物、和借由中间间隔物与内部间隔物分离的外部间隔物。此外，在一些实施例中，第一间隔物结构的中间间隔物包括一能量可移除材料。在步骤S17中，形成多个电容接触(也称为第二导电部件)于半导体基板之上并与所述第一间隔物结构相邻。在一些实施例中，在形成第一间隔物结构之后，形成一第一介电层于半导体基板之上，且所述电容接触被形成为穿透第一介电层以物理性和电性连接至下方的源/漏极区域。此外，在一些实施例中，在形成所述电容接触的期间，部分地蚀刻所述第一间隔物结构。
图1的步骤S19是可选择性进行的。在步骤S19中，形成一障壁层以覆盖所述第一间隔物结构和所述电容接触。在一些实施例中，形成一密封层以覆盖所述第一间隔物结构和所述电容接触，并进行一氧化或氮化处理以将密封层转变为障壁层。在一些其他实施例中，省略氧化或氮化处理，并且将障壁层的材料直接沉积于所述第一间隔物结构和所述电容接触之上。在步骤S21中，形成多个第二间隔物结构于所述第一间隔物结构(或该障壁层，若存在)之上。在一些实施例中，通过使用所述第二间隔物结构作为一掩膜来蚀刻障壁层(若存在)，从而暴露出所述电容接触。在一些实施例中，所述第二间隔物结构延伸以覆盖所述电容接触的一部分。
在步骤S23中，形成多个导电衬垫于所述电容接触之上并覆盖所述第二间隔物结构。在一些实施例中，形成一第二介电层于所述电容接触和所述第二间隔物结构之上，且所述导电衬垫被形成为穿透第二介电层以物理性和电性连接至所述电容接触。在一些实施例中，所述导电衬垫覆盖所述第二间隔物结构。在步骤S25中，进行一热处理制程以将所述第一间隔物结构的一部分转变为多个气隙。在一些实施例中，所述第一间隔物结构的中间间隔物包括能量可移除材料，其可通过热处理制程转变为气隙。在热处理制程之后，气隙夹在所述第一间隔物结构的内部间隔物和外部间隔物之间。
需注意的是，如果跳过步骤S19，则可得到图18的半导体元件100a。如果在步骤S17和S21之间进行步骤S19，则可得到具有夹在第一间隔物结构与第二间隔物结构之间的障壁部分的半导体元件100b。在一些实施例中，半导体元件100a和100b是动态随机存取存储器(dynamic random access memory；DRAM)的一部分。结合以下图式详细说明图1的步骤S11到S25。
根据一些实施例，图2、图4、图6、图8、图10、图12、图14、图16显示制备半导体元件100a的中间阶段俯视图，且图3、图5、图7、图9、图11、图13、图15、图17、图18显示制备半导体元件100a的中间阶段剖面图。应注意的是，图3、图5、图7、图9、图11、图13、图15、图17是沿着图2、图4、图6、图8、图10、图12、图14、图16的剖线A-A′所绘制的剖面图。
如图2和图3所示，提供一半导体基板101。半导体基板101可为一半导体晶圆，像是硅晶圆。可选地或额外地，半导体基板101可包括元素半导体材料、化合物半导体材料、及/或合金半导体材料。元素半导体材料的例子可包括但不限于晶体硅、多晶硅、非晶硅、锗、及/或金刚石(dimand)。化合物半导体材料的例子可包括但不限于碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、及/或锑化铟。合金半导体材料的例子可包括但不限于SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP。
在一些实施例中，半导体基板101包括一外延层。例如，半导体基板101具有覆盖块状半导体的一外延层。在一些实施例中，半导体基板101为一绝缘体上半导体(semiconductor-on-insulator)基板，其可包括一基板、位于该基板之上的一埋藏氧化层、及位于该埋藏氧化层之上的一半导体层，像是绝缘体上覆硅(silicon-on-insulator；SOI)基板、绝缘体上覆硅锗(silicon germanium-on-insulator；SGOI)基板、或绝缘体上覆锗(germanium-on-insulator；GOI)基板。可使用氧植入隔离(separation by implantationoxygen；SIMOX)、晶圆接合、及/或其他可应用的方法来制造绝缘体上半导体基板。
仍参照图2和图3，根据一些实施例，形成一隔离结构103于半导体基板101中以定义主动区域，且该隔离结构103是一浅沟槽隔离(shallow trench isolation；STI)结构。隔离结构103可包括氧化硅、氮化硅、氮氧化硅、或另一种可应用的介电材料，且隔离结构103的形成可包括形成一图案化掩膜(未显示)于半导体基板101之上、通过使用该图案化掩膜作为一掩膜来蚀刻半导体基板101以形成一开口(未显示)、沉积一介电材料于该开口中及半导体基板101之上、并平坦化该介电材料直到暴露出半导体基板101。
此外，形成多个掺杂区域105于隔离结构103所定义的主动区域中。在一些实施例中，掺杂区域105的制作技术包括一种或多种离子植入制程，并且可根据半导体元件100a的导电类型，将像是硼(B)、镓(Ga)、或铟(In)的P型掺杂剂或像是磷(P)或砷(As)的N型掺杂剂植入主动区域以形成掺杂区域105。此外，掺杂区域105在后续制程中将会成为半导体元件100a的源/漏极区域。
如图4和图5所示，根据一些实施例，在形成掺杂区域105之后，形成穿透掺杂区域105的字元线结构107以形成源/漏极区域105a和105b。相应的步骤显示为图1所示制备方法10中的步骤S11。在一些实施例中，字元线结构107内埋在半导体基板101中并且彼此平行排列。
每一个字元线结构107可包括一栅极介电层(未显示)和位于栅极介电层之上的栅极电极(未显示)。栅极介电层可包括氧化硅、氮化硅、氮氧化硅、具有高介电常数(high-k)的介电材料、或前述的组合，且栅极电极可包括像是铝(Al)、铜(Cu)、钨(W)、钛(Ti)、钽(Ta)的导电材料，或者可为包括上述材料的任意组合的多层结构。字元线结构107的形成可包括蚀刻半导体基板101以形成沟槽，并进行一或多个沉积和蚀刻制程以形成字元线结构107于沟槽中。
此外，如图4所示，在本实施例中，每一个主动区域都被两条平行的字元线结构107穿透。在一些实施例中，源/漏极区域105b位于主动区域的相对端部，且源/漏极区域105a位于主动区域的中间部分。仍参照图4和图5，根据一些实施例，在形成源/漏极区域105a、105b和字元线结构107之后，形成一缓冲层109于半导体基板101之上，并形成开口112(亦即，位元线接触开口)于半导体基板101中和源/漏极区域105a之上。
缓冲层109可包括一个或多个绝缘层。例如，缓冲层109可包括氧化硅层、氮化硅层、或氮氧化硅层中的至少一层或两层。开口112的形成可包括形成一图案化掩膜(未显示)于缓冲层109之上，并使用该图案化掩膜作为一掩膜来蚀刻缓冲层109和半导体基板101。在一些实施例中，蚀刻源/漏极区域105a的较高部分以形成开口112。
接着，如图6和图7所示，根据一些实施例，形成一半导体层115于缓冲层109之上、形成一金属层117于半导体层115之上、并形成一图案化掩膜121于金属层117之上。在一些实施例中，以半导体层115填充开口112。在一些实施例中，半导体层115包括经掺杂的多晶硅。在一些其他实施例中，半导体层115包括金属、金属硅化物、金属化合物、或前述的组合。半导体层115的制作技术可包括一沉积制程，例如化学气相沉积(chemical vapordeposition；CVD)制程、物理气相沉积(physical vapor deposition；PVD)制程、或原子层沉积(atomic layer deposition；ALD)制程。在一些实施例中，金属层117包括一种或多种金属，像是钨(W)。此外，金属层117的制作技术可包括CVD制程、PVD制程、ALD制程、金属有机化学气相沉积(metal organic CVD；MOCVD)制程、溅射制程、电镀制程、或前述的组合。
接着，如图8和图9所示，根据一些实施例，使用图案化掩膜121作为一掩膜来蚀刻金属层117和半导体层115，以形成位元线结构119于半导体基板101之上。相应的步骤显示为图1所示制备方法10中的步骤S13。每一个位元线结构119包括一半导体图案115′和一金属图案117′。蚀刻制程可包括干蚀刻制程、湿蚀刻制程、或前述的组合。
在一些实施例中，蚀刻填充于开口112(参照图4和图5)中的半导体层115的一部分，以形成间隙124于位元线结构119旁，而半导体图案115′保留在开口112中(在缓冲层109的顶表面T1下方)的部分被称为位元线接触115c。使用虚线指出位元线接触115c和位元线结构119的边界来阐明本公开。位元线接触115c和位元线结构119之间不存在明显的界面。
在一些实施例中，通过间隙124部分地暴露出源/漏极区域105a，且间隙124位于开口112内。此外，在蚀刻制程之后，半导体图案115′的侧壁S1、金属图案117′的侧壁S2、和图案化掩膜121的侧壁S3实质上对齐。在本公开的上下文中，用词“实质上(substantially)”意味着较佳为至少90％、更佳为95％、进一步更佳为98％、且最佳为99％。
随后，如图10和图11所示，根据一些实施例，形成多个第一间隔物结构137于位元线结构119的侧壁(包括半导体图案115′的侧壁S1和金属图案117′的侧壁S2)上和图案化掩膜121的侧壁S3上。相应的步骤显示为图1所示制备方法10中的步骤S15。在一些实施例中，以第一间隔物结构137填充间隙124(参照图8和图9)。
在一些实施例中，每一个第一间隔物结构137包括接触位元线结构119和图案化掩膜121的一内部间隔物131、一中间间隔物133、和借由中间间隔物133与内部间隔物131分离的外部间隔物135。在一些实施例中，内部间隔物131和外部间隔物135包括高密度碳、碳化硅(SiC)、碳氮化硅(SiCN)、经掺杂的氧化物、或其他可应用的介电材料，但也可选择性地使用任何其他材料。在一些实施例中，中间间隔物133包括一能量可移除材料。
在一些实施例中，中间间隔物133的能量可移除材料包括一基底材料和一可分解成孔剂材料，其在暴露于能量来源(例如，热)后实质上被移除。在一些实施例中，基底材料包括含氢硅酸盐(hydrogen silsesquioxane；HSQ)、甲基倍半硅氧烷(methylsilsesquioxane；MSQ)、多孔聚芳醚(polyarylether；PAE)、多孔SiLK、或多孔二氧化硅(SiO2)，且可分解成孔剂材料包括一多孔有机化合物，其可在随后的制程中提供孔隙度(porosity)给最初由中间间隔物133占据的空间。在一些实施例中，内部间隔物131的形成包括共形地沉积内部间隔材料(未显示)于图8和图9的结构之上。沉积制程可包括CVD制程、PVD制程、ALD制程、旋涂制程、或其他可应用的制程。接着，可以通过非等向性蚀刻制程蚀刻内部间隔材料，所述非等向性蚀刻制程在所有位置垂直地移除等量的间隔材料，留下内部间隔物131于位元线结构119的侧壁S1、S2上和图案化掩膜121的侧壁S3上。在一些实施例中，蚀刻制程为干蚀刻制程。用于形成中间间隔物133和外部间隔物135的一些制程和用于形成内部间隔物131的制程相似或相同，在此不再重复其细节。
如图10图11所示，根据一些实施例，在形成第一间隔物结构137之后，形成第一介电层141以填充第一间隔物结构137之间的空间且第一介电层141位于源/漏极区域105b之上。第一介电层141可包括一低介电常数(low-k)介电材料。在一些实施例中，低介电常数介电材料具有小于约4的介电常数(k值)。低介电常数介电材料的例子包括但不限于氧化硅、氮化硅、氮氧化硅(SiON)、氮碳化硅(SiCN)、氮碳氧化硅(SiOCN)、氟硅玻璃(fluorinatedsilica glass；FSG)、碳掺杂氧化硅、非晶质氟化碳、聚对二甲苯、双苯基环丁烯(bis-benzocyclobutenes；BCB)、或聚酰亚胺。第一介电层141的制作技术可包括沉积制程。在沉积第一介电层141之后，可以进行平坦化制程直到暴露出图案化掩膜121。平坦化制程可为化学机械研磨(chemical mechanical polishing；CMP)制程。
接下来，如图12和图13所示，根据一些实施例，形成穿透第一介电层141和缓冲层109的开口(未显示)，从而暴露出源/漏极区域105b，并形成电容接触143于开口中。相应的步骤显示为图1所示制备方法10中的步骤S17。在一些实施例中，暴露出源/漏极区域105b的开口的制作技术包括干蚀刻制程，且电容接触143的制作技术包括沉积制程和后续的回蚀刻制程。
在一些实施例中，电容接触143的形成包括沉积一导电材料(未显示)于暴露出源/漏极区域105b的开口中，并对导电材料进行回蚀刻制程以形成电容接触143。在一些实施例中，在形成电容接触143的回蚀刻制程期间，部分地蚀刻第一间隔物结构137，使得经蚀刻的第一间隔物结构137′的顶表面T2与电容接触143的顶表面T3实质上共平面。此外，在一些实施例中，经蚀刻的第一间隔物结构137′直接接触电容接触143。电容接触143可包括铜(Cu)、钨(W)、铝(Al)、钛(Ti)、钽(Ta)、金(Au)、银(Ag)、前述的组合、或其他可应用的导电材料。
接着，如图14和图15所示，根据一些实施例，形成第二间隔物结构149于经蚀刻的第一间隔物结构137′之上。相应的步骤显示为图1所示制备方法10中的步骤S21(跳过步骤S19)。在一些实施例中，形成第二间隔物结构149于图案化掩膜121的侧壁S3(参照图13)上。根据一些实施例，在一些实施例中，第二间隔物结构149直接接触第一间隔物结构137′的顶表面T2、电容接触143的顶表面T3、和图案化掩膜121的侧壁S3。用于形成第二间隔物结构149的一些材料和制程与用于形成第一间隔物结构137的内部间隔物131的材料和制程相似或相同，在此不再重复其细节。
随后，如图16和图17所示，根据一些实施例，形成第二介电层151于图14和图15的结构之上。在形成第二介电层151之后，形成穿透第二介电层151的开口(未显示)以暴露出电容接触件143，并形成导电衬垫153于开口中。相应的步骤显示为图1所示制备方法10中的步骤S23。在一些实施例中，导电衬垫153覆盖第二间隔物结构149。在一些实施例中，第二间隔物结构149延伸以覆盖图案化掩膜121的一部分。
用于形成第二介电层151的一些材料和制程与用于形成第一介电层141的材料和制程(参照图10和图11)相似或相同，在此不再重复其细节。在一些实施例中，暴露出电容接触143的开口的制作技术包括干蚀刻制程，且导电衬垫153的制作技术包括沉积制程和后续的平坦化制程。导电衬垫153可包括铜(Cu)、钨(W)、铝(Al)、钛(Ti)、钽(Ta)、金(Au)、银(Ag)、前述的组合、或其他可应用的导电材料。
如图18所示，根据一些实施例，在形成导电衬垫153之后，进行热处理制程以将第一间隔物结构137′的中间间隔物133转变为气隙156。图18显示沿着如图17所示之相似剖面的剖面图。相应的步骤显示为图1所示制备方法10中的步骤S25。热处理制程之后，经处理的第一间隔物结构137″具有夹在内部间隔物131和外部间隔物135之间的气隙156。
在一些其他实施例中，可由光处理制程、电子束处理制程、前述的组合、或另一种可应用的能量处理制程来取代热处理制程。在一些实施例中，第二间隔物结构149将气隙156的顶部分密封。在形成气隙156于位元线结构119和电容接触143之间的第一间隔物结构137″中之后，得到半导体元件100a。在一些实施例中，半导体元件100a是DRAM的一部分。
图19到图23是沿着与图3、图5、图7、图9、图11、图13、图15、图17和图18所示的相似剖面显示在经修饰的半导体元件100b之制备期间的中间阶段剖面图。如图19所示，根据一些实施例，在形成电容接触143之后(即，在图13的步骤之后)，形成一密封层145于经蚀刻的第一间隔物结构137′和电容接触143之上。根据一些实施例，在一些实施例中，密封层145完全覆盖第一间隔物结构137′的顶表面T2和电容接触143的顶表面T3。
在一些实施例中，密封层145包括硅(Si)、锗(Ge)、镓(Ga)、砷(As)、铟(In)、磷(P)、铜(Cu)、硒(Se)、钛(Ti)、钽(Ta)、或钨(W)中的一种或多种。在一些实施例中，密封层145的制作技术包括沉积制程和随后的回蚀刻制程。
接下来，如图20所示，根据一些实施例，进行一氧化或氮化处理以将密封层145转变为一障壁层147。在一些实施例中，密封层145通过热氧化处理、热氮化处理、等离子体氧化处理、或等离子体氮化处理中的一种或多种转变为障壁层147。换句话说，障壁层147包括氮化物、氧化物、或前述的组合。在一些实施例中，沉积一氧化硅层于障壁层147之上。在一些其他实施例中，不形成密封层145，并直接将包括高质量氧化硅层的障壁层147沉积于第一间隔物结构137′和电容接触143之上。相应的步骤显示为图1所示制备方法10中的步骤S19。
类似于图14和图15所示的步骤，如图21所示，根据一些实施例，形成第二间隔物结构149于障壁层147之上，并使用第二间隔物结构149作为一掩膜来蚀刻障壁层147，从而形成夹在第一间隔物结构137′和第二间隔物结构149之间的障壁部分147′。相应的步骤显示为图1所示制备方法10中的步骤S21。在一些实施例中，在形成第二间隔物结构149的期间蚀刻障壁层147。
随后，类似于图16及图17所示的步骤，如图22所示，根据一些实施例，形成一第二介电层151于第二间隔物结构149及电容接触143之上，并形成穿透第二介电层151的导电衬垫153以物理性及电性连接至电容接触143。相应的步骤显示为图1所示制备方法10中的步骤S23。应注意的是，导电衬垫153直接接触障壁部分147′。
在形成导电衬垫153之后，类似于图18所示的步骤，如图23所示，根据一些实施例，进行热处理制程以将第一间隔物结构137′的中间间隔物133转变为气隙156。相应的步骤显示为图1所示制备方法10中的步骤S25。热处理制程后，经处理的第一间隔物结构137″具有夹在内部间隔物131和外部间隔物135之间的气隙156。
在一些其他实施例中，可由光处理制程、电子束处理制程、前述的组合、或另一种可应用的能量处理制程来取代热处理制程。在一些实施例中，障壁部分147′将气隙156的顶部分密封。在形成气隙156于位元线结构119和电容接触143之间的第一间隔物结构137″中之后，得到半导体元件100b。在一些实施例中，半导体元件100b是DRAM的一部分。
本公开提供了一种半导体元件及其制备方法的实施例。该制备方法包括形成第一间隔物结构于位元线结构(即，第一导电部件)的侧壁上，以及形成与第一间隔物结构相邻的电容接触(即，第二导电部件)。在一些实施例中，该制备方法也包括形成第二间隔物结构于第一间隔物结构之上，并进行热处理制程以将第一间隔物结构的一部分(例如，中间间隔物133)转变为气隙。因此，可以降低位元线结构和电容接触之间的寄生电容，并且第一间隔物结构的剩余部分(例如，内部间隔物131和外部间隔物135)可以对半导体元件提供额外的结构支撑。此外，第二间隔物结构可以避免位元线结构与随后形成于电容接触之上的导电衬垫之间产生非期望的短路。其结果，可以提高整体元件性能，并且可以提高半导体元件的良率。
本公开的一实施例提供一种半导体元件的制备方法。该制备方法包括：形成一第一源/漏极区域和一第二源/漏极区域于一半导体基板中，以及形成一第一导电部件于该第一源/漏极区域之上并电性连接至该第一源/漏极区域。该制备方法也包括形成一第一间隔物结构于该第一导电部件的一侧壁上，以及形成一第二导电部件于该第二源/漏极区域之上并电性连接至该第二源/漏极区域。该第二导电部件与该第一间隔物结构相邻，且在形成该第二导电部件的期间蚀刻该第一间隔物结构。该制备方法还包括形成一第二间隔物结构于经蚀刻的该第一间隔物结构之上，以及进行一热处理制程，以在形成该第二间隔物结构之后，将该第一间隔物结构的一部分转变为一气隙。
本公开的另一实施例提供一种半导体元件的制备方法。该制备方法包括形成一第一源/漏极区域和一第二源/漏极区域于一半导体基板中，以及形成一半导体层于该半导体基板之上。该制备方法也包括形成一金属层于该半导体层之上，以及形成一图案化掩膜于该金属层之上。该制备方法还包括使用该图案化掩膜作为一掩膜来蚀刻该半导体层和该金属层以形成一位元线结构。该位元线结构形成于该第一源/漏极区域之上并电性连接至该第一源/漏极区域。此外，该制备方法包括形成一第一间隔物结构于该位元线结构的一侧壁和该图案化掩膜的一侧壁上，以及形成一电容接触于该第二源/漏极区域之上并电性连接至该第二源/漏极区域，其中该第一间隔物结构夹在该位元线结构和该电容接触之间。该制备方法也包括形成一第二间隔物结构于该第一间隔物结构之上，以及进行一热处理制程，以在形成该第二间隔物结构之后，形成一气隙于该第一间隔物结构中。
本公开的又另一实施例提供一种半导体元件。该半导体元件包括一第一源/漏极区域和一第二源/漏极区域，设置于一半导体基板中；以及一第一导电部件，设置于该第一源/漏极区域之上并电性连接至该第一源/漏极区域。该半导体元件也包括一第二导电部件，设置于该第二源/漏极区域之上并电性连接至该第二源/漏极区域；以及一第一间隔物结构，夹在第一导电部件和第二导电部件之间。该第一间隔物结构包括一气隙。该半导体元件还包括一第二间隔物结构，设置于该第一间隔物结构之上。该第二间隔物结构覆盖该气隙。
本公开的实施例具有一些有利特征。通过进行热处理制程以将第一间隔物结构的一部分转变为气隙，可以降低第一间隔物结构相对侧上的导电部件之间的寄生电容，并且第一间隔物结构的剩余部分可以对半导体元件提供额外的结构支撑。此外，通过形成第二间隔物结构于第一间隔物结构之上，可以避免非期望的短路。其结果，可以提高整体元件性能，并且可以提高半导体元件的良率。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离申请专利范围所定义之本公开的精神与范围。例如，可用不同的方法实施上述的许多制程，且以其他制程或前述的组合替代上述的许多制程。
再者，本申请案的范围并不受限于说明书中的制程、机械、制造、物质形成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的揭示内容理解可根据本公开而使用与本文对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的制程、机械、制造、物质形成物、手段、方法、或步骤。据此，此等制程、机械、制造、物质形成物、手段、方法、或步骤是包含于本申请案的权利要求内。

Claims (20)

1.一种半导体元件的制备方法，包括：
形成一第一源/漏极区域和一第二源/漏极区域于一半导体基板中；
形成一第一导电部件于该第一源/漏极区域之上并电性连接至该第一源/漏极区域；
形成一第一间隔物结构于该第一导电部件的一侧壁上；
形成一第二导电部件于该第二源/漏极区域之上并电性连接至该第二源/漏极区域，其中该第二导电部件与该第一间隔物结构相邻，且在形成该第二导电部件的期间蚀刻该第一间隔物结构；
形成一第二间隔物结构于经蚀刻的该第一间隔物结构之上；以及
进行一热处理制程，以在形成该第二间隔物结构之后，将该第一间隔物结构的一部分转变为一气隙。
2.如权利要求1所述的半导体元件的制备方法，其中该第一间隔物结构是一三层结构，包括接触该第一导电部件的一内部间隔物、一中间间隔物、和借由该中间间隔物与该内部间隔物分离的一外部间隔物，以及
其中该中间间隔物包括一能量可移除材料，且该能量可移除材料通过该热处理制程转变为该气隙。
3.如权利要求1所述的半导体元件的制备方法，还包括：
形成一导电衬垫于该第二导电部件之上并电性连接至该第二导电部件，其中该导电衬垫覆盖该第二间隔物结构。
4.如权利要求1所述的半导体元件的制备方法，其中形成该第一导电部件包括：
蚀刻该半导体基板以形成一开口于该第一源/漏极区域之上；
形成一半导体层于该半导体基板之上，其中该开口被该半导体层的一部分填充；
形成一金属层于该半导体层之上；
形成一图案化掩膜于该金属层之上；以及
使用该图案化掩膜作为一掩膜来蚀刻该金属层和该半导体层。
5.如权利要求4所述的半导体元件的制备方法，其中在蚀刻该金属层和该半导体层期间，部分地移除该开口中的该半导体层的该部分，并形成该第一间隔物结构以覆盖该半导体层的该部分的一侧壁和该图案化掩膜的一侧壁。
6.如权利要求5所述的半导体元件的制备方法，其中在形成该第二导电部件之后，部分地暴露出该图案化掩膜的该侧壁，且该第二间隔物结构直接接触该图案化掩膜的该侧壁和该第二导电部件的一顶表面。
7.如权利要求1所述的半导体元件的制备方法，还包括：
形成一障壁层覆盖经蚀刻的该第一间隔物结构和该第二导电部件；
形成该第二间隔物结构于该障壁层之上；以及
在进行该热处理制程之前，使用该第二间隔物结构作为一掩膜来蚀刻该障壁层。
8.一种半导体元件的制备方法，包括：
形成一第一源/漏极区域和一第二源/漏极区域于一半导体基板中；
形成一半导体层于该半导体基板之上；
形成一金属层于该半导体层之上；
形成一图案化掩膜于该金属层之上；
使用该图案化掩膜作为一掩膜来蚀刻该半导体层和该金属层以形成一位元线结构，其中该位元线结构形成于该第一源/漏极区域之上并电性连接至该第一源/漏极区域；
形成一第一间隔物结构于该位元线结构的一侧壁和该图案化掩膜的一侧壁上；
形成一电容接触于该第二源/漏极区域之上并电性连接至该第二源/漏极区域，其中该第一间隔物结构夹在该位元线结构和该电容接触之间；
形成一第二间隔物结构于该第一间隔物结构之上；以及
进行一热处理制程，以在形成该第二间隔物结构之后，形成一气隙于该第一间隔物结构中。
9.如权利要求8所述的半导体元件的制备方法，还包括：
蚀刻该半导体基板以形成一开口于该第一源/漏极区域之上；
以该半导体层的一部分填充该开口，其中在蚀刻该金属层和该半导体层期间，部分地移除该半导体层的该部分，从而形成一间隙于该位元线结构旁；以及
以该第一间隔物结构填充该间隙。
10.如权利要求8所述的半导体元件的制备方法，还包括：
在形成该第一间隔物结构之后，形成一第一介电层于该第二源/漏极区域之上；
部分地蚀刻该第一介电层以暴露出该第二源/漏极区域；
沉积一导电材料以覆盖该第二源/漏极区域；以及
在该导电材料上进行一回蚀刻制程以形成该电容接触，其中在该回蚀刻制程期间，部分地蚀刻该第一间隔物结构。
11.如权利要求10所述的半导体元件的制备方法，还包括：
在形成该第二间隔物结构之前，形成一密封层覆盖经蚀刻的该第一间隔物结构和该电容接触，其中该密封层包括硅(Si)、锗(Ge)、镓(Ga)、砷(As)、铟(In)、磷(P)、铜(Cu)、硒(Se)、钛(Ti)、钽(Ta)、或钨(W)中的至少一者。
12.如权利要求11所述的半导体元件的制备方法，还包括：
进行一氧化或氮化处理以将该密封层转变为一障壁层；
形成该第二间隔物结构于该障壁层之上；以及
使用该第二间隔物结构作为一掩膜来蚀刻该障壁层。
13.如权利要求8所述的半导体元件的制备方法，还包括：
形成一第二介电层覆盖该第二间隔物结构和该电容接触；以及
形成一导电衬垫穿透该第二介电层，其中该导电衬垫设置于该电容接触之上并电性连接至该电容接触，且该导电衬垫直接接触该第二间隔物结构。
14.一种半导体元件，包括：
一第一源/漏极区域和一第二源/漏极区域，设置于一半导体基板中；
一第一导电部件，设置于该第一源/漏极区域之上并电性连接至该第一源/漏极区域；
一第二导电部件，设置于该第二源/漏极区域之上并电性连接至该第二源/漏极区域；
一第一间隔物结构，夹在第一导电部件和第二导电部件之间，其中该第一间隔物结构包括一气隙；以及
一第二间隔物结构，设置于该第一间隔物结构之上，其中该第二间隔物结构覆盖该气隙。
15.如权利要求14所述的半导体元件，其中该第一间隔物结构包括接触该第一导电部件的一内部间隔物和接触该第二导电部件的一外部间隔物，且一气隙夹在该内部间隔物和该外部间隔物之间。
16.如权利要求14所述的半导体元件，其中该第一间隔物结构的该气隙延伸至该半导体基板中。
17.如权利要求14所述的半导体元件，其中该第二间隔物结构覆盖该第二导电部件的一部分。
18.如权利要求14所述的半导体元件，还包括：
一图案化掩膜，设置于一位元线结构之上，其中该第二间隔物结构设置于该图案化掩膜的一侧壁上。
19.如权利要求18所述的半导体元件，还包括：
一导电衬垫，设置于该第二导电部件之上并电性连接至该第二导电部件，其中该导电衬垫延伸于该第二间隔物结构和该图案化掩膜之上。
20.如权利要求19所述的半导体元件，还包括：
一障壁部分，夹在该第一间隔物结构和该第二间隔物结构之间，其中该障壁部分覆盖该第二导电部件的一部分。
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