TW202113961A - 半導體晶圓及其形成方法與集成晶片 - Google Patents

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Abstract

本公開的各種實施例涉及一種半導體晶圓。所述半導體晶圓包括操作晶圓。第一氧化物層設置在所述操作晶圓之上。器件層設置在所述第一氧化物層之上。第二氧化物層設置在所述第一氧化物層與所述器件層之間，其中所述第一氧化物層對於刻蝕工藝具有第一刻蝕速率且所述第二氧化物層對於所述刻蝕工藝具有第二刻蝕速率，且其中所述第二刻蝕速率大於所述第一刻蝕速率。

Description

具有複合絕緣體層的絕緣體上半導體晶圓
在傳統方式上，集成電路（integrated circuit，IC）是形成在塊狀半導體晶圓(bulk semiconductor wafer)上。近年來，絕緣體上半導體（semiconductor-on-insulator，SOI）晶圓已作為塊狀半導體晶圓的替代物出現。SOI晶圓包括操作晶圓（handle wafer）、上覆在操作晶圓上的掩埋氧化物層(buried oxide layer)以及上覆在掩埋氧化物層上的器件層(device layer)。其中，SOI晶圓使得寄生電容減小、洩漏電流(leakage current)減小、閂鎖(latch up)減少以及半導體器件性能改善（例如，較低的功耗及較高的切換速度）。
以下公開提供用於實施所提供主題的不同特徵的許多不同實施例或實例。以下闡述組件及佈置的具體實例以簡化本公開。當然，這些僅為實例且不旨在進行限制。舉例來說，以下說明中將第一特徵形成在第二特徵“之上”或第二特徵“上”可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成有附加特徵以使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本公開可在各種實例中重複使用參考編號和/或字母。這種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例和/或配置之間的關係。
此外，為易於說明，本文中可能使用例如“在…之下（beneath）”、“在…下方（below）”、“下部的（lower）”、“在…上方（above）”、“上部的（upper）”等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向外還囊括器件在使用或操作中的不同取向。裝置可具有其他取向（旋轉90度或處於其他取向），且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
一些絕緣體上半導體（SOI）晶圓包括操作晶圓（例如，矽晶圓）、上覆在操作晶圓上的掩埋氧化物層（例如，二氧化矽（SiO2 ））以及上覆在絕緣體層上的器件層（例如，矽層）。形成這種SOI晶圓的一種方式是結合及刻蝕工藝。兩種結合及刻蝕工藝中的一種通常用於形成SOI晶圓。
一種結合及刻蝕工藝包括通過熱氧化工藝（thermal oxidation process）在操作晶圓上形成氧化物層。接著將器件晶圓結合到氧化物層。此後，對器件晶圓進行回蝕以在氧化物層之上形成器件層。然而，由於器件晶圓結合到氧化物層，因此在器件層與氧化物層之間存在結合界面。結合界面是洩漏路徑的來源，洩漏路徑對隨後形成在器件層上的半導體器件（例如，晶體管）的性能產生負面影響。
另一種結合及刻蝕工藝包括通過熱氧化工藝在器件晶圓上形成氧化物層。接著將操作晶圓結合到氧化物層。此後，對器件晶圓進行回蝕以在氧化物層之上形成器件層。然而，由於氧化物層通過熱氧化工藝形成在器件晶圓上，因此使用刻蝕停止層來對器件層進行回蝕會受到限制。舉例來說，熱氧化工藝防止使用外延刻蝕停止層（epitaxial etch stop layer），這是由於熱氧化工藝的相對高的溫度（例如，至少1000℃）使外延刻蝕停止層鬆弛。由於熱氧化工藝防止使用外延刻蝕停止層，因此器件層的總厚度變化（total thickness variation，TTV）會受到負面影響。
本申請的各種實施例涉及一種形成SOI晶圓的方法。所述方法包括在施主晶圓之上形成刻蝕停止層。在刻蝕停止層之上形成器件層。通過化學氣相沉積（chemical vapor deposition，CVD）工藝在器件層之上形成第一氧化物層。通過熱氧化工藝在操作晶圓之上形成第二氧化物層。接著將第一氧化物層結合到第二氧化物層。此後，移除施主晶圓及刻蝕停止層以形成SOI晶圓。由於第一氧化物層是通過CVD工藝形成的，因此第一氧化物層可形成在器件晶圓上，而不會對刻蝕停止層的使用產生負面影響（例如，由於CVD工藝所需的相對低的溫度（例如，小於或等於900℃））。因此，器件層的TTV可得到改善（例如，TTV減少）。另外，由於第一氧化物層形成在器件層上，因此第一氧化物層與第二氧化物層之間的結合界面相對遠離器件層的底表面設置。由於結合界面相對遠離器件層的底表面設置，因此由SOI晶圓100形成的集成晶片（例如，管芯）的性能可由於潛在洩漏路徑的減少而得到改善。
圖1示出具有複合絕緣體層104的絕緣體上半導體（SOI）晶圓100的一些實施例的剖視圖。
如圖1所示，SOI晶圓100包括操作晶圓102、複合絕緣體層104及器件層106。SOI晶圓100可與例如互補金屬氧化物半導體（complementary metal-oxide-semiconductor，CMOS）應用、嵌入式閃存應用、CMOS圖像傳感器應用、近紅外（near infrared，NIR）應用、微電子應用、光電子應用、微機電系統（micro-electro-mechanicals system，MEMS）應用等一起使用。在一些實施例中，SOI晶圓100具有圓形頂部佈局和/或具有近似200毫米（mm）、300 mm或450 mm的直徑。在其他實施例中，SOI晶圓100可具有一些其他形狀和/或一些其他尺寸。
操作晶圓102可為或可包含例如單晶矽（monocrystalline silicon）、一些其他矽材料（例如，多晶矽（polycrystalline silicon））、一些其他半導體材料（例如，鍺（Ge））或者上述的任意組合。器件層106上覆在操作晶圓102上。器件層106被配置成被處理成使得半導體器件（例如，晶體管）可形成在器件層106上。器件層106可為或可包含例如單晶矽、一些其他矽材料、一些其他半導體材料或上述的任意組合。在一些實施例中，器件層106可具有介於100埃（Å）與3000 Å之間的厚度（例如，上表面與下表面之間的距離）。在另一些實施例中，器件層106的厚度可為1300 Å。在又一些實施例中，器件層106可為外延層（例如，通過外延工藝形成）。
複合絕緣體層104設置在操作晶圓102與器件層106之間。複合絕緣體層104包括第一絕緣體層108及第二絕緣體層110。第一絕緣體層108在結合界面112處接觸第二絕緣體層110，以使得第一絕緣體層108的材料結合到第二絕緣體層110的材料。在一些實施例中，結合界面112包括第一絕緣體層108的材料與第二絕緣體層110的材料之間的介電質對介電質結合（dielectric-to-dielectric bond）。在另一些實施例中，第一絕緣體層108接觸操作晶圓102。在又一些實施例中，第二絕緣體層110接觸器件層106。
在一些實施例中，複合絕緣體層104可具有介於200 Å與2 微米（μm）之間的厚度。第一絕緣體層108可具有介於100 Å與1μm之間的厚度。第二絕緣體層110可具有介於100 Å與1 μm之間的厚度。在另一些實施例中，第二絕緣體層110的厚度對第一絕緣體層108的厚度的比率介於0.1與10之間。
第一絕緣體層108可為或可包含例如氧化物（例如，SiO2 ）、高介電常數介電質（例如，介電常數大於3.9的介電材料）等。在其中第一絕緣體層108是氧化物（例如，SiO2 ）的實施例中，第一絕緣體層108可被稱為第一氧化物層。在另一些實施例中，第一絕緣體層108可為熱氧化氧化物。舉例來說，熱氧化氧化物可為通過熱氧化工藝形成的二氧化矽。
第二絕緣體層110可為或可包含例如氧化物（例如，SiO2 ）、高介電常數介電質（例如，介電常數大於3.9的介電材料）等。在其中第二絕緣體層110是氧化物（例如，SiO2 ）的實施例中，第二絕緣體層110可被稱為第二氧化物層。在另一些實施例中，第二絕緣體層110可為化學氣相沉積（CVD）氧化物。舉例來說，CVD氧化物可為通過CVD工藝（例如，等離子體增強型化學氣相沉積（plasma-enhanced CVD，PECVD）、低壓化學氣相沉積（low pressure CVD，LPCVD）、高密度等離子體化學氣相沉積（high-density plasma CVD，HDPCVD）等）形成的二氧化矽。由於SOI晶圓100包括複合絕緣體層104，因此結合界面112相對於器件層106的底表面以相對大的距離設置。由於結合界面112相對遠離器件層106的底表面設置，因此由SOI晶圓100形成的集成晶片（例如，管芯）的性能可由於潛在洩漏路徑的減少而得到改善。
圖2示出圖1所示SOI晶圓100的一些其他實施例的剖視圖。
如圖2所示，第一絕緣體層108環繞操作晶圓102。在這種實施例中，第一絕緣體層108可沿著操作晶圓102的上表面、沿著操作晶圓102的第一側壁、沿著操作晶圓102的底表面以及沿著與第一側壁相對的操作晶圓102的第二側壁連續延伸。在另一些這種實施例中，複合絕緣體層104包括第二絕緣體層110以及設置在操作晶圓102與器件層106之間的第一絕緣體層108的一部分。
在一些實施例中，第二絕緣體層110具有濃度比第一絕緣體層108高的預定的化學元素。預定的化學元素可為例如氫（H）、碳（C）、氯（Cl）等。在另一些實施例中，第二絕緣體層110在預定溫度（例如，介於600℃與1200℃之間）下的熱穩定性可相同於第一絕緣體層108在預定溫度下的熱穩定性。舉例來說，第二絕緣體層110及第一絕緣體層108可在預定溫度下為穩定的。在其他實施例中，第二絕緣體層110的熱穩定性可不同於第一絕緣體層108的熱穩定性。舉例來說，第一絕緣體層108可在預定溫度下為穩定的，且第二絕緣體層110可在預定溫度下緻密化（例如，變得更緻密），或者第一絕緣體層108可在預定溫度下為穩定的，且第二絕緣體層110可在預定溫度下噴射預定化學物質中的一些化學物質（例如，除氣（outgas））。
在一些實施例中，第二絕緣體層110的密度介於2.1克每立方釐米（g/cm3 ）與2.3 g/cm3 之間。在另一些實施例中，第二絕緣體層110的密度與第一絕緣體層108的密度可相同。舉例來說，第一絕緣體層108的密度及第二絕緣體層110的密度二者均可為2.2 g/cm3 。在其他實施例中，第二絕緣體層110的密度可不同於第一絕緣體層108的密度。舉例來說，第二絕緣體層110的密度可大於第一絕緣體層108的密度（例如，分別為2.3 g/cm3 及2.2 g/cm3 ），或者第二絕緣體層110的密度可小於第一絕緣體層108的密度（例如，分別為2.1 g/cm3 及2.2 g/cm3 ）。
在一些實施例中，第二絕緣體層110的本征應力介於3兆帕（MPa）壓縮與3 MPa拉伸之間。在另一些實施例中，第二絕緣體層110的本征應力可為3 MPa拉伸、1 MPa壓縮或3 MPa壓縮。在又一些實施例中，第二絕緣體層110的本征應力可相同於第一絕緣體層108的本征應力。舉例來說，第一絕緣體層108的本征應力及第二絕緣體層110的本征應力二者均可為3 MPa壓縮。在其他實施例中，第二絕緣體層110的本征應力可不同於第一絕緣體層108的本征應力。舉例來說，第一絕緣體層108的本征應力可為3 MPa壓縮，且第二絕緣體層的本征應力可為2 MPa壓縮、1 MPa壓縮、1 MPa拉伸、2 MPa拉伸、3 MPa拉伸或與第一絕緣體層108的本征應力不同的一些其他本征應力值。
在一些實施例中，第二絕緣體層110的介電強度小於11兆伏每釐米（MV/cm）。在另一些實施例中，第一絕緣體層108的介電強度大於或等於11 MV/cm。在另一些實施例中，第二絕緣體層110的介電強度介於5 MV/cm與10 MV/cm之間。在又一些實施例中，第二絕緣體層110的介電強度可為5 MV/cm、8 MV/cm或10 MV/cm。第二絕緣體層110的介電強度可不同於第一絕緣體層108的介電強度。舉例來說，第一絕緣體層108的介電強度可為11 MV/cm，且第二絕緣體層110的介電強度可為5 MV/cm、8 MV/cm或10 MV/cm。
在一些實施例中，第一絕緣體層108對於預定刻蝕工藝具有第一刻蝕速率，且第二絕緣體層110對於預定刻蝕工藝具有與第一刻蝕速率不同的第二刻蝕速率。在另一些實施例中，第一刻蝕速率小於第二刻蝕速率。第一刻蝕速率可小於或等於25埃每分鐘（Å/min）。第二刻蝕速率可介於400 Å/min與30 Å/min之間。在又一些實施例中，第二刻蝕速率是400 Å/min、60 Å/min或30 Å/min。在另一些實施例中，預定刻蝕工藝是氫氟酸（hydrofluoric，HF）刻蝕工藝（例如，氫氟酸（HF acid）刻蝕工藝）。在又一些實施例中，氫氟酸刻蝕工藝利用具有100:1的水（H2 O）與氫氟酸的比率的氫氟酸溶液。
在一些實施例中，第一絕緣體層108是符合操作晶圓102的邊界（contour）的共形層。在另一些實施例中，第二絕緣體層110是符合器件層106的底表面的邊界的共形層。在其他實施例中，第二絕緣體層110是非共形層。在又一些實施例中，第一絕緣體層108是共形層，且第二絕緣體層110是共形層。在其他實施例中，第二絕緣體層110是非共形層，且第一絕緣體層108是共形層。
圖3示出圖1所示SOI晶圓100的一些其他實施例的剖視圖。
在一些實施例中，第二絕緣體層110的最外側壁設置在第一絕緣體層108的最外側壁之間，以使得SOI晶圓100的邊緣區具有臺階狀輪廓（step-like profile）。第二絕緣體層110的最外側壁可設置在操作晶圓102的最外側壁之間。在另一些實施例中，器件層106的最外側壁設置在第一絕緣體層108的最外側壁之間。器件層106的最外側壁可設置在操作晶圓102的最外側壁之間。在另一些實施例中，器件層106的最外側壁實質上與第二絕緣體層110的最外側壁對齊。在又一些實施例中，器件層106的最外側壁和/或第二絕緣體層110的最外側壁可以與第一絕緣體層108的上表面實質上垂直的角度在垂直方向上延伸。在其他實施例中，器件層106的最外側壁和/或第二絕緣體層110的最外側壁可成角度（例如，向內或向外成角度）。
在一些實施例中，第一絕緣體層108的最外側壁可設置在器件層106的最外側壁和/或操作晶圓102的最外側壁之間。在另一些實施例中，第二絕緣體層110的最外側壁可設置在器件層106的最外側壁和/或操作晶圓102的最外側壁之間。在又一些實施例中，第二絕緣體層110的最外側壁可設置在第一絕緣體層108的最外側壁之間。
圖4示出集成晶片（IC）400的一些實施例的剖視圖，集成晶片400包括具有複合絕緣體結構404的絕緣體上半導體（SOI）基底401。
如圖4所示，集成晶片400包括SOI基底401。SOI基底401是SOI晶圓100的一部分。SOI基底401包括操作基底402、複合絕緣體結構404及器件基底406。操作基底402是操作晶圓102的一部分。器件基底406是器件層106的一部分。複合絕緣體結構404是複合絕緣體層104的一部分。
複合絕緣體結構404包括第一絕緣體結構408及第二絕緣體結構410。第一絕緣體結構408是第一絕緣體層108的一部分。第二絕緣體結構410是第二絕緣體層110的第一部分。第一絕緣體結構408在結合界面112處接觸第二絕緣體結構410，以使得第一絕緣體結構408的材料結合到第二絕緣體結構410的材料。
在器件基底406上/之上設置有一個或多個半導體器件412。所述一個或多個半導體器件412可為或可包含例如金屬氧化物半導體（metal-oxide-semiconductor，MOS）場效應晶體管（field-effect transistor，FET）、一些其他MOS器件或一些其他半導體器件。在一些實施例中，所述一個或多個半導體器件412中的每一者包括一對源極/漏極區414、柵極介電質416及柵極電極418。在另一些實施例中，在器件基底406中設置有一個或多個隔離結構420（例如，淺溝槽隔離（shallow trench isolation，STI）結構）。所述一個或多個隔離結構420可在橫向上環繞所述一個或多個半導體器件412。在又一些實施例中，所述一個或多個隔離結構420可延伸穿過器件基底406以接觸第二絕緣體結構410。在其他實施例中，所述一個或多個隔離結構420可與第二絕緣體結構410在垂直方向上間隔開。
在器件基底406及所述一個或多個半導體器件412之上設置有層間介電（interlayer dielectric，ILD）層422。ILD層422可包含例如氧化物（例如，SiO2 ）、低介電常數介電質（例如，介電常數小於約3.9的介電材料）等。在ILD層422中設置有多個導電接觸件424（例如，鎢接觸件）。在一些實施例中，所述多個導電接觸件424穿過ILD層422延伸到所述一個或多個半導體器件412中的每一者的源極/漏極區414和/或柵極電極418。
儘管未示出，然而在ILD層422及導電接觸件424之上可設置有附加介電層及導電特徵。舉例來說，在ILD層422之上可設置有一個或多個附加ILD層、導電線（例如，銅線）、導通孔（例如，銅通孔）和/或鈍化層。在這種實施例中，ILD層可被統稱為ILD結構，且導電特徵可被統稱為內連結構（例如，銅內連結構）。
在一些實施例中，ILD層422的最外側壁與器件基底406的最外側壁實質上對齊。器件基底406的最外側壁與第二絕緣體結構410的最外側壁可實質上對齊。在另一些實施例中，第二絕緣體結構410的最外側壁與第一絕緣體結構408的最外側壁實質上對齊。第一絕緣體結構408的最外側壁與操作基底402的最外側壁可實質上對齊。
在一些實施例中，第一絕緣體結構408的最外側壁可設置在器件基底406的最外側壁和/或操作基底402的最外側壁之間。在另一些實施例中，第二絕緣體結構410的最外側壁可設置在器件基底406的最外側壁和/或操作基底402的最外側壁之間。在又一些實施例中，第二絕緣體結構410的最外側壁可設置在第一絕緣體結構408的最外側壁之間。
圖5示出圖4所示集成晶片400的一些其他實施例的剖視圖。
如圖5所示，集成晶片400可包括第三絕緣體結構502。在一些實施例中，第三絕緣體結構502是第一絕緣體層108的第二部分。第三絕緣體結構502可具有與第一絕緣體結構408相同的化學組成。在另一些實施例中，第三絕緣體結構502對於預定刻蝕工藝具有與第一刻蝕速率相同的第三刻蝕速率。第三絕緣體結構502與第一絕緣體結構408可具有相同的熱穩定性、密度、本征應力和/或介電強度。在另一些實施例中，第三絕緣體結構502符合操作基底402的底表面的邊界。在又一些實施例中，第三絕緣體結構502的最外側壁與操作基底402的最外側壁可實質上對齊。
圖6到圖16示出用於形成絕緣體上半導體（SOI）晶圓100的一些實施例的一系列剖視圖，SOI晶圓100具有複合絕緣體層104且使各別集成晶片（IC）從SOI晶圓100單體化。
如圖6所示，在操作晶圓102上形成第一絕緣體層108。在一些實施例中，第一絕緣體層108形成在操作晶圓102的上表面上。在另一些實施例中，第一絕緣體層108作為連續層形成在操作晶圓102的上表面、操作晶圓102的第一側壁、操作晶圓102的底表面以及與第一側壁相對的操作晶圓102的第二側壁上。在又一些實施例中，第一絕緣體層108被形成為共形層（conformal layer）。
在一些實施例中，用於形成第一絕緣體層108的工藝包括通過熱氧化工藝生長第一絕緣體層108。在另一些實施例中，熱氧化工藝包括在處理室中使操作晶圓102氧化。在又一些實施例中，熱氧化工藝包括：將操作晶圓裝載到處理室中；將操作晶圓加熱到第一處理溫度；以及使處理流體流動到處理室中。第一處理溫度可大於或等於800℃。在另一些實施例中，第一處理溫度可大於或等於1000℃。處理流體可包括例如氧（O）、氫（H）、上述的組合或者適合於使操作晶圓102氧化的一些其他處理流體。
在一些實施例中，可對操作晶圓102和/或第一絕緣體層108執行平坦化工藝（例如，化學機械拋光（chemical-mechanical polishing，CMP））以減小操作晶圓102的厚度。操作晶圓102的厚度可減小到小於或等於2 μm。在另一些實施例中，操作晶圓的厚度減小到1.9 μm。
如圖7所示，在施主晶圓702之上形成處理層704。在一些實施例中，處理層704形成在施主晶圓702上。施主晶圓702可包括任何類型的半導體本體（例如，單晶矽/CMOS塊、矽-鍺（SiGe）、絕緣體上矽（silicon on insulator，SOI）等）。在一些實施例中，施主晶圓702摻雜有第一摻雜類型摻雜劑（例如，p型摻雜劑）。在另一些實施例中，施主晶圓702具有第一摻雜類型摻雜劑的第一摻雜濃度。
在一些實施例中，處理層704是半導體（例如，矽、鍺等）。在這種實施例中，處理層704可被稱為半導體層。在另一些實施例中，處理層704是矽（例如，單晶矽、多晶矽等）。處理層704可摻雜有第一摻雜類型摻雜劑。處理層704可具有比第一摻雜濃度小的第一摻雜類型摻雜劑的第二摻雜濃度。
在一些實施例中，處理層704是外延層（例如，通過外延工藝形成）。在另一些實施例中，處理層704可具有小於或等於2 μm的厚度。在其他實施例中，處理層704可具有大於2 μm的厚度。在另一些實施例中，處理層704的厚度可為1.8 μm。在又一些實施例中，用於形成處理層704的工藝包括通過例如CVD工藝、外延工藝等沉積或生長處理層704。
圖7還示出，在處理層704之上形成刻蝕停止層706。在一些實施例中，刻蝕停止層706形成在處理層704上。刻蝕停止層706可包含例如矽（Si）、鍺（Ge）、氧（O）、硼（B）、砷（As）等。在一些實施例中，刻蝕停止層706是外延刻蝕停止層（例如，通過外延工藝形成）。
在一些實施例中，刻蝕停止層706可具有小於或等於20納米（nm）的厚度。在其他實施例中，刻蝕停止層706的厚度可大於20 nm。在另一些實施例中，刻蝕停止層706的厚度可為15 nm。在另一些實施例中，用於形成刻蝕停止層706的工藝包括通過例如CVD工藝、外延工藝等沉積或生長處理層704。
圖7還示出，在刻蝕停止層706之上形成器件層106。在一些實施例中，器件層106形成在刻蝕停止層706上。器件層106可為外延層（例如，通過外延工藝形成）。在另一些實施例中，器件層106、刻蝕停止層706及處理層704各自為外延層。在又一些實施例中，用於形成器件層106的工藝包括通過例如CVD工藝、外延工藝等方式沉積或生長器件層106。
在一些實施例中，刻蝕停止層706可為注入摻雜刻蝕停止層。在這種實施例中，刻蝕停止層706可包含第一摻雜類型摻雜劑或第二摻雜類型摻雜劑（例如，n型摻雜劑）。在另一些這種實施例中，刻蝕停止層706可設置在施主晶圓702、處理層704和/或器件層106中。在又一些實施例中，施主晶圓702、處理層704、刻蝕停止層706及器件層106可被統稱為工件（workpiece）708。
如圖8所示，在器件層106之上形成第二絕緣體層110。在一些實施例中，第二絕緣體層110形成在器件層106上。在另一些實施例中，第二絕緣體層110被形成為共形層。在其他實施例中，第二絕緣體層110被形成為非共形層。在又一些實施例中，用於形成第二絕緣體層110的工藝包括通過CVD工藝沉積第二絕緣體層110。舉例來說，第二絕緣體層110可通過PECVD、LPCVD、HDPCVD等來沉積。
在一些實施例中，第二絕緣體層110可通過第一PECVD形成。在另一些實施例中，第一PECVD工藝包括在處理室中的器件層106之上形成第二絕緣體層110。在另一些實施例中，第一PECVD工藝包括：將工件708裝載到處理室中；將工件708加熱到第二處理溫度；以及使一種或多種處理流體流動到處理室中。第二處理溫度可小於800℃。在另一些實施例中，第二處理溫度小於或等於200℃。所述一種或多種處理流體可為或可包含例如矽烷（SiH4）、氧（O）等。在又一些實施例中，第一PECVD工藝可將第二絕緣體層110形成為非共形層。
在一些實施例中，第二絕緣體層110可通過第一LPCVD形成。在另一些實施例中，第一LPCVD工藝包括在處理室中的器件層106之上形成第二絕緣體層110。在另一些實施例中，第一LPCVD工藝包括：將工件708裝載到處理室中；將工件708加熱到第三處理溫度；以及使一種或多種處理流體流動到處理室中。第三處理溫度可小於800℃。在另一些實施例中，第三處理溫度小於或等於450℃。所述一種或多種處理流體可為或可包含例如SiH4、氧（O）等。在又一些實施例中，第一LPCVD工藝可將第二絕緣體層110形成為非共形層。
在一些實施例中，第二絕緣體層110可通過第二LPCVD形成。在另一些實施例中，第二LPCVD工藝包括在處理室中的器件層106之上形成第二絕緣體層110。在另一些實施例中，第二LPCVD工藝包括：將工件708裝載到處理室中；將工件708加熱到第四處理溫度；以及使一種或多種處理流體流動到處理室中。第四處理溫度可小於800℃。在另一些實施例中，第四處理溫度可小於或等於700℃。所述一種或多種處理流體可為或可包含例如碳（C）、氧（O）、氫（H）、正矽酸四乙酯（tetraethyl orthosilicate，TEOS）等。在又一些實施例中，第二LPCVD工藝可將第二絕緣體層110形成為共形層。
在一些實施例中，第二絕緣體層110可通過第三LPCVD形成。在另一些實施例中，第三LPCVD工藝包括在處理室中的器件層106之上形成第二絕緣體層110。在另一些實施例中，第三LPCVD工藝包括：將工件708裝載到處理室中；將工件708加熱到第五處理溫度；以及使一種或多種處理流體流動到處理室中。第五處理溫度可小於1000℃。在另一些實施例中，第五處理溫度可小於或等於900℃。所述一種或多種處理流體可為或可包含例如氧（O）、氮（N）、氫（H）、氯（C1）、二氯甲矽烷（SiCl2H2）等。在又一些實施例中，第三LPCVD工藝可將第二絕緣體層110形成為共形層。儘管以上提供了用於形成第二絕緣體層110的CVD工藝的幾個實例，然而應理解，在一些實施例中，可利用具有其自身的特定操作條件（例如，處理溫度、處理流體等）的其他CVD工藝來形成第二絕緣體層110。
如圖9所示，在一些實施例中，對第二絕緣體層110、器件層106、刻蝕停止層706、處理層704及施主晶圓702進行圖案化以分別移除第二絕緣體層110、器件層106、刻蝕停止層706、處理層704及施主晶圓702的邊緣區。在一些實施例中，所述圖案化包括在器件層106上形成圖案化掩蔽層（未示出）（例如，負性/正性光刻膠）。此後，將第二絕緣體層110、器件層106、刻蝕停止層706、處理層704及施主晶圓702暴露到刻蝕劑（例如，濕刻蝕劑/乾刻蝕劑）以移除第二絕緣體層110、器件層106、刻蝕停止層706、處理層704及施主晶圓702的未被掩蔽的部分。隨後，在一些實施例中，將圖案化掩蔽層剝離。應理解，在一些實施例中，可利用多個圖案化掩蔽層和/或多種刻蝕劑來移除第二絕緣體層110、器件層106、刻蝕停止層706、處理層704及施主晶圓702的邊緣區。
如圖10所示，將第二絕緣體層110結合到第一絕緣體層108，從而形成包括第一絕緣體層108及第二絕緣體層110的複合絕緣體層104。在一些實施例中，通過例如直接結合、真空結合（vacuum bonding）等將第二絕緣體層110結合到第一絕緣體層108。通過將第二絕緣體層110結合到第一絕緣體層108，在第二絕緣體層110與第一絕緣體層108之間形成結合界面112。在另一些實施例中，結合界面112包括第一絕緣體層108的材料與第二絕緣體層110的材料之間的介電質對介電質結合。
如圖11所示，從處理層704移除施主晶圓702（參見例如，圖7）。在一些實施例中，用於從處理層704移除施主晶圓702的工藝包括第一刻蝕工藝，第一刻蝕工藝包括將施主晶圓702暴露到第一刻蝕劑（例如，濕刻蝕劑/乾刻蝕劑）。在另一些實施例中，用於從處理層704移除施主晶圓702的工藝包括對施主晶圓執行研磨工藝（grinding process）。接著可對施主晶圓702執行平坦化工藝（例如，CMP）。此後，可對施主晶圓702執行第一刻蝕工藝。在又一些實施例中，第一刻蝕劑可包含例如氫（H）、氟（F）、氧（O）、碳（C）、氮（N）等。
如圖12所示，從刻蝕停止層706移除處理層704（參見例如，圖7）。在一些實施例中，用於從刻蝕停止層706移除處理層704的工藝包括第二刻蝕工藝，第二刻蝕工藝包括將處理層704暴露到第二刻蝕劑（例如，濕刻蝕劑/乾刻蝕劑）。在另一些實施例中，用於從刻蝕停止層706移除處理層704的工藝包括對處理層704執行平坦化工藝（例如，CMP）。此後，可對處理層704執行第二刻蝕工藝。刻蝕停止層706對第二刻蝕劑的選擇性比處理層704對第二刻蝕劑的選擇性小，從而在刻蝕停止層706處終止第二刻蝕工藝。在另一些實施例中，第二刻蝕劑可包含例如氫（H）、氧（O）、碳（C）、氮（N）等。在又一些實施例中，第二刻蝕劑可不同於第一刻蝕劑。
如圖13所示，從器件層106移除刻蝕停止層706（參見例如，圖7）。在一些實施例中，用於從器件層106移除刻蝕停止層706的工藝包括第三刻蝕工藝，第三刻蝕工藝包括將刻蝕停止層暴露到第三刻蝕劑（例如，濕刻蝕劑/乾刻蝕劑）。在另一些實施例中，第三刻蝕劑可包含例如氫（H）、氟（F）、氧（O）、碳（C）、氮（N）等。第三刻蝕劑不同於第二刻蝕劑。在又一些實施例中，在移除刻蝕停止層之後，便完成了SOI晶圓100（參見例如，圖1）的形成。
由於第二絕緣體層110通過CVD工藝形成，因此形成第二絕緣體層110的處理溫度可相對低（例如，小於或等於900℃、800℃、700℃、450℃或200℃）。由於形成第二絕緣體層110的處理溫度相對低，因此可在器件層106上形成第二絕緣體層110而不會對刻蝕停止層706產生負面影響。因此，器件層106的總厚度變化（TTV）可得到改善（例如，TTV減少）。
舉例來說，如果刻蝕停止層706是外延層，則相對低的溫度可不會使刻蝕停止層706不期望地鬆弛。由於相對低的溫度可不會使刻蝕停止層706不期望地鬆弛，因此在第二刻蝕工藝之後，刻蝕停止層706的TTV可得到改善。另外，如果刻蝕停止層706是注入摻雜刻蝕停止層，則相對低的溫度可使刻蝕停止層706的摻雜輪廓加寬。由於相對低的溫度可使刻蝕停止層706的摻雜輪廓加寬，因此在第二刻蝕工藝之後，刻蝕停止層706的TTV可得到改善。由於刻蝕停止層706的TTV可在第二刻蝕工藝之後得到改善，因此器件層106的TTV可得到改善（例如，歸因於在第三刻蝕工藝之後，刻蝕停止層的得到改善的TTV轉化成器件層的得到改善的TTV）。
在一些實施例中，在從器件層106移除刻蝕停止層706之後，器件層106可被減薄。在一些實施例中，器件層可被減薄到介於100 Å與3000 Å之間的厚度。在另一些實施例中，器件層106可通過薄化工藝（例如，退火工藝、烘焙工藝、平坦化工藝（例如，CMP）、一些其他薄化工藝或上述的組合）得到減薄。
如圖14所示，在器件層106中形成一個或多個隔離結構420（例如，淺溝槽隔離（STI）結構）。在一些實施例中，用於形成所述一個或多個隔離結構420的工藝包括在器件層106上形成圖案化掩蔽層（未示出）。接著將器件層106暴露到刻蝕劑以移除器件層106的未被掩蔽的部分，從而在器件層106中形成一個或多個溝槽。隨後，在一些實施例中，將圖案化掩蔽層剝離。此後，在器件層106上及所述一個或多個溝槽中沉積或生長介電層（未示出）。接著對介電層執行平坦化工藝（例如，CMP），從而形成所述一個或多個隔離結構420。在另一些實施例中，所述一個或多個隔離結構420可被形成為穿過器件層106延伸到第二絕緣體層110。在其他實施例中，所述一個或多個隔離結構420可形成在器件層106中，以使所述一個或多個隔離結構420與第二絕緣體層110在垂直方向上間隔開。
圖14還示出，在器件層106上/之上形成一個或多個半導體器件412。在一些實施例中，用於形成所述一個或多個半導體器件412的工藝包括在器件層106上沉積或生長柵極介電層（未示出）（例如，SiO2 ）。接著在柵極介電層上沉積柵極電極層（未示出）（例如，多晶矽）。接著在柵極電極層上形成圖案化掩蔽層（未示出）。接著將柵極電極層及柵極介電層暴露到刻蝕劑以移除柵極電極層及柵極介電層的未被掩蔽的部分，從而為所述一個或多個半導體器件412中的每一者形成柵極電極418及柵極介電質416。隨後，在一些實施例中，將圖案化掩蔽層剝離。此後，在器件層106中形成源極/漏極區414。在一些實施例中，源極/漏極區414可通過離子注入工藝（例如，自對齊離子注入工藝（self-aligned ion implantation process））形成。在另一些實施例中，上述層和/或結構可通過例如CVD、物理氣相沉積（physical vapor deposition，PVD）、原子層沉積（atomic layer deposition，ALD）、熱氧化、濺鍍、一些其他沉積或生長工藝或上述的組合來沉積或生長。
如圖15所示，在所述一個或多個半導體器件412、器件層106及第一絕緣體層108之上形成層間介電（ILD）層422。在一些實施例中，ILD層422被形成為接觸器件層106、所述一個或多個隔離結構420、第二絕緣體層110及第一絕緣體層108。在另一些實施例中，用於形成ILD層422的工藝包括通過例如CVD、PVD、濺鍍等沉積ILD層422。在又一些實施例中，可對ILD層422執行平坦化工藝（例如，CMP）以將ILD層422的上表面平坦化。
圖15還示出，形成穿過ILD層422延伸到所述一個或多個半導體器件412中的每一者的源極/漏極區414和/或柵極電極418的多個導電接觸件424。在一些實施例中，用於形成所述多個導電接觸件424的工藝包括在ILD層422上形成圖案化掩蔽層。此後，將ILD層422暴露到刻蝕劑以移除ILD層422的未被掩蔽的部分，從而在ILD層422中形成多個導電接觸開口。隨後，在一些實施例中，將圖案化掩蔽層剝離。接著在ILD層422上以及在所述多個導電接觸開口中沉積導電材料（例如，鎢）。導電材料可通過例如CVD、PVD、ALD、濺鍍、電化學鍍覆、無電鍍覆等來沉積。隨後，對導電材料執行平坦化工藝（例如，CMP），從而形成所述多個導電接觸件424。儘管未示出，然而隨後可在ILD層422之上形成附加介電層及導電特徵。舉例來說，可在ILD層422之上形成一個或多個附加ILD層、導電線（例如，銅線）、導通孔（例如，銅通孔）和/或鈍化層。
如圖16所示，執行晶圓切割工藝（wafer dicing process）以使各別集成晶片從SOI晶圓100單體化。在一些實施例中，晶圓切割工藝包括對SOI晶圓100及ILD層422執行一系列切分以形成多個切割道1602。隨後，向SOI晶圓100施加機械力以使各別集成晶片從SOI晶圓100單體化。在另一些實施例中，所述切分可通過例如機械鋸切（mechanical sawing）、雷射切分（laser cutting）等來執行。應理解，在一些實施例中，集成晶片400（參見例如，圖4或圖5）可為從SOI晶圓100單體化的各別集成晶片中的一者。
圖17示出形成絕緣體上半導體（SOI）晶圓的方法的一些實施例的流程圖，SOI晶圓具有複合絕緣體層且使各別集成晶片（IC）從SOI晶圓單體化。儘管圖17所示流程圖1700在本文中被示出並闡述為一系列動作或事件，然而應理解，此類動作或事件的所示出的次序不應被解釋為具有限制性意義。舉例來說，一些動作可採用與除本文中所示出和/或闡述的動作或事件之外的其他動作或事件不同的次序來進行和/或可與除了本文中所示出和/或所闡述的動作或事件之外的其他動作或事件同時進行。此外，可能並非需要所有所示出動作來實施本文中所作說明的一個或多個方面或實施例，且本文中所繪示的動作中的一者或多者可以一個或多個單獨的動作和/或階段施行。
在動作1702處，通過熱氧化工藝在操作晶圓之上形成第一絕緣體層。圖6示出與動作1702對應的一些實施例的剖視圖。
在動作1704處，在施主晶圓之上形成刻蝕停止層。圖7示出與動作1704對應的一些實施例的剖視圖。
在動作1706處，在刻蝕停止層之上形成器件層。圖7示出與動作1706對應的一些實施例的剖視圖。
在動作1708處，通過化學氣相沉積（CVD）工藝在器件層之上形成第二絕緣體層。圖8示出與動作1708對應的一些實施例的剖視圖。
在動作1710處，將第二絕緣體層結合到第一絕緣體層以在施主晶圓與操作晶圓之間形成複合絕緣體層。圖9到圖10示出與動作1710對應的一些實施例的一系列剖視圖。
在動作1712處，移除施主晶圓。圖11示出與動作1712對應的一些實施例的剖視圖。
在動作1714處，移除刻蝕停止層以形成具有複合絕緣體層的絕緣體上半導體（SOI）晶圓。圖12到圖13示出與動作1714對應的一些實施例的一系列剖視圖。在一些實施例中，形成SOI晶圓的方法1715包括動作1702、1704、1706、1708、1710、1712及1714。
在動作1716處，在器件層上/之上形成一個或多個半導體器件。圖14示出與動作1716對應的一些實施例的剖視圖。
在動作1718處，在所述一個或多個半導體器件之上形成層間介電（ILD）層以及多個導電接觸件。圖15示出與動作1718對應的一些實施例的剖視圖。
在動作1720處，使一個或多個各別集成晶片（IC）從SOI晶圓單體化。圖16示出與動作1720對應的一些實施例的剖視圖。在一些實施例中，形成包括具有複合絕緣體結構的絕緣體上半導體（SOI）基底的集成晶片（IC）的方法1721包括動作1716、1718及1720。
在一些實施例中，本申請提供一種半導體晶圓。所述半導體晶圓包括操作晶圓。第一氧化物層設置在所述操作晶圓之上。器件層設置在所述第一氧化物層之上。第二氧化物層設置在所述第一氧化物層與所述器件層之間，其中所述第一氧化物層對於刻蝕工藝具有第一刻蝕速率且所述第二氧化物層對於所述刻蝕工藝具有第二刻蝕速率，且其中所述第二刻蝕速率大於所述第一刻蝕速率。
在一些實施例中，本申請提供一種集成晶片（IC）。所述集成晶片包括半導體基底。所述半導體基底包括：操作基底；器件基底，設置在所述操作基底之上；以及複合氧化物結構，設置在所述操作基底與所述器件基底之間，其中所述複合氧化物結構包括第一氧化物結構及第二氧化物結構，其中所述第一氧化物結構對於氫氟酸刻蝕具有第一刻蝕速率且所述第二氧化物結構對於所述氫氟酸刻蝕具有第二刻蝕速率，且其中所述第二刻蝕速率大於所述第一刻蝕速率。半導體器件設置在所述器件基底上。層間介電（ILD）層設置在所述半導體器件之上。
在一些實施例中，本申請提供一種形成半導體晶圓的方法。所述方法包括通過熱氧化工藝在操作晶圓上形成第一氧化物層。在施主晶圓之上形成刻蝕停止層。在所述刻蝕停止層之上形成器件層。通過化學氣相沉積（CVD）工藝在所述器件層上形成第二氧化物層。將所述第一氧化物層結合到所述第二氧化物層，其中所述第一氧化物層及所述第二氧化物層二者設置在所述器件層與所述操作晶圓之間。在將所述第一氧化物層結合到所述第二氧化物層之後，通過第一刻蝕工藝移除所述施主晶圓。
以上概述了若干實施例的特徵，以使所屬領域中的技術人員可更好地理解本公開的各個方面。所屬領域中的技術人員應理解，他們可容易地使用本公開作為設計或修改其他工藝及結構的基礎來施行與本文中所介紹的實施例相同的目的和/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到，這些等效構造並不背離本公開的精神及範圍，而且他們可在不背離本公開的精神及範圍的條件下對本文作出各種改變、代替及變更。
100:絕緣體上半導體（SOI）晶圓 102:操作晶圓 104:複合絕緣體層 106:器件層 108:第一絕緣體層 110:第二絕緣體層 112:結合界面 400:集成晶片（IC） 401:絕緣體上半導體（SOI）基底 402:操作基底 404:複合絕緣體結構 406:器件基底 408:第一絕緣體結構 410:第二絕緣體結構 412:半導體器件 414:源極/漏極區 416:柵極介電質 418:柵極電極 420:隔離結構 422:層間介電質（ILD）層 424:導電接觸件 502:第三絕緣體結構 702:施主晶圓 704:處理層 706:刻蝕停止層 708:工件 1602:切割道 1700:流程圖 1702、1704、1706、1708、1710、1712、1714、1716、1718、1720:動作 1715、1721:方法
結合附圖閱讀以下詳細說明，會最好地理解本公開的各個方面。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1示出具有複合絕緣體層的絕緣體上半導體（SOI）晶圓的一些實施例的剖視圖。 圖2示出圖1所示SOI晶圓的一些其他實施例的剖視圖。 圖3示出圖1所示SOI晶圓的一些其他實施例的剖視圖。 圖4示出集成晶片（integrated chip，IC）的一些實施例的剖視圖，所述集成晶片包括具有複合絕緣體結構的絕緣體上半導體（SOI）基底。 圖5示出圖4所示集成晶片的一些其他實施例的剖視圖。 圖6到圖16示出用於形成絕緣體上半導體（SOI）晶圓的一些實施例的一系列剖視圖，所述SOI晶圓具有複合絕緣體層且使各別集成晶片（IC）從SOI晶圓單體化。 圖17示出形成絕緣體上半導體（SOI）晶圓的方法的一些實施例的流程圖，所述SOI晶圓具有複合絕緣體層且使各別集成晶片（IC）從SOI晶圓單體化。
100:絕緣體上半導體(SOI)晶圓
102:操作晶圓
104:複合絕緣體層
106:器件層
108:第一絕緣體層
110:第二絕緣體層
112:結合界面

Claims (20)

  1. 一種半導體晶圓，包括： 操作晶圓； 第一氧化物層，設置在所述操作晶圓之上； 器件層，設置在所述第一氧化物層之上；以及 第二氧化物層，設置在所述第一氧化物層與所述器件層之間，其中所述第一氧化物層對於刻蝕工藝具有第一刻蝕速率且所述第二氧化物層對於所述刻蝕工藝具有第二刻蝕速率，且其中所述第二刻蝕速率大於所述第一刻蝕速率。
  2. 如申請專利範圍第1項所述的半導體晶圓，其中所述第一氧化物層在結合界面處接觸所述第二氧化物層。
  3. 如申請專利範圍第1項所述的半導體晶圓，其中所述刻蝕工藝是氫氟酸刻蝕工藝。
  4. 一種集成晶片（IC），包括： 半導體基底，包括： 操作基底； 器件基底，設置在所述操作基底之上；以及 複合氧化物結構，設置在所述操作基底與所述器件基底之間，其中所述複合氧化物結構包括第一氧化物結構及第二氧化物結構，其中所述第一氧化物結構對於氫氟酸刻蝕具有第一刻蝕速率且所述第二氧化物結構對於所述氫氟酸刻蝕具有第二刻蝕速率，且其中所述第二刻蝕速率大於所述第一刻蝕速率；以及 半導體器件，設置在所述器件基底上；以及 層間介電（ILD）層，設置在所述半導體器件之上。
  5. 如申請專利範圍第4項所述的集成晶片，其中所述第二氧化物結構設置在所述第一氧化物結構與所述器件基底之間。
  6. 如申請專利範圍第4項所述的集成晶片，還包括： 第三氧化物結構，通過所述操作基底而與所述第一氧化物結構隔開，其中所述第三氧化物結構的化學組成與所述第一氧化物結構的化學組成實質上相同，其中所述第三氧化物結構對於所述氫氟酸刻蝕具有第三刻蝕速率，且其中所述第三刻蝕速率與所述第一刻蝕速率實質上相同。
  7. 如申請專利範圍第6項所述的集成晶片，其中： 所述第一氧化物結構接觸所述操作基底； 所述第三氧化物結構接觸所述操作基底； 所述第二氧化物結構在結合界面處接觸所述第一氧化物結構；且 所述第二氧化物結構接觸所述器件基底。
  8. 一種形成半導體晶圓的方法，所述方法包括： 通過熱氧化工藝在操作晶圓上形成第一氧化物層； 在施主晶圓之上形成刻蝕停止層； 在所述刻蝕停止層之上形成器件層； 通過化學氣相沉積（CVD）工藝在所述器件層上形成第二氧化物層； 將所述第一氧化物層結合到所述第二氧化物層，其中所述第一氧化物層及所述第二氧化物層二者設置在所述器件層與所述操作晶圓之間；以及 在將所述第一氧化物層結合到所述第二氧化物層之後，通過第一刻蝕工藝移除所述施主晶圓。
  9. 如申請專利範圍第8項所述的方法，還包括： 在將所述第一氧化物層結合到所述第二氧化物層之後，通過第二刻蝕工藝移除所述刻蝕停止層。
  10. 如申請專利範圍第9項所述的方法，其中： 所述刻蝕停止層是通過外延工藝形成的。
  11. 如申請專利範圍第8項所述的方法，還包括： 在所述施主晶圓之上形成所述刻蝕停止層之前，在所述施主晶圓之上形成處理層，其中所述刻蝕停止層形成在所述處理層之上。
  12. 如申請專利範圍第11項所述的方法，其中： 所述處理層是通過第一外延工藝形成的； 所述刻蝕停止層是通過第二外延工藝形成的；且 所述器件層是通過第三外延工藝形成的。
  13. 如申請專利範圍第8項所述的方法，還包括： 在將所述第一氧化物層結合到所述第二氧化物層之前，移除所述第二氧化物層的邊緣區、所述器件層的邊緣區及所述刻蝕停止層的邊緣區，其中當將所述第一氧化物層結合到所述第二氧化物層時，所述第二氧化物層的最外側壁、所述器件層的最外側壁及所述刻蝕停止層的最外側壁設置在所述第一氧化物層的最外側壁之間。
  14. 如申請專利範圍第8項所述的方法，其中： 所述第一氧化物層具有第一介電強度；且 所述第二氧化物層具有比所述第一介電強度小的第二介電強度。
  15. 如申請專利範圍第8項所述的方法，其中： 所述第一氧化物層具有第一密度；且 所述第二氧化物層具有與所述第一密度不同的第二密度。
  16. 如申請專利範圍第15項所述的方法，其中所述第二密度小於所述第一密度。
  17. 如申請專利範圍第15項所述的方法，其中所述第二密度大於所述第一密度。
  18. 如申請專利範圍第8項所述的方法，其中： 所述第一氧化物層具有第一厚度； 所述第二氧化物層具有第二厚度；且 所述第一厚度與所述第二厚度之和小於或等於2微米（μm）。
  19. 如申請專利範圍第18項所述的方法，其中所述第二厚度對所述第一厚度的比率介於0.1與10之間。
  20. 如申請專利範圍第18項所述的方法，其中所述第二厚度介於100埃（Å）與1 μm之間。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115863348A (zh) * 2021-09-24 2023-03-28 联华电子股份有限公司 绝缘体覆硅基板及其制作方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3237888B2 (ja) * 1992-01-31 2001-12-10 キヤノン株式会社 半導体基体及びその作製方法
JP3250722B2 (ja) * 1995-12-12 2002-01-28 キヤノン株式会社 Ｓｏｉ基板の製造方法および製造装置
JP3250721B2 (ja) * 1995-12-12 2002-01-28 キヤノン株式会社 Ｓｏｉ基板の製造方法
WO2003046993A1 (fr) * 2001-11-29 2003-06-05 Shin-Etsu Handotai Co.,Ltd. Procede de production de plaquettes soi
WO2004021420A2 (en) * 2002-08-29 2004-03-11 Massachusetts Institute Of Technology Fabrication method for a monocrystalline semiconductor layer on a substrate
US7402480B2 (en) * 2004-07-01 2008-07-22 Linear Technology Corporation Method of fabricating a semiconductor device with multiple gate oxide thicknesses
JP4867216B2 (ja) * 2005-06-30 2012-02-01 セイコーエプソン株式会社 半導体基板の製造方法及び、半導体装置の製造方法
JP2007329268A (ja) * 2006-06-07 2007-12-20 Toshiba Corp Ｓｏｉ基板の形成方法及び不揮発性半導体記憶装置の製造方法
US7670928B2 (en) * 2006-06-14 2010-03-02 Intel Corporation Ultra-thin oxide bonding for S1 to S1 dual orientation bonding
US20080248629A1 (en) 2007-04-06 2008-10-09 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor substrate
JP5459899B2 (ja) 2007-06-01 2014-04-02 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8349739B2 (en) * 2008-08-29 2013-01-08 Taiwan Semiconductor Manufacturing Company, Ltd. Conformal etch material and process
SG161151A1 (en) 2008-10-22 2010-05-27 Semiconductor Energy Lab Soi substrate and method for manufacturing the same
US8513090B2 (en) 2009-07-16 2013-08-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor substrate, and semiconductor device
JP2011044667A (ja) * 2009-08-24 2011-03-03 Shin Etsu Handotai Co Ltd 半導体装置の製造方法
US9598772B2 (en) * 2010-04-16 2017-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating bump structure without UBM undercut
JP2013115199A (ja) * 2011-11-28 2013-06-10 Toyota Motor Corp Ｓｏｉウエハおよびｓｏｉウエハの製造方法
US9425150B2 (en) * 2014-02-13 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-via interconnect structure and method of manufacture
EP2924722A1 (en) * 2014-03-28 2015-09-30 IMEC vzw Method for manufacturing a semiconductor-on-insulator device
US9806192B2 (en) 2015-06-24 2017-10-31 Qorvo Us, Inc. Suppression of back-gate transistors in RF CMOS switches built on an SOI substrate
US10867834B2 (en) * 2015-12-31 2020-12-15 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
CN107104037B (zh) * 2017-05-25 2019-06-21 中国工程物理研究院激光聚变研究中心 一种超薄单晶硅片的制备方法
US10510595B2 (en) * 2018-04-30 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out packages and methods of forming the same

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