CN111146141A - 一种片上单晶材料的制备方法 - Google Patents
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Abstract
本发明公开了一种片上单晶材料的制备方法,包括以下步骤:提供半导体衬底,其具有第一键合互连面;于第一键合互连面,对半导体衬底进行热氧化处理,在半导体衬底上形成热氧化层;提供芯片;其中,芯片具有第二键合互连面;对半导体衬底的热氧化层与芯片的第二键合互连面进行低温键合处理;对半导体衬底的另一面进行减薄处理,以在芯片上保留预设厚度的半导体衬底。本发明提供的片上单晶材料的制备方法,在进行键合互连前,于第一键合互连面,对后续与芯片进行键合的半导体衬底进行热氧化处理,在半导体衬底的上表面形成热氧化层,这样在后续进行热氧化层与芯片的第二键合互连面进行低温键合处理时,可以大幅度的提升氢键成键比例、提升键合强度。
Description
技术领域
本发明涉及半导体制备技术领域,具体涉及一种片上单晶材料的制备方法。
背景技术
随着CMOS集成电路微缩持续发展,同时,基于CMOS集成电路的微系统集成也从三维封装、系统级封装、多芯片三维系统集成向单芯片三维集成方向发展,以持续减少微系统体积、电路延迟和电路功耗,大幅提升系统性能。
现有实现单片3D-IC(Three-dimensional integrated circuit,三维集成电路)集成的片上材料的制备方法有如下几种:
1.通过芯片与SOI或GOI等高迁移率锗基材料低温键合实现片上材料的制备;这种方式制备的材料质量好、迁移率较高,但是制备工艺成本高,并且制备控制难度大、键合强度较低,使得制备得到的片上材料品质得不到保障。
2.通过在芯片上低温沉积多晶硅等材料实现片上材料的制备;这种方式虽然成本低,但是其制备的材料多晶态、缺陷多且迁移率较低,使得最终制备出的三维集成电路性能较差。
3.通过在芯片的表面上选择性开孔,再在已形成的结构上低温选择型横向外延实现片上材料的制备;这种方式形成的片上材料缺陷较多,有晶界,并且制备过程中的工艺温度较高对底层的芯片电路影响较大,同样会使得最终制备出的三维集成电路性能较差。
CMOS集成电路的持续发展,对片上材料的制备提出了越来越高的要求,因此,如何高质量的实现片上材料的制备成了一个亟待解决的问题。
发明内容
为了克服现有片上材料的制备方法的控制难度大、键合强度较低,或者,制备出的片上材料存在缺陷多、迁移率低、多晶态等的技术问题,本发明提供一种片上单晶材料的制备方法。
本发明提供的片上单晶材料的制备方法,包括以下步骤:
提供半导体衬底;其中,半导体衬底具有第一键合互连面;
于第一键合互连面,对半导体衬底进行热氧化处理,以在半导体衬底上形成热氧化层;
提供芯片;其中,芯片具有第二键合互连面;
对半导体衬底的热氧化层与芯片的第二键合互连面进行低温键合处理;
对与热氧化层相对的半导体衬底的另一面进行减薄处理,以在芯片上保留预设厚度的半导体衬底。
优选地,半导体衬底为SOI(绝缘体上硅)衬底、GOI(绝缘体上锗)衬底或sSOI(应变绝缘体上硅)衬底中的任意一种。
优选地,热氧化层的厚度为1至5000nm。
优选地,热氧化处理的氧化温度为:800至1300℃,氧气的流量为:1至5000sccm。
优选地,在提供芯片后,并在进行低温键合处理前;对热氧化层与第二键合互连面进行等离子体活化处理。
优选地,在将热氧化层与第二键合互连面进行低温键合处理中,在与热氧化层相对的半导体衬底的另一面进行机械施压处理。
优选地,采用低温二氧化硅-热氧键合工艺,对热氧化层和第二键合互连面进行低温键合处理;低温键合处理的键合强度大于0.5J/m2。
优选地,低温键合处理的温度小于等于500℃。
优选地,机械施压处理的压强小于等于10kg/cm2。
优选地,采用湿法腐蚀工艺,对半导体衬底的另一面进行减薄处理。
综上所述,本发明提供的片上单晶材料的制备方法,在进行键合互连前,于第一键合互连面,对后续与芯片进行键合的半导体衬底进行热氧化处理,在半导体衬底的上表面形成热氧化层,这样在后续进行热氧化层与芯片的第二键合互连面进行低温键合处理时,可以大幅度的提升氢键成键比例、大大增加键合点的数量,即大幅提升后续热氧化层与第二键合互连面之间的键合强度,使得半导体衬底与芯片之间更加牢固的结合在一起,提高键合质量。
附图说明
图1是本发明涉及的片上单晶材料的制备方法流程图;
图2至图7是本发明涉及的片上单晶材料的制备方法每一步骤对应的结构图。
其中,1为半导体衬底,10为第一键合互连面,11为热氧化层,2为芯片,20为第二键合互连面。
具体实施方式
下面结合附图说明根据本发明的具体实施方式。
在下面的描述中阐述了很多具体细节以便于充分理解本发明,但是,本发明还可以采用其他不同于在此描述的其他方式来实施,因此,本发明并不限于下面公开的具体实施例的限制。
为了克服现有片上材料的制备方法的控制难度大,或者,制备出的片上材料存在缺陷多、迁移率低、多晶态等的技术问题,本发明提供一种片上单晶材料的制备方法。
本发明提供的片上单晶材料的制备方法,如图1所示,包括以下步骤:
S1、如图2所示,提供半导体衬底1;其中,半导体衬底1具有第一键合互连面10;
本步骤中,提供需要与芯片2进行键合互连的半导体衬底1;其中,为提高键合质量可以选择SOI衬底、GOI衬底或sSOI衬底中的任意一种作为与芯片2进行互连的半导体衬底1,当然,也可以根据实际情况选择其他满足要求的半导体衬底;第一键合互连面10为半导体衬底1上的一个面,具体地,第一键合互连面10为后续对半导体衬底1进行热氧化处理的面。
示例的,半导体衬底1为SOI衬底,SOI衬底自上而下包括硅层、埋氧层和硅衬底,此时第一键合互连面10为远离埋氧层的硅层的上表面。
S2、如图3所示,于第一键合互连面10,对半导体衬底1进行热氧化处理,以在半导体衬底1上形成热氧化层11;
本实施例中,在对芯片2与半导体衬底1进行键合互连前,需要于第一键合互连面10,对半导体衬底1进行热氧化处理,以在半导体衬底1的上表面形成一定厚度的热氧化层11。
其中,对半导体衬底1进行热氧化处理的氧化温度为:800至1300℃,氧气的流量为:1至5000sccm。
具体地,热氧化处理后,在半导体衬底1上表面形成的热氧化层11的厚度为1至5000nm;热氧化层11层厚的具体值可以根据实际情况设置,在此不作具体限定。
示例的,若半导体衬底1为SOI衬底,则热氧化处理SOI衬底的第一键合互连面10后,即热氧化处理硅层的上表面后,能够在硅层的上表面形成热二氧化硅层,热二氧化硅层更加致密和均匀,便于提高后续低温键合处理过程中氢键的成键比例,同时,热氧化处理形成的热二氧化硅层能够紧紧粘附在硅层上,进一步提高低温键合处理后,芯片2与半导体衬底1之间紧密性。
S3、如图4所示,提供芯片2;其中,芯片2具有第二键合互连面20;
本实施例中,芯片2为任意一种需要进行三维单片集成的芯片2;第二键合互连面20为芯片2的一个表面,具体地,第二键合互连面20为芯片2后续与热氧化层11进行面对面低温键合处理的面。
示例的,芯片2可以为待集成的二维芯片;待集成的二维芯片的上部设置有用于与上层进行隔离的绝缘层,第二键合互连面20为绝缘层的上表面。
S4、如图5和图6所示,对半导体衬底1的热氧化层11与芯片2的第二键合互连面20进行低温键合处理;
本步骤中,将半导体衬底1通过热氧化层11倒置在芯片2的第二键合互连面20上,即热氧化层11与第二键合互连面20面对面接触;并采用低温键合处理,将热氧化层11的上表面(第一键合互连面10)与第二键合互连面20进行键合互连,以将半导体衬底1和芯片2紧密的连接在一起。
具体地,若半导体衬底1为SOI衬底,且芯片2上部的绝缘层为二氧化硅,则可以采用低温二氧化硅-热氧键合工艺,对热氧化层11和第二键合互连面20进行低温键合处理;当然,也可以采用任意一种满足要求的键合工艺。
其中,采用低温二氧化硅-热氧键合工艺,对热氧化层11和第二键合互连面20进行低温键合处理的具体步骤为:
S41、待对芯片2的第二键合互连面20依次进行平坦化和清洗处理后,在键合互连面上保留一层单层水分子;
本步骤中,在低温键合处理前,为保证后续键合质量,对芯片2的第二键合互连面20进行平坦化处理,以使得第二键合互连面20全局或局域高度平整;并且,在进行平坦化处理后,对第二键合互连面20进行清洗处理,以去除平坦化处理后在其上残留的杂质颗粒。
具体地,可以采用CMP工艺(化学机械抛光工艺)对芯片2的第二键合互连面20进行平坦化处理。
进一步地,在步骤S41后,并在进行第二低温键合处理前,可以对需要键合互连的热氧化层11的表面与第二键合互连面20进行等离子体活化处理,以进一步去除两个表面上的杂质颗粒,提高键合效果。
S42、如图5所示,将半导体衬底1通过热氧化层11倒置在芯片2的第二键合互连面20上;
S43、对半导体衬底1的热氧化层11与芯片2的第二键合互连面20,进行低温键合处理;
本步骤中,将半导体衬底1通过热氧化层11倒置在保留有单层水分子的芯片2的第二键合互连面20上后,热氧化层11的表面与第二键合互连面20上的单层水分子接触;在低温键合处理过程中,因热氧化层11具有高致密性和均匀性的优点,水分子可以和热氧化层11中更多的氧原子接触,形成氢键,可以大幅提升氢键的成键比例,增加热氧化层11表面与第二键合互连面20的键合接触点。
具体地,低温键合处理的键合强度大于0.5J/m2。
S44、如图6所示,对已形成的结构进行退火处理,以实现将半导体衬底1的热氧化层11和芯片2的第二键合互连面20键合互连。
本步骤中,对已形成的结构进行退火处理,将形成的氢键转化为Si-O键;相比于氢键,Si-O键的结合强度更强,能够将半导体衬底1的第一键合互连面10与芯片2的第二键合互连面20紧密结合在一起,提升键合强度。
进一步地,在将热氧化层11与第二键合互连面20进行低温键合处理过程中,即在步骤S43中,在与热氧化层11相对的半导体衬底1的另一面进行机械施压处理,以进一步提高键合效果。
其中,机械施压处理的压强小于等于10kg/cm2。
需要说明的是,在对半导体衬底1的热氧化层11与芯片2的第二键合互连面20进行低温键合处理过程中,即步骤S4的操作过程,应在温度小于等于500℃范围内进行,以在能够实现将二者进行键合互连的同时,不会对芯片2性能造成影响,从而确保整体性能。
S5、如图7所示,对与热氧化层11相对的半导体衬底1的另一面进行减薄处理,以在芯片2上保留预设厚度的半导体衬底1。
本步骤中,待将半导体衬底1与芯片2键合互连后,需要对半导体衬底1的另一面进行减薄处理,以使得最终保留在芯片2上半导体衬底1的厚度满足预设厚度的要求;其中,预设厚度的大小可以根据具体情况的设置,在此不再具体限定。
具体地,可以采用湿法腐蚀工艺,对半导体衬底1的另一面进行减薄处理。
示例的,若半导体衬底1为SOI衬底,则在对SOI衬底的背面进行腐蚀处理的过程中,埋氧层可以作为腐蚀阻挡层,即腐蚀硅衬底后,再向下腐蚀至埋氧层就会停止继续腐蚀下面的硅层,便于对减薄处理过程进行控制。
综上所述,本发明提供的片上单晶材料的制备方法,在进行键合互连前,于第一键合互连面10,对后续与芯片2进行键合的半导体衬底1进行热氧化处理,在半导体衬底1的上表面形成热氧化层11,这样在后续进行热氧化层11与芯片2的第二键合互连面20进行低温键合处理时,可以大幅度的提升氢键成键比例、大大增加键合点的数量,即大幅提升后续热氧化层11与第二键合互连面20之间的键合强度,使得半导体衬底1与芯片2之间更加牢固的结合在一起,提高键合质量。
以上所述仅为本发明的优选实施例而已,并不用于限制本发明,对于本领域的技术人员来说,本发明可以有各种更改和变化。凡在本发明的精神和原则之内,所作的任何修改、等同替换、改进等,均应包含在本发明的保护范围之内。
Claims (10)
1.一种片上单晶材料的制备方法,其特征在于,包括以下步骤:
提供半导体衬底;其中,所述半导体衬底具有第一键合互连面;
于所述第一键合互连面,对所述半导体衬底进行热氧化处理,以在所述半导体衬底上形成热氧化层;
提供芯片;其中,所述芯片具有第二键合互连面;
对所述半导体衬底的所述热氧化层与所述芯片的所述第二键合互连面进行低温键合处理;
对与所述热氧化层相对的所述半导体衬底的另一面进行减薄处理,以在所述芯片上保留预设厚度的所述半导体衬底。
2.根据权利要求1所述的片上单晶材料的制备方法,其特征在于,所述半导体衬底为SOI衬底、GOI衬底或sSOI衬底中的任意一种。
3.根据权利要求1所述的片上单晶材料的制备方法,其特征在于,所述热氧化层的厚度为1至5000nm。
4.根据权利要求1所述的片上单晶材料的制备方法,其特征在于,所述热氧化处理的氧化温度为:800至1300℃,氧气的流量为:1至5000sccm。
5.根据权利要求1所述的片上单晶材料的制备方法,其特征在于,在提供所述芯片后,并在进行低温键合处理前;对所述热氧化层与所述第二键合互连面进行等离子体活化处理。
6.根据权利要求1所述的片上单晶材料的制备方法,其特征在于,在将所述热氧化层与所述第二键合互连面进行所述低温键合处理中,在与所述热氧化层相对的所述半导体衬底的另一面进行机械施压处理。
7.根据权利要求1所述的片上单晶材料的制备方法,其特征在于,采用低温二氧化硅-热氧键合工艺,对所述热氧化层和第二键合互连面进行所述低温键合处理;所述低温键合处理的键合强度大于0.5J/m2。
8.根据权利要求1所述的片上单晶材料的制备方法,其特征在于,所述低温键合处理的温度小于等于500℃。
9.根据权利要求6所述的片上单晶材料的制备方法,其特征在于,所述机械施压处理的压强小于等于10kg/cm2。
10.根据权利要求1所述的片上单晶材料的制备方法,其特征在于,采用湿法腐蚀工艺,对所述半导体衬底的另一面进行所述减薄处理。
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Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5102821A (en) * | 1990-12-20 | 1992-04-07 | Texas Instruments Incorporated | SOI/semiconductor heterostructure fabrication by wafer bonding of polysilicon to titanium |
CN1610127A (zh) * | 2004-10-15 | 2005-04-27 | 中国科学院上海微系统与信息技术研究所 | 一种双栅金属氧化物半导体晶体管的结构及其制备方法 |
CN1851900A (zh) * | 2006-03-30 | 2006-10-25 | 上海理工大学 | 一种采用相变方法实现绝缘体上应变硅的制作方法 |
CN101207009A (zh) * | 2006-12-18 | 2008-06-25 | 信越化学工业株式会社 | Soi基板的制造方法 |
US20080311725A1 (en) * | 2005-07-06 | 2008-12-18 | Lea Di Cioccio | Method For Assembling Substrates By Depositing An Oxide Or Nitride Thin Bonding Layer |
CN101615590A (zh) * | 2009-07-31 | 2009-12-30 | 上海新傲科技股份有限公司 | 采用选择腐蚀工艺制备绝缘体上硅材料的方法 |
CN102299093A (zh) * | 2011-06-30 | 2011-12-28 | 上海新傲科技股份有限公司 | 制备带有绝缘埋层的半导体衬底的方法以及半导体衬底 |
CN103065963A (zh) * | 2011-10-19 | 2013-04-24 | 中芯国际集成电路制造(上海)有限公司 | 鳍式晶体管及其形成方法 |
CN103426732A (zh) * | 2012-05-18 | 2013-12-04 | 上海丽恒光微电子科技有限公司 | 低温晶圆键合的方法及通过该方法形成的结构 |
CN104658927A (zh) * | 2013-11-19 | 2015-05-27 | 中芯国际集成电路制造(上海)有限公司 | 半导体晶片的键合减薄优化方法 |
-
2019
- 2019-12-13 CN CN201911278691.0A patent/CN111146141A/zh active Pending
Patent Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5102821A (en) * | 1990-12-20 | 1992-04-07 | Texas Instruments Incorporated | SOI/semiconductor heterostructure fabrication by wafer bonding of polysilicon to titanium |
CN1610127A (zh) * | 2004-10-15 | 2005-04-27 | 中国科学院上海微系统与信息技术研究所 | 一种双栅金属氧化物半导体晶体管的结构及其制备方法 |
US20080311725A1 (en) * | 2005-07-06 | 2008-12-18 | Lea Di Cioccio | Method For Assembling Substrates By Depositing An Oxide Or Nitride Thin Bonding Layer |
CN1851900A (zh) * | 2006-03-30 | 2006-10-25 | 上海理工大学 | 一种采用相变方法实现绝缘体上应变硅的制作方法 |
CN101207009A (zh) * | 2006-12-18 | 2008-06-25 | 信越化学工业株式会社 | Soi基板的制造方法 |
CN101615590A (zh) * | 2009-07-31 | 2009-12-30 | 上海新傲科技股份有限公司 | 采用选择腐蚀工艺制备绝缘体上硅材料的方法 |
CN102299093A (zh) * | 2011-06-30 | 2011-12-28 | 上海新傲科技股份有限公司 | 制备带有绝缘埋层的半导体衬底的方法以及半导体衬底 |
CN103065963A (zh) * | 2011-10-19 | 2013-04-24 | 中芯国际集成电路制造(上海)有限公司 | 鳍式晶体管及其形成方法 |
CN103426732A (zh) * | 2012-05-18 | 2013-12-04 | 上海丽恒光微电子科技有限公司 | 低温晶圆键合的方法及通过该方法形成的结构 |
CN104658927A (zh) * | 2013-11-19 | 2015-05-27 | 中芯国际集成电路制造(上海)有限公司 | 半导体晶片的键合减薄优化方法 |
Non-Patent Citations (2)
Title |
---|
彼得·拉姆;(美)詹姆斯·庐建强;(挪)马艾克·M.V.塔克鲁编: "《晶圆键合手册》", 30 November 2016 * |
林晓辉: "晶圆低温键合技术及应用研究", 《信息科技辑》 * |
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Legal Events
Date | Code | Title | Description |
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PB01 | Publication | ||
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SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
CB03 | Change of inventor or designer information | ||
CB03 | Change of inventor or designer information |
Inventor after: Yin Huaxiang Inventor after: Lin Xiang Inventor after: Luo Yanna Inventor after: Liu Zhanfeng Inventor before: Yin Huaxiang Inventor before: Lin Xiang Inventor before: Luo Yanna Inventor before: Liu Zhanfeng |
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RJ01 | Rejection of invention patent application after publication | ||
RJ01 | Rejection of invention patent application after publication |
Application publication date: 20200512 |