KR20030058017A - 금속막 기반 에스오아이 웨이퍼의 제조방법 - Google Patents

금속막 기반 에스오아이 웨이퍼의 제조방법 Download PDF

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Abstract

본 발명은 금속막의 노출을 방지하여 소자의 제조공정시 금속막의 반응 및 금속막으로 인한 오염 등을 방지할 수 있는 금속막 기반 SOI 웨이퍼의 제조방법을 제공한다.
본 발명은 지지기판과 반도체층 사이에 금속막이 개재된 금속막 기판 SOI 구조체를 준비하는 단계; SOI 구조체 측부의 노출된 금속막의 에지부분만을 선택적으로 제거하는 단계; 및 결과물 구조의 SOI 구조체의 측부를 캡핑층으로 완전히 덮는 단계를 포함하는 금속막 기반 SOI 웨이퍼의 제조방법에 의해 달성될 수 있다. 바람직하게, 캡핑층은 약 50℃ 이하 저온의 도핑되지 않은 비정질 실리콘막, 약 500℃ 이하 저온의 도핑된 비정질 실리콘막 또는 약 500℃ 이하의 저온 질화막으로 형성한다.

Description

금속막 기반 에스오아이 웨이퍼의 제조방법{METHOD OF MANUFACTURING METAL-BASED SOI WAFER}
본 발명은 웨이퍼의 제조방법에 관한 것으로, 특히 금속막 기반 에스오아이(Silicon On Insulator; SOI) 웨이퍼의 제조방법에 관한 것이다.
반도체 소자의 고집적화 및 고성능화에 따라, 벌크 실리콘으로 이루어진 단결정 실리콘 웨이퍼를 대신하여 SOI 웨이퍼를 이용한 반도체 집적 기술이 사용되고 있다. SOI 웨이퍼는 지지기판과 소자가 형성될 반도체층 사이에 매몰산화막이 개재된 구조로서, 이러한 SOI 웨이퍼 상에 형성된 반도체 소자는 접합 용량의 감소에 따른 고속화 및 완전한 소자 분리에 따른 래치업(latch-up) 감소 등의 장점을 갖는다.
한편, 최근에는 고집적화에 따른 동작속도를 더욱더 향상시키기 위하여, 저항이 낮은 금속막을 기반으로 하는 금속막 기반 SOI 웨이퍼의 사용이 요구되고 있다.
그러나, 금속막 기반 SOI 웨이퍼를 사용하여 소자를 제조하는 경우, 웨이퍼 측면으로 노출된 금속막의 오염으로 인하여, 소자 제조시 세정실(cleanroom) 전체의 오염이 야기된다. 또한, 웨이퍼 세정시 사용되는 산화력이 큰 화학용액에 대한 금속막의 빠른 식각특성으로 인하여, 습식세정 공정시에는 웨이퍼가 금속막 기반을 중심으로 갈라지는 등의 문제가 발생하여, 수율 및 생산성을 저하시키게 된다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 금속막의 노출을 방지하여 소자의 제조공정시 금속막의 반응 및 금속막으로 인한 오염 등을 방지할 수 있는 금속막 기반 SOI 웨이퍼의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 금속막 기반 SOI 웨이퍼의 제조방법을 설명하기 위한 단면도.
※도면의 주요부분에 대한 부호의 설명
10, 20 : 단결정 실리콘막 11 : 금속막
21 : 다공성 실리콘막 22 : 에피택셜 실리콘막
50 : 캡핑층 100 : 제 1 기판
200 : 제 2 기판 300 : SOI 구조체
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 지지기판과 반도체층 사이에 금속막이 개재된 금속막 기판 SOI 구조체를 준비하는 단계; SOI 구조체 측부의 노출된 금속막의 에지부분만을 선택적으로 제거하는 단계; 및 결과물 구조의 SOI 구조체의 측부를 캡핑층으로 완전히 덮는 단계를 포함하는 금속막 기반 SOI 웨이퍼의 제조방법에 의해 달성될 수 있다.
바람직하게, 지지기판은 단결정 실리콘막으로 이루어지고, 반도체층은 에피택셜 실리콘막으로 이루어진다. 또한, 금속막의 제거는 식각용액으로서 NH40H＋H2O2, H3SO4＋H2O2, HF＋H2O2, HNO3, 및 HF 중 선택되는 하나를 이용하는 습식식각으로 수행한다. 또한, 캡핑층은 약 50℃ 이하 저온의 도핑되지 않은 비정질 실리콘막, 약 500℃ 이하 저온의 도핑된 비정질 실리콘막 또는 약 500℃ 이하의 저온 질화막으로 형성한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 금속막 기반 SOI 웨이퍼의 제조방법을 설명하기 위한 단면도이다.
도 1a에 도시된 바와 같이, 지지기판인 단결정 실리콘막(c-Si; 10) 상부에 금속막(11)이 증착된 제 1 기판(100)과, 도 1b에 도시된 바와 같이, 단결정 실리콘막(20) 상부에 다공성 실리콘막(porous Si; 21)과, 이후 소자가 형성되는 반도체층인 에피택셜 실리콘막(22)이 순차적으로 적층된 제 2 기판(200)을 준비한다.
도 1c에 도시된 바와 같이, 웨이퍼 본딩기술 및 에피택셜 실리콘막(22)과 금속막(11)의 실리사이드 반응을 이용하여, 제 1 기판(100)과 제 2 기판(200)을 접합시킨다.
도 1d에 도시된 바와 같이, 단결정 실리콘막(20) 및 다공성 실리콘막(21)을 제거하여, 에피택셜 실리콘막(22)을 노출시킨다. 그 다음, 노출된 에피택셜 실리콘막(22)의 표면을 화학기계연마(Chemical Mechanical Polishing; CMP)로 연마하여, 지지기판인 단결정 실리콘막(10)과 반도체층인 에피택셜 실리콘막(22) 사이에 금속막(11)이 개재된 금속막 기반 SOI 구조체(300)를 형성한다.
도 1e에 도시된 바와 같이, 습식식각으로 SOI 구조체(300) 측부의 노출된 금속막(11)의 에지부분만을 선택적으로 제거한다. 바람직하게, 습식식각은 실리콘에 대한 금속막의 식각선택비가 우수한 식각용액을 이용하여 수행한다. 더욱 바람직하게, 습식식각은 식각용액으로서 NH40H＋H2O2, H3SO4＋H2O2, HF＋H2O2, HNO3, 및 HF 중 선택되는 하나를 이용하여 수행한다.
도 1f에 도시된 바와 같이, SOI 구조체(300)의 측부를 캡핑층(50)으로 완전히 덮는다. 바람직하게, 캡핑층(50)은 습식식각에 대한 내식성이 강하고, 스텝 커버리지 특성이 우수하며, 저온증착이 가능한 실리콘막으로 형성한다. 더욱 바람직하게, 캡핑층(50)은 약 50℃ 이하 저온의 도핑되지 않은 비정질 실리콘막, 약 500℃ 이하 저온의 도핑된 비정질 실리콘막, 또는 약 500℃ 이하의 저온 질화막으로 형성한다.
상기 실시예에 의하면, 금속막 기반 SOI 구조체(300)의 측부를 캡핑층(50)으로 완전히 덮어서 금속막(11)의 노출을 방지함으로써, 소자의 제조공정시 금속막의 반응 및 금속막으로 인한 오염 등을 방지할 수 있게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 금속막 기반 SOI 웨이퍼의 금속막의 노출을 방지하여 소자의 제조 공정시 금속막의 반응 및 금속막으로 인한 오염 등을 방지함으로써, 수율 및 생산성을 향상시킬 수 있다.

Claims (6)

  1. 지지기판과 반도체층 사이에 금속막이 개재된 금속막 기판 SOI 구조체를 준비하는 단계;
    상기 SOI 구조체 측부의 노출된 금속막의 에지부분만을 선택적으로 제거하는 단계; 및
    상기 결과물 구조의 SOI 구조체의 측부를 캡핑층으로 완전히 덮는 단계를 포함하는 것을 특징으로 하는 금속막 기반 SOI 웨이퍼의 제조방법.
  2. 제 1 항에 있어서,
    상기 지지기판은 단결정 실리콘막으로 이루어지고, 상기 반도체층은 에피택셜 실리콘막으로 이루어진 것을 특징으로 하는 금속막 기반 SOI 웨이퍼의 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 금속막의 제거는 습식식각으로 수행하는 것을 특징으로 하는 금속막 기반 SOI 웨이퍼의 제조방법.
  4. 제 3 항에 있어서,
    상기 습식식각은 식각용액으로서 NH40H＋H2O2, H3SO4＋H2O2, HF＋H2O2, HNO3, 및 HF 중 선택되는 하나를 이용하여 수행하는 것을 특징으로 하는 금속막 기반 SOI 웨이퍼의 제조방법.
  5. 제 1 항에 있어서,
    상기 캡핑층은 약 50℃ 이하 저온의 도핑되지 않은 비정질 실리콘막이나, 약 500℃ 이하 저온의 도핑된 비정질 실리콘막으로 형성하는 것을 특징으로 하는 금속막 기반 SOI 웨이퍼의 제조방법.
  6. 제 1 항에 있어서,
    상기 캡핑층은 약 500℃ 이하의 저온 질화막으로 형성하는 것을 특징으로 하는 금속막 기반 SOI 웨이퍼의 제조방법.
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