JPH09500493A - ダイヤモンド絶縁体を組み込んだボンデッドウエハプロセス - Google Patents

ダイヤモンド絶縁体を組み込んだボンデッドウエハプロセス

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JPH09500493A
JPH09500493A JP6520293A JP52029394A JPH09500493A JP H09500493 A JPH09500493 A JP H09500493A JP 6520293 A JP6520293 A JP 6520293A JP 52029394 A JP52029394 A JP 52029394A JP H09500493 A JPH09500493 A JP H09500493A
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JP
Japan
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layer
diamond
silicon
wafer
silicon nitride
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JP6520293A
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English (en)
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グレゴリー, エー. シュランツ,
ジャック, エイチ. リン,
リチャード, ダブリュ. ベルチャー,
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Harris Corp
Original Assignee
Harris Corp
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Publication date
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Abstract

(57)【要約】 ダイヤモンド材料層を組み込んだ、絶縁体上半導体担持構造体及びその製造方法。前記構造体は、ダイヤモンド材料を含み且つ第一表面を有する層を含んでなる。窒化シリコン層を前記第一表面に形成し、半導体材料層を窒化シリコン層上に位置させる。本発明の方法の一実施態様によれば、除去可能な堆積表面を準備する。結晶性ダイヤモンド材料層を、前記堆積表面に形成する。前記ダイヤモンド材料の第一表面を、前記堆積表面から分離する。この構造体は、その上に集積回路を形成するのに有用である。

Description

【発明の詳細な説明】 ダイヤモンド絶縁体を組み込んだボンデッドウエハプロセス 発明の分野 本発明は、絶縁体上半導担持構造体に加工した集積電子回路に関し、より詳細 には、向上したダイヤモンド上シリコン担持回路及びそのような構造体の加工方 法に関する。 発明の背景及び概要 ダイヤモンド材料が、集積回路に適用するのに所望の機械的、電気的及び熱的 性質を有することは公知である。このことについては、米国特許出願第07/7 89,219号、「Silocon On Diamond Circuit Structure」、1991年11月7日出願(本願の譲受人に譲渡)に、 ダイヤモンド層上に結晶性シリコンを形成してなる層を有する集積回路構造の形 成方法が開示されている。用途の中でも、とりわけこのような構造体は、熱伝導 性が高まった熱放散経路を提供するのに有用である。得られる利点には、電力ハ ンドリング能の増加及びデバイス集積の高レベル化が含まれる。 より一般的には、絶縁体上半導体担持(SOI)構造体上に集積回路を加工し たものは、CMOS回路についてラッチアップがないこと、寄生キャパシタンス が低いこと、電力消費量が低いこと、放射線硬度、高温操作、高電圧操作及び多 層デバイス集積ができることを含む性能上の利点がある。一般的に、SOI構造 では、デバイスアイランドを、分離トレンチをデバイス半導体層を介して下方に 絶縁レベルまで延ばすことにより形成する。このようなトレンチの側壁は、二酸 化シリコン等の絶縁体を用いて形成する。 ダイヤモンド上にシリコンを担持した構造体の加工は、上に多結晶性ダイヤモ ンド膜を受容するためのウエハ成長基板の作製から開始する。ダイヤモンド材料 を、例えば、プラズマエンハンスト化学蒸着(PECVD)により堆積した後、 薄多結晶性又は無定形シリコン膜をおそらく1ミクロン未満の厚さにダイヤモン ド層上に形成する。次に、シリコン膜について、第二ウエハを受容するための平 滑なボンディング表面を設けるための準備をする。第二ウエハは、集積回路デバ イスを上に形成するのに適当な品質の半導体層を含む。さらに詳細には、米国特 許出願第789,219号(引用することにより本明細書の開示の一部とされる )に開示されている。一般的に、上にダイヤモンド膜を成長させるウエハ基板は 、SOI構造体と一体になる。 上記記載のプロセスでは、堆積条件を慎重に選択して、ダイヤモンド膜がウエ ハ基板に確実に付着するとともに、一旦ダイヤモンドの堆積が完了した後の基板 のそりを最小限に抑えるようにしなければならない。以後のSOI構造体上に集 積回路デバイスを形成する処理のために、選択される成長基板材料は、処理環境 に適合するものに限定されていた。 SOI構造体に埋め込んだ絶縁体としてダイヤモンドを適用するのに望ましい 最適な膜特性は、そこにボンディングされる成長基板により付与される特性とは 必ずしも一致しないことが、現在では認識されている。例えば、材料特性の差、 例えば、熱膨張特性の差異のために、熱サイクルにより、ダイヤモンド層の形成 と適合する種々のウエハ基板の種類が制限されることがある。 向上した特性を得るために、今般、除去可能な堆積表面の準備とその上にダイ ヤモンド材料を形成することから開始する絶縁体上に半導体を担持した構造体の 製造方法が提供される。得られたダイヤモンド層は、第一及び第二対向表面であ って、第一表面が最初は前記堆積表面と接触している第一及び第二対向表面を含 む。前記ダイヤモンド層の第一表面を、堆積表面から分離する。ダイヤモンド表 面の一方と、半導体材料層を含んでなるウエハ構造体との間にボンドを形成する 。 また、半導体処理中のダイヤモンド材料の一体性を保護するための構造体及び 方法、並びに炭素がダイヤモンド材料から半導体構造体の別の層に拡散するのを 防止するための構造体及び方法も提供される。一般的に、集積回路構造体は、ダ イヤモンド層と、前記ダイヤモンド上に形成した窒化シリコン層と、前記窒化物 層上の半導体材料層とを含んでなる。本発明の一実施態様によれば、前記構造体 を加工するには、まずダイヤモンド材料層を堆積し、この層の上に窒化シリコン を形成することができる。半導体材料の層又はウエハを、界面に前記窒化物層を 位置させて前記ダイヤモンド層にボンディングする。代替法として、ダイヤモン ド含有層を堆積し、半導体層を前記ダイヤモンド層にボンディングした後、トレ ンチを、前記半導体材料を介して前記ダイヤモンド層まで形成し、窒化シリコン を前記トレンチに堆積させる。 図面の簡単な説明 第IA−1I図は、本発明によるダイヤモンド上にシリコンを担持した回路構 造体の加工を示す。 第2図は、多結晶性ダイヤモンド材料を受けるための成長基板を示す。 第3図は、ダイヤモンド材料上に形成した窒化シリコン層を示す。 第4A〜4F図は、順に、デバイスアイランド形成中のダイヤモンド上にシリ コンを担持した構造体の一部分を示したものである。 第5A〜5G図は、デバイスアイランドを形成する時に、窒化シリコンをダイ ヤモンド材料上に組み込む方法を部分的に示したものである。 第6A〜6D図は、デバイスアイランドを加工するさらに別のシーケンスを部 分的に示したものである。 発明の詳細な説明 第1(A−F)図は、本発明の概念の一実施態様である。最初に、炭化シリコ ン(SiC)からなる犠牲的基板10を、ダイヤモンド膜を上に成長させる媒体 として選択する。この好ましい実施態様では、成長基板10に、SiCを選択す る。この理由は、SiCの熱膨張特性は、上に成長させるダイヤモンド膜の熱膨 張特性に比較的近く、従って温度サイクル中の有害作用の発生を減少できるから である。熱サイクル並びに核形成と表面成長の両方に影響する所望の特性を有す る基板を選択し、前記基板10上に、多結晶性ダイヤモンド膜を堆積する。この 膜は、自立形ダイヤモンドウエハに必要な一体性を付与するとともにそりの問題 を回避するに十分な厚さに成長させる。 第IA図に示すように、ダイヤモンド層12を、基板10の成長表面14上に 堆積する。堆積は、ホットフィラメント化学蒸着(HFCVD)により基板温度 700〜1000℃の範囲で行うことができる。これにより、かなり均一な多結 晶性ダイヤモンド組成が得られる。これについて、基板表面14を所望の仕様に 研磨すると、基板に形成して得られたダイヤモンド表面16(第1B図も参照) は、実質的に同程度の平面度又は平坦度である。従って表面16は、前記ダイヤ モンド材料を研削又は研磨することなく、対向ダイヤモンド表面18よりも高い 均一性又平面性を提供できる。 この複合構造体を、次に適当な化学的環境に付して基板10を除去する。例え ば、SiC基板の場合、第1B図の自立形ダイヤモンドウエハは、前記構造体を 60℃に加熱したKOH浴に浸漬してSiCを完全に除去することにより形成さ れる。 前は基板表面14に設けられていた新たに露出したダイヤモンド表面16は、 以後のウエハボンディングに優れた品質を示す。代替法として、既に公知なよう に、まず平面化した後、表面18をボンディングしてダイヤモンド層12をデバ イス品質層に接合できる。ここで、高品質表面16を提供することに加えて、今 の段階で自立形のダイヤモンド層12の対向表面18を研磨して、厚さ及び平坦 度において所望の総均一性を提供してもよい。無論、この研磨は、基板10の除 去の前に行うことができる。このような精度は、極めて薄い半導体膜を表面16 及び18の各々の上に設けて絶縁ダイヤモンド層12の両面にサブミクロンの集 積回路デバイスを構成する時に望ましい。 次に、ダイヤモンド表面16上に、中間ボンディング層を形成する。例えば、 約500オングストロームのポリシリコン又は無定形シリコンを、新たに露出さ せた平滑なダイヤモンド表面16上に、低圧化学蒸着(LPCVD)により、6 00℃の温度範囲で堆積させる。第1C図は、上に上記堆積シリコン層20を形 成した第1B図のダイヤモンド層を逆にしたものである。続いて、シリコン膜の 第二層22を、ダイヤモンド表面18上に堆積させる。必須ではないが、第二層 22の形成は、とりわけ後の処理中のダイのアタッチメントを容易に行うのに望 ましい。第1D図は、ここでも600℃の温度範囲でLPCVDにより厚さ2ミ クロンのポリシリコン膜を堆積させて、このダイアタッチメント層22を設けた ものである。得られる積層構造体24を、次に、デバイス品質半導体材料からな る層又はデバイス品質半導体材料を含んでなるウエハにボンディングすることが できる。 構造体24は、デバイス品質半導体層にボンディングした従来の材料及び複合 体よりも汎用性があり且つ機能的である。以前は、デバイスウエハを「ハンドル 」ウェハと称されるものにボンディングして、続いての熱処理及びウエハハンド リング中の機械的一体性を確保していた。これに対して、積層構造体24は、隣 接するデバイス層の一体性を保護することに加えて、続いて形成される電子デバ イスとの関連において高熱伝導性と誘電体絶縁を付与するダイヤモンド層を含ん でなる。さらに、構造体24は、ダイヤモンドと、ダイヤモンドとデバイス層と の界面領域の両方の電気的特性に影響する方法で形成してもよい。 第1E図は、中間シリコン層20を介してダイヤモンド層12に結合させた単 結晶性シリコンデバイス品質ウエハ30を含んでなるボンデッドウエハ28であ る。ここで使用されている用語「単結晶」は、欠陥又は不純物を有するか有さな い格子構造を意味する。ウエハ30と層20との間のボンディングの前に、例え ば、H2SO4/H22清浄化後に、NH4OHでの第二清浄化及び回転すすぎ/ 乾燥を行うことからなるプレボンド表面処理を行わなければならない。シリコン 層20とウエハ30のボンディング表面との間のボンディングは、界面32で酸 化物を形成することにより高めることができる。例えば、水等の液状酸化体を、 高温アニール、例えば900℃を超える温度で、中性雰囲気又は蒸気環境中に、 数時間混入させると、格子シリコンと多結晶性シリコンとの間に酸素結合が生じ る。さらに詳細については、1990年10月9日発行の米国特許第4,962 ,062号(引用することにより本明細書の開示の一部とされる)を参照の事。 また、本発明の譲受人に譲渡された、ボンデッドウエハの歩留まりを高めるのに 好ましい液状酸化体を開示している米国特許出願第07/834,439号も参 照されたい。 一般的に、ボンディング表面の一方に、水+過酸化水素等の液状酸化体を1滴 配置する。次に、デバイスウエハを、ウエハ構造体28に配置する。酸化体1滴 は、ウエハ表面1平方インチ当たり0.8〜8ミクロリットルの範囲の容積を有 しなければならない。ウエハ30をウエハ構造体28に位置させたら、接触材料 を24〜48時間乾燥させる。次に、接触ウエハを900℃で2時間反応させて 、ウエハを互いに融着させるシリコン−酸素結合を形成する。ボンディングが完 了したら、デバイスウエハ30の露出表面34を清浄にし処理してさらなる処理 に付することができる。ボンディング後にウエハ30を薄くするのが望ましいこ とがある。また、最初にウエハ30にコンプリメンタリドーパントを注入して続 いてのCMOS回路の形成を行うのが望ましいこともある。ウエハ30には、さ らに、表面34上にエピタキシャル成長により所望の純度のより高品質の結晶を 組み込んでもよい。続いて、周知のプロセスに準じて、デバイスウエハ層中又は デバイスウエハ層上に、個別のデバイス又は一体の回路を加工できる。デバイス 品質層に誘電的に分離したデバイスアイランドを形成するのが一般的である。 処理を完了した時、ポリシリコン層22に、熱成長酸化物をコーティングして もよい。これは、緩衝酸化物エッチング剤を用いた湿式化学エッチングか、CF4 又はSF6を用いた乾式プラズマエッチングにより除去することができる。ボン デッドウエハ上に形成した一体回路又は個別のデバイスを、次にレーザーアブレ ーション又はソーイングにより分離してダイとする。次に、露出したポリシリコ ン層22を、第1F図に示すように銅熱シンクにはんだ付けするか、第1G図に 示すように、金メッキしたパッケージキャビティーに共融的に結合する。また、 ポリシリコン層22は、熱シンク又はパッケージ材料に、高熱伝導性を有する銀 −ガラス接着剤で結合することもできる。 第1F図に示したはんだ付けの場合、アルミニウム層40を、ポリシリコン層 22にボンディングにする。チタニウム層42を、アルミニウムとニッケル層4 4との間に拡散バリアとして形成する。ニッケルに金層46をコーティングして 、さもなければ露出することになるボンディング表面が酸化しないように保護す る。Niとはんだ層48との間にボンディング、例えばPb/Snするために、 金が隣接材料に拡散する。はんだにより、ダイが銅熱シンク50に結合する。第 1G図の共融結合は、金プレフォーム52をポリシリコン層22及びパッケージ キャビティーの金メッキ56に接触させて配置することにより行う。系を、42 5℃に加熱してAu/Auボンドを形成する。 通常のダイアタッチメント法を用いて第1E図のポリシリコン層22をパッケ ージにボンディングできるが、他の手法を用いてダイヤモンド層12を結合でき る。第1E図のボンデッドウエハ28は、ポリシリコン層22を用いて形成する 必要がない。むしろ、150℃、16時間で硬化するDupont5504等の 銀エポキシ接着剤を用いて、ダイヤモンド層12とニッケルメッキパッケージキ ャビティとの間に形成できる。また。ポリシリコン以外の材料は、ダイヤモンド とダイアタッチメントメディアとの間に中間層を形成することができる。 本発明の利点は、SOIボンデッドウエハにおけるダイヤモンド層が、ボンデ ッドウエハにおける材料による影響又は制限から完全に独立した成長条件下で形 成できることである。例えば、結晶欠陥(例えば、積層欠陥、ミクロ双晶及び転 位)並びに粒界、表面粗さ、不純物等の他の欠陥が、全てCVDダイヤモンド膜 において得られる特性に影響することは、公知である。非ダイヤモンド基板への ダイヤモンド材料の核形成及び表面成長プロセスは、堆積膜の結晶配向、固有応 力及びモルフォロジーに影響する。従って、導電率及び熱膨張係数を含む機械的 、電気的及び熱的特性は、部分的には、成長基板の選択によって決まる。具体的 には、例えば、電離放射線、引加電圧又は不純物拡散によるダイヤモンド膜にお ける電子の輸送挙動は、成長基板と上に設けたダイヤモンド膜との間の界面層の 組成及び構造により顕著に影響される。 ケイ化物によるボンディング 第1H〜1I図は、自立形ダイヤモンド上にシリコンを担持したボンデッドウ エハを形成するための好ましいケイ化物ボンディング法を示した断面図である。 プロセスは、厚さ500ミクロンのシリコンデバイスウエハと、両面に堆積ポリ シリコンを有する匹敵する直径の自立形ダイヤモンド層12(第1E図に示した ような)とから開始する。次に、白金又は他の耐熱金属からなる厚さ500オン グストロームの層24を、ポリシリコン層20の平滑表面上に堆積する。これに ついては、第1H図を参照の事。 次に、デバイスシリコンウエハ30と自立形ダイヤモンド層12を、ボンディ ング界面にポリシリコン及び金属層を用いて接合する。ダイヤモンド上にシリコ ンを担持した構造体を、2〜6時間炉サイクルにおいて窒素等の不活性雰囲気中 で500℃に加熱する。これにより、金属がデバイス及び層22のポリシリコン からのシリコンと反応して、ケイ化物層26を形成する。この低温ボンディング は、熱酸化よりは、むしろケイ化物反応から生じる。これについては、第1I図 を参照の事。白金の場合、シリコン−白金ボンドは、デバイスシリコンウエハ3 0とポリシリコン層22の両方からのシリコン原子により形成される。ボンデッ ドゾーンは、厚さ約600〜1000オングストロームとなる。ボンディング後 、シリコンデバイスウエハのバルクは、研削、ラッピング及び研磨により除去し て、所望のデバイスシリコン厚さとすることができる。もしタングステン及びコ バルト等の他の耐熱金属を白金の代わりの金属層24に使用するならば、ケイ化 物反応には、より高温でのアニーリングが必要なことがある。 デバイスシリコンウエハは、自立形ダイヤモンド膜と一致させるためにひ化ガ リウムウエハと置き換えてもよい。自立形ダイヤモンド膜のポリシリコン及び白 金層を、ひ化ガリウムウエハ表面上に堆積させたポリシリコンからなる、例えば 500オングストロームの層に押しつける。500℃で2〜6時間の熱サイクル により、白金が、GaAs上のポリシリコン層及び自立形ダイヤモンド膜上のポ リシリコン層に拡散する。ここでも、ボンディングは、ケイ化反応に依存し且つ 酸化ではない。GaAsを用いた自立形ダイヤモンド膜へのケイ化ボンディング の利点は、ダイヤモンドやGaAsの望ましくない分解を生じない低温ボンディ ングプロセスである点にある。両方の材料は、500℃を十分超えても安定であ る。 SiCの代わりに、種々の材料を、成長基板10に選択してよい。一般的に、 ダイヤモンド膜を形成したら、この成長基板を除去できる。例えば、タングステ ン基板は、30重量%過酸化物(H22)水溶液で除去できる。モリブデン又は 銅基板は、水に70%質量濃度のHNO3を添加して得た50%水溶液で除去で きる。Ni/Fe合金42は、HCl(37質量%)とHNO3(70質量%) の1:1溶液により除去できる。Kovarは、合金42と同様の方法か、純度 97%の熱H2SO4により除去できる。 また、成長基板10は、比較的厚いベース基板60(例えば500ミクロン) を含んでなりその上に薄膜62を形成して有することにより非常に優れた成長基 板14を提供する、第2図に概略示した複合構造体58として形成することもで きる。熱膨張係数(CTE)の差異による基板60のそりを防止するために、膜 62(例えば、0.05〜1.0ミクロン)と類似の組成及び厚さの薄膜64を 、ベース基板60の反対面に形成してよい。表Iに、ベース基板60及び薄膜6 2についての一連の選択できるものを示す。また、表Iに、ベース基板材料につ いてのCTEも示す。多結晶性ダイヤモンドについてのCTEは、2.0〜2. 3xE−6/Cの範囲である。今述べた理由により、窒化シリコンは、有利な成 長基板材料である。 SOIウエハの製造及び処理中、半導体デバイスを、一般的に高温周囲条件を 用いたプロセスに準じて形成する。ダイヤモンドは、不活性環境において140 0℃付近の温度で安定のままである。これについては、J.E.Field、T he Properties of Diamonds、New York A cademic Press1979を参照の事。ボンデッドウエハ28等のダ イヤモンドを含む構造体を形成したら、処理工程を進行させて、デバイスアイラ ンドを含む集積回路構造体を形成するのが望ましい。処理に、ダイヤモンド層が 露出されるようなウエハ材料の除去が含まれている時には、プロセスに、ダイヤ モンド表面に関して不活性である環境を用いて、高温条件を用いることができる ようにしなければならない。これは、多結晶性ダイヤモンドが、温度700℃付 近の酸素雰囲中で熱的に不安定となるからである。これについては、Rames ham等、J.Electrochem.Soc.、第137巻、第10号、1 990年10月、第3203〜3205頁参照の事。 不活性雰囲気は、700℃でダイヤモンドの一体性を維持することができるが 、このようなことは、大量製造環境、即ち、高度の信頼性、精度及び反復性を要 する環境には適当ではない。一般的に、ダイヤモンドの一体性の反応環境に対す る感受性により、標準的な高温環境プロセスが不適当となると思われる。例えば 、シリコンをベースとした処理では、一般的に、多種多様な酸化物、例えば、フ ィールド酸化物、トレンチ酸化物、イオン注入マスク酸化物、ゲート酸化物及び キャパシター酸化物を生成するために、700℃を超える温度でシリコンを熱酸 化する。このような反応は、ダイヤモンド材料に影響を及ぼす。酸化物堆積等の 代替は、大量製造には望ましくない。 さらに、ダイヤモンド材料がシリコン等の半導体材料と直接接触している時、 炭素が半導体中に拡散する可能性がある。1cm3当たり1E18のオーダーで 炭素濃縮が生じる拡散では、微小欠陥と転位が形成され、少数キャリア寿命が短 くなりやすい。このことについては、K.V.Ravi、Imperfecti ons and Impurities in Semiconductor Silicon、Wiley:ニューヨーク、1981を参照の事。 以下、酸化物形成及び堆積を含む標準的なシリコン処理中のダイヤモンド材料 の一体性を保護するための方法と構造について説明する。上記方法及び構造につ いての重要な特徴は、炭素がSi34等の介在緻密材料により半導体材料に移動 するのがするのが減少する。 第3図の構造は、複合構造の薄膜62として窒化シリコンを選択することによ り得られる。例えば、第2図に示したような積層構成の場合、ダイヤモンド層1 2は、Moベース基板60の対向面上に形成した2つの薄膜62及び64を含ん でなる基板10上に形成することができる。例えば、ポリシリコン層20のよう な中間ボンディング層の形成前に、Moベース基板を、前記したようにしてHN O3溶液で除去して、第3図に層62として示した窒化シリコンからなる薄膜を 残す。窒化シリコン層62は、酸化及び拡散バリアの両方を兼ねて、デバイス形 成中にダイヤモンド表面16を保護する。第二窒化シリコン層63をダイヤモン ド表面18に形成して、酸化バリアも設けてもよい。 層62に窒化シリコンを選択するのが、典型的である。デバイスウエハ30の 材料の選択だけでなく特定のプロセス条件に応じて適当な他の材料が適当なこと がある。一般的に、層62は、酸化及び/又は酸素のダイヤモンドへの拡散に有 効なバリアを提供する一種以上の材料を含んでなる。ここで、二酸化シリコンと は異なり、窒化シリコンは、バリア層自体からダイヤモンド材料に移行すること ができる酸素を含有しない。 第二の望ましい特徴は、層62が活性ドーパントがデバイスウエハ30の半導 体材料に拡散するのを防止することである。炭素は、シリコン中でドーパントと して作用する。窒化シリコンとは異なり、窒化ホウ素及び窒化アルミニウム等の 材料は、シリコン中でドーパントとして作用する元素、例えば、ホウ素及びアル ミニウムを含有する。従って、層62の材料の選択は、部分的には、デバイスウ エハ30の半導体材料の選択に依存する。 また、窒化シリコンバリア膜も、ダイヤモンド成長プロセスとは無関係に形成 できる。第1B図に関して前記したような自立形ダイヤモンド膜12から開始し て、窒化シリコンからなる300〜500オングストローム層62を平滑ダイヤ モンド表面16(前は成長基板にボンデッドしていた)に、ジクロロシランをア ンモニアと800℃で反応させることにより堆積させる。さらに、第1D図に示 したようなポリシリコン層22の代わりに、第二窒化シリコン層63を、ダイヤ モンド層表面18に沿って堆積してもよい。ポリシリコン層22(第1D図)と 窒化物層63は、両方酸化バリアを形成して熱処理中にダイヤモンド層12の一 体性を保護する。次に、窒化シリコン層62の上に、例えば、約500オングス トロームのポリシリコン又無定形シリコンを含んでなる中間ボンディング層20 を堆積する。層20は、温度600℃の範囲での低圧化学蒸着により形成できる 。これについては、第3図を参照のこと。窒化シリコン層62は、デバイス形成 中、上の設けたポリシリコン層20及び続いてボンディングされるデバイスウエ ハ30に関して酸化及び拡散バリアを提供する。もし窒化物が表面18に堆積さ れなかったならば、厚さ2ミクロンのポリシリコン層を堆積する。 デバイスウエハ30でのボンディングは、第1E図を参照して上記したように 進行して、ボンデッドウエハ構造体65を形成する。例えば、ドーパントを有す るが有しない酸化液体の必要滴数を、平滑500オングストロームポリシリコン 層20上に配置する。デバイスウエハを酸化液体を含有するポリシリコン表面に 押しつけ、この構造体を、900℃で熱アニーリングして、酸化ボンディングを 生じさせる。ウエハ処理は、従来記載されているようにして進行し集積回路を完 成できる。米国特許出願第07/921,197号を参照の事。処理を完了した 時、ダイヤモンド膜の背面から成長酸化物を除去する。次に、ウエハのレーザー アブレーション又ソーイングを行い、個別のダイとする。 窒化シリコン層62を含む(但し、層63は必須ではない)ダイヤモンド上半 導体担持ウエハ構造体の場合、デバイスアイランドの形成は、第4A〜4F図に 示したように進行してよい。典型的なボンデッドウエハ構造90(第4A図)の 場合、横方向分離を、デバイスシリコン層94ウエハに熱酸化物92を形成する ことから開始する。シリコン層94を、介在窒化シリコン層98(第3図の層6 2に相当)及びポリシリコン層100(第3図の層20に対応)を介して、ダイ ヤモンド基板96にボンディングする。ボンディング反応によっては、極薄(例 えば、10〜30オングストロームのケイ化物又は酸化物)ボンド界面層102 が、デバイスシリコン層94とダイヤモンド基板96との間に存在するであろう 。これについては、米国特許出願第07/939,786号を参照の事。 SiO2層92を、酸化物エッチング、好ましくは反応イオンエッチング(R IE)でパターン化して、垂直酸化物側壁を形成する。次に、乾式エッチングを ポリシリコン層100に延びているデバイス層で行う。デバイス及びポリシリコ ン層において材料を除去してトレンチ104を形成することは、2工程エッチン グで行うのが好ましい。ブレークスルー等方性プラズマエッチングにより、ネー ティブ酸化物及び炭素物質が除去される。次に、主エッチング、RIEは、本来 異方性である。エッチング条件を、表2にまとめて示す。 もしケイ化物ボンド層よりもむしろ酸化物ボンド層がデバイスシリコン層94 と窒化物層98との間に存在するならば、エッチングが、ボンド層102を介し て窒化シリコン層98に進行する。また、もし層102がケイ化物であるならば 、エッチングが、ケイ化物上で停止してよい。ケイ化物の除去は、HCl:HN O3の1:1エッチング溶液により行うことができる。層100(ポリシリコン )の残り(ポリシリコン)が存在するならば、乾式エッチング(表2、工程II )により除去する。HF浸漬により、マスキング酸化物が除去されるであろう。 トレンチ104の形成後、酸化物マスク層92を、HF浸漬してさらに残留酸 化物を除去することにより除去する。次に、二酸化シリコン層106を、トレン チ壁に沿って、例えば、テトラエチルオルトシリケート(TEOS)のプラズマ エンハンストCVDにより400℃で形成する。堆積したSiO2を、N2中約1 000℃で緻密化する。 TEOSによりSiO2を堆積した後、厚い、例えば2ミクロンのポリシリコ ン層108を、LPCVDにより堆積する。堆積厚さを調整して、トレンチを第 4C図に示すように、トレンチを完全に充填しなければならない。LPCVDポ リシリコンを、化学的/機械的研磨によりウエハ表面から除去する。研磨は、緻 密化SiO2層106上で停止する。これについては、第4D図を参照の事。次 に、ポリシリコンを、トレンチ104から、下にデバイスシリコン層94の上表 面103まで、時限反応イオンエッチング(例えば、表2の工程II)又は湿式 エッチング剤(HNO3+HF)により除去する。これについては、第4E図参 照の事。最後に、デバイス層94上に残存しているTEOS堆積SiO2層10 6を、プラズマエッチング(例えば、表2の工程I参照)で除去して、第4F図 の構造体を得る。 第4F図に示すように、上記プロセスは、トレンチと、分離デバイスアイラン ドとなるデバイスシリコン層の部分の両方の下に位置する連続窒化シリコン層を 提供することができる。代替法として、ダイヤモンド基板を介在窒化物層なしで (例えば、中間ポリシリコン層と、ボンディング酸化物又はボンディングケイ化 物を有する)デバイスシリコン層にボンディングする時には、トレンチ形成中に 酸化雰囲気に暴露することのあるダイヤモンド材料を保護することが望ましい。 第5A図は、例えば、酸化物又はケイ化物を含んでなる介在ボンディング層12 6によりダイヤモンド層124にボンデッドしたデバイスシリコン層122を含 んでなるこのようなボンデッドウエハ120を示す。トレンチ形成は、シリコン 層122への酸化物の熱成長から開始後、パターン及びマスク工程を行って、マ スキング酸化物層128(第5B図)を得る。次に、表2に記載等のようにエッ チングを行う。ボンディング層126が酸化物である時には、エッチングはそこ を通過してダイヤモンド層124の上で停止する。第4図を参照して説明したよ うに、層126がケイ化物である時には、RIEはその上で停止し(第5C図参 照)、ケイ化物を湿式化学エッチングで除去して、ダイヤモンドを露出する。H F浸漬では、マスキング酸化物も除去されるであろう。第5D図は、層126及 び酸化物マスク128の両方を除去後に得られるトレンチ129を示す。 次に、窒化シリコンからなる500オングストローム層130を、得られたト レンチ129中及びデバイスシリコン層122上に堆積する。窒化物層130を 800℃でアニーリングして、シリコン欠陥を除去するとともに、窒化物表面に 沿って薄酸化物層134、例えば20オングストローム未満を形成する。薄層1 34は、続いてのトレンチリフィル工程中に堆積した二酸化シリコン又はポリシ リコンを受容するための良好なボンディング表面を提供する。即ち、TEOSS iO2及びLPCVDポリシリコンを、第4C図を参照して前記で説明したよう に堆積して、トレンチをリフィルする。これについては、TEOS酸化物層13 8とポリシリコン充填層140をさらに示す第5F図を参照の事。化学的/機械 的研磨の場合、第5G図に示した構造体が得られる。 第5図の加工シーケンスの別態様として、乾式エッチングで達成される第5C 図のトレンチ形成を、KOH−n−プロパノール溶液(85℃)中で湿式異方性 エッチングで行うことができる。これについては、層122の上表面が1、0、 0格子面に沿っているデバイスシリコン層122に形成されたトレンチ150を 示す第6A図を参照の事。湿式エッチングにより、トレンチ壁152が、1、0 、0面に対して54.7度の傾斜で1、1、1面に沿って露出される。数多くの バイポーラデバイス用途の場合、デバイス層の残存アイランド部に適当な厚さは 、10〜20ミクロンの範囲である。KOHエッチングは、ボンディング層12 6の上で停止するであろう。下に位置するダイヤモンド層124を露出させるた めに、酸化物ボンディング層の除去をHF湿式エッチングで達成するとともに、 ケイ化物ボンドの除去を王水を用いて行うことができる。これについては、第6 B図を参照の事。このプロセスは、第5E〜5G図を参照して上記したようにし て継続する。即ち、窒化シリコン層130を、堆積し(第6C図)、アニーリン グして、SiO2及び/又はポリシリコン用の受容表面を提供する。得られた構 造体(第5G図に示したものと類似)を、第6D図に示す。 上記詳細な説明に基づいて、本発明は、種々の具体的態様で実施でき、前記で 開示した実施態様は、従って全ての面で、実例を示したものであり、発明を制限 するものするものではないと考えるべきであることは明らかである。本発明の範 囲は、ここに添付の特許請求の範囲に対応し、他に限定されるべきではない。特 許請求の範囲の同等の意味及び範囲内にある全ての変更は、本発明の範囲内であ ることが意図される。
【手続補正書】特許法第184条の8 【提出日】1995年4月18日 【補正内容】 明細書 ダイヤモンド絶縁体を組み込んだボンデッドウエハプロセス 発明の分野 本発明は、絶縁体上半導担持構造体に加工した集積電子回路に関し、より詳細 には、向上したダイヤモンド上シリコン担持回路及びそのような構造体の加工方 法に関する。 発明の背景及び概要 ダイヤモンド材料が、集積回路に適用するのに所望の機械的、電気的及び熱的 性質を有することは公知である。このことについては、1994年7月7日公開 のWO94/15359「Silocon On Diamond Circu it Structure」(本願の譲受人に譲渡)に、ダイヤモンド層上に結 晶性シリコンを形成してなる層を有する集積回路構造の形成方法が開示されてい る。用途の中でも、とりわけこのような構造体は、熱伝導性が高まった熱放散経 路を提供するのに有用である。得られる利点には、電力ハンドリング能の増加及 びデバイス集積の高レベル化が含まれる。 より一般的には、絶縁体上半導体担持(SOI)構造体上に集積回路を加工し たものは、CMOS回路についてラッチアップがないこと、寄生キャパシタンス が低いこと、電力消費量が低いこと、放射線硬度、高温操作、高電圧操作及び多 層デバイス集積ができることを含む性能上の利点がある。一般的に、SOI構造 では、デバイスアイランドを、分離トレンチをデバイス半導体層を介して下方に 絶縁レベルまで延ばすことにより形成する。このようなトレンチの側壁は、二酸 化シリコン等の絶縁体を用いて形成する。 ダイヤモンド上にシリコンを担持した構造体の加工は、上に多結晶性ダイヤモ ンド膜を受容するためのウエハ成長基板の作製から開始する。ダイヤモンド材料 を、例えば、プラズマエンハンスト化学蒸着(PECVD)により堆積した後、 薄多結晶性又は無定形シリコン膜をおそらく1ミクロン未満の厚さにダイヤモン ド層上に形成する。次に、シリコン膜について、第二ウエハを受容するための平 滑なボンディング表面を設けるための準備をする。第二ウエハは、集積回路デ バイスを上に形成するのに適当な品質の半導体層を含む。さらに詳細には、WO 94/15359号(引用することにより本明細書の開示の一部とされる)に開 示されている。一般的に、上にダイヤモンド膜を成長させるウエハ基板は、SO I構造体と一体になる。 ダイヤモンド層及び二酸化シリコン又は窒化シリコン層をダイヤモンド層上に 有するボンデッドウエハを用いた絶縁体上シリコン担持デバイスを加工するため の他の方法が、Research Disclosure No.345、19 93年1月、第76頁、アブストラクトNo.345114及びWO91/11 822に示されている。酸化物ボンディング及びケイ化物ボンディングの方法は 、それぞれJapanese Journal of Applied Phy sics、第30巻、第10A号、第2部、1991年10月10日、L169 3〜L1695頁及びIEDM1986、第210〜213頁に記載されている 。EP−A−0317124に示されている別の方法では、2つのウエハを一緒 にボンディングすることなく従来の堆積及び除去工程を用いてダイヤモンド上シ リコン担持デバイスを形成している。 上記記載のプロセスでは、堆積条件を慎重に選択して、ダイヤモンド膜がウエ ハ基板に確実に付着するとともに、一旦ダイヤモンドの堆積が完了した後の基板 のそりを最小限に抑えるようにしなければならない。以後のSOI構造体上に集 積回路デバイスを形成する処理のために、選択される成長基板材料は、処理環境 に適合するものに限定されていた。 SOI構造体に埋め込んだ絶縁体としてダイヤモンドを適用するのに望ましい 最適な膜特性は、そこにボンディングされる成長基板により付与される特性とは 必ずしも一致しないことが、現在では認識されている。例えば、材料特性の差、 例えば、熱膨張特性の差異のために、熱サイクルにより、ダイヤモンド層の形成 と適合する種々のウエハ基板の種類が制限されることがある。 向上した特性を得るために、今般、除去可能な堆積表面の準備とその上にダイ ヤモンド材料を形成することから開始する絶縁体上に半導体を担持した構造体の 製造方法が提供される。得られたダイヤモンド層は、第一及び第二対向表面であ って、第一表面が最初は前記堆積表面と接触している第一及び第二対向表面を含 む。前記ダイヤモンド層の第一表面を、堆積表面から分離する。ダイヤモンド表 面の一方と、半導体材料層を含んでなるウエハ構造休との間にボンドを形成する 。 また、半導体処理中のダイヤモンド材料の一体性を保護するための構造体及び 方法、並びに炭素がダイヤモンド材料から半導体構造体の別の層に拡散するのを 防止するための構造体及び方法も提供される。一般的に、集積回路構造体は、ダ イヤモンド層と、前記ダイヤモンド上に形成した窒化シリコン層と、前記窒化物 層上の半導体材料層とを含んでなる。本発明の一実施態様によれば、前記構造体 を加工するには、まずダイヤモンド材料層を堆積し、この層の上に窒化シリコン を形成することができる。半導体材料の層又はウエハを、界面に前記窒化物層を 位置させて前記ダイヤモンド層にボンディングする。代替法として、ダイヤモン ド含有層を堆積し、半導体層を前記ダイヤモンド層にボンディングした後、トレ ンチを、前記半導体材料を介して前記ダイヤモンド層まで形成し、窒化シリコン を前記トレンチに堆積させる。 図面の簡単な説明 第1A〜1I図は、本発明によるダイヤモンド上にシリコンを担持した回路構 造体の加工を示す。 第2図は、多結晶性ダイヤモンド材料を受けるための成長基板を示す。 第3図は、ダイヤモンド材料上に形成した窒化シリコン層を示す。 第4A〜4F図は、順に、デバイスアイランド形成中のダイヤモンド上にシリ コンを担持した構造体の一部分を示したものである。 第5A〜5G図は、デバイスアイランドを形成する時に、窒化シリコンをダイ ヤモンド材料上に組み込む方法を部分的に示したものである。 第6A〜6D図は、デバイスアイランドを加工するさらに別のシーケンスを部 分的に示したものである。 発明の詳細な説明 第1(A−F)図は、本発明の概念の一実施態様である。最初に、炭化シリコ ン(SiC)からなる犠牲的基板10を、ダイヤモンド膜を上に成長させる媒体 として選択する。この好ましい実施態様では、成長基板10に、SiCを選択す る。この理由は、SiCの熱膨張特性は、上に成長させるダイヤモンド膜の熱膨 張特性に比較的近く、従って温度サイクル中の有害作用の発生を減少できるから である。熱サイクル並びに核形成と表面成長の両方に影響する所望の特性を有す る基板を選択し、前記基板10上に、多結晶性ダイヤモンド膜を堆積する。この 膜は、自立形ダイヤモンドウエハに必要な一体性を付与するとともにそりの問題 を回避するに十分な厚さに成長させる。 第1A図に示すように、ダイヤモンド層12を、基板10の成長表面14上に 堆積する。堆積は、ホットフィラメント化学蒸着(HFCVD)により基板温度 700〜1000℃の範囲で行うことができる。これにより、かなり均一な多結 晶性ダイヤモンド組成が得られる。これについて、基板表面14を所望の仕様に 研磨すると、基板に形成して得られたダイヤモンド表面16(第1B図も参照) は、実質的に同程度の平面度又は平坦度である。従って表面16は、前記ダイヤ モンド材料を研削又は研磨することなく、対向ダイヤモンド表面18よりも高い 均一性又平面性を提供できる。 この複合構造体を、次に適当な化学的環境に付して基板10を除去する。例え ば、SiC基板の場合、第1B図の自立形ダイヤモンドウエハは、前記構造体を 60℃に加熱したKOH浴に浸漬してSiCを完全に除去することにより形成さ れる。 前は基板表面14に設けられていた新たに露出したダイヤモンド表面16は、 以後のウエハボンディングに優れた品質を示す。代替法として、既に公知なよう に、まず平面化した後、表面18をボンディングしてダイヤモンド層12をデバ イス品質層に接合できる。ここで、高品質表面16を提供することに加えて、今 の段階で自立形のダイヤモンド層12の対向表面18を研磨して、厚さ及び平坦 度において所望の総均一性を提供してもよい。無論、この研磨は、基板10の除 去の前に行うことができる。このような精度は、極めて薄い半導体膜を表面16 及び18の各々の上に設けて絶縁ダイヤモンド層12の両面にサブミクロンの集 積回路デバイスを構成する時に望ましい。 次に、ダイヤモンド表面16上に、中間ボンディング層を形成する。例えば、 約500オングストロームのポリシリコン又は無定形シリコンを、新たに露出さ せた平滑なダイヤモンド表面16上に、低圧化学蒸着(LPCVD)により、6 00℃の温度範囲で堆積させる。第1C図は、上に上記堆積シリコン層20を形 成した第1B図のダイヤモンド層を逆にしたものである。続いて、シリコン膜の 第二層22を、ダイヤモンド表面18上に堆積させる。必須ではないが、第二層 22の形成は、とりわけ後の処理中のダイのアタッチメントを容易に行うのに望 ましい。第1D図は、ここでも600℃の温度範囲でLPCVDにより厚さ2ミ クロンのポリシリコン膜を堆積させて、このダイアタッチメント層22を設けた ものである。得られる積層構造体24を、次に、デバイス品質半導体材料からな る層又はデバイス品質半導体材料を含んでなるウエハにボンディングすることが できる。 構造体24は、デバイス品質半導体層にボンディングした従来の材料及び複合 体よりも汎用性があり且つ機能的である。以前は、デバイスウエハを「ハンドル 」ウエハと称されるものにボンディングして、続いての熱処理及びウエハハンド リング中の機械的一体性を確保していた。これに対して、積層構造体24は、隣 接するデバイス層の一体性を保護することに加えて、続いて形成される電子デバ イスとの関連において高熱伝導性と誘電体絶縁を付与するダイヤモンド層を含ん でなる。さらに、構造体24は、ダイヤモンドと、ダイヤモンドとデバイス層と の界面領域の両方の電気的特性に影響する方法で形成してもよい。 第1E図は、中間シリコン層20を介してダイヤモンド層12に結合させた単 結晶性シリコンデバイス品質ウエハ30を含んでなるボンデッドウエハ28であ る。ここで使用されている用語「単結晶」は、欠陥又は不純物を有するか有さな い格子構造を意味する。ウエハ30と層20との間のボンディングの前に、例え ば、H2SO4/H22清浄化後に、NH4 OHでの第二清浄化及び回転すすぎ/ 乾燥を行うことからなるプレボンド表面処理を行わなければならない。シリコン 層20とウエハ30のボンディング表面との間のボンディングは、界面32で酸 化物を形成することにより高めることができる。例えば、水等の液状酸化体を、 高温アニール、例えば900℃を超える温度で、中性雰囲気又は蒸気環境中に、 数時間混入させると、格子シリコンと多結晶性シリコンとの間に酸素結合が生じ る。さらに詳細については、1990年10月9日発行の米国特許第4,9 62,062号(引用することにより本明細書の開示の一部とされる)を参照の 事。また、本発明の譲受人に譲渡された、ボンデッドウエハの歩留まりを高める のに好ましい液状酸化体を開示している米国特許第5,334,273号も参照 されたい。 一般的に、ボンディング表面の一方に、水+過酸化水素等の液状酸化体を1滴 配置する。次に、デバイスウエハを、ウエハ構造体28に配置する。酸化体1滴 は、ウエハ表面1平方インチ当たり0.8〜8ミクロリットルの範囲の容積を有 しなければならない。ウエハ30をウエハ構造体28に位置させたら、接触材料 を24〜48時間乾燥させる。次に、接触ウエハを900℃で2時間反応させて 、ウエハを互いに融着させるシリコン−酸素結合を形成する。ボンディングが完 了したら、デバイスウエハ30の露出表面34を清浄にし処理してさらなる処理 に付することができる。ボンディング後にウエハ30を薄くするのが望ましいこ とがある。また、最初にウエハ30にコンプリメンタリドーパントを注入して続 いてのCMOS回路の形成を行うのが望ましいこともある。ウエハ30には、さ らに、表面34上にエピタキシャル成長により所望の純度のより高品質の結晶を 組み込んでもよい。続いて、周知のプロセスに準じて、デバイスウエハ層中又は デバイスウエハ層上に、個別のデバイス又は一体の回路を加工できる。デバイス 品質層に誘電的に分離したデバイスアイランドを形成するのが一般的である。 処理を完了した時、ポリシリコン層22に、熱成長酸化物をコーティングして もよい。これは、緩衝酸化物エッチング剤を用いた湿式化学エッチングか、CF4 又はSF6を用いた乾式プラズマエッチングにより除去することができる。ボン デッドウエハ上に形成した一体回路又は個別のデバイスを、次にレーザーアブレ ーション又はソーイングにより分離してダイとする。次に、露出したポリシリコ ン層22を、第1F図に示すように銅熱シンクにはんだ付けするか、第1G図に 示すように、金メッキしたパッケージキャビティーに共融的に結合する。また、 ポリシリコン層22は、熱シンク又はパッケージ材料に、高熱伝導性を有する銀 −ガラス接着剤で結合することもできる。 第1F図に示したはんだ付けの場合、アルミニウム層40を、ポリシリコン層 22にボンディングにする。チタニウム層42を、アルミニウムとニッケル層4 4との間に拡散バリアとして形成する。ニッケルに金層46をコーティングして 、さもなければ露出することになるボンディング表面が酸化しないように保護す る。Niとはんだ層48との間にボンディング、例えばPb/Snするために、 金が隣接材料に拡散する。はんだにより、ダイが銅熱シンク50に結合する。第 1G図の共融結合は、金プレフォーム52をポリシリコン層22及びパッケージ キャビティーの金メッキ56に接触させて配置することにより行う。系を、42 5℃に加熱してAu/Auボンドを形成する。 通常のダイアタッチメント法を用いて第1E図のポリシリコン層22をパッケ ージにボンディングできるが、他の手法を用いてダイヤモンド層12を結合でき る。第1E図のボンデッドウエハ28は、ポリシリコン層22を用いて形成する 必要がない。むしろ、150℃、16時間で硬化するDupont5504等の 銀エポキシ接着剤を用いて、ダイヤモンド層12とニッケルメッキパッケージキ ャビティとの間に形成できる。また。ポリシリコン以外の材料は、ダイヤモンド とダイアタッチメントメディアとの間に中間層を形成することができる。 本発明の利点は、SOIボンデッドウエハにおけるダイヤモンド層が、ボンデ ッドウエハにおける材料による影響又は制限から完全に独立した成長条件下で形 成できることである。例えば、結晶欠陥(例えば、積層欠陥、ミクロ双晶及び転 位)並びに粒界、表面粗さ、不純物等の他の欠陥が、全てCVDダイヤモンド膜 において得られる特性に影響することは、公知である。非ダイヤモンド基板への ダイヤモンド材料の核形成及び表面成長プロセスは、堆積膜の結晶配向、固有応 力及びモルフォロジーに影響する。従って、導電率及び熱膨張係数を含む機械的 、電気的及び熱的特性は、部分的には、成長基板の選択によって決まる。具体的 には、例えば、電離放射線、引加電圧又は不純物拡散によるダイヤモンド膜にお ける電子の輸送挙動は、成長基板と上に設けたダイヤモンド膜との間の界面層の 組成及び構造により顕著に影響される。 ケイ化物によるボンディング 第1H〜1I図は、自立形ダイヤモンド上にシリコンを担持したボンデッドウ エハを形成するための好ましいケイ化物ボンディング法を示した断面図である。 プロセスは、厚さ500ミクロンのシリコンデバイスウエハと、両面に堆積ポリ シリコンを有する匹敵する直径の自立形ダイヤモンド層12(第1E図に示した ような)とから開始する。次に、白金又は他の耐熱金属からなる厚さ500オン グストロームの層24を、ポリシリコン層20の平滑表面上に堆積する。これに ついては、第1H図を参照の事。 次に、デバイスシリコンウエハ30と自立形ダイヤモンド層12を、ボンディ ング界面にポリシリコン及び金属層を用いて接合する。ダイヤモンド上にシリコ ンを担持した構造体を、2〜6時間炉サイクルにおいて窒素等の不活性雰囲気中 で500℃に加熱する。これにより、金属がデバイス及び層22のポリシリコン からのシリコンと反応して、ケイ化物層26を形成する。この低温ボンディング は、熱酸化よりは、むしろケイ化物反応から生じる。これについては、第1I図 を参照の事。白金の場合、シリコン−白金ボンドは、デバイスシリコンウエハ3 0とポリシリコン層22の両方からのシリコン原子により形成される。ボンデッ ドゾーンは、厚さ約600〜1000オングストロームとなる。ボンディング後 、シリコンデバイスウエハのバルクは、研削、ラッピング及び研磨により除去し て、所望のデバイスシリコン厚さとすることができる。もしタングステン及びコ バルト等の他の耐熱金属を白金の代わりの金属層24に使用するならば、ケイ化 物反応には、より高温でのアニーリングが必要なことがある。 デバイスシリコンウエハは、自立形ダイヤモンド膜と一致させるためにひ化ガ リウムウエハと置き換えてもよい。自立形ダイヤモンド膜のポリシリコン及び白 金層を、ひ化ガリウムウエハ表面上に堆積させたポリシリコンからなる、例えば 500オングストロームの層に押しつける。500℃で2〜6時間の熱サイクル により、白金が、GaAs上のポリシリコン層及び自立形ダイヤモンド膜上のポ リシリコン層に拡散する。ここでも、ボンディングは、ケイ化反応に依存し且つ 酸化ではない。GaAsを用いた自立形ダイヤモンド膜へのケイ化ボンディング の利点は、ダイヤモンドやGaAsの望ましくない分解を生じない低温ボンディ ングプロセスである点にある。両方の材料は、500℃を十分超えても安定であ る。 SiCの代わりに、種々の材料を、成長基板10に選択してよい。一般的に、 ダイヤモンド膜を形成したら、この成長基板を除去できる。例えば、タングステ ン基板は、30重量%過酸化物(H22)水溶液で除去できる。モリブデン又は 銅基板は、水に70%質量濃度のHNO3を添加して得た50%水溶液で除去で きる。Ni/Fe合金42は、HCl(37質量%)とHNO3(70質量%) の1:1溶液により除去できる。Kovarは、合金42と同様の方法か、純度 97%の熱H2SO4により除去できる。 また、成長基板10は、比較的厚いベース基板60(例えば500ミクロン) を含んでなりその上に薄膜62を形成して有することにより非常に優れた成長基 板14を提供する、第2図に概略示した複合構造体58として形成することもで きる。熱膨張係数(CTE)の差異による基板60のそりを防止するために、膜 62(例えば、0.05〜1.0ミクロン)と類似の組成及び厚さの薄膜64を 、ベース基板60の反対面に形成してよい。表Iに、ベース基板60及び薄膜6 2についての一連の選択できるものを示す。また、表Iに、ベース基板材料につ いてのCTEも示す。多結晶性ダイヤモンドについてのCTEは、2.0〜2. 3xE−6/Cの範囲である。今述べた理由により、窒化シリコンは、有利な成 長基板材料である。 SOIウエハの製造及び処理中、半導体デバイスを、一般的に高温周囲条件を 用いたプロセスに準じて形成する。ダイヤモンドは、不活性環境において140 0℃付近の温度で安定のままである。これについては、J.E.Field、T he Properties of Diamonds、New York A cademic Press1979を参照の事。ボンデッドウエハ28等のダ イヤモンドを含む構造体を形成したら、処理工程を進行させて、デバイスアイラ ンドを含む集積回路構造体を形成するのが望ましい。処理に、ダイヤモンド層が 露出されるようなウエハ材料の除去が含まれている時には、プロセスに、ダイヤ モンド表面に関して不活性である環境を用いて、高温条件を用いることができる ようにしなければならない。これは、多結晶性ダイヤモンドが、温度700℃付 近の酸素雰囲中で熱的に不安定となるからである。これについては、Rames ham等、J.Electrochem.Soc.、第137巻、第10号、1 990年10月、第3203〜3205頁参照の事。 不活性雰囲気は、700℃でダイヤモンドの一体性を維持することができるが 、このようなことは、大量製造環境、即ち、高度の信頼性、精度及び反復性を要 する環境には適当ではない。一般的に、ダイヤモンドの一体性の反応環境に対す る感受性により、標準的な高温環境プロセスが不適当となると思われる。例えば 、シリコンをベースとした処理では、一般的に、多種多様な酸化物、例えば、フ ィールド酸化物、トレンチ酸化物、イオン注入マスク酸化物、ゲート酸化物及び キャパシター酸化物を生成するために、700℃を超える温度でシリコンを熱酸 化する。このような反応は、ダイヤモンド材料に影響を及ぼす。酸化物堆積等の 代替は、大量製造には望ましくない。 さらに、ダイヤモンド材料がシリコン等の半導体材料と直接接触している時、 炭素が半導体中に拡散する可能性がある。1cm3当たり1E18のオーダーで 炭素濃縮が生じる拡散では、微小欠陥と転位が形成され、少数キャリア寿命が短 くなりやすい。このことについては、K.V.Ravi、Imperfecti ons and Impurities in Semiconductor Silicon、Wiley:ニューヨーク、1981を参照の事。 以下、酸化物形成及び堆積を含む標準的なシリコン処理中のダイヤモンド材料 の一体性を保護するための方法と構造について説明する。上記方法及び構造につ いての重要な特徴は、炭素がSi34等の介在緻密材料により半導体材料に移動 するのがするのが減少する。 第3図の構造は、複合構造の薄膜62として窒化シリコンを選択することによ り得られる。例えば、第2図に示したような積層構成の場合、ダイヤモンド層1 2は、Moベース基板60の対向面上に形成した2つの薄膜62及び64を含ん でなる基板10上に形成することができる。例えば、ポリシリコン層20のよう な中間ボンディング層の形成前に、Moベース基板を、前記したようにしてHN O3溶液で除去して、第3図に層62として示した窒化シリコンからなる薄膜を 残す。窒化シリコン層62は、酸化及び拡散バリアの両方を兼ねて、デバイス形 成中にダイヤモンド表面16を保護する。第二窒化シリコン層63をダイヤモン ド表面18に形成して、酸化バリアも設けてもよい。 層62に窒化シリコンを選択するのが、典型的である。デバイスウエハ30の 材料の選択だけでなく特定のプロセス条件に応じて適当な他の材料が適当なこと がある。一般的に、層62は、酸化及び/又は酸素のダイヤモンドへの拡散に有 効なバリアを提供する一種以上の材料を含んでなる。ここで、二酸化シリコンと は異なり、窒化シリコンは、バリア層自体からダイヤモンド材料に移行すること ができる酸素を含有しない。 第二の望ましい特徴は、層62が活性ドーパントがデバイスウエハ30の半導 体材料に拡散するのを防止することである。炭素は、シリコン中でドーパントと して作用する。窒化シリコンとは異なり、窒化ホウ素及び窒化アルミニウム等の 材料は、シリコン中でドーパントとして作用する元素、例えば、ホウ素及びアル ミニウムを含有する。従って、層62の材料の選択は、部分的には、デバイスウ エハ30の半導体材料の選択に依存する。 また、窒化シリコンバリア膜も、ダイヤモンド成長プロセスとは無関係に形成 できる。第1B図に関して前記したような自立形ダイヤモンド膜12から開始し て、窒化シリコンからなる300〜500オングストローム層62を平滑ダイヤ モンド表面16(前は成長基板にボンデッドしていた)に、ジクロロシランをア ンモニアと800℃で反応させることにより堆積させる。さらに、第1D図に示 したようなポリシリコン層22の代わりに、第二窒化シリコン層63を、ダイヤ モンド層表面18に沿って堆積してもよい。ポリシリコン層22(第1D図)と 窒化物層63は、両方酸化バリアを形成して熱処理中にダイヤモンド層12の一 体性を保護する。次に、窒化シリコン層62の上に、例えば、約500オングス トロームのポリシリコン又無定形シリコンを含んでなる中間ボンディング層20 を堆積する。層20は、温度600℃の範囲での低圧化学蒸着により形成できる 。これについては、第3図を参照のこと。窒化シリコン層62は、デバイス形成 中、上の設けたポリシリコン層20及び続いてボンディングされるデバイスウエ ハ30に関して酸化及び拡散バリアを提供する。もし窒化物が表面18に堆積さ れなかったならば、厚さ2ミクロンのポリシリコン層を堆積する。 デバイスウエハ30でのボンディングは、第1E図を参照して上記したように 進行して、ボンデッドウエハ構造体65を形成する。例えば、ドーパントを有す るが有しない酸化液体の必要滴数を、平滑500オングストロームポリシリコン 層20上に配置する。デバイスウエハを酸化液体を含有するポリシリコン表面に 押しつけ、この構造体を、900℃で熱アニーリングして、酸化ボンディングを 生じさせる。ウエハ処理は、従来記載されているようにして進行し集積回路を完 成できる。米国特許第5,362,667号を参照の事。処理を完了した時、ダ イヤモンド膜の背面から成長酸化物を除去する。次に、ウエハのレーザーアブレ ーション又ソーイングを行い、個別のダイとする。 窒化シリコン層62を含む(但し、層63は必須ではない)ダイヤモンド上半 導体担持ウエハ構造体の場合、デバイスアイランドの形成は、第4A〜4F図に 示したように進行してよい。典型的なボンデッドウエハ構造90(第4A図)の 場合、横方向分離を、デバイスシリコン層94ウエハに熱酸化物92を形成する ことから開始する。シリコン層94を、介在窒化シリコン層98(第3図の層6 2に相当)及びポリシリコン層100(第3図の層20に対応)を介して、ダイ ヤモンド基板96にボンディングする。ボンディング反応によっては、極薄(例 えば、10〜30オングストロームのケイ化物又は酸化物)ボンド界面層102 が、デバイスシリコン層94とダイヤモンド基板96との間に存在するであろう 。これについては、米国特許出願第5,387,555号を参照の事。 SiO2層92を、酸化物エッチング、好ましくは反応イオンエッチング(R IE)でパターン化して、垂直酸化物側壁を形成する。次に、乾式エッチングを ポリシリコン層100に延びているデバイス層で行う。デバイス及びポリシリコ ン層において材料を除去してトレンチ104を形成することは、2工程エッチン グで行うのが好ましい。ブレークスルー等方性プラズマエッチングにより、ネー ティプ酸化物及び炭素物質が除去される。次に、主エッチング、RIEは、本来 異方性である。エッチング条件を、表2にまとめて示す。 もしケイ化物ボンド層よりもむしろ酸化物ボンド層がデバイスシリコン層94 と窒化物層98との間に存在するならば、エッチングが、ボンド層102を介し て窒化シリコン層98に進行する。また、もし層102がケイ化物であるならば 、エッチングが、ケイ化物上で停止してよい。ケイ化物の除去は、HCl:HN O3の1:1エッチング溶液により行うことができる。層100(ポリシリコン )の残り(ポリシリコン)が存在するならば、乾式エッチング(表2、工程II )により除去する。HF浸漬により、マスキング酸化物が除去されるであろう。 トレンチ104の形成後、酸化物マスク層92を、HF浸漬してさらに残留酸 化物を除去することにより除去する。次に、二酸化シリコン層106を、トレン チ壁に沿って、例えば、テトラエチルオルトシリケート(TEOS)のプラズマ エンハンストCVDにより400℃で形成する。堆積したSiO2を、N2中約1 000℃で緻密化する。 TEOSによりSiO2を堆積した後、厚い、例えば2ミクロンのポリシリコ ン層108を、LPCVDにより堆積する。堆積厚さを調整して、トレンチを第 4C図に示すように、トレンチを完全に充填しなければならない。LPCVDポ リシリコンを、化学的/機械的研磨によりウエハ表面から除去する。研磨は、緻 密化SiO2層106上で停止する。これについては、第4D図を参照の事。次 に、ポリシリコンを、トレンチ104から、下にデバイスシリコン層94の上表 面103まで、時限反応イオンエッチング(例えば、表2の工程II)又は湿式 エッチング剤(HNO3+HF)により除去する。これについては、第4E図参 照の事。最後に、デバイス層94上に残存しているTEOS堆積SiO2層10 6を、プラズマエッチング(例えば、表2の工程I参照)で除去して、第4F図 の構造体を得る。 第4F図に示すように、上記プロセスは、トレンチと、分離デバイスアイラン ドとなるデバイスシリコン層の部分の両方の下に位置する連続窒化シリコン層を 提供することができる。代替法として、ダイヤモンド基板を介在窒化物層なしで (例えば、中間ポリシリコン層と、ボンディング酸化物又はボンディングケイ化 物を有する)デバイスシリコン層にボンディングする時には、トレンチ形成中に 酸化雰囲気に暴露することのあるダイヤモンド材料を保護することが望ましい。 第5A図は、例えば、酸化物又はケイ化物を含んでなる介在ボンディング層12 6によりダイヤモンド層124にボンデッドしたデバイスシリコン層122を含 んでなるこのようなボンデッドウエハ120を示す。トレンチ形成は、シリコン 層122への酸化物の熱成長から開始後、パターン及びマスク工程を行って、マ スキング酸化物層128(第5B図)を得る。次に、表2に記載等のようにエッ チングを行う。ボンディング層126が酸化物である時には、エッチングはそこ を通過してダイヤモンド層124の上で停止する。第4図を参照して説明したよ うに、層126がケイ化物である時には、RIEはその上で停止し(第5C図参 照)、ケイ化物を湿式化学エッチングで除去して、ダイヤモンドを露出する。H F浸漬では、マスキング酸化物も除去されるであろう。第5D図は、層126及 び酸化物マスク128の両方を除去後に得られるトレンチ129を示す。 次に、窒化シリコンからなる500オングストローム層130を、得られたト レンチ129中及びデバイスシリコン層122上に堆積する。窒化物層130を 800℃でアニーリングして、シリコン欠陥を除去するとともに、窒化物表面に 沿って薄酸化物層134、例えば20オングストローム未満を形成する。薄層1 34は、続いてのトレンチリフィル工程中に堆積した二酸化シリコン又はポリシ リコンを受容するための良好なボンディング表面を提供する。即ち、TEOSS iO2及びLPCVDポリシリコンを、第4C図を参照して前記で説明したよう に堆積して、トレンチをリフィルする。これについては、TEOS酸化物層13 8とポリシリコン充填層140をさらに示す第5F図を参照の事。化学的/機械 的研磨の場合、第5G図に示した構造体が得られる。 第5図の加工シーケンスの別態様として、乾式エッチングで達成される第5C 図のトレンチ形成を、KOH−n−プロパノール溶液(85℃)中で湿式異方性 エッチングで行うことができる。これについては、層122の上表面が1、0、 0格子面に沿っているデバイスシリコン層122に形成されたトレンチ150を 示す第6A図を参照の事。湿式エッチングにより、トレンチ壁152が、1、0 、0面に対して54.7度の傾斜で1、1、1面に沿って露出される。数多くの バイポーラデバイス用途の場合、デバイス層の残存アイランド部に適当な厚さは 、10〜20ミクロンの範囲である。KOHエッチングは、ボンディング層12 6の上で停止するであろう。下に位置するダイヤモンド層124を露出させるた めに、酸化物ボンディング層の除去をHF湿式エッチングで達成するとともに、 ケイ化物ボンドの除去を王水を用いて行うことができる。これについては、第6 B図を参照の事。このプロセスは、第5E〜5G図を参照して上記したようにし て継続する。即ち、窒化シリコン層130を、堆積し(第6C図)、アニーリン グして、SiO2及び/又はポリシリコン用の受容表面を提供する。得られた構 造体(第5G図に示したものと類似)を、第6D図に示す。 上記詳細な説明に基づいて、本発明は、種々の具体的態様で実施でき、前記で 開示した実施態様は、従って全ての面で、実例を示したものであり、発明を制限 するものするものではないと考えるべきであることは明らかである。本発明の範 囲は、ここに添付の特許請求の範囲に対応し、他に限定されるべきではない。特 許請求の範囲の同等の意味及び範囲内にある全ての変更は、本発明の範囲内であ ることが意図される。 請求の範囲 1.除去可能な堆積表面(14)を準備しその上に結晶性ダイヤモンド材料層 (12)を形成する工程であって、前記層が第一及び第二対向表面(16)(1 8)を含み、前記第一表面(16)が前記堆積表面と接している工程; ダイヤモンド層の第一表面を堆積表面から分離する工程; 第一及び第二対向表面を有するウエハ構造体(30)であって、前記第一表面 に沿って半導体層を含むウエハ構造体を準備する工程; 前記ダイヤモンド層表面の一つと前記ウエハ構造体の第二表面との間にボンド (32)を形成する工程、 とを含んでなる絶縁体上半導体担持構造体の製造方法。 2.前記一ダイヤモンド層表面と前記ウエハ構造体との間にボンドを形成する 前に、ダイヤモンド層を前記堆積表面から分離する請求項1に記載の方法。 3.前記半導体層がシリコンを含んでなり、且つボンド形成を: シリコン(20)を前記第一ダイヤモンド表面上に堆積し;そして 前記ウエハ構造体の第二表面を堆積シリコンに配置することにより行う請求項 1に記載の方法。 4.ボンド形成を: シリコン層(20)を第一ダイヤモンド表面に堆積し; 前記シリコン層上に金属層(24)を堆積し; 前記ウエハ構造体を前記金属に配置し;そして 反応させて、前記ダイヤモンド層と、前記ウエハ構造体の前記半導体層との間 に金属ケイ化物ボンド(26)を形成することにより行う請求項1に記載の方法 。 5.前記ボンド形成が: 前記第一ダイヤモンド表面に窒化シリコン層(62)を形成する工程:そして 前記窒化シリコン層上にシリコン層(20)を形成する工程、 とを含む請求項1に記載の方法。 6.さらに、前記シリコン層上に金属層(24)を形成する工程; 前記ウエハ構造体を前記金属層に位置させる工程;そして 加熱してケイ化物を形成する工程、 とを含む請求項5に記載の方法。 7.前記ボンドを、前記第一ダイヤモンド表面と、前記ウエハ構造体の半導体 層との間に形成する請求項1に記載の方法。 8.ダイヤモンド材料(96)を含んでなり且つ第一表面を有する層; 前記第一表面上に形成した窒化シリコン層(98); 前記窒化シリコン層上に位置したデバイス形成に適当なデバイス品質半導体材 料層(94);そして 前記半導体材料と前記窒化シリコンとの間のボンディング層(102)、 とを含んでなる集積回路構造体。 9.前記ボンディング層が二酸化シリコンを含んでなる層を少なくとも一層含 んでなる請求項8に記載の構造体。 10.前記ボンディング層がケイ化物を含んでなる層を含む請求項8に記載の 構造体。 11.前記ボンディング層がケイ化白金を含んでなる請求項10に記載の構造 体。 12.前記ボンディング層がシリコン層を含んでなる請求項10に記載の構造 体。 13.ダイヤモンド層に直接ボンデッドしたダイアタッチメント構造をさらに 含んでなる請求項8に記載の構造体。 14.ダイヤモンド材料を含んでなり且つ第一及び第二表面を有する層; 前記第一及び第二表面上に形成した窒化シリコン層;そして 前記窒化シリコン層上に位置させたデバイス品質半導体材料層、 とを含んでなる集積回路構造体。 15.ダイヤモンド材料を含んでなり且つ第一表面を有する層(96); 前記第一表面上に形成した窒化シリコン層(98); 前記窒化シリコン層上に位置させたデバイス品質半導体材料層(94);そし て 前記半導体材料と前記窒化シリコンとの間にボンディング層(102)、 とを含んでなる集積回路構造体であって、 前記デバイス品質半導体材料層は複数のトレンチ(104)を含み、各トレン チが半導体材料を含んでなる電気絶縁アイランドを形成している集積回路構造体 。 16.前記トレンチ(104)が前記半導体材料層を介して前記ダイヤモンド 層に延び、そして前記窒化シリコン層を前記トレンチ内に形成する請求項15に 記載の構造体。 17.前記トレンチ(104)が前記デバイス品質半導体材料層を介して窒化 シリコン層に延び、そして前記窒化シリコン層が複数のトレンチの低部に沿って 連続的に延びている請求項15に記載の構造体。 18.前記デバイス品質半導体材料が、1、0、0格子面に沿って上表面を有 する単結晶シリコン格子構造を含んでなり;そして前記トレンチが1、1、1面 に沿って前記構造に延びている請求項15に記載の構造体。 19.第一及び第二表面を有するダイヤモンド層(12)を準備する工程; 前記ダイヤモンド層表面の一方に窒化シリコン層(62)を形成する工程;そ して 単結晶半導体材料を含んでなる層(30)を、前記ダイヤモンド層と前記半導 体材料との間に位置させた窒化シリコン層にボンディングする工程、 とを含んでなる絶縁体上半導体担持構造体の製造方法。 20.前記ボンディング工程が: シリコン層(20)を前記窒化シリコン層上に堆積すること;及び 堆積シリコンを反応させること、 を含む請求項19に記載の方法。 21.前記ボンディング工程が、さらに、金属層を前記堆積シリコン上に堆積 すること;及び反応を行い、前記デバイス品質半導体材料を含んでなる層により ケイ化物ボンドを形成することを含む請求項20に記載の方法。 22.二酸化シリコンボンドを、堆積シリコンと、デバイス品質半導体材料を 含んでなる層との間に形成させた請求項20に記載の方法。 23.さらに、前記デバイス品質半導体材料の上表面から延びる複数のトレン チ(104)を形成して前記窒化シリコン層を露出させ、前記トレンチがデバイ ス形成に適当な電気絶縁半導体アイランドを形成していること含む請求項19に 記載の方法。 24.前記単結晶デバイス品質半導体材料が主にシリコンである請求項19に 記載の方法。 25.第一及び第二表面を有するダイヤモンド層(124)を準備する工程; 単結晶デバイス品質半導体材料を含んでなる第一層(122)をダイヤモンド 層表面の一つにボンディングする工程; 前記デバィス品質半導体材料の上表面から延びているトレンチ(129)を形 成して前記ダイヤモンド層を露出させる工程;そして 窒化シリコン(130)を、露出したダイヤモンド層上に堆積する工程、 とを含んでなる絶縁体上半導体担持構造体の製造方法。 26.シリコンを前記ダイヤモンド層上に堆積させ、そして前記第一層と前記 堆積シリコン層との間に二酸化シリコンボンド(126)を形成することにより 、デバイス品質半導体材料を含んでなる前記第一層を前記ダイヤモンド層にボン ディングする請求項25に記載の方法。 27.前記ボンディングエ程が、前記第一層と前記ダイヤモンド層との間に金 属ケイ化物(126)を形成することを含む請求項25に記載の方法。 28.前記第一層が、主に1、1、1面に沿って形成したトレンチを有するデ バイス品質単結晶シリコン格子構造を含んでなる請求項25に記載の方法。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ベルチャー, リチャード, ダブリュ. アメリカ合衆国、フロリダ州 32904、メ ルバーン、ランチ ロード 2745

Claims (1)

  1. 【特許請求の範囲】 1.a)除去可能な堆積表面を準備しその上に結晶性ダイヤモンド材料層を形 成する工程であって、前記層が第一及び第二対向表面を含み、前記第一表面が前 記堆積表面と接している工程; b)ダイヤモンド層の第一表面を堆積表面から分離する工程; c)第一及び第二対向表面を有するウエハ構造体であって、前記第一表面に沿 って半導体層を含むウエハ構造体を準備する工程; d)前記ダイヤモンド層表面の一つと前記ウエハ構造体の第二表面との間にボ ンドを形成する工程、 とを含んでなる絶縁体上半導体担持構造体の製造方法。 2.前記一ダイヤモンド層表面と前記ウエハ構造体との間にボンドを形成する 前に、ダイヤモンド層を前記堆積表面から分離する請求項2に記載の方法。 3.前記半導体層がシリコンを含んでなり、且つボンド形成を: シリコンを前記第一ダイヤモンド表面上に堆積し;そして 前記ウエハ構造体の第二表面を堆積シリコンに配置することにより行う請求項 1に記載の方法。 4.ボンド形成を: シリコン層を第一ダイヤモンド表面に堆積し; 前記シリコン層上に金属層を堆積し; 前記ウエハ構造体を前記金属に配置し;そして 反応させて、前記ダイヤモンド層と、前記ウエハ構造体の前記半導体層との間 に金属ケイ化物ボンドを形成することにより行う請求項1に記載の方法。 5.前記ボンド形成が: 前記第一ダイヤモンド表面に窒化シリコン層を形成する工程:そして 前記窒化シリコン層上にシリコン層を形成する工程、 とを含む請求項1に記載の方法。 6.さらに、前記シリコン層上に金属層を形成する工程; 前記ウエハ構造体を前記金属層に位置させる工程;そして 加熱してケイ化物を形成する工程、 とを含む請求項5に記載の方法。 7.前記ボンドを、前記第一ダイヤモンド表面と、前記ウエハ構造体の半導体 層との間に形成する請求項1に記載の方法。 8.ダイヤモンド材料を含んでなり且つ第一表面を有する層; 前記第一表面上に形成した窒化シリコン層;そして 前記窒化シリコン層上に位置させた半導体材料層、 とを含んでなる集積回路構造体。 9.前記半導体材料層を、介在二酸化シリコン層により前記窒化シリコン層に ボンドする請求項8に記載の構造体。 10.さらに、前記二酸化シリコン層と前記窒化シリコン層との間にシリコン 層を含む請求項9に記載の構造体。 11.前記半導体材料層が複数のトレンチを含み、各トレンチが前記半導体材 料を含んでなる電気的に絶縁したアイランドを形成する請求項8に記載の構造体 。 12.前記トレンチが前記半導体材料層を介して前記ダイヤモンド層に延び、 そして前記窒化シリコン層を前記トレンチ内に形成する請求項11に記載の構造 体。 13.前記トレンチが前記半導体材料層を介して窒化シリコン層に延び、そし て前記窒化シリコン層が複数のトレンチの低部に沿って連続的に延びている請求 項11に記載の構造体。 14.前記半導体材料が、1、0、0格子面に沿って上表面を有する単結晶シ リコン格子構造を含んでなり;そして前記トレンチが1、1、1格子面に沿って 前記構造に延びている請求項11に記載の構造体。 15.第一及び第二表面を有するダイヤモンド層を準備する工程; 前記ダイヤモンド層表面の一方に窒化シリコン層を形成する工程;そして 単結晶半導体材料を含んでなる層を、前記ダイヤモンド層に、前記ダイヤモン ド層と前記半導体材料との間に位置させた窒化シリコン層によりボンドする工程 、 とを含んでなる絶縁体上に半導体を担持した構造体の製造方法。 16.前記ボンディング工程が: シリコン層を前記窒化シリコン層上に堆積すること;及び 堆積シリコンを反応させること、 を含む請求項15に記載の方法。 17.前記ボンディング工程が、さらに、金属層を前記堆積シリコン上に堆積 すること;及び反応を行い、前記半導体材料を含んでなる層によりケイ化物ボン ドを形成することを含む請求項16に記載の方法。 18.二酸化シリコンボンドを、堆積シリコンと、半導体材料を含んでなる層 との間に形成させた請求項16に記載の方法。 19.さらに、前記半導体材料の上表面から延びる複数のトレンチを形成して 前記窒化シリコン層を露出させ、前記トレンチがデバイス形成に適当な電気絶縁 半導体アイランドを形成していること含む請求項15に記載の方法。 20.前記単結晶半導体材料が主にシリコンである請求項15に記載の方法。 21.第一及び第二表面を有するダイヤモンド層を準備する工程; 単結晶半導体材料を含んでなる第一層をダイヤモンド層表面の一つにボンディ ングする工程; 前記半導体材料の上表面から延びているトレンチを形成して前記ダイヤモンド 層を露出させる工程;そして 窒化シリコンを、露出したダイヤモンド層上に堆積する工程、 とを含んでなる絶縁体上に半導体を担持した構造体の製造方法。 22.シリコンを前記ダイヤモンド層上に堆積させ、そして前記第一層と前記 堆積シリコン層との間に二酸化シリコンボンドを形成することにより、半導体材 料を含んでなる前記第一層を前記ダイヤモンド層にボンディングする請求項21 に記載の方法。 23.前記ボンディング工程が、前記第一層と前記ダイヤモンド層との間に金 属ケイ化物を形成することを含む請求項21に記載の方法。 24.前記第一層が、主に1、1、1面に沿って形成したトレンチを有する単 結晶シリコン格子構造を含んでなる請求項21に記載の方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004537860A (ja) * 2001-07-31 2004-12-16 インテル コーポレイション 集積回路及びダイアモンド層を有するダイを含んだ電子組立品及びこの製造方法
WO2018016350A1 (ja) * 2016-07-19 2018-01-25 三菱電機株式会社 半導体基板及びその製造方法

Families Citing this family (85)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5276338A (en) * 1992-05-15 1994-01-04 International Business Machines Corporation Bonded wafer structure having a buried insulation layer
US5376579A (en) * 1993-07-02 1994-12-27 The United States Of America As Represented By The Secretary Of The Air Force Schemes to form silicon-on-diamond structure
JP3313840B2 (ja) * 1993-09-14 2002-08-12 富士通株式会社 半導体装置の製造方法
US5488232A (en) * 1993-09-28 1996-01-30 North Carolina State University Oriented diamond film structures on non-diamond substrates
US5423475A (en) * 1993-10-06 1995-06-13 Westinghouse Electric Corporation Diamond coatings for aluminum alloys
US5514242A (en) * 1993-12-30 1996-05-07 Saint Gobain/Norton Industrial Ceramics Corporation Method of forming a heat-sinked electronic component
JP3353987B2 (ja) * 1994-01-10 2002-12-09 株式会社半導体エネルギー研究所 素子作製方法
US5526768A (en) * 1994-02-03 1996-06-18 Harris Corporation Method for providing a silicon and diamond substrate having a carbon to silicon transition layer and apparatus thereof
US5507987A (en) * 1994-04-28 1996-04-16 Saint Gobain/Norton Industrial Ceramics Corp. Method of making a free-standing diamond film with reduced bowing
AU2462595A (en) * 1994-05-05 1995-11-29 Siliconix Incorporated Surface mount and flip chip technology
US5753529A (en) * 1994-05-05 1998-05-19 Siliconix Incorporated Surface mount and flip chip technology for total integrated circuit isolation
US5478758A (en) * 1994-06-03 1995-12-26 At&T Corp. Method of making a getterer for multi-layer wafers
TW274628B (ja) * 1994-06-03 1996-04-21 At & T Corp
DE4426420C1 (de) * 1994-07-26 1996-02-01 Daimler Benz Ag Substrat mit vergrabener Diamantschicht und Verfahren zu dessen Herstellung
DE69529712T2 (de) * 1994-08-03 2003-10-23 Sumitomo Electric Industries Kühlkörper aus synthetischer Diamantschicht
US5648678A (en) * 1994-09-21 1997-07-15 Harris Corporation Programmable element in barrier metal device
US5767578A (en) * 1994-10-12 1998-06-16 Siliconix Incorporated Surface mount and flip chip technology with diamond film passivation for total integated circuit isolation
US5563428A (en) * 1995-01-30 1996-10-08 Ek; Bruce A. Layered structure of a substrate, a dielectric layer and a single crystal layer
US5795810A (en) * 1995-03-29 1998-08-18 Texas Instruments Incorporated Deep mesa isolation in SOI
US5578529A (en) * 1995-06-02 1996-11-26 Motorola Inc. Method for using rinse spray bar in chemical mechanical polishing
US5652436A (en) * 1995-08-14 1997-07-29 Kobe Steel Usa Inc. Smooth diamond based mesa structures
US6114256A (en) * 1995-08-18 2000-09-05 California Institute Of Technology Stable metallization for diamond and other materials
US5643823A (en) * 1995-09-21 1997-07-01 Siemens Aktiengesellschaft Application of thin crystalline Si3 N4 liners in shallow trench isolation (STI) structures
US5620745A (en) * 1995-12-19 1997-04-15 Saint Gobain/Norton Industrial Ceramics Corp. Method for coating a substrate with diamond film
US5907768A (en) * 1996-08-16 1999-05-25 Kobe Steel Usa Inc. Methods for fabricating microelectronic structures including semiconductor islands
US5872415A (en) * 1996-08-16 1999-02-16 Kobe Steel Usa Inc. Microelectronic structures including semiconductor islands
US6222254B1 (en) * 1997-03-31 2001-04-24 Intel Corporation Thermal conducting trench in a semiconductor structure and method for forming the same
US7067406B2 (en) * 1997-03-31 2006-06-27 Intel Corporation Thermal conducting trench in a semiconductor structure and method for forming the same
JP3116085B2 (ja) * 1997-09-16 2000-12-11 東京農工大学長 半導体素子形成法
US5955781A (en) * 1998-01-13 1999-09-21 International Business Machines Corporation Embedded thermal conductors for semiconductor chips
JP3199114B2 (ja) * 1998-11-06 2001-08-13 日本電気株式会社 半導体装置の製造方法
US6140208A (en) * 1999-02-05 2000-10-31 International Business Machines Corporation Shallow trench isolation (STI) with bilayer of oxide-nitride for VLSI applications
US6071794A (en) * 1999-06-01 2000-06-06 Mosel Vitelic, Inc. Method to prevent the formation of a thinner portion of insulating layer at the junction between the side walls and the bottom insulator
US6333202B1 (en) * 1999-08-26 2001-12-25 International Business Machines Corporation Flip FERAM cell and method to form same
US6500694B1 (en) 2000-03-22 2002-12-31 Ziptronix, Inc. Three dimensional device integration method and integrated device
US6984571B1 (en) 1999-10-01 2006-01-10 Ziptronix, Inc. Three dimensional device integration method and integrated device
US6337513B1 (en) * 1999-11-30 2002-01-08 International Business Machines Corporation Chip packaging system and method using deposited diamond film
US6902987B1 (en) 2000-02-16 2005-06-07 Ziptronix, Inc. Method for low temperature bonding and bonded structure
US6541861B2 (en) * 2000-06-30 2003-04-01 Kabushiki Kaisha Toshiba Semiconductor device manufacturing method including forming step of SOI structure and semiconductor device having SOI structure
US6563133B1 (en) 2000-08-09 2003-05-13 Ziptronix, Inc. Method of epitaxial-like wafer bonding at low temperature and bonded structure
US6774489B2 (en) * 2000-08-29 2004-08-10 Texas Instruments Incorporated Dielectric layer liner for an integrated circuit structure
GB2371922B (en) * 2000-09-21 2004-12-15 Cambridge Semiconductor Ltd Semiconductor device and method of forming a semiconductor device
US7132309B2 (en) * 2003-04-22 2006-11-07 Chien-Min Sung Semiconductor-on-diamond devices and methods of forming
US6444534B1 (en) 2001-01-30 2002-09-03 Advanced Micro Devices, Inc. SOI semiconductor device opening implantation gettering method
US6376336B1 (en) 2001-02-01 2002-04-23 Advanced Micro Devices, Inc. Frontside SOI gettering with phosphorus doping
US6670259B1 (en) 2001-02-21 2003-12-30 Advanced Micro Devices, Inc. Inert atom implantation method for SOI gettering
US6958264B1 (en) 2001-04-03 2005-10-25 Advanced Micro Devices, Inc. Scribe lane for gettering of contaminants on SOI wafers and gettering method
WO2003038884A2 (en) * 2001-10-29 2003-05-08 Analog Devices Inc. A method for bonding a pair of silicon wafers together and a semiconductor wafer
US6784071B2 (en) * 2003-01-31 2004-08-31 Taiwan Semiconductor Manufacturing Company, Ltd. Bonded SOI wafer with <100> device layer and <110> substrate for performance improvement
US20030151051A1 (en) * 2002-02-14 2003-08-14 Xemod, Inc. High performance active and passive structures based on silicon material grown epitaxially or bonded to silicon carbide substrate
EP2560199B1 (en) * 2002-04-05 2016-08-03 STMicroelectronics S.r.l. Process for manufacturing a through insulated interconnection in a body of semiconductor material
DE10246949B4 (de) * 2002-10-08 2012-06-28 X-Fab Semiconductor Foundries Ag Verbesserte Trench-Isolation und Herstellungsverfahren
US7148079B1 (en) * 2002-11-01 2006-12-12 Advanced Micro Devices, Inc. Diamond like carbon silicon on insulator substrates and methods of fabrication thereof
US6936497B2 (en) * 2002-12-24 2005-08-30 Intel Corporation Method of forming electronic dies wherein each die has a layer of solid diamond
US7109092B2 (en) 2003-05-19 2006-09-19 Ziptronix, Inc. Method of room temperature covalent bonding
US6964880B2 (en) * 2003-06-27 2005-11-15 Intel Corporation Methods for the control of flatness and electron mobility of diamond coated silicon and structures formed thereby
US6987028B2 (en) * 2003-07-24 2006-01-17 Intel Corporation Method of fabricating a microelectronic die
US7772090B2 (en) * 2003-09-30 2010-08-10 Intel Corporation Methods for laser scribing wafers
GB2412010B (en) * 2004-03-10 2008-02-13 Dynex Semiconductor Ltd Method of processing diamond
JP2006041453A (ja) * 2004-06-22 2006-02-09 Ebara Corp 配線形成方法及び配線形成装置
US20060113545A1 (en) * 2004-10-14 2006-06-01 Weber Eicke R Wide bandgap semiconductor layers on SOD structures
TWI262853B (en) * 2005-04-27 2006-10-01 Kinik Co Diamond substrate and method for fabricating the same
US8030132B2 (en) * 2005-05-31 2011-10-04 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device including peeling step
JP4916680B2 (ja) * 2005-06-30 2012-04-18 株式会社半導体エネルギー研究所 半導体装置の作製方法、剥離方法
KR100731075B1 (ko) * 2005-12-29 2007-06-22 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
WO2007084501A2 (en) * 2006-01-13 2007-07-26 Group4 Labs, Llc Method for manufacturing smooth diamond heat sinks
US20070232074A1 (en) * 2006-03-31 2007-10-04 Kramadhati Ravi Techniques for the synthesis of dense, high-quality diamond films using a dual seeding approach
US20090115052A1 (en) * 2007-05-25 2009-05-07 Astralux, Inc. Hybrid silicon/non-silicon electronic device with heat spreader
US7632736B2 (en) * 2007-12-18 2009-12-15 Intel Corporation Self-aligned contact formation utilizing sacrificial polysilicon
US8227350B2 (en) * 2008-01-04 2012-07-24 Advanced Diamond Technologies, Inc. Controlling diamond film surfaces and layering
US20110140232A1 (en) * 2009-12-15 2011-06-16 Intersil Americas Inc. Methods of forming a thermal conduction region in a semiconductor structure and structures resulting therefrom
US8841777B2 (en) 2010-01-12 2014-09-23 International Business Machines Corporation Bonded structure employing metal semiconductor alloy bonding
JP5588856B2 (ja) * 2010-12-27 2014-09-10 東京エレクトロン株式会社 カーボン膜上への酸化物膜の成膜方法及び成膜装置
CN104285001A (zh) 2012-02-29 2015-01-14 六号元素技术美国公司 金刚石载氮化镓晶片以及制造设备和制造方法
CN104756245B (zh) 2012-10-26 2017-09-22 Rfhic公司 具有提高的可靠性和工作寿命的半导体器件及其制造方法
JP6085371B2 (ja) 2012-12-18 2017-02-22 アールエフエイチアイシー コーポレイション 半導体デバイス用基板
CN106653676B (zh) * 2015-11-03 2019-12-24 中芯国际集成电路制造(上海)有限公司 衬底结构、半导体器件以及制造方法
US9806025B2 (en) 2015-12-29 2017-10-31 Globalfoundries Inc. SOI wafers with buried dielectric layers to prevent Cu diffusion
US10584412B2 (en) 2016-03-08 2020-03-10 Ii-Vi Delaware, Inc. Substrate comprising a layer of silicon and a layer of diamond having an optically finished (or a dense) silicon-diamond interface
US9640514B1 (en) 2016-03-29 2017-05-02 Globalfoundries Inc. Wafer bonding using boron and nitrogen based bonding stack
US10725214B2 (en) * 2017-02-08 2020-07-28 Akhan Semiconductor, Inc. Diamond broad band mirror system and method
CN108807153B (zh) * 2018-04-08 2021-03-23 中国电子科技集团公司第五十五研究所 基于表面活化键合工艺的金刚石基氮化镓晶体管及制备法
CN111653473B (zh) * 2020-04-26 2023-10-13 西安电子科技大学 一种散热增强的硅基氮化镓微波器件材料结构
CN112967923B (zh) * 2021-02-05 2022-06-10 中国电子科技集团公司第十三研究所 大尺寸晶圆上制备金刚石衬底太赫兹二极管的方法
CN114695133B (zh) * 2022-03-25 2023-04-28 哈尔滨工业大学 一种带通孔金刚石集成三维芯片的制备方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5131963A (en) * 1987-11-16 1992-07-21 Crystallume Silicon on insulator semiconductor composition containing thin synthetic diamone films
JPH026118A (ja) * 1988-06-27 1990-01-10 Japan Steel Works Ltd:The 押出成形装置の樹脂圧力制御方法及び装置
JP2689986B2 (ja) * 1988-07-13 1997-12-10 富士通株式会社 電子装置
JP2597018B2 (ja) * 1989-12-26 1997-04-02 日本原子力研究所 絶縁用部材及びそれを用いた電気部品
SE465492B (sv) * 1990-01-24 1991-09-16 Asea Brown Boveri Halvledarkomponent innehaallande ett diamantskikt som aer anordnat mellan ett substrat och ett aktivt skikt och foerfarande foer dess framstaellning
US5362667A (en) * 1992-07-28 1994-11-08 Harris Corporation Bonded wafer processing
US5387555A (en) * 1992-09-03 1995-02-07 Harris Corporation Bonded wafer processing with metal silicidation
US4981818A (en) * 1990-02-13 1991-01-01 General Electric Company Polycrystalline CVD diamond substrate for single crystal epitaxial growth of semiconductors
US5073230A (en) * 1990-04-17 1991-12-17 Arizona Board Of Regents Acting On Behalf Of Arizona State University Means and methods of lifting and relocating an epitaxial device layer
US5173761A (en) * 1991-01-28 1992-12-22 Kobe Steel Usa Inc., Electronic Materials Center Semiconducting polycrystalline diamond electronic devices employing an insulating diamond layer
US5186785A (en) * 1991-04-05 1993-02-16 The United States Of America As Represented By The Secretary Of The Air Force Zone melted recrystallized silicon on diamond
WO1993001617A1 (en) * 1991-07-08 1993-01-21 Asea Brown Boveri Ab Method for the manufacture of a semiconductor component

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004537860A (ja) * 2001-07-31 2004-12-16 インテル コーポレイション 集積回路及びダイアモンド層を有するダイを含んだ電子組立品及びこの製造方法
WO2018016350A1 (ja) * 2016-07-19 2018-01-25 三菱電機株式会社 半導体基板及びその製造方法

Also Published As

Publication number Publication date
WO1994020985A1 (en) 1994-09-15
DE69428284T2 (de) 2002-06-27
US5650639A (en) 1997-07-22
EP0719452A1 (en) 1996-07-03
EP0719452B1 (en) 2001-09-12
US5272104A (en) 1993-12-21
DE69428284D1 (de) 2001-10-18

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