KR100740032B1

KR100740032B1 - 반도체 장치용 적층 기판의 제조 방법 및 반도체 장치

Info

Publication number: KR100740032B1
Application number: KR1020060012101A
Authority: KR
Inventors: 다께시 다찌바나; 가즈시 하야시; 요시히로 요꼬따; 고오지 고바시; 다까시 고보리
Original assignee: 가부시키가이샤 고베 세이코쇼
Priority date: 2005-02-09
Filing date: 2006-02-08
Publication date: 2007-07-18
Also published as: US20060175293A1; KR20060090613A; US7285479B2; JP4641817B2; JP2006222236A; TWI308606B; TW200710292A

Abstract

반도체 장치뿐만 아니라 반도체 장치용 적층 기판을 제조하는 방법은 비틀림 및 변형의 발생 없이 우수한 열 전도성과 우수한 열 분산 효과를 표시하는 적층 기판이 제공된다. 다이아몬드층은 CVD 방법에 의해 제1 실리콘 기판의 한 주 표면 상에 기상 증착을 통해 형성된다. SiO₂층은 본 다이아몬드층 상에 형성된다. SiO₂층은 열 산화법에 의해 제2 실리콘 기판의 표면 상에 형성된다. 다이아몬드층은 제2 실리콘 기판과 다이아몬드층 양쪽 사이에 배치된 SiO₂층을 구비한 제2 실리콘에 접합된다. 제1 실리콘 기판은 다이아몬드층의 표면을 노출하기 위해 에칭을 통해 용해함으로써 제거된다. 반도체층으로서 작용하는 실리콘층은 CVD 방법에 의해 다이아몬드층 상에 형성된다.

반도체층, 다이아몬드층, 실리콘 기판, SiO₂층, SiO₂막

Description

반도체 장치용 적층 기판의 제조 방법 및 반도체 장치{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING MULTILAYERED SUBSTRATE FOR SEMICONDUCTOR DEVICE}

도1은 본 발명의 제1 실시예에 따른 적층 기판의 구조를 개략적으로 도시한 단면도.

도2a 내지 도2e는 본 발명의 제1 실시예에 따른 적층 기판을 제조하는 방법을 도시하는 단면도.

도3a 내지 도3c는 본 발명의 제1 실시예에 따른 공정의 순서로 적층 기판을 제조하는 방법을 도시하는 단면도로서, 도3a는 도2c 내지 도2e에 도시된 단계를 따르는 단계를 도시하는 도면.

도4는 본 발명의 제2 실시예에 따른 적층 기판의 구조를 개략적으로 도시하는 단면도.

도5a 내지 도5f는 본 발명의 제2 실시예에 따른 적층 기판을 제조하는 방법을 도시하는 단면도.

도6a 내지 도6c는 본 발명의 제2 실시예에 따른 방법의 순서로 적층 기판을 제조하는 방법을 도시하는 단면도로서, 도6a는 도5d 내지 도5f에 도시된 단계를 따르는 단계를 도시하는 도면.

도7a 내지 도7e는 (종래 기술의) 공정의 순서로 적층 기판을 제조하는 공지 된 방법을 도시하는 단면도.

<도면의 주요 부분에 대한 부호의 설명>

1, 11 : 제2 실리콘 기판

3, 14 : 다이아몬드층

4, 15 : 실리콘층

5, 16 : 제1 실리콘 기판

10, 20 : 적층 기판

12 : 산화 실리콘층

본 발명은 반도체 장치용으로 실리콘층이 다이아몬드로 오버코팅되거나 다이아몬드층이 실리콘으로 오버코팅된 적층 기판을 제조하는 방법 및 그 방법에 의해 생산된 적층 기판을 포함하는 반도체 장치에 관한 것이다.

실리콘등으로 제조된 웨이퍼 형상의 기판 상에 기상 합성에 의해 생산된 다이아몬드는 실온에서 구리보다 약 5배 큰 열 전도도를 갖고, 패킹 밀도 및 작동 주파수에서의 증가가 현저하게 진행되온 반도체 장치 분야에서 궁극적인 열 분산기로써 사용되는 것이 기대된다.

반도체 장치에서 다이아몬드의 우수한 열 전도성을 이용하기 위해, 반도체층 및 다이아몬드층이 서로 부착되고 그 부착된 경계부를 가로지르는 열 전도도가 높 은 구성, 즉 다이아몬드층과 반도체층으로 구성된 적층 구조를 갖는 것이 바람직하고, 예를 들어 실리콘, 실리콘 게르마늄, 탄화 규소, 예를 들어 질화 갈륨과 같은 질화 반도체, 반도체를 기초로 한 비화 갈륨 및 2족 내지 6족 반도체 같은 다양한 반도체 재료로 반도체층이 제조된다.

그러나, 반도체 장치용 다이아몬드/반도체 적층 기판을 생산하는 것은 쉽지 않다. 이는 다이아몬드가 약 800℃의 높은 온도에서 기상 합성에 의해 주로 생산되므로 반도체 층이 실리콘으로부터 형성되는 경우 다이아몬드층의 형성 이후에 적층 기판의 온도가 실온으로 복귀될 때 실리콘과 다이아몬드의 열팽창 계수 사이의 차이로 생긴 응력으로 인해 적층 기판은 현저하게 비틀어지고 변형되기 때문이다. 그런 비틀림 및/또는 변형을 나타내는 기판은 반도체 장치에 사용되는 기판으로 적당하지 않다.

다른 이유로는 다이아몬드가 매우 단단한 재료이므로 복수의 요소가 적층 기판 상에 형성된 후에 개별의 요소로의 분리시에 절단되는 것에 저항하는 것을 포함한다. 또한, 기상 합성에 의해 생산된 다이아몬드의 표면은 일반적으로 상당한 거칠기를 가지므로, 다이아몬드는 반도체 장치를 위해 사용되는 기판으로 적당하지 않다. 연마에 의해 다이아몬드층 표면을 평평하게 하는 것이 기술적으로 가능할지라도, 그런 표면 처리는 긴 시간이 요구되기 때문에 실용적이지 않다.

결과적으로, 기판의 비틀림과 변형을 억제하기 위해, 반도체층 상에 단지 특정 구역에만 국부적으로 다이아몬드층이 형성되는 방법과, 다이아몬드층이 개별의 실리콘층 사이에 형성되고 지지부상에 국부적으로 실리콘층이 형성되는 방법 등(미 국 특허 제5,131,963호 참조)이 종래에 제안되었다. 도7a 내지 도7e는 미국 특허 제5,131,963호에 설명된 공정 순으로 적층 기판을 제조하는 방법을 도시하는 단면도이다. 미국 특허 제5,131,963호에 설명된 적층 기판을 제조하는 방법은 절연체 상의 실리콘(SOI) 기판을 제조하는 방법으로부터 개발된 방법이다. 도7a에 도시된 바와 같이, B의 고농도는 부식 정지층(111)을 형성하기 위해 제2 실리콘 기판(110)의 일 표면 상에 확산된다.

도7b에 도시된 바와 같이, 실리콘층(112)을 형성하기 위해 이 부식 정지층(111) 상에 실리콘이 에피텍셜 성장되고, 그 후에 다이아몬드층(113)이 그 위에 형성된다. 도7c에 도시된 바와 같이, 필요하다면 지지층으로써 역할을 하는 다결정(polycrystalline)의 실리콘층(114)이 다이아몬드층(113) 상에 또한 형성된다. 이어서, 도7d에 도시된 바와 같이, 실리콘 기판(110)이 습식 에칭에 의해 제거된다. 도7e에 도시된 바와 같이, 다이아몬드/실리콘 적층 기판(100)을 생산하기 위해, 부식 정지층(111)은 이온 에칭 등에 의해 제거된다.

그러나, 상술된 알려진 기술은 다음의 문제를 갖고 있다. 미국 특허 제5,131,963호에 설명된 적층 기판을 제조하는 방법에서, 다이아몬드의 화학 증착(CVD) 단계가 약 800℃의 고온에서 수행되기 때문에, 중금속, 알칼리 금속 등에 의해 실리콘층(112)이 오염되는 점에서 문제가 있다. 그러므로, 상기 방법은 반도체 장치를 위해 사용되는 기판에 적당하지 않다.

실리콘층의 이 오염 문제는 SOI 기판을 제조하기 위한 방법에 사용되는 접합 기술을 적용함으로써 피할 수 있다. 그러나, 이 방법에서도, 접합 후에 연마 또는 용해에 의해 실리콘 기판을 제거하는 공정을 제어하는 것이 매우 어렵고, 균일하고 박막 형상인 실리콘층을 남겨두는 것이 어려운 점에서 문제가 있다. 접합 기술에서의 진보된 방법인 다이아몬드/실리콘 적층 기판을 제조하는 방법도 다이아몬드층과 실리콘층 사이의 경계부의 열 전도도가 매우 작기 때문에 다이아몬드의 우수한 열 전도도가 충분하게 나타날 수 없는 문제를 또한 갖는다.

본 발명은 상술된 문제를 고려하여 만들어졌다. 따라서, 본 발명의 목적은 반도체 장치뿐만 아니라 반도체 장치를 위한 비틀림 및 변형의 발생 없이 우수한 열 전도성과 우수한 열 분산 효과를 나타내는 적층 기판을 제조하는 방법을 제공하는 것이다.

본 발명의 제1 태양에 따른 반도체 장치용 적층 기판을 제조하는 방법은 제1 실리콘 기판의 한 표면 상에 다이아몬드층을 형성하는 단계와, 상술된 다이아몬드층 상에 실리콘 함유층을 형성하는 단계와, 상술된 실리콘 함유층을 그 사이에 구비한 제2 실리콘 기판에 상술된 다이아몬드층을 접합하는 단계와 상술된 다이아몬드층의 표면을 노출시키기 위해 상술된 제1 실리콘 기판을 제거하는 단계와, 상술된 다이아몬드층 상에 반도체층을 형성하는 단계를 포함한다.

본 발명에서, 제1 실리콘 기판 상에 배치된 다이아몬드층은 제2 실리콘 기판에 접합되고, 제1 실리콘 기판은 제거되고, 그 후에 반도체층은 노출된 다이아몬드층을 야기하는 표면 상에 형성되고, 반도체 층이 다이아몬드층에 접합된 공지된 접합 방법과 비교하여 그 후에, 반도체층측 상의 기판은 제거된다. 따라서, 다이아 몬드층과 반도체층 사이의 경계부의 열 전도도는 향상될 수 있고, 또한 반도체층의 두께가 쉽게 제어될 수 있다. 다이아몬드층이 형성됨에 따라 제2 실리콘 기판에 접합된 표면이 되기 때문에, 표면의 거칠기는 반도체층 상에 영향을 주지 않고 접합 강도를 더 향상하는 효과를 준다. 다이아몬드층의 제1 실리콘 기판측 상의 표면이 평평하기 때문에, 평평한 표면을 갖은 반도체층이 형성될 수 있다. 제1 실리콘 기판은 접합후에 제거되고, 다이아몬드층의 형성 동안에 중금속, 알칼리 금속등에 의해 오염이 발생할 때에도, 반도체층은 영향 받지 않는다.

또한, 제1 실리콘 기판의 두께가 구체적으로 한정되지 않기 때문에, 다이아몬드층에 대해 적당하게 두꺼운 제1 실리콘 기판의 두께를 제조함으로써 비틀림 및 변형의 발생이 억제될 수 있다. 결과적으로, 반도체 장치용 적층 기판은 비틀림 및 변형의 발생 없이 우수한 열 전도성과 우수한 열 분산 효과를 표시하는 적층 기판을 생산할 수 있다.

상술된 다이아몬드층은 국부적으로 형성될 수 있다. 이런 방식으로, 요소가 반도체층 상에 형성된 후에 분리가 쉽게 수행될 수 있다. 그 경우에, 상술된 반도체층은 국부적으로 배치된 상술된 다이아몬드층에 접합되지 않은 구역 상에 또한 형성될 수 있다. 이런 방식으로, 고품질 반도체층이 형성될 수 있다.

상술된 다이아몬드층은 비결정질 실리콘층 또는 산화 실리콘층을 그 사이에 구비한 상술된 제2 실리콘 기판에 접합될 수 있다. 그런 경우, 상술된 산화 실리콘층 또는 상술된 비결정질 산화층은 상술된 다이아몬드층 또는 상술된 제2 실리콘 기판의 양 접합면 상에 배치될 수 있다. 이와 달리, 산화 실리콘층은 상술된 다이 아몬드층과 상술된 제2 실리콘 기판 중 임의의 한 접합면 상에 배치될 수 있고, 비결정질 실리콘층은 다른 쪽의 접합면 상에 배치될 수 있고, 상술된 다이아몬드층은 상술된 비결정질 실리콘층 및 상술된 산화 실리콘층을 그 사이에 구비한 상술된 제2 실리콘 기판에 접합될 수 있다.

상술된 다이아몬드층의 표면을 노출하기 위해 아민을 기초로 한 수용액으로 콜로이달 실리카가 혼합되는 액체의 사용을 통한 연마에 의해 상술된 제1 실리콘 기판은 제거될 수 있고, 상술된 제2 실리콘 기판은 질화 규소(SiN)로 코팅될 수 있고, 그 후에 상술된 다이아몬드 층의 표면을 노출하기 위해 플루오르화수소산을 기초로 한 용액으로 용해됨으로써 상술된 제1 실리콘 기판은 제거될 수 있다.

제1 태양에 따른 방법은 상술된 제1 실리콘 기판 상에 상술된 다이아몬드층을 국부적으로 형성하는 단계와, 상술된 제2 실리콘 기판 상에 상술된 산화 실리콘층을 형성하는 단계에 추가하여 상술된 제1 실리콘 기판과 상술된 다이아몬드층 상에 상술된 비결정질의 실리콘층을 형성하는 단계와, 상술된 산화 실리콘층과 상술된 비결정질 실리콘층을 그 사이에 구비한 상술된 제2 실리콘 기판에 상술된 다이아몬드층을 접합하는 단계와, 상술된 다이아몬드층의 표면이 부분적으로 노출되는 시간에 그 지점에서 상술된 연마 처리가 정지되는 동안 연마에 의해 상술된 제1 실리콘 기판을 제거하는 단계와, 정지층으로써 산화 실리콘층의 사용을 통해 알칼리 용액으로 에칭함으로써 상술된 비결정질 실리콘층을 제거하는 단계와, 플로오르화 수소산을 함유하는 용액으로 에칭함으로써 상술된 산화 실리콘층을 제거하는 단계와, 상술된 제2 실리콘 기판 상에 상술된 산화 실리콘층과 비결정질 실리콘층과 상 술된 다이아몬드층으로 구성된 적층막을 국부적으로 형성하는 단계와, 상술된 적층막의 최상부층인 상술된 다이아몬드층과 상술된 적층막이 상술된 제2 실리콘 기판 상에 없는 구역 상에 상술된 반도체층을 형성하는 단계를 포함할 수 있다.

상술된 산화 실리콘층 및/또는 상술된 비결정질 실리콘층을 개제함으로써 접합이 수행될 때, 상술된 다이아몬드층은 열 압축 접합에 의해 상술된 제2 실리콘 기판에 접합될 수 있다. 이런 방식으로, 다이아몬드층은 쉽게 제2 실리콘 기판에 접합될 수 있고, 또한 우수한 접합 강도가 달성될 수 있다.

상술된 다이아몬드층은 불순물(dopant)이 첨가된 전기 전도성 다이아몬드로부터 형성될 수 있다. 이런 방식으로, 다이아몬드층은 결합에서 전류 흐름 통로 및 배선부로서 역할을 할 수 있다.

예를 들어, 상술된 반도체층은 실리콘층이고, 요소는 반도체층 상에 형성된다.

본 발명의 제2 태양에 따른 반도체 장치는 상술된 방법에 의해 생산된 적층 기판을 포함한다. 본 태양에서, 반도체 장치에 사용되는 적층 기판이 상술된 방법에 의해 생산되고 비틀림 및 변형의 발생 없이 우수한 열 전도성과 우수한 열 분산 효과를 표시하기 때문에, 고 작동 주파와 고 패킹 밀도를 표시하는 반도체 장치가 생산될 수 있다.

본 발명에 따르면, 다이아몬드층에 제공된 실리콘 기판은 실리콘 함유층을 그 사이에 구비한 또 다른 실리콘 기판에 접합되고, 다이아몬드층측 상에 실리콘 기판은 제거되고, 반도체층은 노출된 다이아몬드층을 야기하는 표면 상에 형성된 다. 그러므로, 반도체 장치용 적층 기판과 그것을 포함하는 반도체 장치가 생산될 수 있고, 상기 적층 기판은 비틀림 및 변형의 발생 없이 우수한 열 전도성과 우수한 열 분산 효과를 표시한다.

본 발명의 실시예가 첨부된 도면을 참조로 구체적으로 아래에 설명된다. 본 발명의 제1 실시예에 따른 적층 기판이 설명된다. 도1은 본 실시예의 적층 기판을 개략적으로 도시하는 도면이다. 본 실시예의 적층 기판(10)에서, 산화실리콘(SiO₂)층(2)은 실리콘 기판(1)의 표면 상에 배치되고 열 분산층으로서 작용하는 다이아몬드층(3)과 반도체층으로서 작용하는 실리콘층(4)은 산화실리콘(SiO₂)층(2) 상에 그 순서로 배치된다.

그 적층 기판(10)을 제조하는 방법은 아래에 설명된다. 도2a 내지 도2e 및 도3a 내지 3c는 본 실시예에 따른 적층 기판을 제조하는 방법을 도시하는 단면도이다. 도2a에 도시된 바와 같이, 예를 들어 100mm의 직경과 예를 들어 1mm의 두께를 가진 제1 실리콘 기판(5)이 준비된다. 도2b에 도시된 바와 같이, 예를 들어 15μm의 두께를 가진 다이아몬드층은 마이크로파 CVD 방법에 의해 제1 실리콘 기판(5)의 한 주표면 상에 형성된다. 예를 들어, 막 형성 조건에 대해 기판 온도는 800℃로 특정되고, 수소 및 메탄의 혼합 가스가 재료 가스로써 사용된다. 그 때, 디보란(diborane, B₂H₆) 가스가 재료 가스에 첨가되고, 그로 인해 다이아몬드층(3)에 전기 전도성이 부여될 수 있다. 이어서, 도2c에 도시된 바와 같이, 예를 들어 200nm의 두께를 가진 폴리실리콘 막(6)이 형성되도록 하기 위해 기상 성장에 의해 다이아몬드층(3) 상에 폴리실리콘을 생산하도록 예를 들어, 400℃의 온도 조건 하에서 수소(H₂)가스 및 실란(silane, SiH₄)의 혼합 가스에 다이아몬드층(3)의 표면이 노출된다.

도2d에 도시된 바와 같이, 예를 들어 100mm의 직경과 예를 들어 0.5mm의 두께를 가진 제2 실리콘 기판(1)이 준비된다. 도2e에 도시된 바와 같이, 열 산화법에 의해 제2 실리콘 기판(1)의 한 표면 상에 SiO₂막(7)이 형성된다. 그 때의 조건을 위해, 열 처리 온도는 예를 들어 900℃ 내지 1,100℃이고 열 처리 시간은 예를 들어 2시간이다. 열 산화법이외로는, 제2 실리콘 기판(1)의 한 표면 상에 보로-포스포-실리케이트 글래스(boro-phospho-silicate glass, BPSG)를 성장시키고 이것을 리플로우함으로써 SiO₂막이 또한 형성될 수 있다. 그 때에, 테트라에톡시실란[tetraethoxysilane, (TEOS : Si(OC₂H₅)₄)], 산소(O₂), 트리메틸포스포로스[trimethylphosphorous, (TMP : (CH₃)₃P)] 및 트리메틸보론[trimethylboron, (TMB : (CH₃)₃B)]의 혼합 가스가 재료 가스로서 사용되고, 기판 온도는 400℃로 유지되며, 예를 들어 1μm의 두께를 가진 BPSG막이 플라즈마 CVD 방법에 의해 제2 실리콘 기판(1) 상에 형성되도록 BPSG이 약 60초동안 성장된다. 그 후에, BPSG막과 제공된 제2 실리콘 기판(1)은 예를 들어 900℃의 온도 조건 하에서 30분동안 질소(N₂) 가스 대기에서 유지됨으로써 리플로우된다. 이런 방식으로, 평평한 표면을 가진 SiO₂ 막이 다이아몬드층(3) 상에 형성될 수 있다.

도3a에 도시된 바와 같이, 제2 실리콘 기판(1)은 제1 실리콘 기판(5)에 접합된다. 구체적으로, 폴리실리콘 막(6)과 SiO₂막(7)이 서로 향하는 동안 제2 실리콘 기판(1)과 제1 실리콘 기판(5)은 적층된다. 그것은 가압 접촉되고, 제1 실리콘 기판(5) 및 제2 실리콘 기판(1)이 가압 접합되도록 약 20분동안 800℃ 내지 900℃의 온도 조건 하에서 가열이 수행된다. 또 다르게는, 가압 접합보다 100℃의 온도 조건 하에서 예를 들어, 약 300V의 펄스 전압을 인가함으로써 제2 실리콘 기판(1)이 제1 실리콘 기판(5)에 또한 접합될 수 있다. 도3b에 도시된 바와 같이, 예를 들어 다이아몬드층(3)의 표면을 노출하기 위해 수용액을 기초로 한 아민으로 아교질의 실리카가 혼합되는 액체의 사용을 통한 연마에 의해 제1 실리콘 기판(5)이 제거된다. 이런 방식으로, 다이아몬드의 연마 속도 및 화학적 저항성은 실리콘과 현저하게 다르기 때문에, 연마에 의해 제1 실리콘 기판(5)만이 제거될 수 있다. 이를 두배로 확실하게 하기 위해, 제2 실리콘 기판(1)이 예를 들어 질화 규소(SiN)로 덮힌 후에 플로오르화 수소산을 기초로 한 용액으로 용해됨을 통해 제1 실리콘 기판(5)을 제거함으로써 상술된 다이아몬드층의 표면이 노출될 수 있다. 도3c에 도시된 바와 같이, 적층 기판(10)이 생산되도록, 반도체층으로써 역할을 하는 실리콘층(4)은 CVD법에 의해 다이아몬드층(3) 상에 형성된다.

통상의 처리에 의해 반도체 회로가 실리콘층(4) 상에 형성될 때, 적층 기판(10)은 집적 회로를 통합하는 반도체 장치로서 역할을 할 수 있다.

본 실시예의 적층 기판(10)을 제조하는 방법에서, 폴리실리콘 막(6)과 SiO₂ 막(7)을 서로 가압 접촉하게 함으로써 제2 실리콘 기판(1)에 제1 실리콘 기판(5)이 접합된 후에, 제1 실리콘 기판(5)이 제거되고 실리콘층(4)은 노출된 다이아몬드층(3)을 야기하는 표면 상에 곧바로 형성된다. 그러므로, 다이아몬드층(3)과 반도체층(4) 사이에 경계부의 열 전도도가 향상될 수 있고, 또한 실리콘층(4)의 두께는 막 형성 시간을 바꿈으로써 쉽게 제어될 수 있다.

막 형성에서, 다이아몬드층(3)의 표면은 제2 실리콘 기판(1) 측 상에 있고, 실리콘층(4)은 제1 실리콘 기판(5)측 상에 평평한 표면 상에서 형성된다. 따라서, 거칠기가 막 형성에서 표면 상에 형성될 때, 실리콘층(4)의 형상은 영향받지 않고, 평평한 표면을 갖은 실리콘층(4)은 형성될 수 있다. 막 형성에서 다이아몬드층(3)의 표면 상에 형성된 거칠기는 제2 실리콘 기판(1)을 접합함에 있어 바람직하게 기능을 한다.

또한, 제1 실리콘 기판(5)은 접합 후에 제거되기 때문에, 다이아몬드층(3)의 막 형성 동안에 제1 실리콘 기판(5)은 중금속, 알칼리 금속등에 의해 오염될 때에도, 실리콘층(4)은 영향받지 않는다. 다이아몬드층(3) 그 자체는 불순물에 의해 오염되는 것에 저항력이 있고, 불순물이 들어 올때도 야기된 불순물은 녹아서 분리되지 않는다. 그러므로, 고순도 및 고품질 실리콘층(4)이 형성될 수 있다. 또한, 실리콘 기판(5)의 두께가 구체적으로 한정되지 않기 때문에, 다이아몬드층(3)의 두께에 대하여 적당하게 큰 두께를 가진 제1 실리콘 기판(5)을 사용함으로써 다이아몬드층(3)의 막 형성 동안에 비틀림 및 변형의 발생이 방지될 수 있다. 결과적으로, 반도체 장치용 적층 기판은 비틀림 및 변형의 발생 없는 반도체층으로서 역할 을 하는 고품질 실리콘층을 포함하고 우수한 열전도성과 우수한 열 분산 효과를 표시하는 적층 기판이 생산 될 수 있다.

본 발명의 제2 실시예에 따른 적층 기판이 아래에 설명된다. 도4는 본 발명의 적층 기판의 구조를 개략적으로 도시하는 단면도이다. 본 실시예의 적층 기판(20)에서, SiO₂층(12)은 단결정 실리콘으로 만들어진 실리콘 기판(11)의 한 주평면 상에 국부적으로 배치되고, 비결정질 실리콘층(13) 및 다이아몬드층(14)은 SiO₂층(12)의 순으로 배치되고, 반도체층으로서 역할을 하는 실리콘층(15)은 실리콘층(11) 및 다이아몬드층(14)의 한 주표면을 덮으면서 또한 배치된다.

본 실시예의 적층 기판(20)을 제조하는 방법이 아래에 설명된다. 도5a 내지 도5f 및 도6a 내지 도6c는 본 실시예에 따른 적층 기판을 제조하는 방법을 도시하는 단면도이다. 도5a에 도시된 바와 같이, 예를 들어 150mm의 직경과 예를 들어 2mm의 두께를 가진 제1 실리콘 기판(16)이 준비된다. 도5b에 도시된 바와 같이, 예를 들어 25μm의 두께를 가진 다이아몬드층(14)이 상술된 제1 실시예에 따라 마이크로파 CVD 방법에 의해 제1 실리콘 기판(16)의 한 주표면 상에 형성된다. 막 형성 조건에 대해, 기판 온도를 예를 들어 80O℃로 특정되고, 수소와 메탄의 혼합 가스는 재료 가스로써 사용된다. 그 때, 디보란(B₂H₆) 가스는 재료 가스에 첨가되고, 그로 인해 전기 전도성이 다이아몬드층(14)에 부여될 수 있다.

이어서, 도5c에 도시된 바와 같이, 200nm의 두께를 가진 알루미늄 마스크(17)는 보통의 사진 석판술(photolithography)에 의해 다이아몬드층(14)의 표면 상 에 패턴화를 통해 형성되고, 다이아몬드층(14)은 마스크로써 본 알루미늄 마스크(17)를 사용함으로써 이온 에칭된다. 구체적으로, 적층 기판(20)이 완성될 때 요소가 제공된 구역(소정의 요소 형성 구역) 상에 알루미늄 마스크(17)가 형성되고, 제1 실리콘 기판(16)의 주 표면이 부분적으로 노출되도록, 소정의 요소 형성 구역외의 다른 구역에서 다이아몬드층(14)을 제거하도록 산소 함유 대기에서 활성 이온 에칭이 수행된다. 재활성 이온 에칭 단계에서, (도면에 도시되지 않은) 매우 얇은 SiO₂층은 제1 실리콘 기판(16)의 주 표면이 노출되는 부분 상에 형성된다. 이어서, 알루미늄 마스크는 예를 들어, 왕수(aqua regia) 처리에 의해 제거된다.

도5d에 도시된 바와 같이, 비결정질 실리콘층(13)은 예를 들어, 다이아몬드층(14)을 덮는 그런 방식으로 CVD법이나 스퍼터링 기화에 의해 제1 실리콘 기판(16)의 주 표면 상에 형성된다.

반면에, 도5e에 도시된 바와 같이, 예를 들어, 150mm의 직경과 예를 들어 0.6mm의 두께를 가진 단결정 실리콘 기판(제2 실리콘 기판, 11)이 준비된다. 도5f에 도시된 바와 같이, TEOS 가스 및 O₂ 가스의 혼합 가스는 예를 들어, 약 400℃의 온도 조건 하에서 단결정 실리콘 기판(제2 실리콘 기판, 11)의 한 표면 상에 도입되고, 예를 들어 200nm의 두께를 가진 SiO₂층(12)이 형성되게 하기 위해,그로 인해 SiO₂의 액상 증착은 제2 실리콘 기판(11)의 한 표면 상에 수행된다.

도6a에 도시된 바와 같이, 상술된 제1 실시예와 유사한 방식으로, 제2 실리콘 기판(11)의 SiO₂층(12) 및 제1 실리콘 기판(16)의 비결정질 실리콘층(13)이 가 압 접합된다. 그 후에, 도6b에 도시된 바와 같이, 제1 실리콘 기판(16)은 제거되고, 또한 비결정질 실리콘층(13)과 SiO₂층(12)은 다이아몬드층(14)이 배치되지 않는 부분으로부터 제거된다. 본 실시예의 적층 기판(20)을 제조하는 방법에서 제거 단계는 상술된 제1 실시예의 적층 기판(10)을 제조하는 방법에서 실리콘 기판(5)을 제거하는 단계와 비교해서 쉽지 않다. 구체적으로, 제1 실리콘 기판(16)은 연마에 의해 거칠게 제거되고, 연마 처리는 다이아몬드층(14)의 표면이 부분적으로 노출되는 시간의 그 지점에서 정지된다. 정지층으로써 SiO₂층(12)의 사용을 통해 알칼리 용액 즉, 수산화 포타슘(KOH)으로 에칭함으로써 비결정질 실리콘층(13)이 제거된다. 이어서, SiO₂층(12)은 플루오르화수소산을 함유하는 용액으로 에칭함으로써 제거된다. 이런 방식으로, SiO₂층(12)과 비결정질 실리콘층(13)으로 구성된 적층막에서 적층 기판(20)이 생산되고, 다이아몬드층(14)은 제2 실리콘 기판(11) 상에서 국부적으로 배치된다.

도6c에 도시된 바와 같이, 반도체층으로써 역할을 하는 실리콘층(15)이 제2 실리콘 기판(11)과 다이아몬드층(14)의 한 표면을 덮으며 형성되도록 하기 위해, CVD법에 의해 예를 들어, 650℃의 기판 온도에서 수소(H₂)가스와 함께 디클로로실란(dichlorosilane, SiH₂Cl₂)을 유동함으로써 제2 실리콘 기판(11)의 일 표면의 노출된 부분 상에 단결정 실리콘은 에픽텍셜 성장된다.

반도체 회로가 통상의 공정으로 실리콘층(15) 상에 형성될 때 본 적층 기판(20)은 집적 회로를 통합하는 반도체 장치로써 역할을 할 수 있다.

본 실시예의 적층 기판(20)을 제조하는 방법에서, 비결정질 실리콘층(13)과 SiO₂막(12)이 서로 가압 접촉하게 함으로써 제1 실리콘 기판(16)이 제2 실리콘 기판(11)에 접합된 후에, 제1 실리콘 기판(16)은 제거되고 실리콘층(15)은 노출된 다이아몬드층(14)을 야기하는 표면 상에 형성된다. 그러므로, 다이아몬드층(14)과 실리콘층(15) 사이의 경계부의 열 전도도는 향상될 수 있고, 또한 실리콘층(15)의 두께는 쉽게 제어될 수 있다.

막 형성에서, 다이아몬드층(14)의 실리콘기판(1)측 상의 표면이 거칠기를 갖기 때문에, 실리콘층(4)의 형상은 영향받지 않고, 표면 거칠기는 제2 실리콘 기판(1)에 접합함에 있어 유익하게 기능을 한다. 반면, 다이아몬드층(14)의 실리콘 기판(5)측 상의 표면은 평평하고, 실리콘층(15)은 본 평평한 표면 상에서 형성된다. 따라서, 실리콘층(15)은 평평한 표면을 갖을 수 있다.

또한, 제1 실리콘 기판(16)이 다이아몬드층(14)의 막형성 동안에 중금속, 알칼리 금속 등에 의해 오염될 때도, 제1 실리콘 기판(16)이 접합후에 제거되기 때문에, 실리콘층(15)의 막 형성은 영향받지 않는다. 또한, 실리콘 기판(16)의 두께가 구체적으로 한정되지 않기 때문에, 제1 실리콘 기판(16)의 두께는 다이아몬드층(14)의 두께에 대해 적당히 크게 만들어 질 수 있다. 따라서, 비틀림 및 변형의 발생은 다이아몬드층(14)의 막 형성 동안에 방지될 수 있다.

비결정질 실리콘층(13) 및 산화 실리콘(SiO₂)층(12)은 다이아몬드층(14) 없이 제공된 구역에서 제2 실리콘 기판(11)의 표면을 노출하기 위해 제거되고, 실리콘은 단결정 실리콘 기판(11) 상에서 에픽텍셜 성장된다. 따라서, 고품질 실리콘 층(15)은 형성될 수 있다. 본 방법에 의해 생산된 적층 기판(20)이 국부적으로 형성된 다이아몬드층(14)을 포함하기 때문에, 반도체 장치가 생산될 때 요소는 쉽게 분리될 수 있다.

본 발명은 고속/고밀도 반도체 장치를 위해 기판에 적용될 수 있다.

본 발명은 반도체 장치뿐만 아니라 비틀림 및 변형의 발생 없는 우수한 열 전도성과 우수한 열 분산 효과를 표시하는 적층 기판을 반도체 장치를 위해 제조하는 방법을 제공할 수 있다.

Claims

반도체 장치용 적층 기판을 제조하는 방법이며,

제1 실리콘 기판의 일 표면 상에 다이아몬드층을 형성하는 단계와,

상기 다이아몬드층 상에 실리콘 함유층을 형성하는 단계와,

상기 실리콘 함유층을 상기 다이아몬드 층과 제2 실리콘 기판 사이에 개재하여 상기 다이아몬드층과 상기 제2 실리콘 기판을 접합하는 단계와,

상기 제1 실리콘 기판을 제거하여 상기 다이아몬드층의 표면을 노출하는 단계와,

상기 다이아몬드층 상에 반도체층을 형성하는 단계를 포함하는 반도체 장치용 적층 기판을 제조하는 방법.
제1항에 있어서, 상기 다이아몬드층이 국부적으로 형성되는 반도체 장치용 적층 기판을 제조하는 방법.
제2항에 있어서, 상기 제2 실리콘 기판 영역 상에서, 상기 다이아몬드층이 국부적으로 접합되지 않는 영역 상에도 상기 반도체 층이 형성되는 반도체 장치용 적층 기판을 제조하는 방법.
제1항에 있어서, 산화 실리콘층을 상기 다이아몬드층과 상기 제2 실리콘 기판 사이에 개재하여 상기 다이아몬드층과 상기 제2 실리콘 기판을 접합하는 반도체 장치용 적층 기판을 제조하는 방법.
제4항에 있어서, 상기 산화 실리콘층은 상기 다이아몬드층과 상기 제2 실리콘 기판의 양 접합면 상에 배치되는 반도체 장치용 적층 기판을 제조하는 방법.
제4항에 있어서, 콜로이달 실리카가 아민계 수용액에 혼합된 액체를 사용하여 연마시킴으로써 상기 제1 실리콘 기판을 제거하고 상기 다이아몬드층의 표면을 노출시키거나, 상기 제2 실리콘 기판을 질화 규소(SiN)로 코팅한 후에, 플루오르화수소산계 용액으로 용해시킴으로써 상기 제1 실리콘 기판을 제거하고 상기 다이아몬드층의 표면을 노출시키는 반도체 장치용 적층 기판을 제조하는 방법.
제1항에 있어서, 비결정질 실리콘층을 상기 다이아몬드층과 상기 제2 실리콘 기판 사이에 개재하여 상기 다이아몬드층과 상기 제2 실리콘 기판을 접합하는 반도체 장치용 적층 기판을 제조하는 방법.
제7항에 있어서, 상기 비결정질 실리콘층은 상기 다이아몬드층과 상기 제2 실리콘 기판의 양 접합면 상에 배치되는 반도체 장치용 적층 기판을 제조하는 방법.
제1항에 있어서, 상기 다이아몬드층과 상기 제2 실리콘 기판 중 임의의 하나의 접합면 상에 산화 실리콘층이 배치되고, 다른 쪽의 접합면 상에 비결정질 실리콘층이 배치되고, 상기 비결정질 실리콘층과 상기 산화 실리콘층을 상기 다이아몬드층과 상기 제2 실리콘 기판 사이에 개재하여 상기 다이아몬드층과 상기 제2 실리콘 기판을 접합하는 반도체 장치용 적층 기판을 제조하는 방법.
반도체 장치용 적층 기판을 제조하는 방법이며,

제1 실리콘 기판 상에 다이아몬드층을 국부적으로 형성하는 단계와,

상기 제1 실리콘 기판과 상기 다이아몬드층 상에 비결정질 실리콘층을 형성하고, 제2 실리콘 기판 상에 산화 실리콘층을 형성하는 단계와,

상기 산화 실리콘층과 상기 비결정질 실리콘층을 상기 다이아몬드층과 상기 제2 실리콘 기판 사이에 개재하여 상기 다이아몬드층과 상기 제2 실리콘 기판을 접합하는 단계와,

상기 제1 실리콘 기판을 연마에 의해 제거하면서, 상기 다이아몬드층의 표면이 부분적으로 노출되는 시점에서 연마 처리가 정지되는 단계와,

상기 산화 실리콘층의 정지층으로서 사용하여, 상기 비결정질 실리콘층을 알칼리 용액으로 에칭함으로써 제거하는 단계와,

플루오르화수소산을 함유하는 용액으로 에칭함으로써 상기 산화 실리콘층을 제거하는 단계와,

상기 제2 실리콘 기판 상에 상기 산화 실리콘층, 상기 비결정질 실리콘층 및 상기 다이아몬드층을 포함하는 적층막을 국부적으로 형성하는 단계와,

상기 적층막의 최상부층인 상기 다이아몬드층 및 상기 제2 실리콘 기판 상에서 상기 적층막이 존재하지 않는 영역 상에 반도체층을 형성하는 단계를 포함하는 반도체 장치용 적층 기판을 제조하는 방법.
제4항에 있어서, 열 가압 접합에 의해 상기 다이아몬드층이 상기 제2 실리콘 기판에 접합되는 반도체 장치용 적층 기판을 제조하는 방법.
제1항에 있어서, 상기 다이아몬드층은 불순물이 첨가된 전기 전도성 다이아몬드로 형성되는 반도체 장치용 적층 기판을 제조하는 방법.
제1항에 있어서, 상기 반도체층은 실리콘층이고, 상기 반도체층 상에 소자가 형성되는 반도체 장치용 적층 기판을 제조하는 방법.
제1항에 따른 방법에 의해 생산된 적층 기판을 포함하는 반도체 장치.