KR20040017844A - 집적 회로 및 다이아몬드 층을 갖는 다이를 포함하는 전자어셈블리와 그 제조 방법 - Google Patents

집적 회로 및 다이아몬드 층을 갖는 다이를 포함하는 전자어셈블리와 그 제조 방법 Download PDF

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Abstract

웨이퍼가 제조되고 웨이퍼로부터 다이가 제조되고 다이를 포함하는 전자 어셈블리가 형성되는 공정이 개시된다. 다이는, 다이 내의 집적 회로의 핫 스팟으로부터 열을 확산시키도록 주로 기능하는 다이아몬드 층을 갖는다.

Description

집적 회로 및 다이아몬드 층을 갖는 다이를 포함하는 전자 어셈블리와 그 제조 방법{ELECTRONIC ASSEMBLY INCLUDING A DIE HAVING AN INTEGRATED CIRCUIT AND A LAYER OF DIAMOND AND METHODS OF PRODUCING THE SAME}
실리콘 웨이퍼 상에 집적 회로가 통상적으로 형성되고 이어서 이들은 개별적인 다이들로 절단된다. 그러면 각 다이는, 각 집적 회로가 상부에 형성된 실리콘 웨이퍼 부분을 갖게 된다. 전자 신호가 집적 회로로 제공되거나 집적 회로로부터 제공될 수 있다. 집적 회로의 동작으로 인해 열이 발생되며 집적 회로의 온도의 상승으로 인해 집적 회로가 파괴될 수도 있다. 이에 따라 집적 회로 상의 모든 포인트의 온도는 소정의 최대 온도 이하로 유지되어야 한다. 집적 회로의 동작은 균일하지 않아서 집적 회로 상의 소정의 포인트가 다른 부분보다 더 많은 열을 발생할 수 있으며 이에 따라 "핫 스팟(hot spot)"이 발생된다. 핫 스팟이 없으면, 원하는 집적 회로의 온도를 유지하면서 다이의 평균 전력 소비를 증가시키는 것이 가능할 수도 있으며, 이에 따라 더 높은 주파수에서 집적 회로를 동작시킬 수도 있게된다.
본 발명은 콤비네이션 웨이퍼(combination wafer), 웨이퍼로부터의 다이들, 및 이러한 하나의 다이를 포함하는 전자 어셈블리를 제조하는 방법에 관한 것으로, 여기서 다이는 열을 전도하기 위한 다이아몬드 층을 갖는다.
도 1의 (A)는 두꺼운 다이아몬드 층이 상부에 형성된 단결정 실리콘 웨이퍼의 단면도.
도 1의 (B)는 상부에 단결정 실리콘 웨이퍼를 갖는 도면으로서, 도 1의 (A)와 유사한 도면.
도 1의 (C)는 단결정 실리콘 웨이퍼를 연마한 후를 나타낸 도면으로서, 도 1의 (B)와 유사한 도면.
도 1의 (D)는 에피택셜 실리콘 층, 집적 회로, 및 콘택트가 단결정 실리콘 웨이퍼 상에 형성된 후를 나타낸 도면으로서, 도 1의 (C)와 유사한 도면.
도 1의 (E)는 집적 회로의 위치와 이들 사이의 스크라이브 스트리트를 특별히 나타낸 도면으로서, 도 1의 (D)에 도시된 구조에 대한 평면도.
도 1의 (F)는 낱개화된 다이들을 생성하도록 레이저 절단을 행한 후를 나타낸 도면으로서, 도 1의 (E)와 유사한 도면.
도 1의 (G)는 패키지 기판 상에 플립되고 위치된 다이들중 하나를 갖는 전자 패키지의 단면도.
도 2의 (A)는 두꺼운 다이아몬드 층 및 폴리실리콘 층이 그 위에 형성된 희생 폴리실리콘 웨이퍼의 단면도.
도 2의 (B)는 하부에 폴리실리콘 층을 갖는 도면으로서, 도 2의 (A)와 유사한 도면.
도 2의 (C)는 상부 표면에 주입된 이온을 갖는 단결정 실리콘 웨이퍼의 단면도.
도 2의 (D)는 주입되고 있는 이온으로 인해 형성되는 바운더리를 나타낸 도면으로서, 도 2의 (C)와 유사한 도면.
도 2의 (E)는 최종 단결정 실리콘막에 폴리실리콘 층을 실리콘 접착시킴으로써 구성되는 콤비네이션 웨이퍼의 단면도.
도 2의 (F)는 희생 폴리실리콘 웨이퍼의 제거 후를 나타낸 도면으로서, 도 2의 (E)와 유사한 도면.
도 2의 (G)는 상부에 단결정 실리콘 웨이퍼를 갖는 도면으로서, 도 2의 (F)와 유사한 도면.
도 2의 (H)는 쉬어링(shearing) 공정 후를 나타낸 도면으로서, 도 2의 (G)와 유사한 도면.
도 3의 (A)는 얇은 다이아몬드 층 및 폴리실리콘 층이 상부에 형성된 희생 폴리실리콘 웨이퍼의 단면도.
도 3의 (B)는 하부에 폴리실리콘 층을 갖는 것을 나타낸 도면으로서, 도 3의 (A)와 유사한 도면.
도 3의 (C)는 상부면으로 이온이 주입되는 단결정 실리콘 웨이퍼의 단면도.
도 3의 (D)는 주입되고 있는 이온으로 인해 형성되는 바운더리를 나타낸 도면으로서, 도 3의 (C)와 유사한 도면.
도 3의 (E)는 단결정 실리콘 웨이퍼의 최종 단결정 실리콘막에 폴리실리콘층을 실리콘 접착시킴으로써 형성된 콤비네이션 웨이퍼의 단면도.
도 3의 (F)는 상부에 단결정 실리콘 웨이퍼를 갖는 도면으로서, 도 3의 (E)와 유사한 도면.
도 3의 (G)는 쉬어링 공정 후를 나타낸 도면으로서, 도 3의 (F)와 유사한 도면.
도 3의 (H)는 에피택셜 실리콘 층의 형성과, 집적 회로의 제조와 컨택트의 형성 후를 나타낸 도면으로서, 도 3의 (G)와 유사한 도면.
도 3의 (I)는 도 3의 (H)의 구조로부터의 간단한 다이와 패키지 기판 상에 위치된 다이의 콘텐츠를 갖는 패키지 기판을 포함하는 전자 어셈블리의 단면도.
도 3의 (J)는 컨택트가 패키지 기판에 부착되고 희생 폴리실리콘 웨이퍼가 제거된 후를 나타낸 도면으로서, 도 3의 (I)와 유사한 도면.
도 1의 (A)-(G), 도 2의 (A)-(H), 및 도 3의 (A)-(J)를 각각 참조하여 제1 , 제2, 및 제3 공정이 기술되며, 이에 따라 각 경우에 웨이퍼가 제조되고 웨이퍼로부터 다이가 제조되며 다이를 포함하는 전자 어셈블리가 제조된다. 다이는 다이 내의 집적 회로의 핫 스팟으로부터 열을 확산하도록 주로 기능하는 다이아몬드 층을 갖는다.
제1 공정에서, 더 많은 열을 확산시키는 비교적 두꺼운 층이 형성된다. 그러나, 제1 공정에서는 비교적 성가신 연마 공정을 이용한다. 다이아몬드 층은 비교적 두껍기 때문에, 다이아몬드 층을 절단하기 위해서는 특별한 레이저 절단 공정이 이용된다.
제2 공정에서, 제1 공정의 연마 동작이 생략되며 쉬어링 공정이 대신에 이용된다. 두꺼운 다이아몬드 층이 또한 제2 공정에서 형성되는데, 이는 관련 이점 및 단점을 갖는다.
제3 공정에서, 연마 공정을 생략하는 데에 쉬어링 공정이 또한 이용되지만, 통상적인 톱(saw)으로 절단하기에 보다 쉬운 얇은 다이아몬드 층이 형성된다. 얇은 다이아몬드 층은 또한 희생 폴리실리콘 웨이퍼에 의해 피복되어 실리콘 상부 및 하부면을 갖는 콤비네이션 웨이퍼가 형성된다. 이러한 콤비네이션 웨이퍼는 통상적인 실리콘 웨이퍼의 가공을 위한 통상적인 기계에서 보다 "투명하게(transparently)" 사용될 수도 있다. 희생 폴리실리콘 웨이퍼는 또한 얇은 다이아몬드 층에서 결핍되어 있는 구조적 지지를 제공한다.
두꺼운 다이아몬드 층의 생산에서 연마 공정의 이용
첨부된 도면중 도 1의 (A)는 단결정(단일 결정) 실리콘 웨이퍼(10)와 그 위에 두꺼운 다이아몬드 층(12)이 피착되어 있는 것을 나타낸 도면이다. 단결정 실리콘 웨이퍼는 공지된 공정에 따라 제조된다. 단결정 실리콘의 길고 얇은 수직 코어(반도체 재료)가 실리콘의 배스(bath)에 수직으로 아래 방향으로 삽입된다. 그러면 코어는 배스로부터 수직으로 위쪽 방향으로 인출된다. 단결정 실리콘은 배스로부터 인출되는 동안 코어 상에 피착되어서 코어의 직경보다 큰 직경을 갖는 단결정 실리콘 잉곳(ingot)이 형성된다. 현재, 이러한 잉곳은 약 300mm의 두께를 가지며 직경의 배수인 높이를 갖는다. 그 후 잉곳은 많은 웨이퍼들로 절단된다. 현재, 잉곳으로부터 절단된 하나의 웨이퍼는 약 750 마이크론의 두께를 갖는다. 이에 따라 단결정 실리콘 웨이퍼(10)는 약 300mm의 직경과 약 750 마이크론의 두께를 갖는다.
화학적 기상 다이아몬드 피착(chemical vapor diamond deposition; CVDD) 기술을 이용하여 두꺼운 다이아몬드 층(12)이 피착된다. 단결정 실리콘 웨이퍼(10)가 CVDD 챔버 내에 위치되어 예를 들어 약 1000℃의 비교적 높은 온도로 가열된다. 그러면 가스가, 서로 반응하여 다이아몬드를 형성하는 챔버 내로 주입된다. 그 후 다이아몬드는 가스로부터 단결정 실리콘 웨이퍼(10)의 전체 상부면 상으로 피착된다. 단결정 실리콘 웨이퍼(10) 상에 피착되는 다이아몬드는 약 1000W/mK의 열 전도성을 갖는 고체 다결정 다이아몬드이며 단결정 실리콘 웨이퍼(10)의 상부면에 부착된다. 두꺼운 다이아몬드 층(12)이 300 마이크론 및 500 마이크론 사이의 두께를 가질 때까지 공정이 계속된다. 이에 따라 이 결과 생성된 두꺼운 다이아몬드 층(12)이 300mm의 직경을 가지게 된다. 그 후 도 1의 (A)의 콤비네이션 웨이퍼가 CVDD 챔버로부터 제거되며 냉각되게 된다. 다결정 다이아몬드의 피착의 또다른 특징들은 본 기술 분야에 공지되어 있으며 본 명세서에서 더 이상 상세히 기술하지는 않는다.
도 1의 (B)에 도시된 바와 같이, 도 1의 (A)의 콤비네이션 웨이퍼는 그 후 플립되어 단결정 실리콘 웨이퍼(10)가 상부에 있게 된다. 그러면 두꺼운 다이아몬드 층(12)은 연마 머신의 표면 상에 위치하게 된다. 그 후 연마 머신의 연마 헤드는 단결정 실리콘 웨이퍼(10)를 연마한다.
도 1의 (C)는 단결정 실리콘 웨이퍼(10)가 연마된 후의 콤비네이션 웨이퍼를 나타낸 도면이다. 단결정 실리콘 웨이퍼(10)는 전형적으로 10 마이크론 및 25 마이크론 사이의 두께를 갖는다. 그 후 도 1의 (C)에 도시된 콤비네이션 웨이퍼가 연마 머신으로부터 제거된다. 두꺼운 다이아몬드 층(12)이 300 마이크론 및 500 마이크론 사이의 두께를 가지기 때문에, 콤비네이션 웨이퍼는 연마 머신으로부터 제거되어 이어서 핸들링될 때 깨지지 않는다. 이에 따라 두꺼운 다이아몬드 층(12)은 비교적 얇은 단결정 실리콘 웨이퍼(10)에 대한 구조적 지지를 제공한다. 단결정 실리콘 웨이퍼(10)의 상부면이 계속하여 에칭되고 연마되어 원하는 완성품을 얻게 된다. 연마 동작으로 인한 스트레스도 또한 제거된다.
도 1의 (D)는 단결정 실리콘 웨이퍼(10) 상에서 수행되는 후속 제조 공정을 나타낸 도면이다. 우선, 에피택셜 실리콘 층(14)이 단결정 실리콘 웨이퍼(10) 상에서 성장된다. 에피택셜 실리콘 층(14)은 단결정 실리콘 웨이퍼(10)의 결정 구조를 따르며 이에 따라 역시 단결정이 된다. 에피택셜 실리콘 층(14)과 단결정 실리콘 웨이퍼(10) 간의 주요 차이점은, 에피택셜 실리콘 층(14)이 도펀트를 포함한다는 점이다. 이와 같이, 에피택셜 실리콘 층(14)은 n-도핑되거나 p-도핑된다.
다음에, 집적 회로(16A, 16B)가 형성된다. 집적 회로(16A 또는 16B)는 트랜지스터, 캐패시터, 다이오드 등의 복수의 반도체 전자 컴포넌트와, 전자 컴포넌트들을 연결하는 상부 레버(lever) 금속을 포함한다. 트랜지스터는 에피택셜 실리콘 층(14)으로 주입되는 소스 및 드레인 영역을 갖는다. 이들 소스 및 드레인 영역은 에피택셜 실리콘 층(14)의 벌크에 대한 대향 도핑을 갖는다. 소스 및 드레인 영역은 에피택셜 실리콘 층(14)으로 원하는 깊이로 주입되지만 통상적으로 항상 에피택셜 실리콘 층(14)을 통과하는 것은 아니어서, 몇몇 주입되지 않은 에피택셜 실리콘은 각 소스 또는 드레인 영역 아래에 남아 있다. 금속은 모두 에피택셜 실리콘 층(14) 위에 위치되는 금속 라인을 포함한다. 그 후 집적 회로(16A, 16B) 상에 컨택트 패드가 형성된다. 집적 회로(16A, 16B)는 서로 동일하며 작은 스크라이브 스트리트(scribe street)(18)에 의해 서로 분리되어 있다. 그 후 범프(20)가 집적 회로(16A, 16B) 상의 컨택트 패드 상에 형성된다. 도시하지 않았지만, 범프(20)는 각 집적 회로(16A, 16B) 상의 어레이 및 행과 열 내에 있다.
도 1의 (E)는 전술한 바로부터의 도 1의 (D)의 콤비네이션 웨이퍼를 나타낸 도면이다. 콤비네이션 웨이퍼는 약 300mm의 직경을 갖는 외곽 에지(22)를 갖는다. 많은 집적 회로(16)가 에지(22) 내에 행 및 열로 형성된다. 각 집적 회로(16)는 직각 윤곽을 갖는다. 각 스크라이브 스트리트는 각 행 또는 열 사이에 위치된다.
그 후 도 1의 (E)의 콤비네이션 웨이퍼는 스크라이브 스트리트(18)를 통해 복수의 다이들로 레이저 절단된다. 이에 따라 각 다이는 집적 회로(16)중 하나만을 포함하게 된다. 웨이퍼의 절단은 또한 "낱개화(singulation)" 또는 "다이싱"으로 칭해진다. 두꺼운 다이아몬드 층(12)은 매우 단단하며 이 두께 때문에 종래의 절단 공정을 이용하여 두꺼운 다이아몬드 층(12)을 절단하는 것이 어려울 수도 있으며 이는 보다 복잡한 레이저 절단의 이유가 된다.
도 1의 (F)는 두 개의 다이들(24A, 24B)을 나타낸 도면이다. 각 다이(24A, 24B)는 두꺼운 다이아몬드 층(12), 단결정 실리콘 웨이퍼(10), 및 에피택셜 실리콘층(14)의 각 부분을 포함한다. 다이(24A)는 집적 회로(16A)를 포함하며 다이(24B)는 집적 회로(16B)를 포함한다. 각 다이(24A, 24B)는 범프(20) 세트 각각을 포함한다.
도 1의 (G)는 패키지 기판(30) 및 다이(24A)를 포함하는 전자 어셈블리를 도시한다. 다이(24A)는 도 1의 (F)에서의 위치에 비해 플립되어 있어서 범프(20)가 바닥에 있게 되며 두꺼운 다이아몬드 층(12)이 상부에 있게 된다. 각 범프(20)는 패키지 기판 상의 각 컨택트 패드(도시하지 않음) 상에 위치된다. 전자 어셈블리(28)는 이어서 범프(20)를 용융하는 노 내에 위치되며 그 후 냉각되어 범프(20)가 패키지 기판(30) 상의 컨택트 패드에 부착된다.
통상적으로, 전자 신호는 범프(20)로부터 패키지 기판(32) 내의 금속 라인 및 비아를 통해 제공될 수 있다. 전자 신호는 범프(20)를 통해 집적 회로(16A)로 송신되거나 집적 회로(16A)로부터 수신된다. 집적 회로(16A)의 동작으로 인해 열이 발생된다. 집적 회로(16A)의 열은 각 포인트들 간에 서로 균일하지 않다. 따라서, 집적 회로(16A)의 여러 위치에서 핫 스팟이 발생된다.
에피택셜 실리콘 층(14) 및 단결정 실리콘 웨이퍼(10)를 통해 집적 회로(16A)로부터 두꺼운 다이아몬드 층(12)으로 열이 전도된다. 단결정 실리콘 웨이퍼(10)가 비교적 얇기 때문에 열이 두꺼운 다이아몬드 층(12)으로 쉽게 전도된다. 두꺼운 다이아몬드 층(12)의 비교적 높은 열 전도성으로 인해, 핫 스팟으로부터의 열이 두꺼운 다이아몬드 층(12)의 더 차가운 영역으로 수평으로 전도된다. 이에 따라 핫 스팟에서의 온도가 감소될 수 있다. 얇은 다이아몬드 층에 비해 더많은 열이 두꺼운 다이아몬드 층(12)을 통해 수평으로 전도될 수 있다.
두꺼운 다이아몬드 층의 생산에서의 쉬어링 공정의 이용
도 2의 (A)는 희생 폴리실리콘 웨이퍼(50)와, 그 위에 피착된 두꺼운 다이아몬드 층(52)과, 그 위에 형성된 폴리실리콘 층(54)을 나타낸 도면이다. 폴리실리콘 웨이퍼의 제조 공정은 공지되어 있다. 폴리실리콘 잉곳은 전형적으로 캐스팅 공정에서 제조되며 그 후 웨이퍼가 잉곳으로부터 절단된다. 도 1의 (A)를 참조하여 기술된 바와 동일한 고온 기술에 따라 두꺼운 다이아몬드 층(52)이 피착되며, 두꺼운 다이아몬드 층(52)은 또한 300 및 500 마이크론 사이의 두께를 갖는다. 폴리실리콘 층(54)은 공지의 기술을 이용하여 피착되며 10 내지 15 마이크론 사이의 두께를 갖는다.
도 2의 (B)에 도시된 바와 같이, 그 후 콤비네이션 웨이퍼는 플립되어서 폴리실리콘 층(54)이 하부에 있게 된다.
도 2의 (C)는 도 1의 (A)를 참조하여 기술된 종류의 단결정 웨이퍼(56)를 도시한 도면이다. 단결정 웨이퍼(56)는 또한 약 300mm의 직경과 약 750 마이크론의 두께를 갖는다. 수소 이온(58)이 단결정 웨이퍼(56)의 상부면으로 주입된다.
도 2의 (D)는 이온(58) 주입 후의 도 2의 (C)의 단결정 실리콘 웨이퍼(56)를 나타낸 도면이다. 이온(58)은 도 2의 (C)의 단결정 실리콘 웨이퍼의 상부면 아래의 약 10 내지 25 마이크론의 위치에 바운더리(60)를 생성한다. 보다 상세한 설명을 위해, 바운더리(60) 아래의 부분은 "단결정 실리콘 웨이퍼(56A)"로 칭하고, 바운더리 위의 영역은 "최종 단결정 실리콘 막(56B)"으로 칭한다. 바운더리(60)에보이드가 형성된다. 보이드는 최종 단결정 실리콘 막(56B)의 단결정 실리콘 웨이퍼(56A)로의 부착을 약화시킨다.
도 2의 (E)에 도시된 바와 같이, 폴리실리콘 층(56)은 최종 단결정 실리콘 막(56B) 상에 위치되며 공지의 실리콘 본드를 이용하여 이에 접착된다. 바운더리(60)는, 바운더리(60)를 파괴할 수도 있는 두꺼운 다이아몬드 층(52)을 형성하는 데에 사용되는 높은 CVDD 온도에 절대 노출되지 않는다.
도 2의 (F)에 도시된 바와 같이, 희생 폴리실리콘 웨이퍼(50)는 에칭 공정에서 제거된다. 두꺼운 다이아몬드 층(52)이 에칭 스톱으로서 기능하기 때문에 에칭 공정 동안 엄격한 제어는 필요하지 않다. 이에 따라 희생 폴리실리콘 웨이퍼(50)가 비교적 빠르게 제거될 수 있다.
도 2의 (G)에서, 도 2의 (F)의 콤비네이션 웨이퍼는 그 후 플립되어서 단결정 실리콘 웨이퍼(56A)가 상부에 있게 된다.
도 2의 (H)에 도시된 바와 같이, 단결정 실리콘 웨이퍼(56A)는 쉬어링 공정에서 최종 단결정 실리콘 막(56B)으로부터 제거된다. 쉬어링 공정은 예를 들어 단결정 실리콘 웨이퍼(56A)에 영향을 미치는 가스의 분사를 포함할 수도 있다. 보이드로 인해, 단결정 실리콘 웨이퍼(56A)는 바운더리(60)에서 최종 단결정 실리콘 막(56B)으로부터 쉬어링되어, 폴리실리콘 층(54) 상에 최종 단결정 실리콘막(56B)만을 남기게 된다. 최종 단결정 실리콘 막(56B)은 그 후 도 1의 (D)-(G)를 참조하여 전술한 바와 같이 수행되는 후속 공정에서 에칭 및 연마된다.
도 2의 (A)-(H)를 참조하여 기술되는 공정은, 도 1의 (C)의 콤비네이션 웨이퍼를 얻기 위한 연마 공정이 생략되기 때문에 도 1의 (A)-(d)를 참조하여 기술된 공정과 다르다. 도 2의 (H)의 콤비네이션 웨이퍼를 얻는 데에 더 빠른 쉬어링 공정이 이용된다.
도 2의 (H)에 도시된 바와 같이, 두꺼운 다이아몬드 층(52)이 생성된다. 두꺼운 다이아몬드 층(52)은 도 1의 (C)의 두꺼운 다이아몬드 층(12)과 동일한 장점 및 단점을 갖는다.
얇은 다이아몬드 층의 생산에서의 쉬어링 공정의 이용
도 3의 (A)에서, 다이아몬드 층(72)이 피착되고 그 후 폴리실리콘 층(74)이 피착되는 희생 폴리실리콘 웨이퍼(70)가 제공된다. 얇은 다이아몬드 층(72)은 50 내지 150 마이크론 사이의 두께이며 전술한 바와 같은 동일한 CVDD 기술을 이용하여 피착된다. 도 3의 (B)에서 도 3의 (A)의 콤비네이션 웨이퍼가 플립되어 폴리실리콘 층(74)이 바닥에 있게 된다. 도 3의 (C)에서, 단결정 실리콘 웨이퍼에 이온(82)이 주입된다. 도 3의 (D)에 도시된 바와 같이, 이온은 하부의 단결정 실리콘 웨이퍼(56A)와 상부의 최종 단결정 실리콘 막(56B) 사이에 바운더리(84)를 생성한다. 도 3의 (E)에서, 폴리실리콘 층(74)은 최종 단결정 실리콘 막(56B)에 접착된다. 도 3의 (A)-(E)와 도 2의 (A)-(E) 사이의 유사점은 명백하다. 도 3의 (F)에서, 도 3의 (E)의 콤비네이션 웨이퍼는 플립되어서 단결정 실리콘 웨이퍼(56A)가 상부에 있게 된다. 도 3의 (G)에 도시된 바와 같이, 그 후 단결정 실리콘 웨이퍼(56A)가 최종 단결정 실리콘 막(56B)으로부터 쉬어링된다. 이 쉬어링은 도 2의 (H)를 참조하여 기술한 쉬어링과 유사하다. 그 후 최종 단결정 실리콘 막(56B)의 상부면이 에칭 및 연마된다.
도 3의 (H)에 도시된 바와 같이, 그 후 또다른 공정이 수행되어서 집적 회로(80A, 80B)가 형성되며 이 후 땜납 범프 컨택트(82)가 형성된다. 희생 폴리실리콘 웨이퍼(70)는 모든 층과 그 위에 형성되는 컴포넌트들에 대한 구조적 지지를 제공한다. 얇은 다이아몬드 층(72)은 일반적으로 희생 폴리실리콘 층(70) 없이는 그 위의 층을 지지하기에 충분히 두꺼운 것은 아니다. 희생 폴리실리콘 층(70)은 종래의 실리콘 웨이퍼와 유사한 하부 실리콘 면을 제공한다. 종래의 실리콘 웨이퍼를 가공하도록 설계된 종래의 툴 및 장비는 또한 도 3의 (G) 및 도 3의 (H)의 콤비네이션 웨이퍼를 가공하는 데에도 사용될 수 있다.
그 후 집적 회로(80A, 80B) 사이의 스크라이브 스트리트(90)를 통해 절단하는 데에 종래의 톱이 사용된다. 이 톱은 최종 단결정 실리콘 막(56B), 폴리실리콘 층(74), 얇은 다이아몬드 층(72), 및 희생 폴리실리콘 웨이퍼(70)를 통과하여 절단한다. 종래의 톱 블레이드(saw blade)는 얇은 다이아몬드 층(72)을 통과하여 절단하는 데에 사용될 수 있는데, 그 이유는 얇은 다이아몬드 층(72)이 단지 50 내지 150 마이크론 두께 사이이기 때문이다.
도 3의 (I)는 패키지 기판(102)과 패키지 기판(102) 상의 하나의 다이(104)를 포함하는 전자 어셈블리(100)를 나타낸 도면이다. 다이(104)는 희생 폴리실리콘 웨이퍼(70), 얇은 다이아몬드 층(72), 폴리실리콘 층(74), 최종 단결정 실리콘 막(56B) 및 에피택셜 실리콘 층(78)의 각 부분을 포함한다. 다이(74)는 또한 집적 회로(80A), 및 몇몇 범프(82)를 포함한다. 범프(82)는 패키지 기판(102) 상의 컨택트 상에 위치된다.
그 후 어셈블리(100)는 노 내에 위치되어서 범프(82)가 용융되며 그 후 노로부터 제거되어서, 범프(82)가 응고되어 패키지 기판(102) 상의 컨택트 패드에 부착되며 이에 따라 다이(104)가 패키지 기판(102)에 확실하게 부착된다.
패키지 기판(102)은 희생 폴리실리콘 웨이퍼(70) 없이도 다이(104)를 지지하기에 충분히 두껍고 강하다. 도 3의 (J)에 도시된 바와 같이, 희생 폴리실리콘 웨이퍼(70)는 그 후 예를 들어 에칭 공정에서 제거될 수도 있다. 폴리실리콘 웨이퍼(70)의 제거 없이, 얇은 다이아몬드 층이 집적 회로(80A)의 핫 스팟으로부터 열을 여전히 전달할 수도 있다. 그러나, 희생 폴리실리콘 웨이퍼(70)가 제거될 경우 열은 얇은 다이아몬드 층(72)의 상부면으로부터 보다 용이하게 제거된다. 희생 폴리실리콘 웨이퍼(70)의 제거 후에, 비교적 얇은 다이(104)가 패키지 기판(102)에 의해 구조적으로 지지된다.
소정의 예시적인 실시예가 기술되고 첨부된 도면에 도시되었지만, 이러한 실시예는 단지 예시적인 것으로 본 발명을 제한하는 것은 아니며, 당업자에 의해 변경이 행해질 수도 있기 때문에 본 발명은 도시되고 기술된 특정 구성 및 배열에 한정되지 않음을 알 것이다.

Claims (35)

  1. 솔리드 다이아몬드(solid diamond) 층과;
    상기 솔리드 다이아몬드 층 상의 복수의 집적 회로
    를 포함하는 웨이퍼.
  2. 제1항에 있어서, 상기 솔리드 다이아몬드 층은 그 폭이 적어도 200 ㎜인 웨이퍼.
  3. 제1항에 있어서,
    상기 솔리드 다이아몬드 층 상의 단결정 반도체 재료 층을 더 포함하고, 상기 집적 회로들은 상기 단결정 반도체 재료 층 상에 형성되는 웨이퍼.
  4. 제3항에 있어서, 상기 단결정 반도체 재료 층은 그 폭이 적어도 200 ㎜인 웨이퍼.
  5. 제3항에 있어서, 상기 단결정 반도체 재료 층은 단결정 실리콘 층인 웨이퍼.
  6. 제5항에 있어서,
    상기 단결정 반도체 재료 층 상의 폴리실리콘 층을 더 포함하고, 상기 단결정 실리콘 층은 상기 폴리실리콘 층 상에 배치되는 웨이퍼.
  7. 제1항에 있어서,
    상기 집적 회로 상의 복수의 컨택트를 더 포함하는 웨이퍼.
  8. 솔리드 다이아몬드 층과;
    상기 솔리드 다이아몬드 층 상의 단결정 반도체 재료 층
    을 포함하는 웨이퍼.
  9. 제8항에 있어서, 상기 솔리드 다이아몬드 층은 그 폭이 적어도 200 ㎜인 웨이퍼.
  10. 제9항에 있어서, 상기 단결정 반도체 재료 층은 그 폭이 적어도 200 ㎜인 웨이퍼.
  11. 제10항에 있어서, 상기 단결정 반도체 재료 층은 단결정 실리콘 층인 웨이퍼.
  12. 솔리드 다이아몬드 층과;
    상기 솔리드 다이아몬드 층 상의 집적 회로
    를 포함하는 낱개화된 다이(singulated die).
  13. 제12항에 있어서,
    상기 솔리드 다이아몬드 층 상의 단결정 반도체 재료 층을 더 포함하고, 상기 집적 회로는 상기 단결정 반도체 재료 층 상에 형성되는 낱개화된 다이.
  14. 제13항에 있어서, 상기 단결정 반도체 재료 층은 단결정 실리콘 층인 낱개화된 다이.
  15. 제14항에 있어서,
    상기 단결정 반도체 재료 층 상의 폴리실리콘 층을 더 포함하고, 상기 단결정 실리콘 층은 상기 폴리실리콘 층 상에 배치되는 낱개화된 다이.
  16. 제12항에 있어서,
    상기 집적 회로 상의 복수의 컨택트를 더 포함하는 낱개화된 다이.
  17. 제11항에 있어서, 상기 다이는 위에서 볼 때 직사각형 윤곽(rectangular outline)을 갖는 낱개화된 다이.
  18. 패키지 기판과;
    상기 패키지 기판 상에 실장된 다이 -상기 다이는 솔리드 다이아몬드 층과 이 솔리드 다이아몬드 층 상의 집적 회로를 포함함-
    를 포함하는 전자 어셈블리.
  19. 제18항에 있어서, 상기 다이는 상기 집적 회로 상의 복수의 컨택트를 포함하되 상기 컨택트들이 있는 부분이 상기 다이의 저부(bottom)가 되도록 하여 상기 패키지 기판의 상부에 배치되는 전자 어셈블리.
  20. 제18항에 있어서, 상기 다이는 상기 솔리드 다이아몬드 층 상의 단결정 반도체 재료 층을 더 포함하고, 상기 집적 회로는 상기 단결정 반도체 재료 층 상에 형성되는 전자 어셈블리.
  21. 제20항에 있어서, 상기 단결정 반도체 재료 층은 단결정 실리콘 층인 전자 어셈블리.
  22. 제21항에 있어서, 상기 단결정 실리콘 층 상의 폴리실리콘 층을 더 포함하고, 상기 단결정 실리콘 층은 상기 폴리실리콘 층 상에 배치되는 전자 어셈블리.
  23. 제18항에 있어서, 상기 다이는 상기 집적 회로 상의 복수의 컨택트를 포함하는 전자 어셈블리.
  24. 제23항에 있어서, 상기 패키지 기판에 대향하는 상기 솔리드 다이아몬드 층의 표면이 노출되는 전자 어셈블리.
  25. 솔리드 다이아몬드 층과;
    상기 솔리드 다이아몬드 층 상의 집적 회로
    를 포함하는 전자 디바이스.
  26. 제25항에 있어서,
    상기 다이아몬드 층과 상기 집적 회로 사이의 단결정 반도체 재료 층을 더 포함하는 전자 디바이스.
  27. 제26항에 있어서, 상기 단결정 반도체 재료 층은 폴리실리콘 층인 전자 디바이스.
  28. 복수의 다이들(dice)을 제조하는 방법에 있어서,
    솔리드 다이아몬드 층과 단결정 반도체 재료 층을 서로의 위에 형성하는 단계와;
    상기 단결정 반도체 재료 층 상에 복수의 집적 회로를 제조하는 단계와;
    상기 집적 회로들 사이에서 상기 솔리드 다이아몬드 층을 절단(severing)하는 단계
    를 포함하는 방법.
  29. 제28항에 있어서,
    단결정 반도체 재료의 웨이퍼의 표면 내로 이온들을 주입하는 단계 -상기 솔리드 다이아몬드 층은 그 후에 상기 단결정 웨이퍼의 표면 위에 배치됨- 와;
    상기 이온들이 주입된 상기 단결정 웨이퍼의 부분으로부터 상기 이온들이 주입되지 않은 상기 단결정 웨이퍼의 부분을 쉬어링(shearing)하는 단계 -상기 이온들이 주입된 상기 단결정 웨이퍼의 부분은 상기 단결정 반도체 재료 층을 형성함-
    을 더 포함하는 방법.
  30. 제28항에 있어서,
    지지층(support layer)을 형성하되, 상기 단결정 반도체 재료 층과 상기 지지층과의 사이에 상기 솔리드 다이아몬드 층이 배치되도록 하여 지지층을 형성하는 단계와;
    상기 지지층을 절단(severing)하되, 절단된 각각의 부분들이 상기 다이들의 각각의 것들의 부분을 형성하도록 지지층을 절단하는 단계
    를 더 포함하는 방법.
  31. 복수의 다이들을 제조하는 방법에 있어서,
    단결정 반도체 재료의 웨이퍼 상에 솔리드 다이아몬드 층을 형성하는 단계와;
    상기 단결정 반도체 재료의 일부분을 연마하는(grinding down) 단계와;
    상기 단결정 반도체 재료 상에 반도체 재료의 에피택셜 층을 형성하는 단계와;
    상기 에피택셜 층의 내부와 상부에 복수의 집적 회로를 형성하여 콤비네이션 웨이퍼를 형성하는 단계와;
    상기 집적 회로들 사이에서 상기 콤비네이션 웨이퍼를 절단하여 상기 콤비네이션 웨이퍼의 다이들을 서로 낱개화(singulate)시키는 단계
    를 포함하는 방법.
  32. 복수의 다이들을 제조하는 방법에 있어서,
    희생 웨이퍼(sacrificial wafer) 상에 솔리드 다이아몬드 층을 형성하는 단계와;
    상기 솔리드 다이아몬드 층 상에 재료 층을 형성하는 단계와;
    단결정 반도체 재료 내로 이온들을 주입하는 단계와;
    상기 단결정 반도체 재료의, 상기 이온들이 주입되는 측면을 상기 재료 층에 접착시키는(bonding) 단계와;
    상기 재료 층에 접착되는 상기 단결정 반도체 재료의 최종 부분으로부터 상기 단결정 반도체 재료의 일부분을 절단하는 단계와;
    상기 단결정 반도체 재료 상에 반도체 재료의 에피택셜 층을 형성하는 단계와;
    상기 에피택셜 층의 내부와 상부에 복수의 집적 회로를 형성하여 콤비네이션 웨이퍼를 형성하는 단계와;
    상기 집적 회로들 사이에서 상기 콤비네이션 웨이퍼를 절단하여 상기 콤비네이션 웨이퍼의 다이들을 서로 낱개화시키는 단계
    를 포함하는 방법.
  33. 제32항에 있어서,
    상기 희생 웨이퍼의 적어도 일부분으로부터 상기 솔리드 다이아몬드 층을 제거하는 단계를 더 포함하는 방법.
  34. 제33항에 있어서, 상기 솔리드 다이아몬드 층은, 상기 다이들을 낱개화시키도록 상기 콤비네이션 웨이퍼가 절단되기 전에, 상기 희생 웨이퍼로부터 제거되는 방법.
  35. 제32항에 있어서, 상기 솔리드 다이아몬드 층은, 적어도 상기 단결정 반도체 재료의 일부분이 상기 최종 부분으로부터 절단되기까지는, 상기 희생 웨이퍼 상에 잔류하는 방법.
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