JP2021531645A - 優れた性能、安定性および製造性を有する無線周波数シリコン・オン・インシュレータ・ウエハ・プラットフォーム - Google Patents

優れた性能、安定性および製造性を有する無線周波数シリコン・オン・インシュレータ・ウエハ・プラットフォーム Download PDF

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Abstract

優れた無線周波数デバイス性能を有する半導体オン・インシュレータ（例えば、シリコン・オン・インシュレータ）構造および当該構造の製造方法が提供される。当該構造は、フロートゾーン成長の単結晶シリコン・インゴットからスライスされた単結晶シリコン・ハンドル・ウエハを利用することによって供される。【選択図】図２

Description

関連出願の相互参照
本願は、２０１９年７月１３日に出願された米国仮特許出願第６２／６９７，４７４号の優先権の利益を主張する。当該米国仮特許出願の開示内容は、その全体が記載されている如く参照により本明細書中に組み込まれる。
（発明の分野）
本発明は、概して、半導体ウエハ製造の分野に関する。より具体的には、本発明は、半導体オン・インシュレータ（semiconductor-on-insulator）（例えば、シリコン・オン・インシュレータ（silicon-on-insulator））の構造を製造する方法に関しており、優れた無線周波数デバイス性能（radio frequency device performance）を有する半導体オン・インシュレータ構造に関する。
（発明の背景）
半導体ウエハは、単結晶インゴット（例えば、シリコンインゴット）から一般に調製されるところ、かかる単結晶インゴットは、後続する処理において半導体ウエハの適当な方向付けのためのフラットまたはノッチを１以上有するようにトリミングおよび研磨される。次いで、インゴットは個々のウエハへとスライスされる。本明細書ではシリコンから得られる半導体ウエハについて言及するものの、他の材料を用いても半導体ウエハの調製はなされ得る。例えば、ゲルマニウム、シリコンカーバイド、シリコン・ゲルマニウム、ガリウムヒ素を用いたり、窒化ガリウムまたはリン化インジウムなどの第III族元素と第V族元素との合金、または、硫化カドミウムもしくは酸化亜鉛などの第II族元素と第VI族元素との合金を用いたりすることで半導体ウエハを調製できる。
半導体ウエハ（例えば、シリコン・ウエハ）は、複合層構造の調製において利用され得る。例えば半導体オン・インシュレータは、より具体的には、シリコン・オン・インシュレータ（ＳＯＩ）構造などの複合層構造は、ハンドル・ウエハまたはハンドル層、デバイス層、および、ハンドル層とデバイス層との間の絶縁性（即ち、誘電体）の膜（典型的には酸化物層）を一般的に有して成る。一般的に、デバイス層は０．０１〜２０μｍ厚さ、例えば、０．０５〜２０μｍ厚さを有している。厚膜のデバイス層（または厚いフィルム状のデバイス層）は、約１．５μｍ〜約２０μｍのデバイス層厚さを有し得る。薄膜のデバイス層（または薄いフィルム状のデバイス層）は、約０．０１μｍ〜約０．２０μｍの厚さを有し得る。一般的に、シリコン・オン・インシュレータ（ＳＯＩ）、シリコン・オン・サファイア（ＳＯＳ）、シリコン・オン・クォーツなどの複合層構造は、２つのウエハを密接させ、それによって、ファンデルワールス力、水素結合またはその双方で結合を開始させ、引き続いて行われる熱処理により結合が強固にされる。アニールは、末端シラノール基を２つの界面間でシロキサン結合に変換させるので、結合が強くなる。
熱アニール後、結合された構造は更なる処理に付されてドナー・ウエハのかなりの部分が除去されて層転写（layer transfer）が達成される。例えば、エッチングまたは研削などのウエハ薄化技術が用いられ得るところ、それはしばしば、ボンド・アンド・エッチＳＯＩ（即ち、ＢＥＳＯＩ：bond and etch ＳＯＩ）またはボンド・アンド・グラインドＳＯＩ（即ち、ＢＧＳＯＩ：bond and grind ＳＯＩ）などと称される。このようなＢＥＳＯＩまたはＢＧＳＯＩでは、シリコン・ウエハがハンドル・ウエハに結合され、次いで、ハンドル・ウエハ上にシリコンの薄層だけが残るまでゆっくりとエッチング除去される。例えば米国特許第５,１８９,５００号を参照されたい。米国特許第５,１８９,５００号は、参照によりその全体が本明細書に組み込まれる。なお、かかる方法は、時間とコストがかかり、複数の基板のうちの１つを無駄にし、数ミクロンよりも薄い層に対して適当な厚さ均一性が一般に供されない。
層の転写を達成する別の一般的な方法は、水素注入とそれに続く熱誘発される層スプリッティング（thermally induced layer splitting）を利用する。粒子（原子またはイオン化原子、例えば水素原子または水素原子とヘリウム原子との組合せ）は、ドナー・ウエハの表側面下の特定の深さに埋め込まれる。注入された粒子は、その注入された特定の深さでドナー・ウエハ内に劈開面を形成する。ドナー・ウエハの表面を洗浄することによって、注入プロセス中にウエハ上に堆積した有機化合物または他のコンタミネーション（例えば、ホウ素化合物やその他の粒子状物質など）を除去する。
次いで、ドナー・ウエハの表側面をハンドル・ウエハに結合し、親水性結合プロセスにより結合ウエハ（又は接合ウエハ）を形成する。結合に先立って、ドナー・ウエハおよび/またはハンドル・ウエハは、ウエハ表面は、例えば酸素または窒素を含むプラズマにさらすことにより活性化される。プラズマにさらされることで、表面活性化としばしば称されるプロセスで表面の構造が改質されるが、そのような活性化プロセスは、ドナー・ウエハおよびハンドル・ウエハの一方または双方の表面を親水性にする。かかるウエハの表面は、ＳＣ１クリーン（SC1 clean）などの湿式処理で付加的に化学的に活性化され得る。湿式処理およびプラズマ活性化はいずれの順序で行ってよく、あるいは、ウエハをいずれか一方の処理のみに付してもよい。次いで、ウエハは一体的に押圧され、ウエハ同士の間に結合が形成される。この結合は、ファンデルワール力ゆえ比較的弱く、さらなる処理に先立って強固にされる必要がある。
幾つかのプロセスでは、ドナー・ウエハとハンドル・ウエハ（つまり、接合ウエハもしくは接合ウエハ）との間の親水性結合（または親水性の接合）は、結合ウエハのペアを加熱またはアニールすることにより強固にされる。幾つかのプロセスでは、ウエハの結合は、およそ３００℃〜５００℃などの低温で生じ得る。より低い結合温度では、表面の吸着された水蒸気のブリッジング層（bridging layers）が減少し、各ウエハ表面のシラノール基の互いの水素結合の密度が増加する。幾つかのプロセスでは、およそ８００℃〜１１００℃などの高い温度でウエハ結合が生じ得る。温度がより上げられた高温では、ドナー・ウエハとハンドル・ウエハとの隣接面間に共有結合の形成を引き起こし、例えば、シラノール水素結合を共有シロキサン結合へと変え、これにより、ドナー・ウエハとハンドル・ウエハとの間の結合が強固にされる。結合ウエハの加熱またはアニールと並行して、ドナー・ウエハにより早期に注入された粒子は劈開面を弱める。
次いで、ドナー・ウエハの一部が、接合ウエハから劈開面に沿って分離（すなわち、劈開）され、ＳＯＩウエハが形成される。劈開は、結合ウエハを固定具（fixture）に置くことでなされ得る。かかる固定具では、結合ウエハの対向する側に対して垂直に機械的な力が加えられ、結合ウエハからドナー・ウエハの一部が引き離される（又は引き剥がされる）。幾つかの方法によれば、吸引カップを利用して機械的な力が加えられる。ドナー・ウエハの一部の分離は、劈開面に沿ったクラック伝播の開始のため、劈開面で結合ウエハのエッジに機械的な力を加えることによって開始される。次いで、吸引カップにより加えられた機械的な力は、結合ウエハからドナー・ウエハの一部を引っ張るので（又は引き剥がすので）、ＳＯＩウエハが形成される。
他の方法では、結合された対は、代わりにある期間にわたって高温にさらされ、それによって、結合ウエハからドナー・ウエハの部分が分離されてよい。高温にさらすことで、劈開面に沿ってクラックが発生および伝播するので、ドナー・ウエハの一部が分離する。注入されたイオンからのボイド形成に起因してクラックが形成され、それはオストワルド熟成（Ostwald ripening）によって成長する。ボイドは水素とヘリウムで満たされる。ボイドはプレートレット（platelet）になる。プレートレットにおける加圧ガスは、マイクロキャビティとマイクロクラックを伝播するが、それは注入面（implant plane）においてシリコンを弱める。適切なタイミングでアニールを停止すると、弱くなった結合ウエハが機械的プロセスによって劈開され得る。しかしながら、熱処理をより長時間および/またはより高い温度で継続すると、微小クラックの伝播は、すべてのクラックが劈開面に沿って合流するレベルに達するので、ドナー・ウエハの一部が分離される。この方法は、転写層の均一性をより向上させ、ドナー・ウエハのリサイクルを可能にするものの、典型的には、注入および結合されたペアを５００℃に近い温度にまで加熱することを要する。
アンテナ・スイッチなどのＲＦ関連デバイスに高抵抗率の半導体オン・インシュレータ（シリコン・オン・インシュレータなど）のウエハを使用すると、コストおよび集積（integration）の点で従来の基板よりも優れた利点が得られる。十分とはいえないものの、高周波用途に導電性基板を使用する場合で寄生電力損失の低減および固有の高調波ひずみの最小限への抑制は、抵抗率の高い基板ウエハの使用が必要である。したがって、ＲＦデバイスのハンドル・ウエハの抵抗は、一般に約５００Ω・ｃｍよりも大きい。ここで図１を参照するが、シリコン・オン・インシュレータ構造２は、非常に高い抵抗率のシリコン・ウエハ４、埋め込み酸化物（ＢＯＸ）層６、およびシリコン・デバイス層１０を有して成る。かかる基板は、フリーキャリア（電子または正孔）の生成を引き起こすＢＯＸ/ハンドル・インターフェースで高い導電性電荷の反転または蓄積の層１２の形成をもたらし易く、それは、基板の実効抵抗率を低下させ、デバイスがＲＦ周波数で動作される際に寄生電力損失およびデバイスの非線形性を生じる。このような反転/蓄積層は、ＢＯＸ固定電荷、酸化物トラップ電荷、界面トラップ電荷、さらにはデバイス自体に適用されるＤＣバイアスに起因し得る。
それゆえ、誘導される反転層または蓄積層の形成を抑制し、非常に近い表面領域（very near surface region）でも基板の高い抵抗率が維持される方法が求められる。高抵抗率ハンドル基板と埋込み酸化物（ＢＯＸ）との間のトラップ・リッチ層（trap rich layer）は、ＳＯＩウエハを使用して製造されるＲＦデバイスの性能を向上させ得ることが知られている。これらの高界面トラップ層を形成する方法は提案されている。例えば、図２に示されるように、ＲＦデバイス用途のためのトラップ・リッチ層を備える半導体オン・インシュレータ２０（例えば、シリコン・オン・インシュレータ、またはＳＯＩ）を作成する方法の１つは、アンドープの多結晶シリコン膜２８を高抵抗率シリコン基板２２上に堆積させ、その多結晶シリコン膜２８上に酸化物２４および最上部シリコン層２６のスタックを形成することに基づいている。多結晶シリコン層２８は、シリコン基板２２と埋込み酸化物層２４との間の高欠陥層（high defectivity layer）として機能する。図２を参照のこと。図２では、シリコン・オン・インシュレータ構造２０において高抵抗率基板２２と埋込み酸化物層２４との間のトラップ・リッチ層２８として用いられる多結晶シリコン膜が示されている。代替的な方法は、近接の表面ダメージ層（near surface damage layer）を作るための重イオン注入である。無線周波数デバイスなどのデバイスは、最上部シリコン層２６に組み込まれる。
学術研究では、酸化物と基板との間の多結晶シリコン層がデバイスの絶縁改善、伝送路損失低減および高調波ひずみの低減をもたらすことが示されている。例えば、H.S.Gamble他“Low-loss CPW lines on surface stabilized high resistivity silicon,” Microwave Guided Wave Lett., 9(10), pp.395-397, 1999、D.Lederer, R.LobetおよびJ.-P.Raskin,“Enhanced high resistivity SOI wafers for RF applications,” IEEE Intl. SOI Conf., pp.46-47, 2004、D.LedererおよびJ.-P.Raskin, “New substrate passivation method dedicated to high resistivity SOI wafer fabrication with increased substrate resistivity,” IEEE Electron Device Letters, vol.26, no.11, pp.805-807, 2005、D.Lederer, B.Aspar, C.LaghaeおよびJ.-P.Raskin,“Performance of RF passive structures and SOI MOSFETs transferred on a passivated HR SOI substrate,” IEEE International SOI Conference, pp.29-30, 2006、および、Daniel C. Kerr他“Identification of RF harmonic distortion on Si substrates and its reduction using a trap-rich layer”, Silicon Monolithic Integrated Circuits in RF Systems, 2008. SiRF 2008 （IEEE Topical Meeting）, pp.151-154, 2008を参照されたい。
発明の要旨
簡潔にいえば、本発明は、以下の多層構造（または多層構造体）を対象としている。
２つの略平行な主面と、周縁エッジ（または周囲エッジもしくは外縁、circumferential edge）と、中心面（または中央面もしくは中心平面、central plane）とを含んで成る単結晶シリコン・ウエハ・ハンドル基板であって、当該２つの略平行な主面の一方が、単結晶シリコン・ウエハ・ハンドル基板の表側面であり、当該２つの略平行な主面の他方が、単結晶シリコン・ウエハ・ハンドル基板の裏側面である単結晶シリコン・ウエハ・ハンドル基板（single crystal silicon wafer handle）と、単結晶シリコン・ウエハ・ハンドル基板の表側面と界面接触しているトラップ・リッチ層（trap rich layer）と、トラップ・リッチ層と界面接触している誘電層(dielectric layer)と、誘電層と界面接触している単結晶半導体デバイス層(single crystal semiconductor device layer)と、を有して成り、
単結晶シリコン・ウエハ・ハンドル基板において、周縁エッジは、単結晶シリコン・ウエハ・ハンドル基板の表側面と裏側面とを繋いでおり（または結び合わせており, join）、単結晶シリコン・ウエハ・ハンドル基板の中心面が単結晶シリコン・ウエハ・ハンドル基板の表側面と裏側面との間にあり、
単結晶シリコン・ウエハ・ハンドル基板が、少なくとも約５０００Ω・ｃｍのバルク抵抗率と、約１×１０１６原子／ｃｍ３未満の格子間酸素濃度（interstitial oxygen concentration）と、少なくとも約１×１０１３原子／ｃｍ３の窒素濃度とを有する、多層構造。
図１は、高抵抗率基板と埋込み酸化物層とを有して成るシリコン・オン・インシュレータ・ウエハを示している。 図２は、シリコン・オン・インシュレータ・ウエハを示しており、高抵抗率基板と埋込み酸化物層との間に多結晶シリコン・トラップ・リッチ層を有するＳＯＩウエハを示している。 図３は、トラップ・リッチ層を用いるＨＲ−ＳＯＩ構造の基板抵抗率を関数とした高調波ひずみを示しているグラフである。 図４は、トラップ・リッチ層を用いるＳＯＩ処理後のフロートゾーン成長のハンドル・ウエハおよびチョクラルスキー成長のハンドル・ウエハの抵抗率の深さプロファイルを示すグラフである。 図５は、トラップ・リッチ層を用いるＳＯＩ処理後のフロートゾーン成長のハンドル・ウエハのＢＯＸ／ハンドル界面下の最初の９０ミクロンの平均抵抗率を示すグラフである。
（発明の態様の詳細な説明）
本発明に従って、優れた無線周波数（ＲＦ）デバイス性能、デバイス安定性、およびデバイス製造特性を可能にする半導体オン・インシュレータ（例えば、シリコン・オン・インシュレータ）構造を製造するための方法および構造が提供される。本発明では、高抵抗率（例えば、非常に高い抵抗率または超高い抵抗率）のフロートゾーン（ＦＺ）シリコンベース・ウエハ（ハンドル・ウエハ）、およびトラップ・リッチ層が半導体オン・インシュレータ（例えば、シリコン・オン・インシュレータ）構造へと統合（又は一体化）される。
無線周波数（ＲＦ）チップの設計は、より高い基板抵抗率レベルから大きな恩恵を受ける。インダクタやコンデンサなどの受動要素の品質要因の改善、伝送路の減衰低減、集積デジタルとＲＦとアナログ要素との間の基板の電気的絶縁は、より高い抵抗率のシリコン基板で実現される。業界スタンダートは、ハンドル基板の抵抗率が１０００Ω・ｃｍを超えるものであり、さらに高い抵抗率が好まれる。高抵抗率基板を半導体オン・インシュレータ（例えば、シリコン・オン・インシュレータ）構造（ＨＲＳＯＩ）に統合すると、デバイス絶縁の向上、基板ウエハへの導電性結合（conductive coupling）の減少、および接合容量（junction capacitance）の低下によって、ＲＦ機能がさらに向上する。
超高抵抗率チョクラルスキー（ＣＺ）結晶を７５００Ω・ｃｍを超える抵抗率値まで成長させることは、シビアな課題を伴う。添加される電気的に活性なドーパントの濃度は大幅に低下するため、ＣＺクリスタルプーラー（ＣＺ crystal puller）で使用する全ての原材料およびコンポーネントから導入されるドーパント（ホウ素およびリンなど）の制御については更に重点を置く必要がある。これらの材料およびコンポーネントとしては、ポリシリコン源材料および石英坩堝（quartz crucible）が挙げられる。さらに、溶融物中の非常に低いドーパント・レベルにより、許容可能な半径方向の抵抗率の変動を達成するのに溶融物と固体との界面の境界層へのドーパントの質量移動、そして、かかる境界層を通るドーパントの質量移動の制御が重要になる。より高い抵抗率のチョクラルスキー・シリコンインゴットの成長におけるもう１つの重要な課題は、結晶成長中に組み込まれる格子間酸素の挙動を制御することである。チョクラルスキー成長のシリコンの格子間酸素濃度（または侵入型酸素濃度）は、通常５×１０１７原子／ｃｍ３（１０ＰＰＭＡ 新ＡＳＴＭ）よりも高く、例えば最大で約１×１０１８原子／ｃｍ３（２０ＰＰＭＡ 新ＡＳＴＭ）などである。このような格子間酸素の供給源は、結晶成長中のＳｉＯ２坩堝の溶解である。高抵抗率ＣＺシリコンでは、酸素を約５ＰＰＭＡ（２．５×１０１７原子／ｃｍ３）の範囲に制御でき、それよりも低い濃度、例えば約２ＰＰＭＡ（１×１０１７原子／ｃｍ３）、約３ＰＰＭＡ（１．５×１０１７原子／ｃｍ３）および約４ＰＰＭＡ（２×１０１７原子／ｃｍ３）などに制御できる。しかしながら、低濃度であっても、格子間酸素は、格子間酸素濃度および３５０〜５００℃のアニール時間/温度の双方に強く依存し、電気的に活性なサーマルドナーに凝集し得る。４つの酸素原子を超えるような凝集レベルでは、サーマルドナーは電気的に活性となり、ダブル・ドナーとして作用する。このようなドナーの形成は、約４５０℃で最大となり、その後減少し、約５５０℃を超えるアニール処理で解離することになり、電気的に不活性な状態に戻り得る。しかしながら、より長いアニール時間および５５０℃〜８５０℃などのより高いアニール温度では、いわゆるニュー・サーマルドナーが形成され得る。ピークのニュー・サーマルドナー形成は、７５０℃〜８００℃の温度で生じる。我々は、高温熱処理を受ける高抵抗率シリコンで別のクラスの過剰ドナーを最近発見した。まだ現時点で特定されていない高速な拡散種は、非常に高いＴアニールにてシリコン・ウエハに導入され、ウエハ冷却にて急冷される。その後４５０℃〜６５０℃に加熱すると、これらの種はウエハ内の格子間酸素と急速に複合体（complex）を形成し、電気的に活性な「過剰ドナー」を形成する。かかる過剰なドナーは、約１０５０℃〜１１００℃よりも高く加熱されると解離する。酸素サーマルダブルドナー、ニュードナー、および過剰サーマルドナーは、電子の伝導に寄与し、それは“生じるドナー数”対“ウエハのバックグラウンド・キャリア濃度”に応じ、ウエハの抵抗率およびタイプを変える。ｐ型シリコンにおいて、サーマルドナー濃度は、ウエハがｎ型へと変換されることになるｐ型キャリア濃度を超えるポイントまでサーマルドナーがウエハの抵抗率を増加させる。そして、さらにサーマルドナーが生じると、ｎ型ウエハの抵抗率がますます低くなる。デバイス製造プロセス中またはプロセス終了時における抵抗率の変化は、抵抗率に敏感な製造プロセスを乱し、デバイス性能を低下させる可能性がある。サーマルドナーは、原理的には、高Ｔアニール（サーマルダブルドナーの場合は約５５０℃よりも高く、ニュードナーおよび過剰ドナーの場合は約１０５０℃〜約１１００℃）で消滅され得、実際にはこれらのドナーのほとんどが、金属化後、集積回路の製造フローの後半（「ラインのバックエンド、ＢＥＯＬ」）で起こる低温アニール工程（約４５０℃の温度で起り得る工程）により形成される。金属が一旦堆積すると、ウエハを約５００℃を超えるＴにまで加熱できないので、ＢＥＯＬで形成されたサーマルドナー種のいずれも消滅させることはできない。３５０〜５００℃で形成されるサーマルドナーは、短時間の高温アニールにおいて除去され得るものの、過剰サーマルドナーの存在は、４０００Ω・ｃｍを超える抵抗率を有する高抵抗率シリコンで特に顕著になり、７５００Ω・ｃｍを超える抵抗率を有する材料ではそれが大きくなる。このような材料において、ドーパント濃度は１．８×１０１２/ｃｍ３（ｐ型）またはＮｄ＜５×１０１１/ｃｍ３（ｎ型）であり得る。比較のためであるが、過剰サーマルドナー濃度は、約１１００〜１１２５℃の温度でアニールされた材料では約１×１０１２/ｃｍ３であり、約１０００℃でアニールされた材料では過剰サーマルドナー濃度が低く、１×１０１１/ｃｍ３と低くなる。匹敵するドーパント材料（例えば、ホウ素、ヒ素、リンなど）の濃度および過剰サーマルドナーの濃度を考えると、高抵抗率であると特定された材料は、抵抗率の変動（variability）の点で苦慮し得、さらにはｐ型からｎ型への明らかなシフトの点でも苦慮し得る。
フロートゾーン（ＦＺ）シリコンは、ＣＺシリコンに対する超高純度な代替品である。 ＦＺは、５０００Ω・ｃｍを超える抵抗率レベルで製造することができ、７５００Ω・ｃｍを超える、さらに１００００Ω・ｃｍを超える、さらには２００００Ω・ｃｍを超える抵抗率レベルでＦＺを製造できる。フロートゾーン・プロセスは、成長する単結晶への酸素導入を最小限にし、酸素サーマルダブルドナーの形成、ニューサーマルドナー形成、および過剰熱ドナー形成を有利に最小にできる。サーマルドナー形成において付随する減少は、インゴットおよびそれからスライスされるウエハの軸方向および半径方向の抵抗率の変動を最小限にする。これは双方とも、デバイスの性能および抵抗率の安定化を向上させることができる。
ＨＲＳＯＩウエハは、埋込み酸化物層（ＢＯＸ）と高抵抗率基板との間の界面であって、下にある高抵抗率基板内に１０ミクロンよりも大きく延在し得る界面で寄生伝導（parasitic conduction）を受ける。これは、ＢＯＸ内での通常の酸化物電荷と、基板の非常に低いドーピング濃度との組合せによって引き起こされる。図１に示される寄生表面伝導１２の効果（文献ではＰＳＣと称される）は、実効基板抵抗率を低くし、ＲＦ損失、基板の非線形性およびクロストークを増加させる。ＢＯＸ２４と高抵抗率基板２２との間にトラップ・リッチ層２８（図２参照）を配置することは、ＢＯＸ/基板の界面に引き付けられる自由キャリアを捕捉するトラップにより、寄生伝導層１２（図１参照）の形成を防ぎ、蓄積層または反転層の形成を抑制する。トラップ・リッチ層と、抵抗率が５０００Ω・ｃｍを超える、７５００Ω・ｃｍを超える、さらに１００００Ω・ｃｍを超える、さらには２００００Ω・ｃｍを超える安定なフロートゾーン・シリコンハンドル・ウエハとを組み合わせると、図３に示されるように優れたＲＦ性能（例えば、−９０ｄＢよりも良好な第２高調波ひずみまたはＨＤ２値などのＲＦ性能）を達成することができる。
フロートゾーン・ハンドル・ウエハの使用は、幾つかの問題を解決することを意図している。つまり、１）ＦＺは、５０００Ω・ｃｍを超える、７５００Ω・ｃｍを超える、さらに１００００Ω・ｃｍを超える、さらには２００００Ω・ｃｍを超える目標レベルの抵抗率へと製造可能な結晶成長の途を供し、これにより、トラップ・リッチ層と組み合わされる場合にＲＦ性能の向上が可能となる。２）ＦＺは、検出限界を下回る酸素含有量を有し、これにより、電気的に活性なサーマルドナーおよび過剰サーマルドナーの形成が減少されたり排除され得たりし、その結果、ＲＦの電気的性能を低下させ得、デバイス製造ラインのウエハの処理を妨げ得る抵抗率シフトを防止する。フロートゾーン・シリコンは、高純度の多結晶ロッドの垂直ゾーン溶融/精製により成長させられる。シード結晶はロッドの一端に配置され、単結晶成長が開始される。かかるプロセスは、酸素を含む不純物の導入を大幅に減じる封じ込め容器（containment vessel）の使用を回避する。超高抵抗率シリコンでは、サーマルドナー形成などの酸素効果を排除することが不可欠である。窒素は、典型的には、ＦＺの成長中に意図的に追加され、点欠陥形成を制御し、機械的強度を向上させる。超高抵抗率ＦＺのドーピング・レベルおよびドーパント・タイプは、多結晶源ロッドの純度に依存する。
（Ｉ）フロートゾーン・ハンドル・ウエハ
本発明によれば、フロートゾーン法によって成長させた単結晶シリコン・インゴットからスライスされるウエハは、高抵抗率ハンドル構造として、図２に示される構造を有する半導体オン・インシュレータ（例えば、シリコン・オン・インシュレータ）構造体２０へと統合（integrate）される。つまり、ＳＯＩ構造２０は、フロートゾーン高抵抗率ハンドル構造２２（または高抵抗なフロートゾーン・ハンドル構造体２２(例えばフロートゾーン高抵抗率ハンドル・ウエハ)）、トラップ・リッチ層２８、誘電体層２４、およびデバイス層２６を有して成る。
本発明で用いられる基板は、半導体ハンドル基板（例えば、単結晶半導体ハンドル・ウエハ）および半導体ドナー基板（例えば、単結晶半導体ドナー・ウエハ）を含む。半導体オン・インシュレータ複合構造体２０における半導体デバイス層２６は、単結晶半導体ドナー・ウエハに起因する。半導体デバイス層２６は、半導体ドナー基板をエッチングするなどのウエハ薄化技術によって、またはダメージ面を含む半導体ドナー基板を劈開することによって、半導体ハンドル基板２２上へと移されてよい。
一般的に、単結晶半導体ハンドル・ウエハおよび単結晶半導体ドナー・ウエハは、２つの略平行な主面（または主たる面もしくは主要な面）を有して成る。略平行な主面の一方は、基板の表側面（またはフロント面もしくは前面）であり、略平行な主面の他方は、基板の裏側面（またはバック面もしくは背面）である。基板は、表側面と裏側面とをつなぐ周縁エッジ、表側面と裏側面との間のバルク領域、および、表側面と裏側面との間の中心面（または中央面）を有して成る。付加的に、基板は、中心面に垂直な仮想中心軸と、中心軸から周縁エッジまで延びる半径方向長さを付加的に有して成る。また、付加的に、シリコン・ウエハなどの半導体基板は、典型的には、総厚さ変動（ＴＴＶ）、たわみ（warp）および反り（bow）を有し得るので、表側面のすべての点と裏側面のすべての点との中間点が正確に平面内に収まらない場合もあり得る。ただし、実際的な事項としては、ＴＴＶ、たわみおよび反りは典型的には非常に僅かなものであり、中間点は、表側面と裏側面との間のほぼ等距離にある仮想の中心面内にあると近似できる。
本明細書で説明される操作に先立って、基板の表側面と裏側面とは実質的に同一であってよい。単に便宜上、本発明の方法の操作が実行される表面を区別すべく、表面（サーフェース）を「表側面（front surface）」または「裏側面（back surface）」と称する。本発明の文脈において、単結晶半導体ハンドル基板（例えば、単結晶シリコンハンドル・ウエハ）の「表側面」は、結合構造の内側面となる基板の主面を指す。かかる表側面上にトラップ・リッチ層が形成される。したがって、単結晶半導体ハンドル基板（例えばハンドル・ウエハ）の「裏側面」は、結合構造の外側面となる主面を指す。同様に、単結晶半導体ドナー基板（例えば、単結晶シリコンドナー・ウエハ）の「表側面」は、結合構造の内側面となる単結晶半導体ドナー基板の主面を指す。単結晶半導体ドナー基板の表側面は、しばしば、最終構造において埋込み酸化物（ＢＯＸ）層の一部または全てを構成する誘電体層、例えば二酸化シリコン層など有して成る。単結晶半導体ドナー基板（例えば単結晶シリコンドナー・ウエハ）の「裏側面」は、結合構造の外側面となる主面を指す。常套的な結合およびウエハ薄化のステップが完了すると、単結晶半導体ドナー基板は、半導体オン・インシュレータ（例えば、シリコン・オン・インシュレータ）複合構造体の半導体デバイス層を構成する。
ハンドル・ウエハは、フロートゾーン法によって成長したインゴットに由来する材料、例えばシリコンを含んで成る。フロートゾーン法で成長させるインゴットからスライスされる単結晶シリコン・ハンドル・ウエハは、典型的には、少なくとも約２０ｍｍ、少なくとも約５０ｍｍ、少なくとも約１００ｍｍ、少なくとも約１５０ｍｍ、少なくとも約２００ｍｍの公称径（例えば、約１５０ｍｍまたは約２００ｍｍの径）を有している。成長プロセス中の表面張力の制限によって、共通的には、径（または直径）は２５０ｍｍ以下、または約２００ｍｍ以下となる。ハンドル・ウエハの厚さは、約１００マイクロメートル〜約５０００マイクロメートル、例えば約１００マイクロメートル〜約１５００マイクロメートル、約２５０マイクロメートル〜約１５００マイクロメートル、約３００マイクロメートル〜約１０００マイクロメートルなどの間で変わり得、好適には約５００マイクロメートル〜約１０００マイクロメートルの範囲内で変わり得る。幾つかの具体的な態様では、ウエハ厚さは約７２５マイクロメートルであってよい。また、幾つかの態様では、ウエハ厚さは約７７５マイクロメートルであってもよい。
幾つかの態様では、フロートゾーンの結晶インゴット、および、それからスライスされる単結晶半導体ハンドル基板はバルク抵抗率を有し、少なくとも約５０００Ω・ｃｍ、少なくとも約７５００Ω・ｃｍ、例えば、少なくとも約１００００Ω・ｃｍ、少なくとも約１５０００Ω・ｃｍ、または少なくとも約２００００Ω・ｃｍなどのバルク抵抗率を有する。幾つかの態様では、単結晶半導体ハンドル基板は、約１０００００Ω・ｃｍ未満のバルク抵抗率を有する。抵抗率の高いウエハは、ホウ素（ｐ型）、ガリウム（ｐ型）、アルミニウム（ｐ型）、インジウム（ｐ型）、リン（ｎ型）、アンチモン（ｎ型）、およびヒ素（ｎ型）などの電気的に活性なドーパントを含み得、一般的に非常に低い濃度（例えば、１×１０１２原子／ｃｍ３未満、さらには１×１０１１原子／ｃｍ３未満）でそのような電気的に活性なドーパントを含み得る。フロートゾーン単結晶シリコン・インゴットから高抵抗率ウエハを調製する方法自体は、当技術分野で知られており、そのような高抵抗率ウエハは、台湾のＧｌｏｂａｌＷａｆｅｒｓ社などの商業的供給業者から入手してもよい。
フロートゾーン成長のインゴットに由来するシリコン・ハンドル・ウエハは、およそ２倍までの最小変動〜最大変動の超高抵抗値をより確実にターゲットにできる。例えば、ウエハの抵抗率の２つのサイドの最小〜最大仕様は、１００００〜２００００Ω・ｃｍまたはそれ以上として受け入れることができ、それは、かかる仕様が一般に１つのサイドとなって、７５００Ω・ｃｍ以上等となるＵＨＲ Ｃｚウエハと異なる。目標値の周囲±３０〜５０％の公差（tolerance）は許容され得る。これにより、エンド・ユーザーは、ＲＦ電気的性能レベルを改善できるだけでなく（例えば図３に示すように改善できるだけでなく）、チョクラルスキー成長シリコンと比較した場合、予測可能性が高くなり、変動が少なくなる。かかる解決事由の基本的な理由としては、フロートゾーン成長シリコン・ハンドル・ウエハが検出限界を下回る酸素濃度を有し、サーマルドナー形成および超高抵抗率チョクラルスキー成長シリコンで変動を引き起こす過剰サーマルドナー形成を回避できるからである。幾つかの態様では、フロートゾーン成長シリコン・ハンドル・ウエハは、計測法（metrology）で例えば約２．５×１０１６原子／ｃｍ３未満（０．５ＰＰＭＡ、新ＡＳＴＭ規格）、約２×１０１６原子／ｃｍ３未満（０．４ＰＰＭＡ、新ＡＳＴＭ規格）、約１×１０１６原子／ｃｍ３未満（０．２ＰＰＭＡ、新ＡＳＴＭ規格）、または約１×１０１５原子／ｃｍ３未満（０．０２ＰＰＭＡ、新ＡＳＴＭ規格）などの検出限界を下回る酸素レベルを有し、チョクラルスキー成長シリコン・ウエハ（検出可能な酸素濃度を有するウエハ）で形成される酸素サーマルドナーおよび過剰ドナーの存在を排除している。幾つかの態様では、シリコン・ハンドル・ウエハは、１×１０１１ドナー／ｃｍ３未満、または５×１０１０ドナー／ｃｍ３未満の過剰サーマルドナー濃度を有する。幾つかの態様では、酸素濃度が非常に低く、ダブルドナーサーマルドナー濃度、ニュー・サーマルドナー濃度、および/または過剰サーマルドナー濃度は検出可能な限界を下回り、第一近似は、そのようなドナーの濃度が少なくともｐ型アクセプターまたはｎ型ドナーの濃度より少なくとも１桁少ない。換言すれば、ダブルドナーサーマルドナー濃度、ニュー・サーマルドナー濃度および/もしくは過剰サーマルドナー濃度のいずれかの濃度、または、ダブルドナーサーマルドナー濃度、ニュー・サーマルドナー濃度および/もしくは過剰サーマルドナー濃度の総計は、ｐ型アクセプターまたはｎ型ドナー濃度より少なくとも１桁低く、すなわち、ｐ型ドーパントまたはｎ型ドーパントの濃度の１／１０未満となっている。ＣＺでは、サーマルドナーおよび過剰ドナーは、酸素濃度および熱サイクルの詳細に応じ、バックグラウンドのドーピング濃度以下であり得、あるいは、バックグラウンドのドーピング濃度よりも高いものもあり得る。ＣＺ Ｓｉにおけるサーマルダブルドナー濃度は、４５０℃までの温度においてアニール時間と共に非常に大きな値にまで増加し続けることになる。濃度は、最終的にはＯｉに依存するある値で飽和することになる。〜１５ｎｐｐｍａの大きいＯｉに対しては、飽和濃度は〜１×１０１６／ｃｍ３以上となり得る。飽和（最大）ＴＤＤ濃度は、Ｏｉの減少と共に減少するものの、２〜５ｎｐｐｍａにおいてどのように減少するかのデータは有していない。それはＨＲ Ｓｉで関連する実際のドーパント濃度よりはるかに大きいものであろう。ＦＺウエハにおけるドナー濃度が低いと、ＲＦ性能の変動が減少し、ウエハ抵抗率（静電チャッキング）に敏感なデバイス製造プロセスに関して抵抗率変動の影響が減じられ、超高抵抗率/低酸素のチョクラルスキー成長シリコン・ウエハにおける別の変動原因であるニュー・サーマルドナー形成に対する感度が排除される。
付加的には、チョクラルスキー成長シリコン・ハンドル・ウエハの拡がり抵抗プロファイル（ＳＲＰ）は、例えば４５０℃アニール後などにおいてＢＯＸ／ハンドル界面下の最初の数十ミクロンに亘ってめったにフラットにならない。チョクラルスキー成長シリコン・ハンドル・ウエハのＳＲＰは、ＴＤ形成および過剰ドナーによってしばしば影響を受け、図４に示すようにプロファイルが大幅に変化する。しかしながら、フロートゾーン成長シリコン・ハンドル・ウエハのＳＲＰは、非常にフラットで、４５０℃および６００℃試験でサーマルドナーおよび過剰ドナーが完全に存在しないことを示す。図４を参照のこと。図４のグラフにおいて、菱形（◆）の線は、４５０℃のドナー生成アニール（ＤＧＡ）のアニール前のフロートゾーン・ハンドル・ウエハの深さあたりの抵抗率を示しており、エックス（Ｘ）の線は、４５０℃のＤＧＡアニール後のフロートゾーン・ハンドル・ウエハの深さあたりの抵抗率を示している。さらに、かかるグラフにおいて、四角（■）の線は、４５０℃のＤＧＡアニール後のチョクラルスキー成長ハンドル・ウエハｐ型の深さあたりの抵抗率を示している。そして、このグラフにおいて、三角（▲）の線は、４５０℃のＤＧＡアニール後のチョクラルスキー成長ハンドル・ウエハｎ型の深さあたりの抵抗率を示している。図５も参照されたい。図５は、トラップ・リッチ層を用いるＳＯＩ処理後のフロートゾーン成長ハンドル・ウエハ（５０００Ω・ｃｍより高い抵抗率で、１００００Ω・ｃｍより高い抵抗性を有するウエハ）のＢＯＸ／ハンドル界面下の最初の９０ミクロンの平均抵抗率を示している。プロファイルは非常にフラットであり、４５０℃および６００℃試験でサーマルドナーが完全に存在しないことを示している。
フロートゾーン成長シリコン・ハンドル・ウエハは、検出可能な限界を下回る酸素を有していると、そのようなウエハは、熱プロセスでスリップ（slip）を有する傾向がより大きくなり得る。しかしながら、フロートゾーン結晶成長中に窒素を追加して、点欠陥の形成を制御し、スリップに抗する強度を追加してもよい。コア・ドーピング（core doping）、ピル・ドーピング（pill doping）、窒素またはアンモニアガスによるガスドーピングなどの特殊なドーピング技術を用いて、均一濃度の不純物を組み込んでもよい。幾つかの態様では、フロートゾーン成長シリコン・ハンドル・ウエハの窒素濃度は、少なくとも約１×１０１３原子／ｃｍ３、例えば少なくとも約１×１０１４原子／ｃｍ３などとなる。幾つかの態様では、フロートゾーン成長シリコン・ハンドル・ウエハの窒素濃度は、約３×１０１５原子／ｃｍ３未満、約１×１０１５原子／ｃｍ３未満、または約７×１０１４原子／ｃｍ３未満であってよい。ＳＯＩ製造ラインでの窒素ドープのフロートゾーンの成長シリコン・ハンドル・ウエハのデモンストレーションでは、チョクラルスキー成長シリコン・ハンドル・ウエハとほぼ同等の許容可能なスリップ性能を示した。
これに関して、フロートゾーン成長シリコン・ハンドル・ウエハおよびチョクラルスキー成長シリコン・ハンドル・ウエハを８００℃の酸化に付した後、１１００℃で２時間のアニール・サイクルを行い、スリップ検査を行った。その結果、どちらのウエハ・タイプでもスリップは見られなかった。したがって、窒素ドープのフロートゾーン・ハンドル・ウエハは、トラップ・リッチ層の堆積およびその後のＳＯＩウエハ製造に関連する熱サイクルにおいてスリップなく耐えることができる。別の炉プッシュ試験（furnace push test）では、炉を１０００℃にまで加熱し、フロートゾーン成長シリコン・ハンドル・ウエハおよびチョクラルスキー成長シリコン・ハンドル・ウエハを急速に炉を通るようにプッシュした。かかるスリップ試験では、双方のウエハ・タイプが同様なふるまいを見せた。
幾つかの態様では、単結晶半導体ハンドル基板の表側面、裏側面、または表側面と裏側面との双方は、酸化プロセスなどのプロセスに付され、半導体酸化物層、半導体窒化物層、または半導体酸窒化物層などの誘電体層を成長させることができる。幾つかの態様において、誘電体層は二酸化シリコン（または二酸化ケイ素）を含み、それはシリコンハンドル基板の表側面を酸化することで形成され得る。これは、熱酸化（堆積された半導体材料膜のある部分が消費されることになる熱酸化）および／またはＣＶＤ酸化物堆積および／または原子層堆積によって達成され得る。幾つかの態様では、半導体ハンドル基板は、ＡＳＭ Ａ４００などの炉で熱酸化されてよい。酸化環境では、温度は７５０℃〜１１００℃の範囲となり得る。酸化環境の雰囲気は、ＡｒまたはＮ２などの不活性ガスとＯ２との混合物であり得る。酸素含有量は、１〜１０％の範囲またはそれよりも高い範囲で変動し得る。幾つかの態様において、酸化環境の雰囲気は、最大で１００％となる酸素であってよい（「ドライ酸化」）。幾つかの態様では、酸化環境の雰囲気は、酸素およびアンモニアであり、それは酸窒化シリコン（または酸窒化ケイ素）の堆積に好適である。幾つかの態様において、環境雰囲気は、ＡｒまたはＮ２などの不活性ガスと、Ｏ２などの酸化ガスと、水蒸気との混合物を含んでいてよい（「ウェット酸化」）。幾つかの態様では、環境雰囲気は、ＡｒまたはＮ２などの不活性ガスと、Ｏ２などの酸化ガスと、水蒸気（「ウェット酸化」）と、アンモニアなどの窒化ガスとの混合物を含んでいてよい。幾つかの態様では、環境雰囲気は、ＡｒまたはＮ２などの不活性ガスとアンモニアなどの窒化ガスとの混合物を含んで成っていてよく、それは、窒化シリコン（または窒化ケイ素）の堆積に好適である。例示的な態様として、半導体ハンドル・ウエハは、Ａ４００などの垂直型炉内に仕込んでよい。温度は、Ｎ２とＯ２との混合物を用いて酸化温度にまで上げられる。所望の温度において、水蒸気がガス流に導入される。所望の酸化物厚さが得られたら、水蒸気およびＯ２をオフにし、炉温度を下げて、ウエハを炉から取り出す。表側面、裏側面またはその双方における酸化層は、約１００オングストローム〜約１０００００オングストローム、約１００オングストローム〜約１００００オングストローム、約１００オングストローム〜約１０００オングストロームであってよく、例えば、約１００オングストローム〜約７００オングストローム、約１００オングストローム〜約５００オングストローム、または約１００オングストローム〜約２５０オングストロームであってよい。
幾つかの態様において、酸化層（oxidation layer）は比較的薄く、約５オングストローム〜約２５オングストロームであり、例えば約１０オングストローム〜約１５オングストロームである。ＳＣ１／ＳＣ２洗浄溶液などの標準洗浄溶液にさらすことによって、半導体ウエハの両面に薄い酸化物層を得ることができる。幾つかの態様において、ＳＣ１溶液は、５部の脱イオン水、１部のＮＨ４ＯＨ水溶液（水酸化アンモニウム、２９重量％のＮＨ３）、および１部のＨ２Ｏ２水溶液（過酸化水素、３０％）を含んで成る。幾つかの態様では、ハンドル基板は、ＳＣ２溶液などの酸化剤を含む水溶液にさらすことで酸化されてよい。幾つかの態様において、ＳＣ２溶液は、５部の脱イオン水、１部のＨＣｌ水溶液（塩酸、３９重量％）、および１部のＨ２Ｏ２水溶液（過酸化水素、３０％）を含んで成る。
（ＩＩ）トラップ・リッチ層
本発明の方法では、多結晶またはアモルファスの半導体材料を含んで成るトラップ・リッチ層が、単結晶半導体ハンドル・ウエハの露出された表側面に堆積される。半導体オン・インシュレータ・デバイスにおけるトラップ・リッチ層形成の使用に適した半導体材料は、製造されるデバイスで高欠陥層の形成が好適に可能である。かかる材料には、多結晶半導体材料およびアモルファス半導体材料が含まれる。多結晶またはアモルファスの材料は、シリコン（Ｓｉ）、シリコン・ゲルマニウム（ＳｉＧｅ）、カーボンをドープしたシリコン（ＳｉＣ）、およびゲルマニウム（Ｇｅ）を含む。多結晶シリコンは、ランダムな結晶方位を有する小さなシリコン結晶を含んで成る材料を表す。多結晶シリコン粒子は、サイズが約２０ナノメートルと小さいものであってよい。本発明の方法では、堆積される多結晶シリコンの結晶粒子サイズが小さくなるほど、トラップ・リッチ層における欠陥率が高くなる。アモルファス・シリコンは、短いレンジおよび長いレンジのオーダー（short range and long range order）を欠く非結晶性のアロトロピック形態のシリコンを含む。約１０ナノメートル以下の結晶性を有するシリコン粒子もまた本質的にアモルファスと見なされ得る。シリコン・ゲルマニウムは、シリコン（またはケイ素）とゲルマニウムとの任意のモル比のシリコン・ゲルマニウムの合金を含んで成る。炭素をドープしたシリコンは、シリコンおよび炭素の化合物を含み、シリコンと炭素とのモル比が異なっていてよい。多結晶シリコン・トラップ・リッチ層の抵抗率は、少なくとも１００Ω・ｃｍ、少なくとも約５００Ω・ｃｍ、少なくとも約１０００Ω・ｃｍ、さらには、少なくとも約３０００Ω・ｃｍであり、例えば約１００Ω・ｃｍ〜約１０００００Ω・ｃｍ、または、約５００Ω・ｃｍ〜約１０００００Ω・ｃｍ、または、約１０００Ω・ｃｍ〜約１０００００Ω・ｃｍ、約５００Ω・ｃｍ〜約１００００Ω・ｃｍ、または、約７５０Ω・ｃｍ〜約１００００Ω・ｃｍ、約１０００Ω・ｃｍ〜約１００００Ω・ｃｍ、約２０００Ω・ｃｍ〜約１００００Ω・ｃｍ、約３０００Ω・ｃｍ〜約１００００Ω・ｃｍ、または、約３０００Ω・ｃｍ〜約８０００Ω・ｃｍである。
単結晶半導体ハンドル・ウエハのオプション的に酸化される表側面への堆積のための材料は、当技術分野で知られている手段によって堆積させてよい。例えば、半導体材料は、有機金属化学蒸気堆積（ＭＯＣＶＤ）、物理蒸気堆積（ＰＶＤ）、化学蒸気堆積（ＣＶＤ）、低圧化学蒸気堆積（ＬＰＣＶＤ）、プラズマ増強化学蒸気堆積（ＰＥＣＶＤ）、または分子ビーム・エピタキシー（ＭＢＥ）を用いて堆積させてよい。ＬＰＣＶＤまたはＰＥＣＶＤのためのシリコン前駆体には、とりわけ、メチルシラン、四水素化シリコン（シラン）、トリシラン、ジシラン、ペンタシラン、ネオペンタシラン、テトラシラン、ジクロロシラン（ＳｉＨ２Ｃｌ２）、四塩化シリコン（ＳｉＣｌ４）が挙げられる。例えば、多結晶シリコンは、約５５０℃〜約６９０℃（例えば約５８０℃〜約６５０℃など）の温度範囲でシラン（ＳｉＨ４）を熱分解することによって、表面酸化層に堆積させてよい。チャンバー圧力は、約７０〜約４００ｍＴｏｒｒの範囲であってよい。アモルファス・シリコンは、一般的に約７５℃〜約３００℃の範囲の温度でプラズマ増強化学蒸気堆積（ＰＥＣＶＤ）によって堆積させてよい。シリコン・ゲルマニウム、特にアモルファス・シリコンゲルマニウムは、イソブチルゲルマン、アルキルゲルマニウムトリクロリドおよびジメチルアミノゲルマニウムトリクロリドなどの有機ゲルマニウム化合物を含ませることによって化学蒸気堆積で約３００℃までの温度で堆積させてよい。炭素をドープしたシリコンは、四塩化シリコンやメタンなどの前駆体を使用して、エピタキシャル反応器で熱プラズマ化学蒸気堆積で堆積させてよい。ＣＶＤまたはＰＥＣＶＤに適当な炭素前駆体には、とりわけ、メチルシラン、メタン、エタン、およびエチレンが挙げられる。ＬＰＣＶＤ堆積に対して、メチルシランは炭素とシリコンとの双方を供するので、特に好ましい前駆体である。ＰＥＣＶＤ堆積に対して、好ましい前駆体としてはシランおよびメタンが挙げられる。幾つかの態様では、シリコン層は、原子ベースで約１％〜約１０％など、原子ベースで少なくとも約１％の炭素濃度を有して成っていてよい。
幾つかの態様では、トラップ・リッチ層の半導体材料の堆積は、トラップ・リッチ材料の多層を調製するために、一時的に中断されてよく、少なくとも１回、好ましくは２回以上一時的に中断されてよい。半導体材料膜の中間表面（interim surface）は、不活性雰囲気、酸化雰囲気、窒化雰囲気、または不動態化雰囲気にさらしてよく、それによって、堆積した半導体材料を毒化または不動態化してよい。換言すれば、本発明の方法は、半導体材料が堆積され、堆積が中断され、半導体材料の層が毒化または不動態化され、半導体材料の次の層が堆積される、といったサイクル・プロセスによって、トラップ・リッチ半導体材料の多層を堆積させることを含んで成り得る。幾つかの態様では、１つの不動態化された半導体層を有して成る多層が形成されてよく、１つの付加的な半導体層が堆積され、トラップ・リッチ層が形成されてよい。幾つかの態様では、多層は、トラップ・リッチ層で２以上の不動態化半導体層および１つの付加的な半導体層を有して成る。このようにトラップ・リッチ層を堆積させることによって、例えば、半導体材料の１つ以上の不動態化層または２つ以上の不動態化層、例えば半導体材料の少なくとも３つの不動態化層、または半導体材料の少なくとも４つの不動態化層を有して成る多層がハンドル基板上に堆積され、例えば、４〜約１００の不動態化層または４〜約６０の不動態化層または４〜約５０の不動態化層または４〜約２５の不動態化層または６〜約２０の不動態化層を有して成る多層がハンドル基板上に堆積される。多数の半導体層は、部分的にスループット要求によって、および、現在約２０ナノメートルである堆積され得る最小の現実の層厚さによって、制限され堆積され得る。半導体材料のこれらの層の各々は、半導体オン・インシュレータの製造の高温プロセス中において、多層の各層における結晶粒成長が、従来プロセスの如く全体的なトラップ・リッチ層の厚さによって制限されるというよりも、不動態化された多層の厚さによって制限されるように、毒化または不動態化される。幾つかの態様では、半導体層は、第１半導体層を、窒素、亜酸化窒素、アンモニア（ＮＨ３）、窒素プラズマ、およびそれらの任意の組合せなどの窒素含有ガスを含んで成る雰囲気にさらすことで不動態化させてよい。これに関して、半導体層が堆積される雰囲気は、窒素などの窒素含有ガスを含んでいてよく、堆積プロセスの終了およびそれに続いて行われるガスにさらす処理は、半導体層上に薄い不動態層を形成するのに十分であり得る。幾つかの態様では、それまでに堆積された半導体層の不動態化をもたらすために、チャンバーから堆積ガスの排出、窒素含有ガスを用いるチャンバーのパージを行ってよい。窒素にさらすことは、例えば、堆積した半導体層を窒化してよく、その結果、例えばわずか数オングストローム厚さの窒化シリコンの薄層の形成がもたらされる。代替的な不動態化法を用いてもよい。例えば、半導体層は、第１半導体層を、酸素、オゾン、水蒸気、またはそれらの任意の組合せなどの酸素含有ガスを含む雰囲気にさらすことで不動態化させてよい。このような態様に従って、半導体層上に形成され、その層の不動態化に十分な半導体酸化物の薄層が形成されてよい。例えば、シリコン酸化物の薄層が、多層における各層間に形成されてよい。酸化物層は、約１オングストローム〜約２０オングストロームの間、または約１オングストローム〜約１０オングストロームの間など、わずか数オングストロームの厚さを有していてよい。幾つかの態様では、窒素と酸素との双方を含んで成る空気は、不動態化ガスとして用いてよい。幾つかの態様では、半導体層は、水、過酸化物（例えば、過酸化水素溶液）、またはＳＣ１溶液（ＮＨ３：Ｈ２Ｏ２：Ｈ２Ｏ）から成る群から選択される液体に対して第１半導体層をさらすことで不動態化させてよい。
トラップ・リッチ層の全体の厚さは、約０．３マイクロメートル〜約５マイクロメートル、例えば約０．３マイクロメートル〜約３マイクロメートル、または約０．３マイクロメートル〜約２マイクロメートル、または約２マイクロメートル〜約３マイクロメートルであってよい。
幾つかの態様では、トラップ・リッチ層の堆積に続いて、トラップ・リッチ層の表面に誘電体層が形成される。幾つかの態様では、単一の半導体ハンドル基板（例えば、単結晶シリコン・ハンドル基板）が酸化され、トラップ・リッチ層上に半導体酸化物（例えば、二酸化シリコン）膜を形成する。幾つかの態様では、トラップ・リッチ層（例えば、多結晶膜など）は、熱酸化（堆積した半導体材料膜のある部分が消費されることになる熱酸化）させてよく、または半導体酸化物（例えば二酸化シリコン）の膜をＣＶＤ酸化物堆積によって成長させてもよい。多結晶またはアモルファスのトラップ・リッチ層（例えば、多結晶またはアモルファスのシリコン・トラップ・リッチ層）と接触している酸化物層（例えば、二酸化シリコン層）は、約０．１マイクロメートル〜約１０マイクロメートルの厚さを有してよく、例えば約０．１マイクロメートル〜約４マイクロメートルの厚さ、約０．１マイクロメートル〜約２マイクロメートルの厚さ、または約０．１マイクロメートル〜約１マイクロメートルの厚さを有していてよい。酸化プロセスは、単結晶半導体ハンドル・ウエハの裏側面をさらに酸化し、シリコンと二酸化シリコンとの異なる熱膨張係数に起因して潜在的に引き起こされるたわみおよび反りが有利に減じられる。
（ＩＩＩ）結合構造の準備
次いで、フロートゾーン法に従って調製された単結晶シリコン・ンドル・ウエハなどの単結晶半導体ハンドル・ウエハを、常套的な層転写法に従って調製された単結晶半導体ドナー・ウエハに対して結合させる。好適な態様では、単結晶半導体ドナー・ウエハは、シリコン（またはケイ素）、シリコンカーバイド、シリコン・ゲルマニウム、ガリウムヒ素、ガリウム窒化物、インジウムホスファイド、インジウムガリウムヒ素、ゲルマニウム、およびそれらの組合せから成る群から選択される材料を含んで成る。ドナー・ウエハは、フロートゾーン法またはチョクラルスキー法で調製されたインゴットからスライスされてよい。ウエハ厚さは、約１００マイクロメートル〜約５０００マイクロメートルの間で変わり得るものであり、例えば約１００マイクロメートル〜約１５００マイクロメートルの間、約２５０マイクロメートル〜約１５００マイクロメートルの間で変わり得、約３００マイクロメートル〜約１０００マイクロメートルの間など好適には約５００マイクロメートル〜約１０００マイクロメートルの間で変わり得る。幾つかの具体的な態様では、ウエハ厚さは約７２５マイクロメートルであってよい。幾つかの態様では、ウエハ厚さは約７７５マイクロメートルであってよい。最終的な集積回路デバイスの所望特性に応じて、単結晶半導体（例えば、シリコン）ドナー・ウエハは、ホウ素（ｐ型）、ガリウム（ｐ型）、アルミニウム（ｐ型）、インジウム（ｐ型）、リン（ｎ型）、アンチモン（ｎ型）、ヒ素（ｎ型）などの電気的に活性なドーパントを含んで成っていてよい。単結晶半導体（例えばシリコン）のドナー・ウエハの抵抗率は、１〜１００Ω・ｃｍ、１〜５０Ω・ｃｍ、５〜２５Ω・ｃｍの範囲であってよい。単結晶半導体ドナー・ウエハは、酸化、注入、および注入後の洗浄（またはクリーニング）を含む標準的なプロセス工程に付してよい。したがって、エッチングおよび研磨され、そしてオプションとして酸化される単結晶半導体ドナー・ウエハは、イオン注入に付され、ドナー基板にダメージ層を形成する。
幾つかの態様では、単結晶半導体ドナー・ウエハは誘電体層を有して成る。誘電体層は、単結晶半導体ドナー・ウエハの表側面に形成される１つまたはそれよりも多い絶縁層を有して成っていてよい。絶縁層は、二酸化シリコン、窒化シリコン、および酸窒化シリコンから成る群から選択される材料を含んで成っていてよい。幾つかの態様では、絶縁層は、Ａｌ２Ｏ３、ＡｌＮ、またはそれらの組合せから成る群から選択される材料を含んで成っていてよい。幾つかの態様では、他の構成も本発明の範囲内であるものの、誘電体層は、絶縁材料の複数の層（またはマルチプルな層）を有して成る。各絶縁層は、二酸化シリコン、窒化シリコン、および酸窒化シリコンから成る群から選択される材料を含んでいてよい。幾つかの態様では、誘電体層は、絶縁材料の３つの層を有して成り、二酸化シリコン、窒化シリコン、および二酸化シリコンをこの順で有して成る。各絶縁層の厚さは、少なくとも約１０ナノメートルの厚さであってよく、例えば、約１０ナノメートル〜約１００００ナノメートル、約１０ナノメートル〜約５０００ナノメートル、５０ナノメートル〜約４００ナノメートル、または約１００ナノメートル〜約４００ナノメートルなどであってよく、例えば、約５０ナノメートル、１００ナノメートル、または２００ナノメートルなどであってよい。
イオン注入は、市販の機器によって行ってよく、例えば、アプライドマテリアルズ（Applied Materials）のクアンタムＩＩ（Quantum II）、クアンタムＨ（Quantum H）、クアンタムＬＥＡＰ（Quantum LEAP）またはクアンタムＸ（Quantum X）で行ってよい。注入されるイオンには、Ｈｅ、Ｈ、Ｈ２またはそれらの組合せが挙げられる。イオン注入は、半導体ドナー基板にダメージ層を形成するのに十分な密度および持続時間で実行される。注入密度は、約１０１２イオン/ｃｍ２〜約１０１７イオン/ｃｍ２であってよく、例えば約１０１４イオン/ｃｍ２〜約１０１７イオン/ｃｍ２、または約１０１５イオン/ｃｍ２〜約１０１７イオン/ｃｍ２、または約１０１６イオン/ｃｍ２〜約１０１７イオン/ｃｍ２であってよい。注入エネルギーは、約１０ｋｅＶ〜約３０００ｋｅＶなど、約１ｋｅＶ〜約３０００ｋｅＶの範囲であってよい。注入エネルギーは、約１ｋｅＶ〜約３０００ｋｅＶであってよく、例えば約５ｋｅＶ〜約１０００ｋｅＶ、約５ｋｅＶ〜約２００ｋｅＶ、または約５ｋｅＶ〜約１００ｋｅＶ、約５ｋｅＶ〜約８０ｋｅＶであってよい。注入深さは、ＳＯＩプロセスにおいてハンドルに移される単結晶半導体デバイス層の厚さを決定付ける。イオンは、約１００オングストローム〜約３００００オングストロームの深さにまで注入されてよく、例えば、約２００オングストローム〜約２００００オングストロームの深さ、約２０００オングストローム〜約１５０００オングストロームの深さ、約１５０００オングストローム〜約３００００オングストロームの深さにまで注入されてよい。幾つかの態様では、注入後、単結晶半導体ドナー・ウエハ（例えば単結晶シリコンドナー・ウエハ）を洗浄に付すことが望ましい場合がある。幾つかの好適な態様では、洗浄として、ピラニア洗浄（Piranha clean）とそれに続くＤＩ水リンスおよびＳＣ１／ＳＣ２洗浄を挙げることができる。
本発明の幾つかの態様では、Ｈｅ＋、Ｈ＋、Ｈ２ ＋やそれらの任意の組合せのイオン注入によって形成されたイオン注入領域を有する単結晶半導体ドナー・ウエハは、単結晶半導体ドナー基板で熱活性化された劈開面を形成するのに十分な温度でアニールされる。適切なツールの例としては、Ｂｌｕｅ Ｍモデルなどの単純なボックス炉（Box furnace）が挙げられ得る。幾つかの好適な態様では、イオン注入された単結晶半導体ドナー基板は、約２００℃〜約３５０℃、約２２５℃〜約３２５℃、好ましくは約３００℃の温度でアニールされる。熱アニーリングは、約２時間〜約１０時間（例えば約２時間〜約８時間など）の期間にわたって行われ得る。これらの温度範囲の熱アニーリングは、熱的に活性化される劈開面の形成に十分である。劈開面を活性化するための熱アニールの後、単結晶半導体ドナー基板面は、オプションとして洗浄される。
幾つかの態様では、イオン注入され、オプションとして洗浄およびオプションとしてアニールされた単結晶半導体ドナー・ウエハは、酸素プラズマおよび／または窒素プラズマの表面活性化にさらされる。幾つかの態様では、酸素プラズマ表面活性化ツールは、市販のツールであり、例えば、ＥＶＧ（登録商標）８１０ＬＴの低温プラズマ活性化システム（Low Temp Plasma Activation System）などＥＶグループから入手可能なツールである。イオンが注入され、オプションとして洗浄された単結晶半導体ドナー・ウエハは、チャンバー内に仕込まれる。チャンバー内を排気し、大気圧未満の圧力にまでチャンバーをＯ２により充填し直し、それによってプラズマの生成を行う。単結晶半導体ドナー・ウエハは、かかるプラズマに所望の時間（約１秒〜約１２０秒となり得る所望の時間）さらされる。単結晶半導体ドナー基板の表側面を親水性にし、上述の方法に従って調製された単結晶半導体ハンドル基板に結合しやすくするために酸素プラズマ表面酸化が行われる。
次いで、単結晶半導体ドナー・ウエハの親水性表側面と単結晶半導体ハンドル・ウエハの表側面とを密接に接触させて、結合構造を形成する。本発明の方法では、単結晶半導体ドナー・ウエハの表側面および単結晶半導体ハンドル・ウエハの表側面の各々は、１つまたはそれよりも多い絶縁層を有して成るものであってよい。絶縁層は、結合構造の誘電体層を構成する。
機械的結合は比較的弱い場合があるので、単結晶半導体ドナー・ウエハと単結晶半導体ハンドル・ウエハとの間の結合を固めるために、結合構造をさらにアニールしてよい。本発明の幾つかの態様では、結合構造が、単結晶半導体ドナー基板で熱的に活性化された劈開面を形成するのに十分な温度でアニールされる。適切なツールの例としては、Ｂｌｕｅ Ｍモデルなどの単純なボックス炉であり得る。幾つかの態様では、結合構造は、約２００℃〜約４００℃、約３００℃〜約４００℃、例えば約３５０℃〜約４００℃の温度でアニールされる。
幾つかの態様では、アニールは、約０．５ＭＰａ〜約２００ＭＰａなどの比較的高い圧力で行われ、例えば、約０．５ＭＰａ〜約１００ＭＰａ、約０．５ＭＰａ〜約５０ＭＰａ、または、約０．５ＭＰａ〜約１０ＭＰａ、または、約０．５ＭＰａ〜約５ＭＰａで行われ得る。常套的な結合方法では、温度は熱劈開によって制限され易い。これは、注入面におけるプレートレット圧力が外部の等方圧（external isostatic pressure）を超える場合にもたらされる。したがって、常套的なアニールは、熱開裂のため、約３５０℃〜約４００℃の結合温度に制限され得る。注入および結合の後、ウエハ同士は一体的に弱く保持される。しかしながら、ウエハ間のギャップは、ガスの侵入または漏れを防ぐのに十分である。弱い結合は熱処理によって強化できるものの、注入中に形成されたキャビティはガスで満たされる。加熱の間、キャビティ内のガスの加圧がなされる。圧力は、注入量に依存して０．２〜１ＧＰａに達し得ると見積もられる（Cherkashin等、J.Appl.Phys.118、245301（2015年））。圧力が臨界値を超えると、層が剥離する。これは、サーマル・クリーブ（thermal cleave）と呼ばれる。これはアニールにおいてより高い温度またはより長い時間となることを防ぐ。本発明の幾つかの態様では、結合は、例えば約０．５ＭＰａ〜約２００ＭＰａの高い圧力で生じ、例えば約０．５ＭＰａ〜約１００ＭＰａ、または、約０．５ＭＰａ〜約５０ＭＰａ、または、約０．５ＭＰａ〜約１０ＭＰａ、約０．５ＭＰａ〜約５ＭＰａなどの高い圧力で生じ、それによって、高い温度での結合を可能にする。幾つかの態様では、結合構造は、約３００℃〜約７００℃、約４００℃〜約６００℃の温度でアニールされ、例えば約４００℃〜約４５０℃、約４５０℃〜約６００℃または約３５０℃〜約４５０℃の温度でアニールされる。サーマル・バジェット（thermal budget）を増やすと、結合強度にプラスの効果を与えることになる。熱アニールは、約０．５時間〜約１０時間、例えば約０．５時間〜約３時間、好ましくは約２時間となる時間で行われ得る。このような温度範囲内の熱アニールは、熱的に活性化された劈開面の形成に十分である。常套的な結合アニールでは、ロール・オフ（roll off）によりハンドル・ウエハとドナー・ウエハとの双方のエッジが大きく離れ得る。かかる領域では層転写はない。それはテラス(terrace)と呼ばれる。加圧された結合は、このテラスを減じ、ＳＯＩ層をエッジに向かってさらに延びることが予想される。このメカニズムは、トラップされた空気ポケットが圧縮され、外側に「ジッパー」することに基づいている。劈開面を活性化する熱アニールの後、結合構造が劈開されてよい。
熱アニール後、単結晶半導体ドナー・ウエハと単結晶半導体ハンドル・ウエハとの間の結合は、劈開面で結合構造の劈開を通じた層転写の開始に十分に強い。劈開は、当該技術分野で知られている技術に従って行われてよい。幾つかの態様では、結合構造は、片側が固定吸引カップ（stationary suction cup）に取り付けられ、反対側がヒンジ付きアームに追加の吸引カップにより取り付けられる常套的な劈開ステーションに配置されてよい。吸引カップ・アタッチメントの近くでクラックの開始が生じ、可動アームがヒンジを中心に回転してウエハを劈開する。劈開は、半導体ドナー・ウエハの一部を除去し、それにより、半導体オン・インシュレータ複合構造２０上に単結晶半導体デバイス層２６（好ましくはシリコン・デバイス層）を残す。図２を参照のこと。
劈開後、その劈開された構造は、移されたデバイス層２６と単結晶半導体ハンドル・ウエハ２０との間の結合をさらに強化すべく、高温アニールに付されてよい。適切なツールの例は、ＡＳＭ Ａ４００などの垂直型炉（vertical furnace）であってよい。幾つか好適な態様では、結合構造は、約１０００℃〜約１２００℃、好ましくは約１０００℃の温度でアニールされる。熱アニールは、約０．５時間〜約８時間、好ましくは約４時間の期間行われてよい。これらの温度範囲にある熱アニールは、移されたデバイス層と単結晶半導体ハンドル基板との間の結合を強化するのに十分である。
劈開および高温アニールの後、結合構造は、表面から薄い熱酸化物を除去して粒粒物を洗浄するように設計された洗浄プロセスに付されてよい。幾つかの態様では、単結晶半導体デバイス層は、キャリアガスとしてＨ２を用いる水平流シングル・ウエハ・エピタキシャル反応器において気相ＨＣｌエッチ・プロセスに付され、所望の厚さおよび滑らかさを有するようにされてよい。幾つかの態様では、半導体デバイス層２６は、約２０ナノメートル〜約３マイクロメートルの厚さを有していてよく、例えば、約２０ナノメートル〜約２マイクロメートル、例えば、約２０ナノメートル〜約１．５マイクルメートル、または約１．５マイクロメートル〜約３マイクロメートルの厚さを有していてよい。
幾つかの態様では、エピタキシャル層が、移された単結晶半導体デバイス層２６上に堆積されてよい。堆積されたエピタキシャル層は、下にある単結晶半導体デバイス層２６と実質的に同じ電気的特性を有して成っていてよい。別法にて、エピタキシャル層は、下にある単結晶半導体デバイス層２６と異なる電気的特性を有して成っていてもよい。エピタキシャル層は、シリコン、シリコンカーバイド、シリコン・ゲルマニウム、ガリウムヒ素、ガリウム窒化物、インジウムホスファイド、インジウムガリウムヒ素、ゲルマニウム、およびそれらの組合せから成る群から選択される材料を含んで成っていてよい。最終的な集積回路デバイスの所望特性に応じて、エピタキシャル層は、ホウ素（ｐ型）、ガリウム（ｐ型）、アルミニウム（ｐ型）、インジウム（ｐ型）、リン（ｎ型）、アンチモン（ｎ型）、およびヒ素（ｎ型）などの電気的に活性なドーパントを含んで成っていてよい。エピタキシャル層の抵抗率は、１〜１０５０Ω・ｃｍ、１〜５０Ω・ｃｍであってよく、典型的には５〜２５Ω・ｃｍであってよい。幾つかの態様では、エピタキシャル層は、約２０ナノメートル〜約３マイクロメートルの厚さを有していてよく、例えば約２０ナノメートル〜約２マイクロメートル、約２０ナノメートル〜約１．５マイクロメートル、または約１．５マイクロメートル〜約３マイクロメートルの厚さを有していてよい。
完成したＳＯＩウエハは、単結晶半導体ハンドル・ウエハ２２、トラップ・リッチ層２８、誘電体層２４、および半導体デバイス層２６を有して成っていてよく、次いで、ライン計測検査の最後に付され、典型的なＳＣ１-ＳＣ２プロセスを用いて最終的な時点において洗浄に付されてよい。
本開示またはその態様の要素について言及される場合、「ある（a）」、「ある（an）」、「その（the）」、および「上記（said）」などの冠詞は、１またはそれよりも多い要素を意味することを意図している。「有して成る／含んで成る（comprising）」、「含む（including）」、および「有する（having）」の用語は、包含的なものであることを意味しており、挙げられた要素以外の追加要素も存在し得ることを意味している。
本開示の範囲から逸脱することなく、上述した事項について種々の変更を行うことができるので、上記説明に含まれ図面に示される全ての事項は、例示的なものとして解され、限定的な意味で解されないことを意図している。

Claims (34)

  1. 多層構造であって、
    ２つの略平行な主面と、周縁エッジと、中心面とを有して成る単結晶シリコン・ウエハ・ハンドル基板であって、前記２つの略平行な主面の一方が、前記単結晶シリコン・ウエハ・ハンドル基板の表側面であり、前記２つの略平行な主面の他方が、前記単結晶シリコン・ウエハ・ハンドル基板の裏側面である前記単結晶シリコン・ウエハ・ハンドル基板、
    前記単結晶シリコン・ウエハ・ハンドル基板の前記表側面と界面接触しているトラップ・リッチ層と、
    前記トラップ・リッチ層と界面接触している誘電層と、
    前記誘電層と界面接触している単結晶半導体デバイス層と、
    を有して成り、
    前記単結晶シリコン・ウエハ・ハンドル基板において、前記周縁エッジは、前記単結晶シリコン・ウエハ・ハンドル基板の前記表側面と前記裏側面とを繋いており、前記単結晶シリコン・ウエハ・ハンドル基板の前記中心面が前記単結晶シリコン・ウエハ・ハンドル基板の前記表側面と前記裏側面との間にあり、
    前記単結晶シリコン・ウエハ・ハンドル基板は、少なくとも約５０００Ω・ｃｍのバルク抵抗率と、約１×１０１６原子／ｃｍ３未満の格子間酸素濃度と、少なくとも約１×１０１３原子／ｃｍ３の窒素濃度とを有する、多層構造。
  2. 前記単結晶半導体ハンドル基板は、フロートゾーン法で成長させた単結晶シリコン・インゴットからスライスされたシリコン・ウエハを有して成る、請求項１に記載の多層構造。
  3. 前記フロートゾーン法で成長させた単結晶シリコン・インゴットからスライスされたシリコン・ウエハは、少なくとも約１５０ｍｍの径を有する、請求項２に記載の多層構造。
  4. 前記フロートゾーン法で成長させた単結晶シリコン・インゴットからスライスされたシリコン・ウエハは、少なくとも約２００ｍｍの径を有する、請求項２に記載の多層構造。
  5. 前記単結晶半導体ハンドル基板は、少なくとも約７５００Ω・ｃｍのバルク抵抗率を有する、請求項１〜４のいずれか１項に記載の多層構造。
  6. 前記単結晶半導体ハンドル基板は、少なくとも約１００００Ω・ｃｍのバルク抵抗率を有する、請求項１〜４のいずれか１項に記載の多層構造。
  7. 前記単結晶半導体ハンドル基板は、少なくとも約１５０００Ω・ｃｍのバルク抵抗率を有する、請求項１〜４のいずれか１項に記載の多層構造。
  8. 前記単結晶半導体ハンドル基板は、少なくとも約２００００Ω・ｃｍのバルク抵抗率を有する、請求項１〜４のいずれか１項に記載の多層構造。
  9. 前記単結晶半導体ハンドル基板は、約１０００００Ω・ｃｍ未満のバルク抵抗率を有する、請求項１〜４のいずれか１項に記載の多層構造。
  10. 前記単結晶半導体ハンドル基板は、１×１０１１ドナー／ｃｍ３未満の過剰サーマルドナー濃度を有する、請求項１〜９のいずれか１項に記載の多層構造。
  11. 前記単結晶半導体ハンドル基板は、５×１０１０ドナー／ｃｍ３未満の過剰サーマルドナー濃度を有する、請求項１〜９のいずれか１項に記載の多層構造。
  12. 前記単結晶半導体ハンドル基板は、１×１０１２原子／ｃｍ３未満の濃度でｐ型ドーパントを含んで成り、
    さらに、酸素サーマルダブルドナー、ニュードナー、過剰サーマルドナーまたはこれらの任意の組合せのドナーの濃度が、前記ｐ型ドーパントの濃度より少なくとも一桁小さい、請求項１〜１１のいずれか１項に記載の多層構造。
  13. 前記単結晶半導体ハンドル基板は、１×１０１１原子／ｃｍ３未満の濃度でｐ型ドーパンを含んで成り、
    さらに、酸素サーマルダブルドナー、ニュードナーおよび過剰サーマルドナーまたはこれらの任意の組合せのドナーの濃度が、前記ｐ型ドーパントの濃度より少なくとも一桁小さい、請求項１〜１１のいずれか１項に記載の多層構造。
  14. 前記単結晶半導体ハンドル基板は、１×１０１２原子／ｃｍ３未満の濃度でｎ型ドーパントを含んで成り、
    さらに、酸素サーマルダブルドナー、ニュードナー、過剰サーマルドナーまたはこれらの任意の組合せのドナーの濃度が、前記ｎ型ドーパントの濃度より少なくとも一桁小さい、請求項１〜１１のいずれか１項に記載の多層構造。
  15. 前記単結晶半導体ハンドル基板は、１×１０１１原子／ｃｍ３未満の濃度でｎ型ドーパントを含んで成り、
    さらに、酸素サーマルダブルドナー、ニュードナー、過剰サーマルドナーまたはこれらの任意の組合せのドナーの濃度が、前記ｎ型ドーパントの濃度より少なくとも一桁小さい、請求項１〜１１のいずれか１項に記載の多層構造。
  16. 前記単結晶半導体ハンドル基板は、約１×１０１５原子／ｃｍ３未満の格子間酸素濃度を有する、請求項１〜１５のいずれか１項に記載の多層構造。
  17. 前記単結晶半導体ハンドル基板は、少なくとも約１×１０１４原子／ｃｍ３の窒素濃度を有する、請求項１〜１６のいずれか１項に記載の多層構造。
  18. 前記単結晶半導体ハンドル基板は、約３×１０１５原子／ｃｍ３未満の窒素濃度を有する、請求項１〜１６のいずれか１項に記載の多層構造。
  19. 前記単結晶半導体ハンドル基板は、約１×１０１５原子／ｃｍ３未満の窒素濃度を有する、請求項１〜１６のいずれか１項に記載の多層構造。
  20. 前記単結晶半導体ハンドル基板は、約７×１０１４原子／ｃｍ３未満の窒素濃度を有する、請求項１〜１６のいずれか１項に記載の多層構造。
  21. 前記単結晶半導体ハンドル基板は、約５×１０１４原子／ｃｍ３と約２×１０１５原子／ｃｍ３との間の窒素濃度を有する、請求項１〜１６のいずれか１項に記載の多層構造。
  22. 前記トラップ・リッチ層は、１以上の多結晶半導体層を有して成り、該１以上の多結晶半導体層の各々が、シリコン、ＳｉＧｅ、ＳｉＣおよびＧｅから成る群から選択される材料を含んで成る、請求項１〜２１のいずれか１項に記載の多層構造。
  23. 前記トラップ・リッチ層は、１以上のアモルファス半導体層を有して成り、該１以上のアモルファス半導体層の各々が、シリコン、ＳｉＧｅ、ＳｉＣおよびＧｅから成る群から選択される材料を含んで成る、請求項１〜２１のいずれか１項に記載の多層構造。
  24. 前記トラップ・リッチ層は、約１０００Ω・ｃｍよりも大きな抵抗率を有する、請求項１〜２３のいずれか１項に記載の多層構造。
  25. 前記トラップ・リッチ層は、約３０００Ω・ｃｍよりも大きな抵抗率を有する、請求項１〜２３のいずれか１項に記載の多層構造。
  26. 前記トラップ・リッチ層は、約２０００Ω・ｃｍと約１００００Ω・ｃｍとの間の抵抗率を有する、請求項１〜２３のいずれか１項に記載の多層構造。
  27. 前記トラップ・リッチ層は、約３０００Ω・ｃｍと約１００００Ω・ｃｍとの間の抵抗率を有する、請求項１〜２３のいずれか１項に記載の多層構造。
  28. 前記トラップ・リッチ層は、約３０００Ω・ｃｍと約５０００Ω・ｃｍとの間の抵抗率を有する、請求項１〜２３のいずれか１項に記載の多層構造。
  29. 前記トラップ・リッチ層は、約０．１マイクロメートルと約５０マイクロメートルとの間の厚みを有する、請求項１〜２８のいずれか１項に記載の多層構造。
  30. 前記トラップ・リッチ層は、約０．１マイクロメートルと約２０マイクロメートルとの間の厚みを有する、請求項１〜２８のいずれか１項に記載の多層構造。
  31. 前記トラップ・リッチ層は、約０．１マイクロメートルと約１０マイクロメートルとの間の厚みを有する、請求項１〜２８のいずれか１項に記載の多層構造。
  32. 前記トラップ・リッチ層は、約０．５マイクロメートルと約５マイクロメートルとの間の厚みを有する、請求項１〜２８のいずれか１項に記載の多層構造。
  33. 前記誘電層が、二酸化シリコン、窒化シリコン、酸窒化シリコン、酸化ハフニウム、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化バリウム、酸化アルミニウム、窒化アルミニウムおよびこれらの任意の組合せから成る群から選択される材料を含んで成る、請求項１〜３２のいずれか１項に記載の多層構造。
  34. 前記誘電層が、二酸化シリコン、窒化シリコン、酸窒化シリコン、酸化ハフニウム、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化バリウムおよびこれらの任意の組合せから成る群から選択される材料を含んで成る、請求項１〜３２のいずれか１項に記載の多層構造。
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