CN114975085A - 具有优越性能、稳定性及可制造性的绝缘体结构上的射频硅 - Google Patents

具有优越性能、稳定性及可制造性的绝缘体结构上的射频硅 Download PDF

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Abstract

本申请涉及具有优越性能、稳定性及可制造性的绝缘体结构上的射频硅。通过利用从浮区生长单晶硅锭切片的单晶硅处置晶片来提供一种具有优越射频装置性能的绝缘层上半导体(例如，绝缘层上硅)结构及一种制备此结构的方法。

Description

具有优越性能、稳定性及可制造性的绝缘体结构上的射频硅
分案申请的相关信息
本申请是申请号为201980044762.2、申请日为2019年7月11日、发明名称为“具有优越性能、稳定性及可制造性的绝缘体结构上的射频硅”的中国发明专利申请的分案申请。
相关申请案的交叉参考
本申请案主张2018年7月13日申请的序列号为62/697,474的美国临时申请案的优先权权利，所述申请案的揭示内容宛如完整阐述那样以引用的方式并入本文中。
技术领域
本发明大体上涉及半导体晶片制造的领域。更明确来说，本发明涉及一种制备绝缘层上半导体(例如，绝缘层上硅)的结构及具有优越射频装置性能的绝缘层上半导体的结构的方法。
背景技术
半导体晶片通常从单晶锭(例如，硅锭)制备，所述单晶锭经修整及研磨以具有一或多个平边或凹痕，用于在后续程序中晶片的正确定向。接着，将锭切片成个别晶片。虽然本文中将参考由硅构造的半导体晶片，但可使用其它材料来制备半导体晶片，例如锗、碳化硅、硅锗、砷化镓及III族及V族元素的其它合金(例如氮化镓或磷化铟)，或II族及VI族元素的合金(例如硫化镉或氧化锌)。
半导体晶片(例如，硅晶片)可用于复合层结构的制备中。复合层结构(例如，绝缘层上半导体，且更明确来说，绝缘层上硅(SOI)结构)通常包括处置晶片或层、装置层、及介于处置层与装置层之间的绝缘(即，电介质)膜(通常氧化物层)。通常，装置层的厚度介于0.01到20微米之间，例如厚度介于0.05到20微米之间。厚膜装置层可具有介于约1.5微米到约20微米之间的装置层厚度。薄膜装置层可具有介于约0.01微米到约0.20微米之间的厚度。一般来说，通过将两个晶片呈紧密接触放置，借此起始通过范德华力的接合、氢键结或所述两者，接着进行热处理以加强接合，而产生复合层结构，例如绝缘层上硅(SOI)、蓝宝石上硅(SOS)及石英上硅。退火可将末端硅醇基转化为两个界面之间的硅氧烷键，借此加强接合。
在热退火之后，接合结构经历进一步处理以移除施体晶片的大部分以实现层转移。举例来说，可使用晶片薄化技术(例如蚀刻或研磨)，其通常被称为接合及蚀刻SOI(即，BESOI)或接合及研磨SOI(即，BGSOI)，其中硅晶片经束缚于处置晶片且接着被缓慢蚀除，直到仅保留处置晶片上的薄硅层。例如，参见第5,189,500号美国专利，所述专利的揭示内容宛如完整阐述那样以引用的方式并入本文中。此方法是耗时且昂贵的，浪费衬底中的一者且对于薄于几微米的层通常不具有合适厚度均匀性。
实现层转移的另一常用方法利用氢植入，接着进行热诱发的层分裂。将微粒(原子或离子化原子，例如，氢原子或氢原子及氦原子的组合)植入在施体晶片的前表面下方的指定深度处。所植入微粒在施体晶片中于微粒被植入的指定深度处形成劈裂面。清洁施体晶片的表面以移除在植入过程期间沉积于晶片上的有机化合物或其它污染物，例如硼化合物及任何其它微粒物质。
接着，通过亲水接合过程将施体晶片的前表面接合到处置晶片以形成接合晶片。在接合之前，通过将晶片的表面暴露于含有(举例来说)氧或氮的等离子体而活化施体晶片及/或处置晶片。暴露于等离子体在通常被称为表面活化的过程中改质表面的结构，所述活化过程使施体水及处置晶片中的一或两者的表面呈现亲水性。可通过湿处理(例如SC1清洁)额外地使晶片的表面化学活化。湿处理及等离子体活化可以任一顺序发生，或晶片可能经受仅一个处理。接着，将晶片按压在一起，且在其间形成接合。归因于范德华力，此接合相对较弱，且必须在进一步处理可能发生之前被加强。
在一些过程中，施体晶片与处置晶片之间的亲水接合(即，接合晶片)通过加热或退火接合晶片对而被加强。在一些过程中，晶片接合可在例如介于近似300℃到500℃之间的低温下发生。较低接合温度减少表面上的吸附水蒸气的桥接层，且增加每一晶片的表面上的硅醇基之间的氢键的密度。在一些过程中，晶片接合可在例如介于近似800℃到1100℃之间的高温下发生。较高温度导致施体晶片与处置晶片的邻接表面之间的共价键的形成(例如，将硅醇氢键转化为共价硅氧烷键)，因此加固施体晶片与处置晶片之间的接合。在接合晶片的加热或退火的同时，先前植入于施体晶片中的微粒弱化劈裂面。
接着，施体晶片的一部分沿着劈裂面而与接合晶片分离(即，劈裂)以形成SOI晶片。可通过将接合晶片放置在固定架中而执行劈裂，其中垂直于接合晶片的相对侧施加机械力以便将施体晶片的一部分与接合晶片拉开。根据一些方法，利用吸杯来施加机械力。通过在劈裂面处的接合晶片的边缘处施加机械力以便起始裂纹沿着劈裂面的传播而起始施体晶片的部分的分离。接着，通过吸杯施加的机械力从接合晶片拉动施体晶片的部分，因此形成SOI晶片。
根据其它方法，接合对可代替地在段时间内经受高温以将施体晶片的部分与接合晶片分离。暴露于高温导致裂纹沿着劈裂面的起始及传播，因此分离施体晶片的一部分。归因于从通过奥斯瓦尔德熟化生长的植入离子形成空隙而形成裂纹。空隙用氢及氦填充。空隙变成薄板。薄板中的加压气体传播微腔及微裂纹，其弱化植入面上的硅。如果退火在适当时间停止，那么可通过机械过程劈裂弱化的接合晶片。然而，如果在较长持续时间内及/或在较高温度下持续热处理，那么微裂纹传播达到其中全部裂纹沿着劈裂面合并的程度，因此分离施体晶片的一部分。此方法允许转移层的较好均匀性且允许施体晶片的再循环，但通常要求将经植入及接合对加热到接近500℃的温度。
将高电阻率绝缘层上半导体(例如，绝缘层上硅)晶片用于RF相关装置(例如天线开关)在成本及整合方面提供超越传统衬底的益处。为在将导电衬底用于高频应用时减少寄生功率损耗且最小化固有谐波失真，使用具有高电阻率的衬底晶片是必要但并非充分的。相应地，用于RF装置的处置晶片的电阻率通常大于约500欧姆-cm。现参考图1，绝缘层上硅结构2包括极高电阻率硅晶片4、埋藏氧化物(BOX)层6、及硅装置层10。此衬底倾向于在BOX/处置界面处形成高导电率电荷反转或积累层12，从而导致自由载子(电子或电洞)的产生，当装置以RF频率操作时，此减小衬底的有效电阻率且引起寄生功率损耗及装置非线性。这些反转/积累层可归因于BOX固定电荷、氧化物捕捉的电荷、界面捕捉的电荷及甚至施加于装置自身的DC偏压。
因此，需要一种方法以抑制任何诱发的反转或积累层的形成，使得甚至在非常近的表面区域中还维持衬底的高电阻率。已知高电阻率处置衬底与埋藏氧化物(BOX)之间的富阱层可改进使用SOI晶片制造的RF装置的性能。已提出若干方法以形成此类高界面捕捉层。举例来说，现参考图2，针对RF装置应用产生具有富阱层的绝缘层上半导体多层结构20(例如，绝缘层上硅、或SOI)的方法中的一者是基于将未掺杂多晶硅膜28沉积于具有高电阻率的硅衬底22上且接着在其上形成氧化物(例如，埋藏氧化物层24)及顶部硅层26的堆叠。多晶硅层28充当介于硅衬底22与埋藏氧化物层24之间的高缺陷率层。参见图2，其描绘在绝缘层上硅多层结构20中用作高电阻率衬底22与埋藏氧化物层24之间的富阱层28的多晶硅膜。替代方法是植入重离子以产生近表面损伤层。例如射频装置的装置内建于顶部硅层26中。
在学术研究中已展示氧化物与衬底之间的多晶硅层改进装置隔离，减少传输线损耗且减小谐波失真。举例来说，参见：H.S.甘布勒(H.S.Gamble)等人的“表面稳定化高电阻率硅上的低损耗CPW线(Low-loss CPW lines on surface stabilized high resistivitysilicon)”，微波导波快报(Microwave Guided Wave Lett.)，9(10)，第395到397页，1999年；D.莱德勒(D.Lederer)、R.罗佰特(R.Lobet)及J.-P.拉斯金(J.-P.Raskin)的“用于RF应用的增强型高电阻率SOI晶片(Enhanced high resistivity SOI wafers for RFapplications)”，IEEE Intl.SOI Conf.，第46到47页，2004年；D.莱德勒及J.-P.拉斯金的“专用于具有增大衬底电阻率的高电阻率SOI晶片制造的新型衬底钝化方法(Newsubstrate passivation method dedicated to high resistivity SOI waferfabrication with increased substrate resistivity)”，IEEE电子装置快报(IEEEElectron Device Letters)，第26卷，第11章，第805到807页，2005年；D.莱德勒、B.阿斯帕(B.Aspar)、C.拉格(C.Laghaé)及J.-P.拉斯金的“在钝化HR SOI衬底上转移的RF无源结构及SOI MOSFET的性能(Performance of RF passive structures and SOI MOSFETstransferred on a passivated HR SOI substrate)”，IEEE国际SOI会议(IEEEInternational SOI Conference)，第29到30页，2006；及丹尼尔C.克雷特(DanielC.Kerret)等人的“使用富阱层识别Si衬底上的RF谐波畸变及其降低(Identification ofRF harmonic distortion on Si substrates and its reduction using a trap-richlayer)”，RF系统中的硅单片集成电路(Silicon Monolithic Integrated Circuits in RFSystems),2008.SiRF 2008(EEE专题会议(EEE Topical Meeting))，第151到154页，2008年。
发明内容
简单的说，本发明涉及一种多层结构，其包括：单晶硅晶片处置衬底，其包括两个主要、大体上平行表面(所述表面中的一者是单晶硅晶片处置衬底的前表面且所述表面的另一者是单晶硅晶片处置衬底的后表面)、结合单晶硅晶片处置衬底的前表面及后表面的圆周边缘、及介于单晶硅晶片处置衬底的前表面与后表面之间的单晶硅晶片处置衬底的中心平面，其中单晶硅晶片处置衬底具有至少约5000欧姆-cm的体电阻率、小于约1×1016原子/cm3的填隙氧浓度、及至少约1×1013原子/cm3的氮浓度；富阱层，其与单晶硅晶片处置衬底的前表面界面接触；电介质层，其与富阱层界面接触；及单晶半导体装置层，其与电介质层界面接触。
附图说明
图1是包括高电阻率衬底及埋藏氧化物层的绝缘层上硅晶片的描绘。
图2是根据现有技术的绝缘层上硅晶片的描绘，SOI晶片包括介于高电阻率衬底与埋藏氧化物层之间的多晶硅富阱层。
图3是描绘依据采用富阱层的HR-SOI结构中的衬底电阻率而变化的谐波失真的图表。
图4是描绘在采用富阱层的SOI处理之后浮区生长处置晶片及丘克拉斯基生长处置晶片的电阻率深度分布的图表。
图5是描绘在采用富阱层的SOI处理之后浮区生长处置晶片的BOX/处置界面下方前90微米的平均电阻率的图表。
图6是描绘比较其中使用浮区方法或丘克拉斯基方法制造处置衬底的SOI多层结构的滑动窗的图表。
图7是描绘其中在不同退火条件下使用浮区方法制造处置衬底的SOI多层结构的电阻率的图表。
图8是描绘其中使用浮区方法相对Pin制造处置衬底的SOI多层结构的谐波失真(HD2)与其中使用丘克拉斯基方法相对Pin制造处置衬底的SOI多层结构的谐波失真(HD2)相比的图表。
具体实施方式
根据本发明，提供一种用于产生实现优越射频(RF)装置性能、装置稳定性及装置制作可制造性的绝缘层上半导体(例如，绝缘层上硅)结构的方法且提供一种结构。本发明将高电阻率(例如，极高电阻率或超高电阻率)浮区(FZ)硅基晶片(处置晶片)及富阱层整合成绝缘层上半导体(例如，绝缘层上硅)结构。
射频(RF)芯片设计显著受益于较高衬底电阻率电平。运用较高电阻率硅衬底实现被动组件(例如电感器及电容器)的质量因子的改进，传输线的减小衰减，及集成数字、RF与模拟组件之间的衬底电隔离。产业标准是高于1,000欧姆-cm的处置衬底电阻率，其中更高电阻率是优选的。将高电阻率衬底整合成绝缘层上半导体(例如，绝缘层上硅)结构(HRSOI)进一步通过提供优选装置隔离、到衬底晶片的降低导电耦合及较低接面电容而改进RF能力。
使超高电阻率丘克拉斯基(CZ)晶体生长到大于7,500欧姆-cm的电阻率值呈现严峻挑战。由于添加电活性掺杂物的浓度显著降低，因此必须额外强调对从CZ拉晶机中使用的全部原材料及组件引入的掺杂物(例如硼及磷)的控制。这些材料及组件包含多晶硅源材料及石英坩埚。另外，熔体中的极低掺杂物电平使得控制掺杂物质量转移到熔体-固体界面处的边界层且接着通过边界层对于实现可接受径向电阻率变化来说是重要的。较高电阻率丘克拉斯基硅锭的生长的另一关键挑战是控制晶体生长期间并入的填隙氧的行为。丘克拉斯基生长硅中的填隙氧浓度通常大于5×1017个原子/cm3(10PPMA新-ASTM)，例如到多约1×1018个原子/cm3(20PPMA新-ASTM)。此填隙氧的来源是晶体生长期间的SiO2坩埚的溶解。在高电阻率CZ硅中，氧可控制为约5PPMA(2.5×1017个原子/cm3)范围及更低，例如约2PPMA(1×1017个原子/cm3)，约3PPMA(1.5×1017个原子/cm3)，及约4PPMA(2×1017个原子/cm3)。然而，即使在低浓度下，填隙氧还可聚集成强烈取决于填隙氧浓度及退火时间/350℃到500℃的范围中的温度两者的电活性热施体。在大于4个氧原子的聚集电平下，热施体变得电活性，从而充当双施体。此类施体的形成在约450℃下最大化且其后衰退，且其可在高于约550℃的退火处理时解离，且返回到电非活性状态。然而，在较长退火时间及较高退火温度(例如在550℃到850℃的范围中)下，所谓的新热施体可形成。峰值新热施体形成在从750℃到800℃的温度下发生。我们最近已在经受高温热处理的高电阻率硅中发现另一类别的过量施体。尚未识别快速扩散物种在极高T退火期间被引入到硅晶片中且在晶片冷却期间淬火。在随后加热到450℃到650℃范围中时，这些物种与晶片中的填隙氧快速复合以形成电活性“过量施体”。这些过量施体将在加热到高于约1050℃到1100℃的情况下解离。氧热双施体、新施体及过量热施体使电子传导，其可取决于产生的施体数目相对于晶片的背景载子浓度而更改晶片的电阻率及类型。在p型硅中，热施体增大晶片的电阻率，直到热施体浓度超过p型载子浓度，此时晶片将转化为n型。接着，进一步热施体产生将导致n型晶片具有越来越低的电阻率。装置工艺期间或结束时的电阻率的变化可破坏电阻率敏感工艺且导致装置性能降级。热施体原则上可被高T退火(对于热双施体来说大于约550℃，对于新施体及过量施体来说介于约1050℃到约1100℃之间)湮灭，实际上金属化之后的集成电路制造流程后期中(在“后段工艺，BEOL”中)发生的低温退火步骤(其可在约450℃的温度下发生)形成大多数这些施体。一旦金属经沉积，晶片便无法被加热到高于约500℃的T，因此BEOL中形成的热施体物种都无法被湮灭。虽然可用短持续时间、高温退火消除在350℃到500℃的范围中形成的热施体，但过量热施体的存在对于具有大于4000欧姆-cm的电阻率的高电阻率硅来说变得特别值得注意，且对于具有大于7500欧姆-cm的电阻率的材料来说是显著的。在此类材料中，掺杂物浓度可为1.8×1012/cm3(p型)或Nd＜5×1011/cm3(n型)。为了比较，过量热施体浓度对于在约1100℃到1125℃之间的温度下退火的材料来说可处于约1×1012/cm3过量施体，对于在约1000℃下退火的材料来说下降到低1×1011/cm3。鉴于掺杂物材料(例如，硼、砷、磷)的可比较浓度及过量热施体的浓度，经指定为高电阻率的材料可能遭受电阻率可变性，及甚至从p型到n型的明显切换。
浮区(FZ)硅是CZ硅的超高纯度替代品。可在大于5,000欧姆-cm、大于7,500欧姆-cm、甚至大于10,000欧姆-cm、或甚至大于20,000欧姆-cm的电阻率电平下制造FZ。浮区过程最小化将氧引入到生长单晶中且可有利地最小化氧热双施体形成、新热施体形成及过量热施体形成。热施体形成的伴随缩减轴向且径向地最小化锭及从其切片的晶片中的电阻率可变性。这可改进装置性能及电阻率稳定性两者。
HRSOI晶片还在埋藏氧化物(BOX)层与可延伸10微米以上进入底层高电阻率衬底中的高电阻率衬底之间的界面处经受寄生传导。其由BOX中的正常氧化物电荷与衬底的极低掺杂浓度的组合导致。图1中展示的寄生表面传导效应(在文献中称为PSC)导致有效衬底电阻率较低且增加RF损耗、衬底非线性及串扰。将包括富阱层的多晶硅层28(参考图2)放置在BOX层24与高电阻率衬底22之间防止寄生传导层12(参考图1)通过捕获吸引到BOX/衬底界面的自由载子的陷阱而形成，从而抑制积累或反转层的形成。在将富阱层与具有大于5,000欧姆-cm、大于7,500欧姆-cm、大于10,000欧姆-cm、大于20,000欧姆-cm、或大于30,000欧姆-cm的电阻率的稳定浮区硅处置晶片组合时，可实现优越RF性能，例如优于-80dBm、优于-90dBm、优于-100dBm或优于-110dBm的二次谐波失真或HD2值。参见图3，其描绘依据采用富阱层的HR-SOI结构中的衬底电阻率而变化的谐波失真。如其中展示，较高电阻率晶片展示优选HD2值。更明确来说，可运用具有具大于20,000欧姆-cm、或大于30,000欧姆-cm的电阻率值的浮区处置衬底的SOI结构实现优于-100dBm、或甚至优于-110dBm的二次谐波失真或HD2值。
浮区处置晶片的使用希望解决多个问题；1)FZ为大于5,000欧姆-cm、大于7,500欧姆-cm、大于10,000欧姆-cm、大于20,000欧姆-cm、或大于30,000欧姆-cm的电阻率目标电平提供可制造晶体生长路径，其在与富阱层耦合时实现经改进RF性能，及2)FZ具有低于检测限制的氧含量，其减少且可消除电活性热施体及过量热施体形成且因此防止可能降低RF电气性能且干扰装置制造线中的晶片的处理的电阻率偏移。浮区硅通过高纯度多晶杆的垂直区熔化/精制而生长。将一种晶放置于杆的一个端部处以起始单晶生长。过程避免使用围阻容器，其大大减少包含氧的杂质的引入。消除例如热施体形成的氧效应在超高电阻率硅中为必要的。通常在FZ生长期间有意添加氮以控制点缺陷形成且改进其机械强度。超高电阻率FZ的掺杂级及掺杂物类型取决于多晶源杆的纯度。
I.浮区处置晶片
根据本发明，从通过浮区方法生长的单晶硅锭切片的晶片作为高电阻率处置结构整合成具有图2中展示的结构的绝缘层上半导体(例如，绝缘层上硅)多层结构20。即，绝缘层上半导体(例如，绝缘层上硅)多层结构20包括浮区高电阻率处置衬底(例如，半导体处置衬底22)(例如，晶片)、包括富阱层的多晶硅层28、电介质层24、及装置层26。
在本发明中使用的衬底包含半导体处置衬底(例如，单晶半导体处置晶片)及半导体施体衬底(例如，单晶半导体施体晶片)。绝缘层上半导体多层结构20中的半导体装置层26是衍生从单晶半导体施体晶片。半导体装置层26可通过晶片薄化技术(例如蚀刻半导体施体衬底)或通过劈裂包括损坏平面的半导体施体衬底而转移到半导体处置衬底22上。
一般来说，单晶半导体处置晶片及单晶半导体施体晶片包括两个主要、大体上平行表面。平行表面中的一者是衬底的前表面，且另一平行表面是衬底的后表面。衬底包括结合前表面及后表面的圆周边缘、介于前表面与后表面之间的主体区域、及介于前表面与后表面之间的中心平面。衬底额外地包括垂直于中心平面的虚中心轴及从中心轴延伸到圆周边缘的径向长度。另外，由于半导体衬底(例如，硅晶片)通常具有一些总厚度变化(TTV)、翘曲及弓形，因此前表面上的每一点与后表面上的每一点之间的中点可能未精确地落在平面内。然而，作为实际问题，TTV、翘曲及弓形通常如此微小，使得近似地中点可被称作落在近似等距介于前表面与后表面之间的虚中心平面内。
在如本文中描述的任何操作之前，衬底的前表面及后表面可为大体上相同的。表面仅出于便利被称为“前表面”或“后表面”且通常用以区别在其上执行本发明的方法的操作的表面。在本发明的背景内容中，单晶半导体处置衬底(例如，单晶硅处置晶片)的“前表面”是指衬底的主要表面，其成为接合结构的内表面。在此前表面上形成富阱层。相应地，单晶半导体处置衬底(例如，处置晶片)的“后表面”是指成为接合结构的外表面的主要表面。类似地，单晶半导体施体衬底(例如，单晶硅施体晶片)的“前表面”是指单晶半导体施体衬底的主要表面，其成为接合结构的内表面。单晶半导体施体衬底的前表面通常包括电介质层，例如，二氧化硅层，其形成最终结构中的埋藏氧化物(BOX)层的一部分或全部。单晶半导体施体衬底(例如，单晶硅施体晶片)的“后表面”是指成为接合结构的外表面的主要表面。在完成常规接合及晶片薄化步骤后，单晶半导体施体衬底旋即形成绝缘层上半导体(例如，绝缘层上硅)复合结构的半导体装置层。
处置晶片包括衍生从通过浮区方法生长的锭的材料(例如，硅)。从通过浮区方法生长的锭切片的单晶硅处置晶片通常具有至少约20mm、至少约50mm、至少约100mm、至少约150mm、至少约200mm、例如约150mm、或约200mm的标称直径。生长过程期间的表面张力限制通常导致不大于250mm或约200mm的直径。处置晶片厚度可在约100微米到约5000微米之间变化，例如介于约100微米到约1500微米之间，例如介于约250微米到约1500微米之间，例如介于约300微米到约1000微米之间，合适地在约500微米到约1000微米的范围内。在一些特定实施例中，晶片厚度可为约725微米。在一些实施例中，晶片厚度可为约775微米。
在一些实施例中，浮区晶体锭及从其切片的单晶半导体处置衬底具有至少约5,000欧姆-cm、至少约7,500欧姆-cm、例如至少约10,000欧姆-cm、至少约15,000欧姆-cm、或至少约20,000欧姆-cm、至少约25,000欧姆-cm、或甚至至少约30,000欧姆-cm的体电阻率的体电阻率。在一些实施例中，单晶半导体处置衬底具有小于约100,000欧姆-cm的体电阻率。高电阻率晶片可包括通常极低浓度(例如，小于1×1012个原子/cm3、或甚至小于1×1011个原子/cm3)的电活性掺杂物，例如硼(p型)、镓(p型)、铝(p型)、铟(p型)、磷(n型)、锑(n型)及砷(n型)。所属领域中已知用于从浮区单晶硅锭制备高电阻率晶片的方法，且可从商业供货商获取此类高电阻率晶片。
衍生从浮区生长锭的硅处置晶片可更可靠地标定为具有约2X的最小到最大变化的超高电阻率值。举例来说，不同于在其中规格通常为单侧(例如＞＝7500欧姆-cm)的UHRCz晶片中，可接受晶片电阻率的双侧最小-最大规格，例如10,000-20,000欧姆-cm或更紧密。目标值附近的+/-30％到50％的容限可能为可接受的。此将使最终用户能够不但具有经改进RF电气性能电平(如图3中展示)，而且在与丘克拉斯基生长硅比较时将更加可预测且变化更小。此解决方案的根本原因是浮区生长硅处置晶片具有低于可检测限制的氧浓度且借此避免热施体形成及过量热施体形成，其导致超高电阻率丘克拉斯基生长硅的可变性。在一些实施例中，浮区生长硅处置晶片具有氧电平，其低于度量衡方法的检测限制(例如小于约2.5×1016个原子/cm3(0.5PPMA，新ASTM标准)、小于约2×1016个原子/cm3(0.4PPMA，新ASTM标准)、小于约1×1016个原子/cm3(0.2PPMA，新ASTM标准)、或甚至小于约1×1015个原子/cm3(0.02PPMA，新ASTM标准))且消除丘克拉斯基生长硅晶片中形成的氧热施体及过量施体的存在，其包括可检测氧浓度。在一些实施例中，硅处置晶片具有小于1×1011个施体/cm3、或甚至小于5×1010个施体/cm3的过量热施体浓度。在一些实施例中，氧浓度如此低，双施体热施体浓度、新热施体浓度及/或过量热施体浓度低于可检测限制，且第一近似值将为此类施体的浓度可比p型受体或n型施体浓度小至少一量级。换句话说，双施体热施体浓度、新热施体浓度及/或过量热施体浓度的任一者的浓度或双施体热施体浓度、新热施体浓度及/或过量热施体浓度的总和比p型受体或n型施体浓度小至少一量级，即，比p型或n型掺杂物的浓度小1/10。在CZ中，热施体及过量可低于、等于或高于背景掺杂浓度，此取决于氧浓度及热循环细节。CZ Si中的热双施体浓度将保持在约450℃下随退火时间增加到相当大的值。浓度最终将在取决于Oi的某一值饱和。对于约15nppma的大Oi，饱和浓度可为约1×1016/cm3或更大。饱和(最大)TDD浓度将随减小Oi而减小。其将远大于HR Si中涉及的实际掺杂物浓度。FZ晶片中的低施体浓度降低RF性能的可变性，降低电阻率可变性对对晶片电阻率(静电吸附)敏感的装置工艺的影响，且消除对新热施体形成的敏感性，其为超高电阻率/低氧丘克拉斯基生长硅晶片的另一可变性来源。
此外，例如，在450℃退火之后，丘克拉斯基生长硅处置晶片的扩展电阻分布(SRP)在BOX/处置界面下方前几十微米上很少为平坦的。丘克拉斯基生长硅处置晶片的SRP通常受TD及过量施体的形成的影响，从而导致分布显著变化，如图4中展示。然而，浮区生长硅处置晶片的SRP非常平坦且展示在450℃及600℃测试中完全缺少热施体及过量施体。参见图4。在图4中的图表上，具有菱形(◆)的线是在450℃施体产生退火(DGA)退火之前浮区处置晶片的每一深度的电阻率，且具有X的线是在450℃DGA退火之后浮区处置晶片的每一深度的电阻率。此外，在图表上，具有正方形(■)的线是在450℃DGA退火之后丘克拉斯基生长处置晶片p型的每一深度的电阻率。最后，在图表上，具有三角形(▲)的线是在450℃DGA退火之后丘克拉斯基生长处置晶片n型的每一深度的电阻率。还参见图5，其描绘在采用富阱层的SOI处理之后浮区生长处置晶片的BOX/处置界面下方之前90微米的平均电阻率，晶片具有大于5000欧姆-cm电阻率及大于10,000欧姆-cm电阻率。分布非常平坦且展示在450℃及600℃测试中完全缺少热施体。
由于浮区生长硅处置晶片具有低于可检测限制的氧，因此此类晶片可能更容易在热程序中滑动。然而，可在浮区晶体的生长期间添加氮以控制点缺陷形成且增加抗滑动强度。可使用专业掺杂技术(像核掺杂、丸粒掺杂、运用氮气或氨气的气体掺杂)来并入均匀浓度的杂质。在一些实施例中，浮区生长硅处置晶片中的氮浓度可为至少约1×1013个原子/cm3，例如至少约0.5×1014个原子/cm3，至少约1×1014个原子/cm3。在一些实施例中，浮区生长硅处置晶片中的氮浓度可小于约3×1015个原子/cm3、或小于约1×1015个原子/cm3、或小于约7×1014个原子/cm3、或小于约3×1014个原子/cm3。在一些实施例中，浮区生长硅处置晶片中的氮浓度可为至少约0.5×1014个原子/cm3且小于约3×1014个原子/cm3。在SOI制造线中演示掺杂氮浮区生长硅处置晶片展示几乎等于丘克拉斯基生长硅处置晶片的可接受滑动性能。
在此方面，浮区生长硅处置晶片及丘克拉斯基生长硅处置晶片在800℃下经受氧化，接着在1100℃下进行2小时退火循环，接着进行滑动检验。结果是在任一晶片类型中都未发现滑动。相应地，掺杂氮浮区处置晶片可继续存在于与富阱层沉积及随后SOI晶片制造相关联的热循环而无滑动。在另一炉推测试中，将炉加热到1000℃，且将浮区生长硅处置晶片及丘克拉斯基生长硅处置晶片快速推过炉。两个晶片类型在此滑动测试下表现类似。
在一些实施例中，单晶半导体处置衬底的前表面、后表面，或前表面及后表面两者可能经受过程(例如，氧化过程)以借此生长电介质层，例如半导体氧化物层、半导体氮化物层，或半导体氮氧化物层。在一些实施例中，电介质层包括二氧化硅，其可通过使硅处置衬底的前表面氧化而形成。这可通过热氧化(其中将消耗经沉积半导体材料膜的一些部分)及/或CVD氧化物沉积及/或原子层沉积来实现。在一些实施例中，半导体处置衬底可在例如ASM A400的炉中进行热氧化。在氧化环境中，温度的范围可为750℃到1100℃。氧化环境氛围可为惰性气体(例如Ar或N2)与O2的混合物。氧含量可从1％变化到10％或更高。在一些实施例中，氧化环境氛围可为到多100％氧(“干氧化”)。在一些实施例中，氧化环境氛围可为氧及氨，其适于沉积氮氧化硅。在一些实施例中，环境氛围可包括惰性气体(例如Ar或N2)与氧化气体(例如O2及水蒸气)(“湿氧化”)的混合物。在一些实施例中，环境氛围可包括惰性气体(例如Ar或N2)与氧化气体(例如O2及水蒸气)(“湿氧化”)与氮化气体(例如氨)的混合物。在一些实施例中，环境氛围可包括惰性气体(例如Ar或N2)与氮化气体(例如氨)的混合物，其适于沉积氮化硅。在例示性实施例中，半导体处置晶片可被载入到立式炉(例如A400)中。使温度斜升到运用N2及O2的混合物的氧化温度。在所要温度下，将水蒸气引入到气流中。在已获取所要氧化物厚度之后，水蒸气及O2被关闭，且炉温度降低，且将晶片从炉卸除。前表面、后表面或所述两者上的氧化层可介于约100埃到约100,000埃之间，介于约100埃到约10,000埃之间，介于约100埃到约1000埃之间，例如介于约100埃到约700埃之间，或介于约100埃到约500埃之间，或介于约100埃到约250埃之间。
在一些实施例中，氧化层相对较薄，例如介于约5埃到约25埃之间，例如介于约10埃到约15埃之间。薄氧化物层可通过暴露于标准清洁溶液(例如SC1/SC2清洁溶液)而在半导体晶片的两侧上获取。在一些实施例中，SC1溶液包括5重量份去离子水、1重量份水性NH4OH(氢氧化铵，29重量％的NH3)，及1重量份的水性H2O2(过氧化氢，30％)。在一些实施例中，处置衬底可通过暴露于包括氧化剂的水溶液(例如SC2溶液)而氧化。在一些实施例中，SC2溶液包括5重量份去离子水、1重量份水性HCl(盐酸，39重量％)，及1重量份的水性H2O2(过氧化氢，30％)。
II.富阱层
根据本发明的方法，将包括多晶或非晶半导体材料的富阱层沉积到单晶半导体处置晶片的暴露前表面上。合适用于在绝缘层上半导体装置中形成富阱层的半导体材料合适地能够在制造装置中形成高度缺陷层。此类材料包含多晶半导体材料及非晶半导体材料。可为多晶或非晶的材料包含硅(Si)、硅锗(SiGe)、掺杂碳的硅(SiC)及锗(Ge)。多晶硅表示包括具有随机晶体定向的小硅晶体的材料。多晶硅裸片的大小可小到约20纳米。根据本发明的方法，沉积的多晶硅的晶体裸片大小越小，富阱层中的缺陷率越高。非晶硅包括非结晶同素异形硅，其缺少短程及长过程。具有不超过约10纳米的结晶度的硅裸片还可被认为是基本上非晶的。硅锗包括呈硅及锗的任何莫耳比率的硅锗的合金。掺杂碳的硅包括硅及碳的化合物，其可以硅及碳的莫耳比率变化。多晶硅富阱层的电阻率可为至少100欧姆-cm、至少约500欧姆-cm、至少约1000欧姆-cm、或甚至至少约3000欧姆-cm，例如介于约100欧姆-cm到约100,000欧姆-cm之间，或介于约500欧姆-cm到约100,000欧姆-cm之间，或介于约1000欧姆-cm到约100,000欧姆-cm之间，或介于约500欧姆-cm到约10,000欧姆-cm之间，或介于约750欧姆-cm到约10,000欧姆-cm之间，介于约1000欧姆-cm到约10,000欧姆-cm之间，介于约2000欧姆-cm到约10,000欧姆-cm之间，介于约3000欧姆-cm到约10,000欧姆-cm之间，或介于约3000欧姆-cm到约8,000欧姆-cm之间。
用于沉积到单晶半导体处置晶片的任选的氧化前表面上的材料可通过所属领域中已知的手段而沉积。举例来说，可使用金属有机化学气相沉积(MOCVD)、物理气相沉积(PVD)、化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、或分子束外延(MBE)来沉积半导体材料。用于LPCVD或PECVD的硅前驱体包含甲基硅烷、四氢化硅(硅烷)、丙硅烷、乙硅烷、戊硅烷、新戊硅烷、四硅烷、二氯硅烷(SiH2Cl2)、四氯化硅(SiCl4)以及其它硅前驱体。举例来说，可通过在介于约550℃到约690℃之间(例如介于约580℃到约650℃之间)的温度范围中使硅烷(SiH4)热解而将多晶硅沉积到表面氧化层上。腔室压力的范围可从约70毫托到约400毫托。可通过范围通常介于约75℃到约300℃之间的温度下的等离子体增强化学气相沉积(PECVD)而沉积非晶硅。可通过通过包含有机锗化合物(例如异丁基锗烷、三氯化烷基锗及三氯化二甲氨基锗)的化学气相沉积在到多约300℃的温度下沉积硅锗(尤其非晶硅锗)。可通过使用例如四氯化硅及甲烷之前驱体的外延反应器中的热等离子体化学气相沉积而沉积掺杂碳的硅。用于CVD或PECVD的合适碳前驱体包含甲基硅烷、甲烷、乙烷、乙烯及其它碳前驱体。对于LPCVD沉积，甲基硅烷是特别优选前驱体，此是因为其提供碳及硅两者。对于PECVD沉积，优选前驱体包含硅烷及甲烷。在一些实施例中，硅层可包括基于原子的至少约1％的碳浓度，例如介于基于原子的约1％到基于原子的约10％之间。
在一些实施例中，富阱层的半导体材料的沉积可至少一次且优选地超过一次暂时中断，以便制备富阱材料的多个层。半导体材料膜的中间表面可暴露于惰性、氧化、氮化或钝化氛围以借此使经沉积半导体材料损害或钝化。换句话说，本发明的方法可包括通过其中半导体材料经沉积，沉积被中断，半导体材料层损害或钝化，且半导体材料的下一层经沉积的循环过程而沉积富阱半导体材料的多层。在一些实施例中，可形成包括一个钝化半导体层的多层且一个额外半导体层可经沉积以形成富阱层。在一些实施例中，多层包括一个以上钝化半导体层及富阱层中的一个额外半导体层。通过以此方式沉积富阱层，将包括(举例来说)半导体材料的一或多个钝化层、或两个或两个以上钝化层(例如三个或三个以上钝化层，例如至少4个钝化层，或介于4个到约100个之间的钝化层，或介于4个到约60个之间的钝化层，或介于4个到约50个之间的钝化层，或介于4个到约25个之间的钝化层，或介于6个到约20个之间的钝化层)的多层沉积到处置衬底上。可沉积部分通过产量需求且通过可沉积的最小实际层厚度(其当前为约20纳米)限制的大量半导体层。半导体材料的此类层中的每一者损害或钝化使得在绝缘层上半导体制造的高温过程期间，通过钝化多层的厚度而非如在现有技术过程中通过整个富阱层的厚度限制多层的每一层中的裸片生长。在一些实施例中，可通过将第一半导体层暴露于包括含氮气体(例如氮、氧化亚氮、氨(NH3)、氮等离子体、及其任何组合)的氛围而使半导体层钝化。在此方面，其中沉积半导体层的氛围可包括含氮气体(例如氮)，且沉积过程的终止、接着暴露于气体可足以在半导体层上方形成薄钝化层。在一些实施例中，腔室可抽空沉积气体且用含氮气体冲洗以便实现先前沉积半导体层的钝化。暴露于氮可使经沉积半导体层氮化，举例来说，从而导致形成仅几埃厚度的薄氮化硅层。可使用替代钝化方法。举例来说，可通过将第一半导体层暴露于包括含氧气体(例如氧、臭氧、水蒸气、或其任何组合)的氛围而使半导体层钝化。根据此类实施例，半导体氧化物的薄层可在半导体层上形成，半导体氧化物足以使层钝化。举例来说，可在多层的每一层之间形成氧化硅的薄层。氧化物层可仅为几埃厚，例如介于约1埃到约20埃之间，或介于约1埃到约10埃之间。在一些实施例中，可使用包括氮及氧两者的空气作为钝化气体。在一些实施例中，半导体层可通过将第一半导体层暴露于选自由水、过氧化物(例如，过氧化氢溶液)或SCl溶液(NH3:H2O2:H2O)组成的群组的液体而钝化。
富阱层的总厚度可介于约0.3微米到约5微米之间，例如介于约0.3微米到约3微米之间，例如介于约0.3微米到约2微米之间或介于约2微米到约3微米之间。
在一些实施例中，富阱层的沉积之后接着在富阱层的表面上形成电介质层。在一些实施例中，单一半导体处置衬底(例如，单晶硅处置衬底)经氧化以在富阱层上形成半导体氧化物(例如，二氧化硅)膜。在一些实施例中，富阱层(例如，多晶膜)可经热氧化(其中将消耗经沉积半导体材料膜的一些部分)或半导体氧化物(例如，二氧化硅)膜可通过CVD氧化物沉积而生长。与多晶或非晶富阱层(例如，多晶或非晶硅富阱层)接触的氧化物层(例如，二氧化硅层)可具有介于约0.1微米到约10微米之间，例如介于约0.1微米到约4微米之间，例如介于约0.1微米到约2微米之间，或介于约0.1微米到约1微米之间的厚度。氧化过程额外地使单晶半导体处置晶片的后表面氧化，其有利地减少潜在地由硅及二氧化硅的不同热膨胀系数导致的翘曲及弓形。
III.接合结构的制备
根据浮区方法制备的单晶半导体处置晶片(例如单晶硅处置晶片)接着接合到根据常规层转移方法制备的单晶半导体施体晶片。在优选实施例中，单晶半导体施体晶片包括选自由硅、碳化硅、硅锗、砷化镓、氮化镓、磷化铟、砷化铟镓、锗及其组合组成的群组的材料。施体晶片可从通过浮区或丘克拉斯基方法制备的锭切片。晶片厚度可在约100微米到约5000微米之间变化，例如介于约100微米到约1500微米之间，例如介于约250微米到约1500微米之间，例如介于约300微米到约1000微米之间，合适地在约500微米到约1000微米的范围内。在一些特定实施例中，晶片厚度可为约725微米。在一些实施例中，晶片厚度可为约775微米。取决于最终集成电路装置的所要性质，单晶半导体(例如，硅)施体晶片可包括电活性掺杂物，例如硼(p型)、镓(p型)、铝(p型)、铟(p型)、磷(n型)、锑(n型)及砷(n型)。单晶半导体(例如，硅)施体晶片的电阻率的范围可为1欧姆-cm到100欧姆-cm、1欧姆-cm到50欧姆-cm或5欧姆-cm到25欧姆-cm。单晶半导体施体晶片可能经受包含氧化、植入及植入后清洁的标准过程步骤。相应地，已经蚀刻并抛光且任选的氧化的单晶半导体施体晶片经受离子植入以在施体衬底中形成损伤层。
在一些实施例中，单晶半导体施体晶片包括电介质层。电介质层可包括单晶半导体施体晶片的前表面上形成的一或多个绝缘层。绝缘层可包括选自由二氧化硅、氮化硅及氮氧化硅组成的群组的材料。在一些实施例中，绝缘层可包括选自由Al2O3、AlN或其组合组成的群组的材料。在一些实施例中，电介质层包括绝缘材料的多个层，但其它组态在本发明的范围内。每一绝缘层可包括选自由二氧化硅、氮化硅及氮氧化硅组成的群组的材料。在一些实施例中，电介质层包括呈二氧化硅、氮化硅及二氧化硅的顺序的绝缘材料的三个层。每一绝缘层可具有至少约10纳米厚的厚度，例如介于约10纳米到约10,000纳米之间，介于约10纳米到约5,000纳米之间，介于50纳米到约400纳米之间，或介于约100纳米到约400纳米之间，例如约50纳米、100纳米或200纳米。
可在市售仪器(例如Applied Materials Quantum II、Quantum H、Quantum LEAP或Quantum X)中执行离子植入。经植入离子包含He、H、H2或其组合。离子植入以足以在半导体施体衬底中形成损伤层的密度及持续时间执行。植入密度的范围可从约1012个离子/cm2到约1017个离子/cm2，例如从约1014个离子/cm2到约1017个离子/cm2，例如从约1015个离子/cm2到约1017个离子/cm2，或从约1016个离子/cm2到约1017个离子/cm2。植入能量的范围可从约1keV到约3,000keV，例如从约10keV到约3,000keV。植入能量的范围可从约1keV到约3,000keV，例如从约5keV到约1,000keV，或从约5keV到约200keV，或从5keV到约100keV，或从5keV到约80keV。植入深度确定在SOI过程中转移到处置的单晶半导体装置层的厚度。离子可被植入到介于约100埃到约30,000埃之间，例如介于约200埃到约20,000埃之间，例如介于约2000埃到约15,000埃之间，或介于约15,000埃到约30,000埃之间的深度。在一些实施例中，使单晶半导体施体晶片(例如，单晶硅施体晶片)在植入之后经受清洁可为合意的。在一些优选实施例中，清洁可包含皮蓝哈清洁(Piranha clean)，接着进行DI水冲洗及SC1/SC2清洁。
在本发明的一些实施例中，其中具有通过He+、H+、H2 +及其离子植入的任何组合形成的离子植入区域的单晶半导体施体晶片是在足以在单晶半导体施体衬底中形成热活化劈裂面的温度下退火。合适工具的实例可为例如Blue M型号的简单箱式炉。在一些优选实施例中，离子植入的单晶半导体施体衬底在从约200℃到约350℃、从约225℃到约325℃、优选地约300℃的温度下退火。热退火可发生达从约2小时到约10小时，例如从约2小时到约8小时的持续时间。这些温度范围内的热退火足以形成热活化劈裂面。在用以活化劈裂面的热退火之后，任选的清洁单晶半导体施体衬底表面。
在一些实施例中，经离子植入且任选的经清洁且任选的经退火的单晶半导体施体晶片经受氧等离子体及/或氮等离子体表面活化。在一些实施例中，氧等离子体表面活化工具是市售工具，例如可从EV Group购得的工具，例如
Figure BDA0003693020570000151
810LT低温等离子体活化系统。经离子植入且任选的经清洁的单晶半导体施体晶片被载入到腔室中。腔室经抽空且回填O2到小于大气压的压力以借此产生等离子体。单晶半导体施体晶片暴露于此类离子体达所要时间，所述时间的范围可从约1秒到约120秒。执行氧等离子体表面氧化以便使单晶半导体施体衬底的前表面呈现为亲水的且能够接合到根据上文中描述的方法制备的单晶半导体处置衬底。
单晶半导体施体晶片的亲水性前表面及单晶半导体处置晶片的前表面接着紧密接触以借此形成接合结构。根据本发明的方法，单晶半导体施体晶片的前表面及单晶半导体处置晶片的前表面中的每一者可包括一或多个绝缘层。绝缘层形成接合结构的电介质层。
由于机械接合可能相对较弱，因此接合结构可进一步退火以加固单晶半导体施体晶片与单晶半导体处置晶片之间的接合。在本发明的一些实施例中，接合结构于足以在单晶半导体施体衬底中形成热活化劈裂面的温度下退火。合适工具的实例可为例如Blue M型号的简单箱式炉。在一些实施例中，接合结构在从约200℃到约400℃、从约300℃到约400℃、例如从约350℃到约400℃的温度下退火。
在一些实施例中，退火可在相对较高压力下发生，例如介于约0.5MPa到约200MPa之间，例如介于约0.5MPa到约100MPa之间，例如介于约0.5MPa到约50MPa之间，或介于约0.5MPa到约10MPa之间，或介于约0.5MPa到约5MPa之间。在常规接合方法中，可能通过热劈裂限制温度。此在植入面处的薄板的压力超过外部均压时发生。相应地，常规退火可能由于热劈裂而限于介于约350℃到约400℃之间的接合温度。在植入及接合之后，晶片经弱保持在一起。但晶片之间之间隙足以防止气体渗入或逸出。弱接合可通过热处理加强，但在植入期间形成的腔体填充气体。在加热时，腔体内的气体加压。估计压力可取决于剂量而达到0.2到1GPa(切尔卡欣(Cherkashin)等人，J.Appl.Phys.118，245301(2015))。当压力超过临界值时，层分层。此被称为热劈裂。其防止退火中的较高温度或较长时间。根据本发明的一些实施例，接合在高压下发生，例如，介于约0.5MPa到约200MPa之间，例如介于约0.5MPa到约100MPa之间，例如介于约0.5MPa到约50MPa之间，或介于约0.5MPa到约10MPa之间，或介于约0.5MPa到约5MPa之间，此借此实现高温下的接合。在一些实施例中，接合结构在从约300℃到约700℃、从约400℃到约600℃，例如介于约400℃到约450℃之间，或甚至介于约450℃到约600℃之间，或介于约350℃到约450℃之间的温度下退火。增加热预算将对接合强度具有积极影响。热退火可发生达从约0.5小时到约10小时，例如介于约0.5小时到约3小时之间的持续时间，优选地约2小时的持续时间。此类温度范围内的热退火足以形成热活化劈裂面。在常规接合退火中，归因于边缘下降，处置晶片及施体晶片两者的边缘可能变得相距甚远。在此区域中，不存在层转移。其被称为阶梯。期望加压接合减小此阶梯，使SOI层进一步向外朝向边缘延伸。所述机制是基于捕捉气囊被压缩且向外“拉链式运动”。在用以活化劈裂面的热退火之后，可劈裂接合结构。
在热退火之后，单晶半导体施体晶片与单晶半导体处置晶片之间的接合强到足以经由在劈裂面处劈裂接合结构来起始层转移。劈裂可根据所属领域中已知的技术发生。在一些实施例中，接合结构可被放置在常规劈裂台上，所述劈裂台一侧附接到固定吸杯且另一侧通过额外吸杯附接在铰接臂上。裂纹在接近吸杯附接处被起始且可移动臂绕铰链枢转，从而将晶片劈裂开。劈裂移除半导体施体晶片的一部分，借此在绝缘层上半导体多层结构20上留下一单晶半导体装置层26(优选地硅装置层)。参见图2。
在劈裂之后，经劈裂结构可经受高温退火以便进一步加强经转移装置层26与单晶半导体处置晶片22之间的接合。合适工具的实例可为立式炉，例如ASM A400。在一些优选实施例中，接合结构在从约1000℃到约1200℃，优选地在约1000℃的温度下退火。热退火可发生达从约0.5小时到约8小时的持续时间，优选地约4小时的持续时间。这些温度范围内的热退火足以加强经转移装置层与单晶半导体处置衬底之间的接合。
在劈裂及高温退火之后，接合结构可经受清洁过程，所述清洁过程经设计以移除薄热氧化物且从表面清洁微粒。在一些实施例中，单晶半导体装置层可通过经受使用H2作为载体气体的水平流单一晶片外延反应器中的汽相HCl蚀刻过程而实现所要厚度及平滑度。在一些实施例中，半导体装置层26可具有介于约20纳米到约3微米之间，例如介于约20纳米到约2微米之间，例如介于约20纳米到约1.5微米之间或介于约1.5微米到约3微米之间的厚度。
在一些实施例中，外延层可经沉积在经转移单晶半导体装置层26上。经沉积外延层可包括大体上与下方单晶半导体装置层26相同的电气特性。替代地，外延层可包括与下方单晶半导体装置层26不同的电气特性。外延层可包括选自由硅、碳化硅、硅锗、砷化镓、氮化镓、磷化铟、砷化铟镓、锗及其组合组成的群组的材料。取决于最终集成电路装置的所要性质，外延层可包括电活性掺杂物，例如硼(p型)、镓(p型)、铝(p型)、铟(p型)、磷(n型)、锑(n型)及砷(n型)。外延层的电阻率的范围可从1欧姆-cm到1050欧姆-cm、从1欧姆-cm到50欧姆-cm，通常从5欧姆-cm到25欧姆-cm。在一些实施例中，外延层可具有介于约20纳米到约3微米之间，例如介于约20纳米到约2微米之间，例如介于约20纳米到约1.5微米之间或介于约1.5微米到约3微米之间的厚度。
接着，包括单晶半导体处置晶片22、包括富阱层的多晶硅层28、电介质层24及半导体装置层26的完成的SOI多层结构可经受生产线终端度量衡检验且使用典型SC1-SC2过程进行最后一次清洁。相应地，本发明涉及一种包括富阱层及运用掺杂氮的高电阻率(＞20kΩ-cm)浮区材料制造的处置衬底的SOI多层结构。相较于标准丘克拉斯基处置晶片，浮区晶片提供优于典型BEOL退火的电阻率稳定性。可使用FZ过程实现的较高电阻率实现运用传统CZ硅材料不容易获得的衬底RF损耗、串扰及谐波失真的阶跃变化改进。我们报告在我们CPW结构上首次展示具有-110dBm的HD2的FZ CTLSOI。
通过以下非限制实例进一步图解说明本发明。
实例1.浮区晶片
此研究中使用来自商业生长200mm高电阻率、掺杂氮的浮区晶体的晶片。晶片的电阻率大于20kΩ-cm。晶片内的氧浓度小于1×1016个原子/cm3。评估具有不同氮电平的晶片的晶片的机械强度、及范围从0.5×1014/cm3到3×1014/cm3的氮浓度。接着，FZ晶片使富阱层沉积于其上。接着，晶片在大批量制造(HVM)过程流程下经处理为SOI晶片。在SOI晶片制造流程结束时，晶片经受包含使用KLA Tencor SP1的表面检验、使用ADE9700的平坦度及形状测量、及滑动检验的标准质量检验。
实例2.滑动应力测试
运用通过浮区方法制备的处置衬底制造的具有低氮浓度及较高氮浓度的SOI晶片通过促使晶片上的不同径向热梯度以仿真快速热程序(RTP)热循环而经受增强热应力测试。热应力的目的是有意地在晶片中诱发滑动且测试具有FZ处置衬底的SOI结构相对具有通过丘克拉斯基(CZ)方法制备的处置衬底的SOI晶片的机械强度的稳健性。具有填隙氧Oi～3.5PPMA(新-ASTM)的CZ晶片上制备的SOI结构经混合为控制晶片。发现虽然具有FZ处置衬底的UHR SOI结构展示被认为足以在随后装置工艺流程中进行安全处理的诱发热梯度的无滑动“窗”，但窗不与较高氧CZ晶片一样宽。参见图6，其比较其中使用浮区方法或丘克拉斯基方法制造处置衬底的SOI多层结构的滑动窗。在此类晶片中测试的氮的范围内，随着N浓度的升高而存在一些微改进。
实例3.电阻率稳定性
在生产线终端处进行扩展电阻分布(SRP)测量以验证晶片的电阻率稳定性。具有通过含有氧的丘克拉斯基(CZ)方法制备的处置衬底的SOI晶片的电阻率在350℃到500℃的范围中的温度下形成热双施体，其中产生速率在近似450℃下强烈地达到峰值。这可导致通常落到此温度范围中的BEOL金属退火过程期间的处置晶片中的电阻率的降低。由于具有FZ处置衬底的SOI结构实际上不具有氧，因此所述SOI结构不受此类电阻率变化的影响。参见图7，其展示如预期，具有FZ处置衬底的SOI结构的电阻率在1h 450℃退火之前及之后保持相同。另外，由于FZ处置衬底掺杂氮，因此进行1h 600℃的退火以验证如在存在氧及氮两者的情况下CZ硅中将预期那样未形成N-O相关施体。
实例4.谐波失真
对具有FZ处置衬底的数个SOI结构执行射频(RF)测试。(经由湿式化学蚀刻)移除SOI晶片的顶部硅层且直接在BOX层上制造共面波导结构。在到多35dBm的输入功率下相对输入功率测量二次谐波失真(HD2)及三次谐波失真(HD3)。跨晶片的直径测试装置以判定结果的径向均匀性。接着，将结果与具有通过丘克拉斯基方法制备的处置衬底的SOI晶片上的类似制造平面波导结构进行比较。
图8展示我们的具有通过丘克拉斯基方法制备的处置衬底的第一代及第二代SOI晶片的HD2性能。这些晶片的Pin＝15dBm的HD2分别为-80dBm及-90dBm。相比之下，具有FZ处置衬底的SOI结构的HD2展示了20dBm的显著改进，其在Pin＝15dBm时达到-110dBm的值。通过典型CZ晶片与FZ晶片之间的电阻率的差异驱动性能的差异。在晶片上的多个位点上测量HD2且未观察到HD2的强径向变化。具有FZ处置衬底的SOI结构始终具有优于具有通过丘克拉斯基方法制备的处置衬底的SOI晶片的性能。
在介绍本发明的元件或其实施例时，冠词“一(a)”、“一(an)”、“所述(the)”及“所述(said)”希望意味着存在一或多个元件。术语“包括”、“包含”及“具有”希望是包含的且意味着可能存在除所列元件以外的额外元件。
由于可在上文中作出各种改变而不背离本发明的范围，因此希望上述描述中含有且所附图式中展示的所有问题应解释为阐释性而非限制意义。

Claims (35)

1.一种多层结构，其包括：
单晶硅晶片处置衬底，其包括其中的一者是所述单晶硅晶片处置衬底的前表面且其中的另一者是所述单晶硅晶片处置衬底的后表面的两个主要、大体上平行表面；结合所述单晶硅晶片处置衬底的所述前表面及所述后表面的圆周边缘；及介于所述单晶硅晶片处置衬底的所述前表面与所述后表面之间的所述单晶硅晶片处置衬底的中心平面，其中所述单晶硅晶片处置衬底具有至少约5000欧姆-cm的体电阻率、小于约1×1016个原子/cm3的填隙氧浓度，及至少约1×1013个原子/cm3的氮浓度；
富阱层，其与所述单晶硅晶片处置衬底的所述前表面界面接触，且包括一或多个多晶半导体层或一或多个非晶半导体层；
电介质层，其与所述富阱层界面接触；及
单晶半导体装置层，其与所述电介质层界面接触；
其中所述多层结构在15dBm的射频输入功率下展示了优于-90dBm的二次谐波失真(HD2)值；以及
其中所述单晶半导体处置衬底包括从通过浮区方法生长的单晶硅锭切片的硅晶片。
2.根据权利要求1所述的多层结构，其中从通过所述浮区方法生长的单晶硅锭切片的所述硅晶片具有至少约150mm的直径。
3.根据权利要求1所述的多层结构，其中从通过所述浮区方法生长的单晶硅锭切片的所述硅晶片具有至少约200mm的直径。
4.根据权利要求1所述的多层结构，其中所述单晶半导体处置衬底具有至少约7,500欧姆-cm的体电阻率。
5.根据权利要求1所述的多层结构，其中所述单晶半导体处置衬底具有至少约10,000欧姆-cm的体电阻率。
6.根据权利要求1要求所述的多层结构，其中所述单晶半导体处置衬底具有至少约15,000欧姆-cm的体电阻率。
7.根据权利要求1所述的多层结构，其中所述单晶半导体处置衬底具有至少约20,000欧姆-cm的体电阻率。
8.根据权利要求1所述的多层结构，其中所述单晶半导体处置衬底具有小于约100,000欧姆-cm的体电阻率。
9.根据权利要求1所述的多层结构，其中所述单晶半导体处置衬底具有小于1×1011个施体/cm3的过量热施体浓度。
10.根据权利要求1所述的多层结构，其中所述单晶半导体处置衬底具有小于5×1010个施体/cm3的过量热施体浓度。
11.根据权利要求1所述的多层结构，其中所述单晶半导体处置衬底包括小于1×1012个原子/cm3的浓度的p型掺杂物，且进一步其中氧热双施体、新施体及过量热施体或其任何组合的浓度比所述p型掺杂物的所述浓度小至少一量级。
12.根据权利要求1所述的多层结构，其中所述单晶半导体处置衬底包括小于1×1011个原子/cm3的浓度的p型掺杂物，且进一步其中氧热双施体、新施体及过量热施体或其任何组合的浓度比所述p型掺杂物的所述浓度小至少一量级。
13.根据权利要求1所述的多层结构，其中所述单晶半导体处置衬底包括小于1×1012个原子/cm3的浓度的n型掺杂物，且进一步其中氧热双施体、新施体及过量热施体或其任何组合的浓度比所述n型掺杂物的所述浓度小至少一量级。
14.根据权利要求1所述的多层结构，其中所述单晶半导体处置衬底包括小于1×1011个原子/cm3的浓度的n型掺杂物，且进一步其中氧热双施体、新施体，及过量热施体，或其任何组合的浓度比所述n型掺杂物的所述浓度小至少一量级。
15.根据权利要求1所述的多层结构，其中所述单晶半导体处置衬底具有小于约1×1015个原子/cm3的填隙氧浓度。
16.根据权利要求1所述的多层结构，其中所述单晶半导体处置衬底具有至少约1×1014个原子/cm3的氮浓度。
17.根据权利要求1所述的多层结构，其中所述单晶半导体处置衬底具有小于约3×1015个原子/cm3的氮浓度。
18.根据权利要求1所述的多层结构，其中所述单晶半导体处置衬底具有小于约1×1015个原子/cm3的氮浓度。
19.根据权利要求1所述的多层结构，其中所述单晶半导体处置衬底具有小于约7×1014个原子/cm3的氮浓度。
20.根据权利要求1所述的多层结构，其中所述单晶半导体处置衬底具有介于约5×1014个原子/cm3到约2×1015个原子/cm3之间的氮浓度。
21.根据权利要求1所述的多层结构，其中所述富阱层包括一或多个多晶半导体层，其中所述一或多个多晶半导体层中的每一者包括选自由硅、SiGe、SiC及Ge组成的群组的材料。
22.根据权利要求1所述的多层结构，其中所述富阱层包括一或多个非晶半导体层，其中所述一或多个非晶半导体层中的每一者包括选自由硅、SiGe、SiC及Ge组成的群组的材料。
23.根据权利要求1所述的多层结构，其中所述富阱层具有大于约1000欧姆-cm的电阻率。
24.根据权利要求1所述的多层结构，其中所述富阱层具有大于约3000欧姆-cm的电阻率。
25.根据权利要求1所述的多层结构，其中所述富阱层具有介于约2000欧姆-cm到约10,000欧姆-cm之间的电阻率。
26.根据权利要求1所述的多层结构，其中所述富阱层具有介于约3000欧姆-cm到约10,000欧姆-cm之间的电阻率。
27.根据权利要求1所述的多层结构，其中所述富阱层具有介于约3000欧姆-cm到约5,000欧姆-cm之间的电阻率。
28.根据权利要求1所述的多层结构，其中所述富阱层具有介于约0.1微米到约50微米之间的厚度。
29.根据权利要求1所述的多层结构，其中所述富阱层具有介于约0.1微米到约20微米之间的厚度。
30.根据权利要求1所述的多层结构，其中所述富阱层具有介于约0.1微米到约10微米之间的厚度。
31.根据权利要求1所述的多层结构，其中所述富阱层具有介于约0.5微米到约5微米之间的厚度。
32.根据权利要求1所述的多层结构，其中所述电介质层包括从二氧化硅、氮化硅、氮氧化硅、氧化铪、氧化钛、氧化锆、氧化镧、氧化钡、氧化铝、氮化铝，及其任何组合当中选择的材料。
33.根据权利要求1所述的多层结构，其中所述电介质层包括从二氧化硅、氮化硅、氮氧化硅、氧化铪、氧化钛、氧化锆、氧化镧、氧化钡，及其任何组合当中选择的材料。
34.根据权利要求1所述的多层结构，其中所述多层结构在15dBm的射频输入功率下展示了优于-100dBm的二次谐波失真(HD2)值。
35.根据权利要求1所述的多层结构，其中所述多层结构在15dBm的射频输入功率下展示了优于-110dBm的二次谐波失真(HD2)值。
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