TW202016369A - 絕緣層上半導體結構 - Google Patents

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Abstract

藉由利用自一浮區生長單晶矽錠切片之一單晶矽處置晶圓來提供一種具有優越射頻裝置效能的絕緣層上半導體(例如，絕緣層上矽)結構，及一種製備此一結構的方法。

Description

絕緣層上半導體結構
本發明大體上係關於半導體晶圓製造之領域。更明確言之，本發明係關於一種製備一絕緣層上半導體(例如，絕緣層上矽)結構及具有優越射頻裝置效能之一絕緣層上半導體結構的方法。
半導體晶圓通常從一單晶錠(例如，一矽錠)製備，該單晶錠經修整及研磨以具有一或多個平邊或凹痕，用於在後續程序中晶圓之正確定向。接著，將錠切片成個別晶圓。雖然本文中將參考由矽構造之半導體晶圓，但可使用其他材料來製備半導體晶圓，諸如鍺、碳化矽、矽鍺、砷化鎵及III族及V族元素之其他合金(諸如氮化鎵或磷化銦)，或II族及VI族元素之合金(諸如硫化鎘或氧化鋅)。
半導體晶圓(例如，矽晶圓)可用於複合層結構之製備中。一複合層結構(例如，一絕緣層上半導體，且更明確言之，一絕緣層上矽(SOI)結構)通常包括一處置晶圓或層、一裝置層、及介於處置層與裝置層之間之一絕緣(即，介電)膜(通常氧化物層)。通常，裝置層之厚度介於0.01與20微米之間，諸如厚度介於0.05與20微米之間。厚膜裝置層可具有介於約1.5微米與約20微米之間之一裝置層厚度。薄膜裝置層可具有介於約0.01微米與約0.20微米之間之一厚度。一般而言，藉由將兩個晶圓呈緊密接觸放置，藉此起始藉由范德華力的接合、氫鍵結或該兩者，接著進行一熱處理以加強接合，而產生複合層結構，諸如絕緣層上矽(SOI)、藍寶石上矽(SOS)及石英上矽。退火可將末端矽醇基轉化為兩個介面之間之矽氧烷鍵，藉此加強接合。
在熱退火之後，接合結構經歷進一步處理以移除施體晶圓之一大部分以達成層轉移。舉例而言，可使用晶圓薄化技術(例如蝕刻或研磨)，其通常被稱為接合及蝕刻SOI (即，BESOI)或接合及研磨SOI (即，BGSOI)，其中一矽晶圓經束縛於處置晶圓且接著被緩慢蝕除，直至僅保留處置晶圓上之一薄矽層。例如，參見美國專利第5,189,500號，該專利之揭示內容宛如完整闡述般以引用的方式併入本文中。此方法係耗時且昂貴的，浪費基板之一者且對於薄於幾微米之層通常不具有適合厚度均勻性。
達成層轉移之另一常用方法利用一氫植入，接著進行熱誘發之層分裂。將微粒(原子或離子化原子，例如，氫原子或氫原子及氦原子之一組合)植入在施體晶圓之前表面下方之一指定深度處。所植入微粒在施體晶圓中於微粒被植入之指定深度處形成一劈裂面。清潔施體晶圓之表面以移除在植入程序期間沈積於晶圓上之有機化合物或其他污染物，諸如硼化合物及任何其他微粒物質。
接著，透過一親水接合程序將施體晶圓之前表面接合至一處置晶圓以形成一接合晶圓。在接合之前，藉由將晶圓之表面曝露於含有(舉例而言)氧或氮之電漿而活化施體晶圓及/或處置晶圓。曝露於電漿在通常被稱為表面活化之一程序中改質表面之結構，該活化程序使施體晶圓及處置晶圓之一或兩者之表面呈現親水性。可藉由一濕處理(諸如一SC1清潔)額外地使晶圓之表面化學活化。濕處理及電漿活化可依任一順序發生，或晶圓可能經受僅一個處理。接著，將晶圓按壓在一起，且在其間形成一接合。歸因於范德華力，此接合相對較弱，且必須在進一步處理可能發生之前被加強。
在一些程序中，施體晶圓與處置晶圓之間之親水接合(即，一接合晶圓)藉由加熱或退火接合晶圓對而被加強。在一些程序中，晶圓接合可在諸如介於近似300℃與500℃之間之低溫下發生。較低接合溫度減少表面上之吸附水蒸氣之橋接層，且增加各晶圓之表面上之矽醇基之間之氫鍵之密度。在一些程序中，晶圓接合可在諸如介於近似800°C與1100°C之間之高溫下發生。較高溫度導致施體晶圓與處置晶圓之鄰接表面之間之共價鍵的形成(例如，將矽醇氫鍵轉化為共價矽氧烷鍵)，因此加固施體晶圓與處置晶圓之間之接合。在接合晶圓之加熱或退火的同時，先前植入於施體晶圓中之微粒弱化劈裂面。
接著，施體晶圓之一部分沿著劈裂面而與接合晶圓分離(即，劈裂)以形成SOI晶圓。可藉由將接合晶圓放置在一固定架中而執行劈裂，其中垂直於接合晶圓之相對側施加機械力以便將施體晶圓之一部分與接合晶圓拉開。根據一些方法，利用吸杯來施加機械力。藉由在劈裂面處之接合晶圓之邊緣處施加一機械力以便起始一裂紋沿著劈裂面之傳播而起始施體晶圓之部分之分離。接著，藉由吸杯施加之機械力從接合晶圓拉動施體晶圓之部分，因此形成一SOI晶圓。
根據其他方法，接合對可代替地在一段時間內經受一高溫以將施體晶圓之部分與接合晶圓分離。曝露於高溫導致裂紋沿著劈裂面之起始及傳播，因此分離施體晶圓之一部分。歸因於從藉由奧斯瓦爾德熟化生長之植入離子形成空隙而形成裂紋。空隙用氫及氦填充。空隙變成薄板。薄板中之加壓氣體傳播微腔及微裂縫，其等弱化植入平面上之矽。若退火在適當時間停止，則可藉由一機械程序劈裂弱化的接合晶圓。然而，若在一較長持續時間內及/或在一較高溫度下持續熱處理，則微裂縫傳播達到其中全部裂縫沿著劈裂平面合併之位準，因此分離施體晶圓之一部分。此方法允許轉移層之較好均勻性且允許施體晶圓之再循環，但通常要求將經植入及接合對加熱至接近500℃之溫度。
將高電阻率絕緣層上半導體(例如，絕緣層上矽)晶圓用於RF相關裝置(諸如天線開關)在成本及整合方面提供超越傳統基板之益處。為在將導電基板用於高頻應用時減少寄生功率損耗且最小化固有諧波失真，使用具有一高電阻率之基板晶圓係必要但並非充分的。相應地，用於一RF裝置之處置晶圓之電阻率通常大於約500歐姆-cm。現參考圖1，一絕緣層上矽結構2包括一極高電阻率矽晶圓4、一埋藏氧化物(BOX)層6、及一矽裝置層10。此一基板傾向於在BOX/處置介面處形成高導電率電荷反轉或累積層12，從而導致自由載子(電子或電洞)之產生，當裝置依RF頻率操作時，此減小基板之有效電阻率且引起寄生功率損耗及裝置非線性。此等反轉/累積層可歸因於BOX固定電荷、氧化物捕捉之電荷、介面捕捉之電荷及甚至施加於裝置自身之DC偏壓。
因此，需要一種方法以抑制任何誘發之反轉或累積層之形成，使得甚至在非常近的表面區域中亦維持基板之高電阻率。已知高電阻率處置基板與埋藏氧化物(BOX)之間之富阱層可改良使用SOI晶圓製造之RF裝置之效能。已提出若干方法以形成此等高介面捕捉層。舉例而言，現參考圖2，針對RF裝置應用產生具有一富阱層之一絕緣層上半導體多層結構20 (例如，一絕緣層上矽、或SOI)之方法之一者係基於將一未摻雜多晶矽層28沈積於具有高電阻率之一矽基板22上且接著在其上形成氧化物(例如，埋藏氧化物層24)及頂部矽層26之一堆疊。一多晶矽層28充當介於矽基板22與埋藏氧化物層24之間之一高缺陷率層。參見圖2，其描繪在一絕緣層上矽多層結構20中用作一高電阻率基板22與埋藏氧化物層24之間之一富阱層的一多晶矽層28。一替代方法係植入重離子以產生一近表面損傷層。諸如射頻裝置之裝置內建於頂部矽層26中。
在學術研究中已展示氧化物與基板中間之多晶矽層改良裝置隔離，減少傳輸線損耗且減小諧波失真。舉例而言，參見：H. S. Gamble等人，「Low-loss CPW lines on surface stabilized high resistivity silicon」，Microwave Guided Wave Lett.，9(10)，第395-397頁，1999年；D. Lederer、R. Lobet及J.-P. Raskin，「Enhanced high resistivity SOI wafers for RF applications」，IEEE Intl. SOI Conf.，第46-47頁，2004年；D. Lederer及J.-P. Raskin，「New substrate passivation method dedicated to high resistivity SOI wafer fabrication with increased substrate resistivity」，IEEE Electron Device Letters，第26卷，第11章，第805-807頁，2005年；D. Lederer、B. Aspar、C. Laghaé及J.-P. Raskin，「Performance of RF passive structures and SOI MOSFETs transferred on a passivated HR SOI substrate」，IEEE International SOI Conference，第29-30頁，2006；及Daniel C. Kerret等人，「Identification of RF harmonic distortion on Si substrates and its reduction using a trap-rich layer」，Silicon Monolithic Integrated Circuits in RF Systems, 2008.SiRF 2008 (IEEE Topical Meeting)，第151-154頁，2008年。
簡而言之，本發明係關於一種多層結構，其包括：一單晶矽晶圓處置基板，其包括兩個主要、大體上平行表面(該等表面之一者係單晶矽晶圓處置基板之一前表面且該等表面之另一者係單晶矽晶圓處置基板之一背表面)、結合單晶矽晶圓處置基板之前表面及背表面之一圓周邊緣、及介於單晶矽晶圓處置基板之前表面與背表面之間之單晶矽晶圓處置基板之一中心平面，其中單晶矽晶圓處置基板具有至少約5000歐姆-cm之一主體電阻率、小於約1×1016 個原子/cm3 之一填隙氧濃度、及至少約1×1013 個原子/cm3 之氮濃度；一富阱層，其與單晶矽晶圓處置基板之前表面介面接觸；一介電層，其與富阱層介面接觸；及一單晶半導體裝置層，其與介電層介面接觸。
相關申請案之交叉參考 本申請案主張2018年7月13日申請之美國臨時申請案序號62/697,474之優先權的權利，該案之揭示內容據此係宛如完整闡述般以引用的方式併入。
根據本發明，提供一種用於產生實現優越射頻(RF)裝置效能、裝置穩定性及裝置製作可製造性之絕緣層上半導體(例如，絕緣層上矽)結構之方法且提供一種結構。本發明將一高電阻率(例如，一極高電阻率或一超高電阻率)浮區(FZ)矽基晶圓(處置晶圓)及一富阱層整合成一絕緣層上半導體(例如，絕緣層上矽)結構。
射頻(RF)晶片設計顯著受益於較高基板電阻率位準。運用較高電阻率矽基板實現被動組件(諸如電感器及電容器)之品質因數之改良，傳輸線之減小衰減，及積體數位、RF與類比組件之間之基板電隔離。產業標準係高於1,000歐姆-cm之處置基板電阻率，其中更高電阻率係較佳的。將高電阻率基板整合成絕緣層上半導體(例如，絕緣層上矽)結構(HRSOI)進一步藉由提供較佳裝置隔離、至基板晶圓之降低導電耦合及較低接面電容而改良RF能力。
使超高電阻率丘克拉斯基(CZ)晶體生長至大於7,500歐姆-cm之電阻率值呈現嚴峻挑戰。由於添加電活性摻雜物之濃度顯著降低，因此必須額外強調對從CZ拉晶機中使用之全部原材料及組件引入之摻雜物(諸如硼及磷)之控制。此等材料及組件包含多晶矽源材料及石英坩堝。另外，熔體中之極低摻雜物位準使得控制摻雜物質量轉移至熔體-固體介面處之邊界層且接著透過邊界層對於達成可接受徑向電阻率變動而言為重要的。較高電阻率丘克拉斯基矽錠之生長之另一關鍵挑戰係控制晶體生長期間併入之填隙氧之行為。丘克拉斯基生長矽中之填隙氧濃度通常大於5×1017 個原子/cm3 (10 PPMA新-ASTM)，諸如至多約1×1018 個原子/cm3 (20 PPMA新-ASTM)。此填隙氧之一來源係晶體生長期間之SiO2 坩堝之溶解。在高電阻率CZ矽中，氧可控制為約5 PPMA (2.5×1017 個原子/cm3 )範圍，及更低，諸如約2 PPMA (1×1017 個原子/cm3 )，約3 PPMA (1.5×1017 個原子/cm3 )，及約4 PPMA (2×1017 個原子/cm3 )。然而，即使在低濃度下，填隙氧亦可聚集成強烈取決於填隙氧濃度及退火時間/350℃至500℃之範圍中之溫度兩者之電活性熱施體。在大於4個氧原子之聚集位準下，熱施體變得電活性，從而充當雙施體。此等施體之形成在約450℃下最大化且其後衰退，且其等可在高於約550℃之退火處理時解離，且返回至一電非活性狀態。然而，在較長退火時間及較高退火溫度(諸如在550℃至850℃之範圍中)下，所謂的新熱施體可形成。峰值新熱施體形成在從750℃至800℃之溫度下發生。吾等最近已在經受高溫熱處理之高電阻率矽中發現另一類別之過量施體。一尚未識別快速擴散物種在極高T退火期間被引入至矽晶圓中且在晶圓冷卻期間進行淬火。在隨後加熱至450℃至650℃範圍中時，此等物種與晶圓中之填隙氧快速複合以形成電活性「過量施體」。此等過量施體將在加熱至高於約1050℃至1100℃之情況下解離。氧熱雙施體、新施體及過量熱施體使電子傳導，其可取決於產生之施體數目相對於晶圓之背景載子濃度而更改晶圓之電阻率及類型。在p型矽中，熱施體增大晶圓之電阻率，直至熱施體濃度超過p型載子濃度，此時晶圓將轉化為n型。接著，進一步熱施體產生將導致n型晶圓具有愈來愈低的電阻率。裝置製程期間或結束時之電阻率之變化可破壞電阻率敏感製程且導致裝置效能降級。熱施體原則上可藉由高T退火(對於熱雙施體而言大於約550℃，對於新施體及過量施體而言介於約1050℃與約1100℃之間)湮滅，實務上藉由在金屬化之後之積體電路製造流程後期中(在「後段製程，BEOL」中)發生之低溫退火步驟(其等可在約450℃之一溫度下發生)形成大多數此等施體。一旦金屬經沈積，晶圓便無法加熱至高於約500℃之T，因此BEOL中形成之熱施體物種皆無法被湮滅。雖然可用一短持續時間、高溫退火消除350℃至500℃之範圍中形成之熱施體，但過量熱施體之存在變得對於具有大於4000歐姆-cm之電阻率之高電阻率矽而言特別顯著且對於具有大於7500歐姆-cm之電阻率之材料而言為重要的。在此等材料中，摻雜物濃度可為1.8×1012 /cm3 (p型)或Nd ＜5×1011 /cm3 (n型)。為了比較，過量熱施體濃度對於在約1100℃至1125℃之間之溫度下退火之材料而言可處於約1×1012 /cm3 過量施體，對於在約1000℃下退火之材料而言下降至低1×1011 /cm3 。鑑於摻雜物材料(例如，硼、砷、磷)之可比較濃度及過量熱施體之濃度，指定為高電阻率之材料可能遭受電阻率可變性，及甚至從p型至n型之明顯切換。
浮區(FZ)矽係CZ矽之一超高純度替代品。可在大於5,000歐姆-cm、大於7,500歐姆-cm、甚至大於10,000歐姆-cm、或甚至大於20,000歐姆-cm之電阻率位準下製造FZ。浮區程序最小化將氧引入至生長單晶中且可有利地最小化氧熱雙施體形成、新熱施體形成及過量熱施體形成。熱施體形成之伴隨縮減軸向且徑向地最小化錠及從其切片之晶圓中之電阻率可變性。此可改良裝置效能及電阻率穩定性兩者。
HRSOI晶圓亦在埋藏氧化物(BOX)層與可延伸10微米以上進入底層高電阻率基板中之高電阻率基板之間之介面處經受寄生傳導。其由BOX中之正常氧化物電荷與基板之極低摻雜濃度之組合導致。圖1中展示之寄生表面傳導效應(在文獻中稱為PSC)導致有效基板電阻率較低且增加RF損耗、基板非線性及串擾。將包括一富阱層之一多晶矽層28 (參考圖2)放置在BOX層24與高電阻率基板22之間防止寄生傳導層12 (參考圖1)藉由捕獲吸引至BOX/基板介面之自由載子之陷阱而形成，從而抑制一累積或反轉層之形成。在將富阱層與具有大於5,000歐姆-cm、大於7,500歐姆-cm、大於10,000歐姆-cm、大於20,000歐姆-cm、或大於30,000歐姆-cm之電阻率之一穩定浮區矽處置晶圓組合時，可達成優越RF效能，諸如二次諧波失真或優於-80 dBm、優於-90 dBm、優於-100 dBm或優於-110 dBm之HD2值。參見圖3，其描繪依據採用一富阱層之HR-SOI結構中之基板電阻率而變化之諧波失真。如其中展示，較高電阻率晶圓展示較佳HD2值。更明確言之，可運用具有具大於20,000歐姆-cm、或大於30,000歐姆-cm之電阻率值之浮區處置基板之SOI結構達成二次諧波失真或優於-100 dBm、或甚至優於-110 dBm之HD2值。
一浮區處置晶圓之使用意欲解決多個問題；1) FZ為大於5,000歐姆-cm、大於7,500歐姆-cm、大於10,000歐姆-cm、大於20,000歐姆-cm、或大於30,000歐姆-cm之電阻率目標位準提供一可製造晶體生長路徑，其在與富阱層耦合時實現經改良RF效能，及2) FZ具有低於偵測限制之氧含量，其減少且可消除電活性熱施體及過量熱施體形成且因此防止可能降低RF電氣效能且干擾裝置製造線中之晶圓之處理的電阻率偏移。浮區矽藉由一高純度多晶桿之垂直區熔化/精製而生長。將一種晶放置於桿之一個端部處以起始單晶生長。程序避免使用一圍阻容器，其大大減少包含氧之雜質之引入。消除諸如熱施體形成之氧效應在超高電阻率矽中為必要的。通常在FZ生長期間有意添加氮以控制點缺陷形成且改良其機械強度。超高電阻率FZ之摻雜級及摻雜物類型取決於多晶源桿之純度。 I. 浮區處置晶圓
根據本發明，從藉由浮區方法生長之一單晶矽錠切片之一晶圓作為一高電阻率處置結構整合成具有圖2中展示之結構之一絕緣層上半導體(例如，絕緣層上矽)多層結構20。即，絕緣層上半導體(例如，絕緣層上矽)多層結構20包括一浮區高電阻率處置基板(例如，半導體處置基板22) (例如，一晶圓)、包括一富阱層之一多晶矽層28、一介電層24、及一裝置層26。
在本發明中使用之基板包含一半導體處置基板(例如，一單晶半導體處置晶圓)及一半導體施體基板(例如，一單晶半導體施體晶圓)。一絕緣層上半導體多層結構20中之半導體裝置層26係衍生自單晶半導體施體晶圓。半導體裝置層26可藉由晶圓薄化技術(諸如蝕刻一半導體施體基板)或藉由劈裂包括一損壞平面之一半導體施體基板而被轉移至半導體處置基板22上。
一般而言，單晶半導體處置晶圓及單晶半導體施體晶圓包括兩個主要、大體上平行表面。平行表面之一者係基板之一前表面，且另一平行表面係基板之一背表面。基板包括結合前表面及背表面之一圓周邊緣、介於前表面與背表面之間之一主體區域，及介於前表面與背表面之間之一中心平面。基板額外地包括垂直於中心平面之一虛中心軸及從中心軸延伸至圓周邊緣之一徑向長度。另外，由於半導體基板(例如，矽晶圓)通常具有一些總厚度變動(TTV)、翹曲及弓形，因此前表面上之每一點與背表面上之每一點之間的中點可能未精確地落在一平面內。然而，作為一實務問題，TTV、翹曲及弓形通常是如此微小，使得近似地中點可被稱作落在近似等距介於前表面與背表面之間之一虛中心平面內。
在如本文中描述之任何操作之前，基板之前表面及背表面可係實質上相同的。一表面僅出於便利被稱為一「前表面」或一「背表面」，且通常用以區別在其上執行本發明之方法之操作的表面。在本發明之背景內容中，一單晶半導體處置基板(例如，一單晶矽處置晶圓)之一「前表面」係指基板之主要表面，其成為接合結構之一內表面。在此前表面上形成富阱層。相應地，一單晶半導體處置基板(例如，一處置晶圓)之一「背表面」係指成為接合結構之一外表面之主要表面。類似地，一單晶半導體施體基板(例如，一單晶矽施體晶圓)之一「前表面」係指單晶半導體施體基板之主要表面，其成為接合結構之一內表面。一單晶半導體施體基板之前表面通常包括一介電層，例如，二氧化矽層，其形成最終結構中之埋藏氧化物(BOX)層的一部分或全部。一單晶半導體施體基板(例如，一單晶矽施體晶圓)之一「背表面」係指成為接合結構之一外表面的主要表面。在完成習知接合及晶圓薄化步驟後，單晶半導體施體基板旋即形成絕緣層上半導體(例如，絕緣層上矽)複合結構的半導體裝置層。
處置晶圓包括衍生自藉由浮區方法生長之一錠之一材料(例如，矽)。從藉由浮區方法生長之一錠切片之單晶矽處置晶圓通常具有至少約20 mm、至少約50 mm、至少約100 mm、至少約150 mm、至少約200 mm、諸如約150 mm、或約200 mm之一標稱直徑。生長程序期間之表面張力限制通常導致不大於250 mm或約200 mm之直徑。處置晶圓厚度可在約100微米與約5000微米之間變化，諸如介於約100微米與約1500微米之間，諸如介於約250微米與約1500微米之間，諸如介於約300微米與約1000微米之間，適合地在約500微米至約1000微米之範圍內。在一些特定實施例中，晶圓厚度可係約725微米。在一些實施例中，晶圓厚度可係約775微米。
在一些實施例中，浮區晶體錠及從其切片之單晶半導體處置基板具有至少約5,000歐姆-cm、至少約7,500歐姆-cm、諸如至少約10,000歐姆-cm、至少約15,000歐姆-cm、或至少約20,000歐姆-cm、至少約25,000歐姆-cm、或甚至至少約30,000歐姆-cm之一主體電阻率。在一些實施例中，單晶半導體處置基板具有小於約100,000歐姆-cm之一主體電阻率。高電阻率晶圓可包括通常極低濃度(例如，小於1×1012 個原子/cm3 、或甚至小於1×1011 個原子/cm3 )之電活性摻雜物，諸如硼(p型)、鎵(p型)、鋁(p型)、銦(p型)、磷(n型)、銻(n型)及砷(n型)。此項技術中已知用於從浮區單晶矽錠製備高電阻率晶圓之方法，且可從商業供應商(諸如台灣GlobalWafers Co., Ltd.)獲取此等高電阻率晶圓。
衍生自浮區生長錠之矽處置晶圓可更可靠地標定為具有約2X之最小至最大變動之超高電阻率值。舉例而言，不同於在其中規格通常為單側(諸如＞＝7500歐姆-cm)之UHR Cz晶圓中，可接受晶圓電阻率之一雙側最小-最大規格，諸如10,000-20,000歐姆-cm或更緊密。一目標值附近之+/-30%至50%之容限可能為可接受的。此將使最終使用者能夠不但具有經改良RF電氣效能位準(如圖3中展示)，而且在與丘克拉斯基生長矽比較時將更加可預測且變動更小。此解決方案之根本原因係浮區生長矽處置晶圓具有低於可偵測限制之氧濃度且藉此避免熱施體形成及過量熱施體形成，其導致超高電阻率丘克拉斯基生長矽之可變性。在一些實施例中，浮區生長矽處置晶圓具有氧位準，其低於度量衡方法之偵測限制(諸如小於約2.5×1016 個原子/cm3 (0.5 PPMA，新ASTM標準)、小於約2×1016 個原子/cm3 (0.4 PPMA，新ASTM標準)、小於約1×1016 個原子/cm3 (0.2 PPMA，新ASTM標準)、或甚至小於約1×1015 個原子/cm3 (0.02 PPMA，新ASTM標準))且消除丘克拉斯基生長矽晶圓中形成之氧熱施體及過量施體之存在，其包括一可偵測氧濃度。在一些實施例中，矽處置晶圓具有小於1×1011 個施體/cm3 、或甚至小於5×1010 個施體/cm3 之一過量熱施體濃度。在一些實施例中，氧濃度如此低，一雙施體熱施體濃度、新熱施體濃度及/或一過量熱施體濃度低於可偵測限制，且一第一近似值將為此等施體之濃度可比p型受體或n型施體濃度小至少一量級。換言之，雙施體熱施體濃度、新熱施體濃度及/或一過量熱施體濃度之任一者之濃度或雙施體熱施體濃度、新熱施體濃度及/或一過量熱施體濃度之總和比p型受體或n型施體濃度小至少一量級，即，比p型或n型摻雜物之濃度小1/10。在CZ中，熱施體及過量可低於、等於或高於背景摻雜濃度，此取決於氧濃度及熱循環細節。CZ Si中之熱雙施體濃度將保持在約450℃下隨退火時間增加至相當大的值。濃度最終將在取決於Oi之某一值飽和。對於約15nppma之大Oi，飽和濃度可為約1×1016 /cm3 或更大。飽和(最大) TDD濃度將隨減小Oi而減小。其將遠大於HR Si中涉及之實際摻雜物濃度。FZ晶圓中之低施體濃度降低RF效能之可變性，降低電阻率可變性對對晶圓電阻率(靜電吸附)敏感之裝置製程之影響，且消除對新熱施體形成之敏感性，其為超高電阻率/低氧丘克拉斯基生長矽晶圓之另一可變性來源。
此外，例如，在一450℃退火之後，丘克拉斯基生長矽處置晶圓之擴展電阻輪廓(SRP)在BOX/處置介面下方之前幾十微米上很少為平坦的。丘克拉斯基生長矽處置晶圓之SRP通常受TD及過量施體之形成之影響，從而導致輪廓顯著變化，如圖4中展示。然而，浮區生長矽處置晶圓之SRP非常平坦且展示在450℃及600℃測試中完全缺少熱施體及過量施體。參見圖4。在圖4中之圖表上，具有菱形(◆)之線係在450℃施體產生退火(DGA)退火之前浮區處置晶圓之每一深度之電阻率，且具有×之線係在450℃ DGA退火之後浮區處置晶圓之每一深度之電阻率。此外，在圖表上，具有正方形(■)之線係在450℃ DGA退火之後丘克拉斯基生長處置晶圓p型之每一深度之電阻率。最後，在圖表上，具有三角形(▲)之線係在450℃ DGA退火之後丘克拉斯基生長處置晶圓n型之每一深度之電阻率。亦參見圖5，其描繪在採用富阱層之SOI處理之後浮區生長處置晶圓之BOX/處置介面下方的前90微米之平均電阻率，晶圓具有大於5000歐姆-cm電阻率及大於10,000歐姆-cm電阻率。輪廓非常平坦且展示在450℃及600℃測試中完全缺少熱施體。
由於浮區生長矽處置晶圓具有低於可偵測限制之氧，因此此等晶圓可能更容易在熱程序中滑動。然而，可在浮區晶體之生長期間添加氮以控制點缺陷形成且增加抗滑動強度。可使用專業摻雜技術(像核摻雜、丸粒摻雜、運用氮氣或氨氣之氣體摻雜)來併入一均勻濃度之雜質。在一些實施例中，浮區生長矽處置晶圓中之氮濃度可為至少約1×1013 個原子/cm3 ，諸如至少約0.5×1014 個原子/cm3 ，至少約1×1014 個原子/cm3 。在一些實施例中，浮區生長矽處置晶圓中之氮濃度可小於約3×1015 個原子/cm3 、或小於約1×1015 個原子/cm3 、或小於約7×1014 個原子/cm3 、或小於約3×1014 個原子/cm3 。在一些實施例中，浮區生長矽處置晶圓中之氮濃度可為至少約0.5×1014 個原子/cm3 且小於約3×1014 個原子/cm3 。在SOI製造線中演示摻雜氮浮區生長矽處置晶圓展示幾乎等於丘克拉斯基生長矽處置晶圓之可接受滑動效能。
在此方面，浮區生長矽處置晶圓及丘克拉斯基生長矽處置晶圓在800℃下經受氧化，接著在1100℃下進行一2小時退火循環，接著進行滑動檢測。結果係在任一晶圓類型中皆未發現滑動。相應地，一摻雜氮浮區處置晶圓可繼續存在於與富阱層沈積及隨後SOI晶圓製造相關聯之熱循環而無滑動。在另一爐推測試中，將一爐加熱至1000℃，且將浮區生長矽處置晶圓及丘克拉斯基生長矽處置晶圓快速推過爐。兩個晶圓類型在此滑動測試下表現類似。
在一些實施例中，單晶半導體處置基板之前表面、背表面、或前表面及背表面兩者可能經受一程序(例如，氧化程序)以藉此生長一介電層，諸如一半導體氧化物層、一半導體氮化物層、或一半導體氮氧化物層。在一些實施例中，介電層包括二氧化矽，其可藉由使矽處置基板之前表面氧化而形成。此可藉由熱氧化(其中將消耗經沈積半導體材料膜之一些部分)及/或CVD氧化物沈積及/或原子層沈積而實現。在一些實施例中，半導體處置基板可在諸如一ASM A400之一爐中進行熱氧化。在氧化環境中，溫度之範圍可為750℃至1100℃。氧化環境氛圍可為惰性氣體(諸如Ar或N2 )與O2 之一混合物。氧含量可從1%變化至10%或更高。在一些實施例中，氧化環境氛圍可為至多100%氧(一「乾氧化」)。在一些實施例中，氧化環境氛圍可為氧及氨，其適於沈積氮氧化矽。在一些實施例中，環境氛圍可包括惰性氣體(諸如Ar或N2 )與氧化氣體(諸如O2 及水蒸氣) (一「濕氧化」)之一混合物。在一些實施例中，環境氛圍可包括惰性氣體(諸如Ar或N2 )與氧化氣體(諸如O2 及水蒸氣) (一「濕氧化」)與氮化氣體(諸如氨)之一混合物。在一些實施例中，環境氛圍可包括惰性氣體(諸如Ar或N2 )與氮化氣體(諸如氨)之一混合物，其適於沈積氮化矽。在一例示性實施例中，半導體處置晶圓可被載入至一立式爐(諸如一A400)中。使溫度斜升至運用N2 與O2 之一混合物之氧化溫度。在所要溫度下，將水蒸氣引入至氣流中。在已獲取所要氧化物厚度之後，水蒸氣及O2 被關閉且爐溫度降低且將晶圓從爐卸載。前表面、背表面或該兩者上之氧化層可介於約100埃與約100,000埃之間，介於約100埃與約10,000埃之間，介於約100埃與約1000埃之間，諸如介於約100埃與約700埃之間，或介於約100埃與約500埃之間，或介於約100埃與約250埃之間。
在一些實施例中，氧化層相對較薄，諸如在約5埃與約25埃之間，諸如在約10埃與約15埃之間。薄氧化物層可藉由曝露於一標準清潔溶液(諸如一SC1/SC2清潔溶液)而在一半導體晶圓之兩側上獲取。在一些實施例中，SC1溶液包括5重量份去離子水、1重量份水性NH4 OH (氫氧化銨，29重量%之NH3 )及1重量份之水性H2 O2 (過氧化氫，30%)。在一些實施例中，處置基板可藉由曝露於包括氧化劑之一水溶液(諸如一SC2溶液)而氧化。在一些實施例中，SC2溶液包括5重量份去離子水、1重量份水性HCl (鹽酸，39重量%)及1重量份之水性H2 O2 (過氧化氫，30%)。 II. 富阱層
根據本發明之方法，將包括一多晶或非晶半導體材料之一富阱層沈積至單晶半導體處置晶圓之曝露前表面上。適合用於在一絕緣層上半導體裝置中形成一富阱層之半導體材料適合地能夠在製造裝置中形成一高度缺陷層。此等材料包含多晶半導體材料及非晶半導體材料。可係多晶或非晶之材料包含矽(Si)、矽鍺(SiGe)、摻雜碳之矽(SiC)及鍺(Ge)。多晶矽表示包括具有隨機晶體定向之小矽晶體之一材料。多晶矽晶粒之大小可小至約20奈米。根據本發明之方法，沈積之多晶矽之晶體晶粒大小越小，富阱層中之缺陷率越高。非晶矽包括一非結晶同素異形矽，其缺少短程及長程序。具有不超過約10奈米之結晶度之矽晶粒亦可被認為係基本上非晶的。矽鍺包括呈矽及鍺之任何莫耳比率之矽鍺之一合金。摻雜碳之矽包括矽及碳之一化合物，其可以矽及碳之莫耳比率變化。多晶矽富阱層之電阻率可係至少100歐姆-cm、至少約500歐姆-cm、至少約1000歐姆-cm、或甚至至少約3000歐姆-cm，諸如介於約100歐姆-cm與約100,000歐姆-cm之間，或介於約500歐姆-cm與約100,000歐姆-cm之間，或介於約1000歐姆-cm與約100,000歐姆-cm之間，或介於約500歐姆-cm與約10,000歐姆-cm之間，或介於約750歐姆-cm與約10,000歐姆-cm之間，介於約1000歐姆-cm與約10,000歐姆-cm之間，介於約2000歐姆-cm與約10,000歐姆-cm之間，介於約3000歐姆-cm與約10,000歐姆-cm之間，或介於約3000歐姆-cm與約8,000歐姆-cm之間。
用於沈積至單晶半導體處置晶圓之視情況氧化前表面上之材料可藉由此項技術中已知之手段而沈積。舉例而言，可使用金屬有機化學氣相沈積(MOCVD)、物理氣相沈積(PVD)、化學氣相沈積(CVD)、低壓化學氣相沈積(LPCVD)、電漿增強化學氣相沈積(PECVD)、或分子束磊晶(MBE)來沈積半導體材料。用於LPCVD或PECVD之矽前驅體包含甲基矽烷、四氫化矽(矽烷)、丙矽烷、乙矽烷、戊矽烷、新戊矽烷、四矽烷、二氯矽烷(SiH2 Cl2 )、四氯化矽(SiCl4 )以及其他矽前驅體。舉例而言，可藉由在介於約550℃與約690℃之間(諸如介於約580℃與約650℃之間)之一溫度範圍中使矽烷(SiH4 )熱解而將多晶矽沈積至表面氧化層上。腔室壓力之範圍可從約70毫托至約400毫托。可藉由範圍通常介於約75℃與約300℃之間之溫度下之電漿增強化學氣相沈積(PECVD)而沈積非晶矽。可藉由藉由包含有機鍺化合物(諸如異丁基鍺烷、三氯化烷基鍺及三氯化二甲氨基鍺)之化學氣相沈積在至多約300℃之溫度下沈積矽鍺(尤其非晶矽鍺)。可藉由使用諸如四氯化矽及甲烷之前驅體之磊晶反應器中之熱電漿化學氣相沈積而沈積摻雜碳之矽。用於CVD或PECVD之適合碳前驅體包含甲基矽烷、甲烷、乙烷、乙烯及其他碳前驅體。對於LPCVD沈積，甲基矽烷係一特別較佳前驅體，此係因為其提供碳及矽兩者。對於PECVD沈積，較佳前驅體包含矽烷及甲烷。在一些實施例中，矽層可包括基於原子之至少約1%之一碳濃度，諸如介於基於原子之約1%與基於原子之約10%之間。
在一些實施例中，富阱層之半導體材料之沈積可至少一次且較佳地超過一次暫時中斷，以便製備富阱材料之多個層。半導體材料膜之中間表面可曝露於惰性、氧化、氮化或鈍化氛圍以藉此使經沈積半導體材料損害或鈍化。換言之，本發明之方法可包括藉由其中半導體材料經沈積，沈積被中斷，半導體材料層損害或鈍化，且半導體材料之下一層經沈積的一循環程序而沈積富阱半導體材料之一多層。在一些實施例中，可形成包括一個鈍化半導體層之一多層且一個額外半導體層可經沈積以形成富阱層。在一些實施例中，多層包括一個以上鈍化半導體層及富阱層中之一個額外半導體層。藉由以此方式沈積富阱層，將包括(舉例而言)半導體材料之一或多個鈍化層、或兩個或兩個以上鈍化層(諸如三個或三個以上鈍化層，諸如至少四個鈍化層，或介於四個與約100個之間的鈍化層，或介於四個與約60個之間的鈍化層，或介於四個與約50個之間的鈍化層，或介於四個與約25個之間的鈍化層，或介於六個與約20個之間的鈍化層)之一多層沈積至處置基板上。可沈積部分藉由產量需求且藉由可沈積之最小實務層厚度(其當前為約20奈米)限制之大量半導體層。半導體材料之此等層之各者損害或鈍化使得在絕緣層上半導體製造之高溫程序期間，藉由鈍化多層之厚度而非如在先前技術程序中藉由整個富阱層之厚度限制多層之各層中之晶粒生長。在一些實施例中，可藉由將第一半導體層曝露於包括一含氮氣體(諸如氮、氧化亞氮、氨(NH3 )、氮電漿、及其等之任何組合)之一氛圍而使半導體層鈍化。在此方面，其中沈積半導體層之氛圍可包括一含氮氣體(諸如氮)，且沈積程序之終止、接著曝露於氣體可足以在半導體層上方形成一薄鈍化層。在一些實施例中，腔室可抽空沈積氣體且用含氮氣體沖洗以便實現先前沈積半導體層之鈍化。曝露於氮可使經沈積半導體層氮化，舉例而言，從而導致形成僅幾埃厚度之一薄氮化矽層。可使用替代鈍化方法。舉例而言，可藉由將第一半導體層曝露於包括一含氧氣體(諸如氧、臭氧、水蒸氣、或其等之任何組合)之一氛圍而使半導體層鈍化。根據此等實施例，半導體氧化物之一薄層可在半導體層上形成，半導體氧化物足以使層鈍化。舉例而言，可在多層之各層之間形成氧化矽之一薄層。氧化物層可僅為幾埃厚，諸如介於約1埃與約20埃之間，或介於約1埃與約10埃之間。在一些實施例中，可使用包括氮及氧兩者之空氣作為鈍化氣體。在一些實施例中，可藉由將第一半導體層曝露於選自由水、過氧化物(例如，過氧化氫溶液)或SCl溶液(NH3 :H2 O2 :H2 O)組成之群組之一液體而使半導體層鈍化。
富阱層之總厚度可介於約0.3微米與約5微米之間，諸如介於約0.3微米與約3微米之間，諸如介於約0.3微米與約2微米之間或介於約2微米與約3微米之間。
在一些實施例中，富阱層之沈積之後接著在富阱層之表面上形成一介電層。在一些實施例中，單一半導體處置基板(例如，單晶矽處置基板)經氧化以在富阱層上形成一半導體氧化物(例如，二氧化矽)膜。在一些實施例中，富阱層(例如，多晶膜)可經熱氧化(其中將消耗經沈積半導體材料膜之一些部分)或半導體氧化物(例如，二氧化矽)膜可藉由CVD氧化物沈積而生長。與多晶或非晶富阱層(例如，一多晶或非晶矽富阱層)接觸之氧化物層(例如，二氧化矽層)可具有介於約0.1微米與約10微米之間，諸如介於約0.1微米與約4微米之間，諸如介於約0.1微米與約2微米之間，或介於約0.1微米與約1微米之間的一厚度。氧化程序額外地使單晶半導體處置晶圓之背表面氧化，其有利地減少潛在地由矽及二氧化矽之不同熱膨脹係數導致之翹曲及弓形。 III. 接合結構之製備
根據浮區方法製備之單晶半導體處置晶圓(諸如一單晶矽處置晶圓)接著接合至根據習知層轉移方法製備之一單晶半導體施體晶圓。在較佳實施例中，單晶半導體施體晶圓包括選自由矽、碳化矽、矽鍺、砷化鎵、氮化鎵、磷化銦、砷化銦鎵、鍺及其等之組合組成之群組之一材料。施體晶圓可從藉由浮區或丘克拉斯基方法製備之一錠切片。晶圓厚度可在約100微米與約5000微米之間變化，諸如介於約100微米與約1500微米之間，諸如介於約250微米與約1500微米之間，諸如介於約300微米與約1000微米之間，適合地在約500微米至約1000微米之範圍內。在一些特定實施例中，晶圓厚度可係約725微米。在一些實施例中，晶圓厚度可係約775微米。取決於最終積體電路裝置之所要性質，單晶半導體(例如，矽)施體晶圓可包括電活性摻雜物，諸如硼(p型)、鎵(p型)、鋁(p型)、銦(p型)、磷(n型)、銻(n型)及砷(n型)。單晶半導體(例如，矽)施體晶圓之電阻率之範圍可為1歐姆-cm至100歐姆-cm、1歐姆-cm至50歐姆-cm或5歐姆-cm至25歐姆-cm。單晶半導體施體晶圓可能經受包含氧化、植入及植入後清潔之標準程序步驟。相應地，已經蝕刻並拋光且視情況氧化之一單晶半導體施體晶圓經受離子植入以在施體基板中形成一損傷層。
在一些實施例中，單晶半導體施體晶圓包括一介電層。介電層可包括單晶半導體施體晶圓之前表面上形成之一或多個絕緣層。絕緣層可包括選自由二氧化矽、氮化矽及氮氧化矽組成之群組之一材料。在一些實施例中，絕緣層可包括選自由Al2 O3 、AlN或其等之一組合組成之群組之一材料。在一些實施例中，介電層包括絕緣材料之多個層，但其他組態在本發明之範疇內。各絕緣層可包括選自由二氧化矽、氮化矽及氮氧化矽組成之群組之一材料。在一些實施例中，介電層包括呈二氧化矽、氮化矽及二氧化矽之順序之絕緣材料之三個層。各絕緣層可具有至少約10奈米厚之一厚度，諸如介於約10奈米與約10,000奈米之間，介於約10奈米與約5,000奈米之間，介於50奈米與約400奈米之間，或介於約100奈米與約400奈米之間，諸如約50奈米、100奈米或200奈米。
可在一市售儀器(諸如一Applied Materials Quantum II、Quantum H、一Quantum LEAP或一Quantum X)中執行離子植入。經植入離子包含He、H、H2 ，或其等之組合。離子植入以足以在半導體施體基板中形成一損傷層之一密度及持續時間執行。植入密度之範圍可從約1012 個離子/cm2 至約1017 個離子/cm2 ，諸如從約1014 個離子/cm2 至約1017 個離子/cm2 ，諸如從約1015 個離子/cm2 至約1017 個離子/cm2 ，或從約1016 個離子/cm2 至約1017 個離子/cm2 。植入能量的範圍可從約1 keV至約3,000 keV，諸如從約10 keV至約3,000 keV。植入能量的範圍可從約1 keV至約3,000 keV，諸如從約5 keV至約1,000 keV，或從約5 keV至約200 keV，或從5 keV至約100 keV，或從5 keV至約80 keV。植入深度判定在SOI程序中被轉移至處置之單晶半導體裝置層的厚度。離子可被植入至介於約100埃與約30,000埃之間，諸如介於約200埃與約20,000埃之間，諸如介於約2000埃與約15,000埃之間，或介於約15,000埃與約30,000埃之間之一深度。在一些實施例中，使單晶半導體施體晶圓(例如，單晶矽施體晶圓)在植入之後經受一清潔可係合意的。在一些較佳實施例中，清潔可包含一皮藍哈清潔(Piranha clean)，接著進行一DI水沖洗及SC1/SC2清潔。
在本發明之一些實施例中，其中具有藉由He+ 、H+ 、H2 + 及其離子植入之任何組合形成之一離子植入區域的單晶半導體施體晶圓係在足以於單晶半導體施體基板中形成一熱活化劈裂面之一溫度下退火。一適合工具之一實例可係諸如一Blue M型號之一簡單箱式爐。在一些較佳實施例中，離子植入之單晶半導體施體基板在從約200℃至約350℃、從約225℃至約325°C、較佳地約300°C之一溫度下退火。熱退火可發生達從約2小時至約10小時，諸如從約2小時至約8小時之一持續時間。此等溫度範圍內之熱退火足以形成一熱活化劈裂面。在用以活化劈裂面的熱退火之後，視情況清潔單晶半導體施體基板表面。
在一些實施例中，經離子植入且視情況經清潔且視情況經退火之單晶半導體施體晶圓經受氧電漿及/或氮電漿表面活化。在一些實施例中，氧電漿表面活化工具係一市售工具，諸如從EV Group購得之工具，諸如EVG®810LT低溫電漿活化系統。經離子植入且視情況經清潔之單晶半導體施體晶圓被載入至腔室中。腔室經抽空且回填O2 至小於大氣壓之一壓力，以藉此產生電漿。單晶半導體施體晶圓被曝露於此電漿達所要時間，該時間的範圍可從約1秒至約120秒。執行氧電漿表面氧化以便使單晶半導體施體基板之前表面呈現為親水的，且能夠接合至根據上文中描述之方法製備之一單晶半導體處置基板。
單晶半導體施體晶圓之親水性前表面及單晶半導體處置晶圓之前表面接著緊密接觸以藉此形成一接合結構。根據本發明之方法，單晶半導體施體晶圓之前表面及單晶半導體處置晶圓之前表面之各者可包括一或多個絕緣層。絕緣層形成接合結構之介電層。
由於機械接合可能相對較弱，因此接合結構可進一步退火以加固單晶半導體施體晶圓與單晶半導體處置晶圓之間之接合。在本發明之一些實施例中，接合結構於足以在單晶半導體施體基板中形成一熱活化劈裂面之一溫度下退火。一適合工具之一實例可係諸如一Blue M型號之一簡單箱式爐。在一些實施例中，接合結構在從約200℃至約400℃、從約300℃至約400℃、諸如從約350℃至約400℃之一溫度下退火。
在一些實施例中，退火可在相對較高壓力下發生，諸如在約0.5 MPa與約200 MPa之間，諸如在約0.5 MPa與約100 MPa之間，諸如在約0.5 MPa與約50 MPa之間，或在約0.5 MPa與約10 MPa之間，或在約0.5 MPa與約5 MPa之間。在習知接合方法中，可能藉由熱劈裂限制溫度。此在植入面處之薄板之壓力超過外部均壓時發生。相應地，習知退火可能由於熱劈裂而限於介於約350℃與約400℃之間之接合溫度。在植入及接合之後，晶圓經弱保持在一起。但晶圓之間之間隙足以防止氣體滲入或逸出。弱接合可藉由熱處理加強，但在植入期間形成之腔體填充氣體。在加熱時，腔體內之氣體加壓。估計壓力可取決於劑量而達到0.2至1 GPa (Cherkashin等人，J. Appl. Phys. 118，245301 (2015))。當壓力超過一臨界值時，層分層。此被稱為一熱劈裂。其防止退火中之較高溫度或較長時間。根據本發明之一些實施例，接合在高壓下發生，例如，介於約0.5 MPa與約200 MPa之間，諸如介於約0.5 MPa與約100 MPa之間，諸如介於約0.5 MPa與約50 MPa之間，或介於約0.5 MPa與約10 MPa之間，或介於約0.5 MPa與約5 MPa之間，此藉此實現高溫下之接合。在一些實施例中，接合結構在從約300℃至約700℃、從約400℃至約600℃，諸如介於約400℃與約450℃之間，或甚至介於約450℃與約600℃之間，或介於約350℃與約450℃之間之一溫度下退火。增加熱預算將對接合強度具有一積極影響。熱退火可發生達從約0.5小時至約10小時，諸如介於約0.5小時與約3小時之間之一持續時間，較佳地約2小時之一持續時間。此等溫度範圍內之熱退火足以形成一熱活化劈裂面。在習知接合退火中，歸因於邊緣下降，處置晶圓及施體晶圓兩者之邊緣可能變得相距甚遠。在此區域中，不存在層轉移。其被稱為階梯。期望加壓接合減小此階梯，使SOI層進一步向外朝向邊緣延伸。該機制係基於捕捉氣囊被壓縮且向外「拉錬運動」。在用以活化劈裂面之熱退火之後，可劈裂接合結構。
在熱退火之後，單晶半導體施體晶圓與單晶半導體處置晶圓之間之接合強至足以經由在劈裂面處劈裂接合結構來起始層轉移。劈裂可根據此項技術中已知之技術發生。在一些實施例中，接合結構可被放置在一習知劈裂台上，該劈裂台一側附接至固定吸杯且另一側藉由額外吸杯附接在一鉸接臂上。一裂紋在接近吸杯附接處被起始且可移動臂繞鉸鏈樞轉，從而將晶圓劈裂開。劈裂移除半導體施體晶圓之一部分，藉此在絕緣層上半導體多層結構20上留下一單晶半導體裝置層26 (較佳地一矽裝置層)。參見圖2。
在劈裂之後，經劈裂結構可經受一高溫退火以便進一步加強經轉移裝置層26與單晶半導體處置晶圓22之間之接合。一適合工具之一實例可係一立式爐，諸如一ASM A400。在一些較佳實施例中，接合結構在從約1000°C至約1200°C，較佳地在約1000℃之一溫度下退火。熱退火可發生達從約0.5小時至約8小時之一持續時間，較佳地約4小時之一持續時間。此等溫度範圍內之熱退火足以加強經轉移裝置層與單晶半導體處置基板之間之接合。
在劈裂及高溫退火之後，接合結構可經受一清潔程序，該清潔程序經設計以移除薄熱氧化物且從表面清潔微粒。在一些實施例中，單晶半導體裝置層可藉由使用H2 作為一載體氣體在一水平流動單一晶圓磊晶反應器中經受一汽相HCl蝕刻程序而達成所要厚度及平滑度。在一些實施例中，半導體裝置層26可具有介於約20奈米與約3微米之間，諸如介於約20奈米與約2微米之間，諸如介於約20奈米與約1.5微米之間或介於約1.5微米與約3微米之間之一厚度。
在一些實施例中，一磊晶層可經沈積在轉移之單晶半導體裝置層26上。一經沈積磊晶層可包括實質上與下方單晶半導體裝置層26相同之電氣特性。替代地，磊晶層可包括與下方單晶半導體裝置層26不同之電氣特性。一磊晶層可包括選自由矽、碳化矽、矽鍺、砷化鎵、氮化鎵、磷化銦、砷化銦鎵、鍺及其等之組合組成之群組之一材料。取決於最終積體電路裝置之所要性質，磊晶層可包括電活性摻雜物，諸如硼(p型)、鎵(p型)、鋁(p型)、銦(p型)、磷(n型)、銻(n型)及砷(n型)。磊晶層之電阻率之範圍可從1歐姆-cm至1050歐姆-cm、從1歐姆-cm至50歐姆-cm，通常從5歐姆-cm至25歐姆-cm。在一些實施例中，磊晶層可具有介於約20奈米與約3微米之間，諸如介於約20奈米與約2微米之間，諸如介於約20奈米與約1.5微米之間或介於約1.5微米與約3微米之間之一厚度。
接著，包括單晶半導體處置晶圓22、包括一富阱層之多晶矽層28、介電層24及半導體裝置層26之完成之SOI多層結構可經受生產線終端度量衡檢測且使用典型SC1-SC2程序進行最後一次清潔。相應地，本發明係關於一種包括一富阱層及運用摻雜氮之高電阻率(＞20 kΩ-cm)浮區材料製造之一處置基板的SOI多層結構。相較於一標準丘克拉斯基處置晶圓，浮區晶圓提供優於典型BEOL退火之電阻率穩定性。可使用FZ程序達成之較高電阻率實現運用傳統CZ矽材料不容易獲得之基板RF損耗、串擾及諧波失真之一階躍變化改良。吾等報告在吾等CPW結構上首次展示具有-110 dBm之一HD2之一FZ CTLSOI基板。
藉由以下非限制實例進一步圖解說明本發明。實例 1. 浮區晶圓
此研究中使用來自一商業生長200 mm高電阻率、摻雜氮之浮區晶體之晶圓。晶圓之電阻率大於20 kΩ-cm。晶圓內之氧濃度小於1×1016 個原子/cm3 。評估具有不同氮位準之晶圓的晶圓之機械強度、及範圍從0.5×1014 /cm3 至3×1014 /cm3 之氮濃度。接著，FZ晶圓使富阱層沈積於其等上。接著，晶圓在一大批量製造(HVM)程序流程下經處理為SOI晶圓。在SOI晶圓製造流程結束時，晶圓經受包含使用KLA Tencor SP1之表面檢測、使用ADE 9700之平坦度及形狀量測、及滑動檢測的標準品質檢測。實例 2. 滑動應力測試
運用藉由浮區方法製備之處置基板製造之具有低氮濃度及較高氮濃度之SOI晶圓藉由促使晶圓上之不同徑向熱梯度以模擬一快速熱程序(RTP)熱循環而經受一增強熱應力測試。熱應力之目的係有意地在晶圓中誘發滑動且測試具有FZ處置基板之SOI結構相對具有藉由丘克拉斯基(CZ)方法製備之處置基板之SOI晶圓之機械強度之穩健性。具有填隙氧Oi~3.5 PPMA (新-ASTM)之CZ晶圓上製備之SOI結構經混合為控制晶圓。發現雖然具有FZ處置基板之UHR SOI結構展示被認為足以在隨後裝置製程流程中進行安全處理之誘發熱梯度之一無滑動「窗」，但窗不與較高氧CZ晶圓一樣寬。參見圖6，其比較其中使用浮區方法或丘克拉斯基方法製造處置基板之SOI多層結構之滑動窗。在此等晶圓中測試之氮之範圍內，隨著N濃度之升高而存在一些微改良。實例 3. 電阻率穩定性
在生產線終端處進行擴展電阻輪廓(SRP)量測以驗證晶圓之電阻率穩定性。具有藉由含有氧之丘克拉斯基(CZ)方法製備之處置基板之SOI晶圓之電阻率在350℃至500℃之範圍中之溫度下形成熱雙施體，其中產生速率在近似450℃下強烈地達到峰值。此可導致通常落至此溫度範圍中之BEOL金屬退火程序期間之處置晶圓中之電阻率之降低。由於具有FZ處置基板之SOI結構實際上不具有氧，因此該等SOI結構不受此等電阻率變化之影響。參見圖7，其展示如預期，具有FZ處置基板之SOI結構之電阻率在一1h 450℃退火之前及之後保持相同。另外，由於FZ處置基板摻雜氮，因此進行1h 600℃之退火以驗證如在存在氧及氮兩者之情況下CZ矽中將預期般未形成N-O相關施體。實例 4. 諧波失真
對具有FZ處置基板之數個SOI結構執行射頻(RF)測試。(經由濕式化學蝕刻)移除SOI晶圓之頂部矽層且直接在BOX層上製造共面波導結構。在至多35 dBm之輸入功率下相對輸入功率量測二次諧波失真(HD2)及三次諧波失真(HD3)。跨晶圓之直徑測試裝置以判定結果之徑向均勻性。接著，將結果與具有藉由丘克拉斯基方法製備之處置基板之SOI晶圓上之類似製造平面波導結構進行比較。
圖8展示吾等之具有藉由丘克拉斯基方法製備之處置基板之第一代及第二代SOI晶圓之HD2效能。此等晶圓之Pin=15 dBm之HD2分別為-80 dBm及-90 dBm。相比之下，具有FZ處置基板之SOI結構之HD2在Pin=15 dBm時展示20 dBm至-110 dBm之一值之一顯著改良。藉由典型CZ晶圓與FZ晶圓之間之電阻率之差異驅動效能之差異。在晶圓上之多個位點上量測HD2且未觀察到HD2之強徑向變動。具有FZ處置基板之SOI結構始終具有優於具有藉由丘克拉斯基方法製備之處置基板之SOI晶圓的效能。
在介紹本發明之元件或其(若干)實施例時，冠詞「一」、「一個」、「該」及「該等」意欲意謂存在一或多個元件。術語「包括」、「包含」及「具有」意欲係包含的且意謂可能存在除所列元件以外之額外元件。
由於可在上文中作出各種改變而不背離本發明之範疇，因此希望上述描述中含有且隨附圖式中展示之所有問題應解釋為闡釋性而非一限制意義。
2:絕緣層上矽結構 4:矽晶圓 6:埋藏氧化物(BOX)層 10:矽裝置層 12:累積層/寄生傳導層 20:絕緣層上半導體多層結構 22:矽基板/高電阻率基板/半導體處置基板/單晶半導體處置晶圓 24:埋藏氧化物層/介電層 26:頂部矽層/裝置層/半導體裝置層 28:多晶矽層
圖1係包括一高電阻率基板及一埋藏氧化物層之一絕緣層上矽晶圓之一描繪。
圖2係根據先前技術之一絕緣層上矽晶圓之一描繪，SOI晶圓包括介於一高電阻率基板與一埋藏氧化物層之間之一多晶矽富阱層。
圖3係描繪依據採用一富阱層之HR-SOI結構中之基板電阻率而變化之諧波失真的一圖表。
圖4係描繪在採用一富阱層之SOI處理之後浮區生長處置晶圓及丘克拉斯基生長處置晶圓之電阻率深度輪廓的一圖表。
圖5係描繪在採用富阱層之SOI處理之後浮區生長處置晶圓之BOX/處置介面下方的前90微米之平均電阻率的一圖表。
圖6係描繪比較其中使用浮區方法或丘克拉斯基方法製造處置基板之SOI多層結構之滑動窗的一圖表。
圖7係描繪其中在不同退火條件下使用浮區方法製造處置基板之SOI多層結構之電阻率的一圖表。
圖8係描繪其中使用浮區方法相對Pin製造處置基板之SOI多層結構之諧波失真(HD2)與其中使用丘克拉斯基方法相對Pin製造處置基板之SOI多層結構之諧波失真(HD2)相比的一圖表。
20:絕緣層上半導體多層結構
22:矽基板/高電阻率基板/半導體處置基板/單晶半導體處置晶圓
24:埋藏氧化物層/介電層
26:頂部矽層/裝置層/半導體裝置層
28:多晶矽層

Claims (34)

  1. 一種多層結構，其包括： 一單晶矽晶圓處置基板，其包括其等之一者係該單晶矽晶圓處置基板之一前表面且其等之另一者係該單晶矽晶圓處置基板之一背表面的兩個主要、大體上平行表面；結合該單晶矽晶圓處置基板之該前表面及該背表面之一圓周邊緣；及介於該單晶矽晶圓處置基板之該前表面與該背表面之間之該單晶矽晶圓處置基板之一中心平面，其中該單晶矽晶圓處置基板具有至少約5000歐姆-cm之一主體電阻率、小於約1×1016 個原子/cm3 之一填隙氧濃度，及至少約1×1013 個原子/cm3 之氮濃度； 一富阱層，其與該單晶矽晶圓處置基板之該前表面介面接觸； 一介電層，其與該富阱層介面接觸；及 一單晶半導體裝置層，其與該介電層介面接觸。
  2. 如請求項1之多層結構，其中該單晶半導體處置基板包括自藉由浮區方法生長之一單晶矽錠切片之一矽晶圓。
  3. 如請求項2之多層結構，其中自藉由該浮區方法生長之一單晶矽錠切片之該矽晶圓具有至少約150 mm之一直徑。
  4. 如請求項2之多層結構，其中自藉由該浮區方法生長之一單晶矽錠切片之該矽晶圓具有至少約200 mm之一直徑。
  5. 如請求項1至4中任一項之多層結構，其中該單晶半導體處置基板具有至少約7,500歐姆-cm之一主體電阻率。
  6. 如請求項1至4中任一項之多層結構，其中該單晶半導體處置基板具有至少約10,000歐姆-cm之一主體電阻率。
  7. 如請求項1至4中任一項之多層結構，其中該單晶半導體處置基板具有至少約15,000歐姆-cm之一主體電阻率。
  8. 如請求項1至4中任一項之多層結構，其中該單晶半導體處置基板具有至少約20,000歐姆-cm之一主體電阻率。
  9. 如請求項1至4中任一項之多層結構，其中該單晶半導體處置基板具有小於約100,000歐姆-cm之一主體電阻率。
  10. 如請求項1至9中任一項之多層結構，其中該單晶半導體處置基板具有小於1×1011 個施體/cm3 之一過量熱施體濃度。
  11. 如請求項1至9中任一項之多層結構，其中該單晶半導體處置基板具有小於5×1010 個施體/cm3 之一過量熱施體濃度。
  12. 如請求項1至11中任一項之多層結構，其中該單晶半導體處置基板包括小於1×1012 個原子/cm3 之一濃度之一p型摻雜物，且進一步其中氧熱雙施體、新施體，及過量熱施體，或其等之任何組合的該濃度比該p型摻雜物的該濃度小至少一量級。
  13. 如請求項1至11中任一項之多層結構，其中該單晶半導體處置基板包括小於1×1011 個原子/cm3 之一濃度之一p型摻雜物，且進一步其中氧熱雙施體、新施體，及過量熱施體，或其等之任何組合的該濃度比該p型摻雜物的該濃度小至少一量級。
  14. 如請求項1至11中任一項之多層結構，其中該單晶半導體處置基板包括小於1×1012 個原子/cm3 之一濃度之一n型摻雜物，且進一步其中氧熱雙施體、新施體，及過量熱施體，或其等之任何組合的該濃度比該n型摻雜物的該濃度小至少一量級。
  15. 如請求項1至11中任一項之多層結構，其中該單晶半導體處置基板包括小於1×1011 個原子/cm3 之一濃度之一n型摻雜物，且進一步其中氧熱雙施體、新施體，及過量熱施體，或其等之任何組合的該濃度比該n型摻雜物的該濃度小至少一量級。
  16. 如請求項1至15中任一項之多層結構，其中該單晶半導體處置基板具有小於約1×1015 個原子/cm3 之一填隙氧濃度。
  17. 如請求項1至16中任一項之多層結構，其中該單晶半導體處置基板具有至少約1×1014 個原子/cm3 之氮濃度。
  18. 如請求項1至16中任一項之多層結構，其中該單晶半導體處置基板具有小於約3×1015 個原子/cm3 之氮濃度。
  19. 如請求項1至16中任一項之多層結構，其中該單晶半導體處置基板具有小於約1×1015 個原子/cm3 之氮濃度。
  20. 如請求項1至16中任一項之多層結構，其中該單晶半導體處置基板具有小於約7×1014 個原子/cm3 之氮濃度。
  21. 如請求項1至16中任一項之多層結構，其中該單晶半導體處置基板具有介於約5×1014 個原子/cm3 與約2×1015 個原子/cm3 之間之氮濃度。
  22. 如請求項1至21中任一項之多層結構，其中該富阱層包括一或多個多晶半導體層，其中該一或多個多晶半導體層之各者包括選自由矽、SiGe、SiC及Ge組成之群組之一材料。
  23. 如請求項1至21中任一項之多層結構，其中該富阱層包括一或多個非晶半導體層，其中該一或多個非晶半導體層之各者包括選自由矽、SiGe、SiC及Ge組成之群組之一材料。
  24. 如請求項1至23中任一項之多層結構，其中該富阱層具有大於約1000歐姆-cm之一電阻率。
  25. 如請求項1至23中任一項之多層結構，其中該富阱層具有大於約3000歐姆-cm之一電阻率。
  26. 如請求項1至23中任一項之多層結構，其中該富阱層具有介於約2000歐姆-cm與約10,000歐姆-cm之間之一電阻率。
  27. 如請求項1至23中任一項之多層結構，其中該富阱層具有介於約3000歐姆-cm與約10,000歐姆-cm之間之一電阻率。
  28. 如請求項1至23中任一項之多層結構，其中該富阱層具有介於約3000歐姆-cm與約5,000歐姆-cm之間之一電阻率。
  29. 如請求項1至28中任一項之多層結構，其中該富阱層具有介於約0.1微米與約50微米之間之一厚度。
  30. 如請求項1至28中任一項之多層結構，其中該富阱層具有介於約0.1微米與約20微米之間之一厚度。
  31. 如請求項1至28中任一項之多層結構，其中該富阱層具有介於約0.1微米與約10微米之間之一厚度。
  32. 如請求項1至28中任一項之多層結構，其中該富阱層具有介於約0.5微米與約5微米之間之一厚度。
  33. 如請求項1至32中任一項之多層結構，其中該介電層包括從二氧化矽、氮化矽、氮氧化矽、氧化鉿、氧化鈦、氧化鋯、氧化鑭、氧化鋇、氧化鋁、氮化鋁，及其等之任何組合當中選擇之一材料。
  34. 如請求項1至32中任一項之多層結構，其中該介電層包括從二氧化矽、氮化矽、氮氧化矽、氧化鉿、氧化鈦、氧化鋯、氧化鑭、氧化鋇，及其等之任何組合當中選擇之一材料。
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