KR20210035782A - 우수한 성능, 안정성 및 제조성을 갖는 무선 주파수 실리콘-온-인슐레이터 웨이퍼 플랫폼 - Google Patents

우수한 성능, 안정성 및 제조성을 갖는 무선 주파수 실리콘-온-인슐레이터 웨이퍼 플랫폼 Download PDF

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KR20210035782A
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로버트 더블유. 스탠드리
제프리 엘. 리버트
하리프라사드 스리드하라머씨
레이프 젠센
마이클 알. 씨크리스트
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글로벌웨이퍼스 씨오., 엘티디.
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Abstract

우수한 무선 주파수 디바이스 성능을 갖는 세미컨덕터-온-인슐레이터(예를 들어, 실리콘-온-인슐레이터) 구조체, 및 이러한 구조체를 제조하는 방법은, 플로트 존 성장 단결정 실리콘 잉곳으로부터 슬라이싱된 단결정 실리콘 핸들 웨이퍼를 이용함으로써 제공된다.

Description

우수한 성능, 안정성 및 제조성을 갖는 무선 주파수 실리콘-온-인슐레이터 웨이퍼 플랫폼
관련출원의 상호참조
본 출원은 2019년 7월 13일자로 출원된 미국 가출원 제62/697,474호에 대한 우선권의 이익을 주장하며, 이 가출원의 개시 내용은 그 전체가 기재된 것처럼 본 명세서에 참고로 포함된다.
개시내용의 분야
본 발명은 일반적으로 반도체 웨이퍼 제조 분야에 관련한 것이다. 보다 구체적으로, 본 발명은 우수한 무선 주파수 디바이스 성능을 갖는 세미컨덕터-온-인슐레이터(semiconductor-on-insulator)(예를 들어, 실리콘-온-인슐레이터(silicon-on-insulator)) 구조 및 세미컨덕터-온-인슐레이터 구조를 제조하는 방법에 관련한 것이다.
반도체 웨이퍼들은 일반적으로 후속 절차들에서의 웨이퍼의 올바른 배향(orientation)을 위해 하나 이상의 평탄부 또는 절결부를 가지도록 트리밍되고 그라인딩되는 단결정 잉곳(single crystal ingot)(예를 들어, 실리콘 잉곳)으로부터 제조된다. 잉곳은 다음으로 개별 웨이퍼들로 슬라이싱된다. 본 명세서에서는 실리콘으로부터 구성되는 반도체 웨이퍼들이 언급될 것이지만, 다른 재료들, 예컨대, 게르마늄, 실리콘 탄화물, 실리콘 게르마늄, 갈륨 비화물, 갈륨 질화물 또는 인듐 인화물과 같은 III 족 및 V 족 원소들의 다른 합금들, 또는 황화카드뮴 또는 산화아연과 같은 II 족 및 VI 족 원소들의 합금들이 반도체 웨이퍼들을 제조하는데 사용될 수 있다.
반도체 웨이퍼들(예를 들어, 실리콘 웨이퍼들)은 복합 층 구조체들의 제조 시에 이용될 수 있다. 복합 층 구조체(예를 들어, 세미컨덕터-온-인슐레이터, 보다 구체적으로는 실리콘-온-인슐레이터(SOI) 구조체)는 일반적으로 핸들 웨이퍼 또는 층, 디바이스 층, 및 핸들 층과 디바이스 층 사이의 절연(즉, 유전체) 막(전형적으로 산화물 층)을 포함한다. 일반적으로, 디바이스 층은 0.01 내지 20 마이크로미터 두께, 예컨대 0.05 내지 20 마이크로미터 두께를 가진다. 후막 디바이스 층들은 약 1.5 마이크로미터 내지 약 20 마이크로미터의 디바이스 층 두께를 가질 수 있다. 박막 디바이스 층들은 약 0.01 마이크로미터 내지 약 0.20 마이크로미터의 두께를 가질 수 있다. 일반적으로, 실리콘-온-인슐레이터(SOI), 실리콘-온-사파이어(SOS), 및 실리콘-온-석영과 같은 복합 층 구조체들은, 2개의 웨이퍼를 밀접하게 접촉하여 위치시키고, 그에 의해 반 데르 발스 힘, 수소 결합 또는 양자 모두에 의해 결합을 개시시키고, 이어서 열 처리로 결합을 강화시킴으로써 제조된다. 어닐링은 말단 실라놀 기(terminal silanol group)를 2개의 계면 사이의 실록산 결합으로 변환하고, 그에 의해 결합을 강화시킬 수 있다.
열 어닐링(thermal anneal) 이후, 결합된 구조는 층 전이(layer transfer)를 달성하기 위하여 도너 웨이퍼의 상당한 부분을 제거하기 위한 추가 처리를 겪는다. 예를 들어, 웨이퍼 박화 기법들(wafer thinning techniques), 예를 들어, 종종 결합 및 에칭 SOI(즉, BESOI) 또는 결합 및 그라인드 SOI(즉, BGSOI)로 지칭되는 에칭 또는 그라인딩이 사용될 수 있으며, 여기서, 실리콘 웨이퍼는 핸들 웨이퍼에 바인딩되고 그 후 핸들 웨이퍼 상의 실리콘의 얇은 층만이 남을 때까지 천천히 에칭 제거된다. 예를 들어, 미국 특허 제5,189,500호를 참조하고, 그 개시내용은 그 전체가 기재된 것처럼 본 명세서에 참조로서 포함된다. 이 방법은 시간 소모적이고 고가이며, 기판들 중 하나를 낭비하고, 일반적으로 수 마이크로미터보다 얇은 층의 경우 적절한 두께 균일성을 가질 수 없다.
층 전이를 달성하는 다른 통상의 방법은 수소 주입(hydrogen implant), 및 그에 후속하는 열적 유도 층 분리(thermally induced layer splitting)를 이용한다. 입자들(예를 들어, 수소 원자 또는 수소와 헬륨 원자의 조합인 원자들 또는 이온화된 원자들)이 도너 웨이퍼의 전면 아래의 특정 깊이에 주입된다. 주입된 입자들은 그들이 주입된 특정 깊이에서 도너 웨이퍼에 절단 평면(cleave plane)을 형성한다. 도너 웨이퍼의 표면은 주입 프로세스 동안 웨이퍼 상에 퇴적된, 붕소 화합물들 및 임의의 다른 미립자 물질과 같은, 유기 화합물들 또는 다른 오염물들을 제거하도록 세정된다.
그 다음, 도너 웨이퍼의 전면은 핸들 웨이퍼에 결합되어 친수성 결합 프로세스를 통해 결합된 웨이퍼를 형성한다. 결합에 이전에, 도너 웨이퍼 및/또는 핸들 웨이퍼는 웨이퍼들의 표면들을, 예를 들어 산소 또는 질소를 포함하는 플라즈마에 노출시킴으로써 활성화된다. 플라즈마에 대한 노출은 종종 표면 활성화(surface activation)로 지칭되는 프로세스에서 표면들의 구조를 개질하는데, 이 활성화 프로세스는 도너 웨이퍼 및 핸들 웨이퍼 중 하나 또는 둘 모두의 표면들을 친수성이 되게 한다. 웨이퍼들의 표면들은 SC1 세정과 같은 습식 처리에 의해 추가적으로 화학적으로 활성화될 수 있다. 습식 처리 및 플라즈마 활성화는 어느 순서로든 이루어질 수 있고, 또는, 웨이퍼들은 단지 하나의 처리만을 받을 수 있다. 다음으로, 웨이퍼들이 함께 가압되고, 그들 사이에 결합이 형성된다. 이러한 결합은 반 데르 발스 힘으로 인해 비교적 약하고, 추가 처리가 이루어질 수 있게 되기 전에 강화되어야만 한다.
일부 프로세스들에서, 도너 웨이퍼와 핸들 웨이퍼(즉, 결합된 웨이퍼) 사이의 친수성 결합은 결합된 웨이퍼 쌍을 가열하거나 어닐링함으로써 강화된다. 일부 프로세스들에서, 웨이퍼 결합은 약 300℃ 내지 500℃와 같은 낮은 온도들에서 이루어질 수 있다. 더 낮은 결합 온도들은 표면들 상의 흡착된 수증기의 브리징 층들을 감소시키고, 각각의 웨이퍼의 표면들 상의 실라놀 기들 사이의 수소 결합들의 밀도를 증가시킨다. 일부 프로세스들에서, 웨이퍼 결합은 대략 800℃ 내지 1100℃와 같은 높은 온도들에서 이루어질 수 있다. 더 높은 상승된 온도들은 도너 웨이퍼와 핸들 웨이퍼의 인접한 표면들 사이에서 공유 결합들의 형성을 야기하고, 예를 들어 실라놀 수소 결합들을 공유 실록산 결합들로 변환하고, 따라서 도너 웨이퍼와 핸들 웨이퍼 사이의 결합을 공고히 한다. 결합된 웨이퍼의 가열 또는 어닐링과 동시에, 도너 웨이퍼에 이전에 주입된 입자들은 절단 평면을 약화시킨다.
그 후, 도너 웨이퍼의 일부가 결합된 웨이퍼로부터 절단 평면을 따라 분리(즉, 절단(cleave))되어 SOI 웨이퍼를 형성한다. 절단(cleaving)은 도너 웨이퍼의 일부를 결합된 웨이퍼로부터 당겨서 분리시키기 위해 기계적 힘이 결합된 웨이퍼의 대향 측면들에 수직하게 인가되는 설비(fixture)에 결합된 웨이퍼를 배치함으로써 수행될 수 있다. 일부 방법에 따르면, 흡입 컵들(suction cups)을 이용하여 기계적 힘을 인가한다. 도너 웨이퍼의 일부의 분리는 그 절단 평면에서 결합된 웨이퍼의 에지에 기계적 힘을 인가함으로써 개시되어, 절단 평면을 따라 균열(crack)의 전파를 개시시킨다. 다음으로, 흡입 컵들에 의해 인가되는 기계적 힘은 도너 웨이퍼의 일부를 결합된 웨이퍼로부터 당기고, 이에 따라 SOI 웨이퍼를 형성한다.
다른 방법에 따르면, 접착된 쌍은 대신 일정 시간 기간에 걸쳐 상승된 온도를 적용하여 도너 웨이퍼의 일부를 결합된 웨이퍼로부터 분리되게 할 수 있다. 상승된 온도에 노출시키는 것은 절단 평면을 따른 균열의 개시 및 전파를 야기하고, 따라서 도너 웨이퍼의 일부를 분리한다. 주입된 이온들로부터의 보이드들의 형성으로 인해 균열이 형성되고, 이는 오스발드 라이프닝(Ostwald ripening)에 의해 성장한다. 보이드들은 수소 및 헬륨으로 채워진다. 보이드는 소판(platelet)이 된다. 소판 내의 가압된 가스들은 마이크로-공동들 및 마이크로-균열들을 전파시키고, 이는 주입 평면상의 실리콘을 약화시킨다. 어닐링이 적절한 시간에 정지되면, 약화된 결합된 웨이퍼는 기계적 프로세스에 의해 절단될 수 있다. 그러나, 열 처리가 더 긴 지속기간 동안 및/또는 더 높은 온도로 계속되는 경우, 마이크로-균열 전파는 모든 균열이 절단 평면을 따라 병합되는 레벨에 도달하고, 따라서 도너 웨이퍼의 일부를 분리시킨다. 이 방법은 전이된 층의 더 양호한 균일성을 가능하게 하고, 도너 웨이퍼의 재활용을 가능하게 하지만, 전형적으로 주입되고 결합된 쌍을 500℃에 가까운 온도로 가열하는 것을 요구한다.
안테나 스위치들과 같은 RF 관련 디바이스를 위한 높은 비저항의 세미컨덕터-온-인슐레이터(예를 들어, 실리콘-온-인슐레이터) 웨이퍼들의 사용은 비용 및 집적화의 관점에서 종래의 기판들에 비교하여 이점을 제공한다. 고주파 응용을 위해 전도성 기판을 사용할 때 고유한 고조파 왜곡을 최소화하고 기생 전력 손실을 감소시키기 위해, 높은 비저항을 갖는 기판 웨이퍼들을 사용하는 것이 필요하다(그러나 충분하지는 않음). 따라서, RF 디바이스에 대한 핸들 웨이퍼의 비저항은 일반적으로 약 500 Ohm-cm보다 더 크다. 이제 도 1을 참조하면, 실리콘-온-인슐레이터 구조(2)는 매우 높은 비저항의 실리콘 웨이퍼(4), 매립 산화물(BOX) 층(6), 및 실리콘 디바이스 층(10)을 포함한다. 이러한 기판은 자유 캐리어들(전자들 또는 정공들)의 생성을 야기하는 BOX/핸들 계면에서의 고전도성 전하 반전 또는 누적 층(12)들을 형성하기 쉽고, 이는 기판의 유효 비저항을 감소시키고 디바이스들이 RF 주파수들에서 작동될 때 기생 전력 손실들 및 디바이스 비선형성을 생성한다. 이러한 반전/누적 층들은 BOX 고정 전하, 산화물 트랩 전하, 계면 트랩 전하, 및 심지어 디바이스들 자체에 인가된 DC 바이어스로 인한 것일 수 있다.
따라서, 심지어 매우 근접한 표면 영역에서도 기판의 높은 비저항이 유지되도록 임의의 유도된 반전 또는 누적 층들의 형성을 억제하기 위한 방법이 필요하다. 높은 비저항의 핸들 기판들과 매립 산화물(BOX) 사이의 트랩 풍부 층들은 SOI 웨이퍼들을 이용하여 제조된 RF 디바이스들의 성능을 향상시킬 수 있다는 것이 알려져 있다. 이러한 높은 계면 트랩 층들을 형성하기 위한 다수의 방법이 제안되었다. 예를 들어, 이제 도 2를 참조하면, RF 디바이스 응용들을 위한 트랩 풍부 층을 갖는 세미컨덕터-온-인슐레이터(20)(예를 들어, 실리콘-온-인슐레이터, 또는 SOI)를 생성하는 방법 중 하나는 높은 비저항을 갖는 실리콘 기판(22) 상에 도핑되지 않은 다결정 실리콘 막(28)을 퇴적한 다음 그 위에 산화물(24) 및 상단 실리콘 층(26)의 스택을 형성하는 것에 기초한다. 다결정 실리콘 층(28)은 실리콘 기판(22)과 매립 산화물 층(24) 사이의 고도 결함 층으로서 작용한다. 실리콘-온-인슐레이터 구조(20)에서 높은 비저항의 기판(22)과 매립 산화물 층(24) 사이의 트랩 풍부 층(28)으로서 사용하기 위한 다결정 실리콘 막을 예시하는 도 2를 참조한다. 대안적인 방법은 표면 인접 손상 층을 생성하기 위해 중이온(heavy ion)을 주입하는 것이다. 무선 주파수 디바이스와 같은 디바이스는 상단 실리콘 층(26)내에 구축된다.
산화물과 기판 사이의 다결정 실리콘 층이 디바이스 절연을 향상시키고, 송신 라인 손실을 감소시키며, 고조파 왜곡을 감소시킨다는 것이 학술 연구에 나타나 있다. 예를 들어, H. S. Gamble 등 "Low-loss CPW lines on surface stabilized high resistivity silicon"(Microwave Guided Wave Lett., 9(10), pp. 395-397), 1999; D. Lederer, R. Lobet 및 J.-P. Raskin "Enhanced high resistivity SOI wafers for RF applications"(IEEE Intl. SOI Conf., pp. 46-47, 2004); D. Lederer 및 J.-P. Raskin "New substrate passivation method dedicated to high resistivity SOI wafer fabrication with increased substrate resistivity"(IEEE Electron Device Letters, vol. 26, no. 11, pp.805-807, 2005); D. Lederer, B. Aspar, C. Laghae 및 J.-P. Raskin "Performance of RF passive structures and SOI MOSFETs transferred on a passivated HR SOI substrate"(IEEE International SOI Conference, pp. 29-30, 2006); 및 Daniel C. Kerret al. "Identification of RF harmonic distortion on Si substrates and its reduction using a trap-rich layer"(Silicon Monolithic Integrated Circuits in RF Systems, 2008. SiRF 2008 (IEEE Topical Meeting), pp. 151-154, 2008)를 참조한다.
간략하게, 본 발명은 다층 구조에 관한 것으로, 이는 단결정 실리콘 웨이퍼 핸들 기판- 단결정 실리콘 웨이퍼 핸들 기판은 2개의 대체로 평행한 주 표면으로서, 그 중 하나는 단결정 실리콘 웨이퍼 핸들 기판의 전면이고 그 중 다른 하나는 단결정 실리콘 웨이퍼 핸들 기판의 후면인, 주 표면, 단결정 실리콘 웨이퍼 핸들 기판의 전면과 후면을 연결하는 주변 에지, 및 단결정 실리콘 웨이퍼 핸들 기판의 전면과 후면 사이의 단결정 실리콘 웨이퍼 핸들 기판의 중심 평면을 포함하며, 단결정 실리콘 웨이퍼 핸들 기판은 적어도 약 5000 ohm-cm의 벌크 비저항, 약 1x1016 atoms/cm3 미만의 격자간 산소 농도, 및 적어도 약 1x1013 atoms/cm3의 질소 농도를 가짐 -; 단결정 실리콘 웨이퍼 핸들 기판의 전면과 계면 접촉하는 트랩 풍부 층; 트랩 풍부 층과 계면 접촉하는 유전체 층; 및 유전체 층과 계면 접촉하는 단결정 반도체 디바이스 층을 포함한다.
도 1은 높은 비저항의 기판 및 매립 산화물 층을 포함하는 실리콘-온-인슐레이터 웨이퍼의 도면이다.
도 2는 종래 기술에 따른 실리콘-온-인슐레이터 웨이퍼의 도면으로, SOI 웨이퍼는 높은 비저항의 기판과 매립 산화물 층 사이에 다결정 실리콘 트랩 풍부 층을 포함한다.
도 3은 트랩 풍부 층을 이용하는 HR-SOI 구조들에서의 기판 비저항의 함수로서 고조파 왜곡을 도시하는 그래프이다.
도 4는 트랩 풍부 층을 이용하는 SOI 처리 후의 플로트 존 성장 핸들 웨이퍼 및 초크랄스키 성장 핸들 웨이퍼의 비저항 깊이 프로파일들을 도시하는 그래프이다.
도 5는 트랩 풍부 층을 이용하는 SOI 처리 이후에 플로트 존 성장 핸들 웨이퍼의 BOX/핸들 계면 아래의 처음 90 마이크로미터의 평균 비저항을 도시하는 그래프이다.
본 발명에 따르면, 우수한 무선 주파수(RF) 디바이스 성능, 디바이스 안정성, 및 디바이스 제조 제조성을 가능하게 하는 세미컨덕터-온-인슐레이터(예를 들어, 실리콘-온-인슐레이터) 구조체들을 생성하기 위한 방법이 제공되고 구조체가 제공된다. 본 발명은 높은 비저항, 예를 들어, 매우 높은 비저항 또는 초-고 비저항, 플로트 존(float zone)(FZ) 실리콘 베이스 웨이퍼(핸들 웨이퍼) 및 트랩 풍부 층을 세미컨덕터-온-인슐레이터(예를 들어, 실리콘-온-인슐레이터) 구조 내에 통합한다.
무선 주파수(RF) 칩 설계들은 더 높은 기판 비저항 레벨들로부터 상당히 이익을 얻는다. 인덕터들 및 커패시터들과 같은 수동 컴포넌트들의 품질 인자에서의 개선들, 송신 라인들에서의 감소된 감쇠, 및 통합된 디지털, RF, 및 아날로그 컴포넌트들 사이의 기판 전기적 격리가 더 높은 비저항의 실리콘 기판들로 실현된다. 산업 표준은 1,000 ohm-cm 초과의 핸들 기판 비저항이며, 훨씬 더 높은 비저항이 바람직하다. 높은 비저항의 기판을 세미컨덕터-온-인슐레이터(예를 들어, 실리콘-온-인슐레이터) 구조(HRSOI)에 통합하는 것은 더 양호한 디바이스 격리, 기판 웨이퍼와의 감소된 전도성 결합, 및 더 낮은 접합 커패시턴스를 제공함으로써 RF 능력을 더욱 향상시킨다.
7,500 ohm-cm 보다 더 큰 비저항 값들로의 초-고 비저항 초크랄스키(CZ) 결정들의 성장은 심각한 도전과제들을 제시한다. 추가된 전기 활성 도펀트의 농도가 상당히 감소되기 때문에, CZ 결정 인상기에서 이용되는 모든 원료 및 컴포넌트로부터 도입되는 붕소 및 인과 같은 도펀트의 제어에 추가적인 역점을 두어야 한다. 이러한 재료들 및 컴포넌트들은 폴리실리콘 소스 재료들 및 석영 도가니를 포함한다. 또한, 용융물에서의 극히 낮은 도펀트 레벨은 용융물-고체 계면에서의 경계 층으로의, 그리고, 그 후, 그를 통한 도펀트 물질 전달의 제어가 수용가능한 반경방향 비저항 변동을 달성하는 데 중요하게 한다. 더 높은 비저항의 초크랄스키 실리콘 잉곳의 성장에서의 또 다른 주요 과제는 결정 성장 동안 혼입된 격자간 산소의 거동을 제어하는 것이다. 초크랄스키 성장 실리콘에서의 격자간 산소 농도는 일반적으로 5x1017 atoms/cm3(10 PPMA 새로운-ASTM)보다 더 크며, 예컨대 최대 약 1x1018 atoms/cm3(20 PPMA 새로운-ASTM)이다. 이러한 격자간 산소의 근원은 결정 성장 동안 SiO2 도가니의 용해이다. 높은 비저항의 CZ 실리콘에서, 산소는 약 5 PPMA(2.5x1017 atoms/cm3) 범위로 제어될 수 있고, 약 2 PPMA(1x1017 atoms/cm3), 약 3 PPMA(1.5x1017 atoms/cm3), 및 약 4 PPMA(2x1017 atoms/cm3)와 같이 더 낮게 제어될 수 있다. 그러나, 낮은 농도에서도, 격자간 산소는 350-500℃ 범위의 격자간 산소 농도와 어닐링 시간/온도 둘 다에 강하게 의존하여 전기 활성 열 도너로 응집될 수 있다. 4개의 산소 원자보다 더 큰 응집 레벨에서, 열 도너는 전기적으로 활성화되어 이중 도너로서 작용한다. 이러한 도너들의 형성은 약 450℃에서 최대화되고 그 후 감소하며, 이들은 약 550℃보다 높은 어닐링 처리들에서 해리되고, 전기적 비활성 상태로 복귀할 수 있다. 그러나, 더 긴 어닐링 시간들 및 550℃ 내지 850℃의 범위와 같은 더 높은 어닐링 온도들에서, 소위 새로운 열 도너들이 형성될 수 있다. 피크 새로운 열 도너 형성은 750℃ 내지 800℃의 온도에서 발생한다. 우리는 최근에 고온 열 처리를 겪은 높은 비저항의 실리콘에서의 다른 부류의 과잉 도너들을 발견하였다. 아직 식별되지 않은 고속 확산 종들이 매우 높은 T 어닐링 동안 실리콘 웨이퍼 내로 도입되고 웨이퍼 냉각 동안 급랭된다. 450℃-650℃ 범위로의 후속 가열 시에, 이들 종들은 웨이퍼 내의 격자간 산소와 급속하게 복합되어 전기적으로 활성인 "과잉 도너"를 형성한다. 이 과잉 도너들은 약 1050℃-1100℃를 초과하여 가열된 경우에 해리될 것이다. 산소 열 이중 도너들(oxygen thermal double donors), 새로운 도너들(new donors), 및 과잉 열 도너들(excess thermal donors)은, 발생된 도너들의 수 대 웨이퍼의 배경 캐리어 농도에 따라, 웨이퍼의 비저항 및 타입을 변경할 수 있는 전자 전도에 기여한다. p-형 실리콘에서, 열 도너들은 열 도너 농도가 p-형 캐리어 농도를 초과할 때까지 웨이퍼의 비저항을 증가시키고, 이 시점에서 웨이퍼는 n-형으로 변환될 것이다. 또한, 그 후, 추가적인 열 도너 생성은 n-형 웨이퍼가 점점 더 낮은 비저항을 갖게 할 것이다. 디바이스 제조 프로세스 동안 또는 디바이스 제조 프로세스의 끝에서의 비저항의 변화들은 비저항 민감성 제조 프로세스들을 방해하고 디바이스 성능 저하를 야기할 수 있다. 열 도너들은 원칙적으로 높은 T 어닐링(열 이중 도너들에 대해서는 약 550℃ 보다 더 크고, 새로운 도너들 및 과잉 도너들에 대해서는 약 1050℃와 약 1100℃ 사이임)에 의해 소멸될 수 있고, 실제로 이들 도너의 대부분은 금속화 이후에 집적 회로 제조 흐름(BEOL(back end of line)에서)에서 나중에 발생하는 (약 450℃의 온도에서 발생할 수 있는) 저온 어닐링 단계들에 의해 형성된다. 금속이 일단 퇴적되면, 웨이퍼들은 약 500℃보다 높은 T로 가열될 수 없고, 따라서 BEOL에 형성된 열 도너 종들 중 어느 것도 소멸될 수 없다. 350-500℃의 범위에 형성된 열 도너들이 짧은 지속기간의 고온 어닐링으로 제거될 수 있지만, 과잉 열 도너들의 존재는 4000 ohm-cm 보다 더 큰 비저항을 갖는 높은 비저항의 실리콘에 대해 특히 두드러지고 7500 ohm-cm 보다 더 큰 비저항을 갖는 재료에 대해 중요하게 된다. 이러한 재료들에서, 도펀트 농도는 1.8x1012/cm3(p-형) 또는 Nd < 5x1011/cm3(n-형)일 수 있다. 비교를 위해, 과잉 열 도너 농도들은 약 1100 내지 1125℃의 온도들에서 어닐링된 재료들에 대해 약 1x1012/cm3 과잉 도너들일 수 있고, 약 1000℃에서 어닐링된 재료들에 대해 1x1011/cm3로 낮아지게 떨어진다. 비슷한 농도의 도펀트 물질(예를 들어, 붕소, 비소, 인) 및 과잉 열 도너의 농도를 고려할 때, 높은 비저항으로 명시된 물질은 비저항 가변성, 및 심지어 p-형으로부터 n-형으로의 명백한 전환을 겪을 수 있다.
플로트 존(FZ) 실리콘은 CZ 실리콘에 대한 초고순도 대안이다. FZ는 5,000 ohm-cm 초과, 7,500 ohm-cm 초과, 심지어 10,000 ohm-cm 초과, 또는 심지어 20,000 ohm-cm 초과의 비저항 레벨로 제조될 수 있다. 플로트 존 프로세스는 성장하는 단결정 내로의 산소의 도입을 최소화하고 산소 열 이중 도너 형성, 새로운 열 도너 형성 및 과잉 열 도너 형성을 유리하게 최소화할 수 있다. 열 도너 형성에서 수반되는 감소는 잉곳 및 그것으로부터 슬라이싱된 웨이퍼에서 축방향으로 그리고 반경방향으로 비저항 가변성을 최소화한다. 이는 디바이스 성능 및 비저항 안정성 둘 다를 개선시킬 수 있다.
HRSOI 웨이퍼는 또한 하부의 높은 비저항의 기판 내로 10 마이크로미터보다 많이 연장될 수 있는, 매립 산화물 층(BOX)과 높은 비저항 기판 사이의 계면에서의 기생 전도를 겪는다. 이는 BOX에서의 정상 산화물 전하들과 기판의 매우 낮은 도핑 농도의 조합에 의해 야기된다. 문헌에서 PSC로 지칭되는 도 1에 도시된 기생 표면 전도(12) 효과는 유효 기판 비저항이 더 낮아지게 하고 RF 손실들, 기판 비선형성 및 크로스토크를 증가시킨다. BOX(24)와 높은 비저항의 기판(22) 사이의(도 2 참조) 트랩 풍부 층(28)의 배치는 BOX/기판 계면으로 견인된 자유 캐리어를 포획하는 트랩에 의해 기생 전도 층(12)(도 1 참조)이 형성되는 것을 방지하여 누적 또는 반전 층의 형성을 억제한다. 5,000 ohm-cm 초과, 7,500 ohm-cm 초과, 심지어 10,000 ohm-cm 초과, 또는 심지어 20,000 ohm-cm 초과의 비저항을 갖는 안정한 플로트 존 실리콘 핸들 웨이퍼와 트랩 풍부 층을 결합할 때, 도 3에 도시된 바와 같이 -90dB보다 우수한 제2 고조파 왜곡 또는 HD2 값과 같은 우수한 RF 성능이 달성될 수 있다.
플로트 존 핸들 웨이퍼의 이용은 다수의 문제들을 해결하기 위한 것이고; 1) FZ는, 트랩 풍부 층과 결합될 때 개선된 RF 성능을 가능하게 하는, 5,000 ohm-cm 초과, 7,500 ohm-cm 초과, 심지어 10,000 ohm-cm 초과, 또는 심지어 20,000 ohm-cm 초과의 비저항 타겟 레벨들에 대한 제조 가능한 결정 성장 경로를 제공하고, 2) FZ는 검출 한계들 미만의 산소 함량을 가지며, 이는 전기 활성 열 도너 및 과잉 열 도너 형성을 감소시키고 제거할 수 있으며, 그 결과, RF 전기 성능을 열화시키고 디바이스 제조 라인에서의 웨이퍼들의 처리를 방해할 수 있는 비저항 시프트들을 방지한다. 플로트 존 실리콘은 고순도 다결정 로드의 수직 존 용융/정제에 의해 성장된다. 시드 결정은 단결정 성장을 개시하기 위해 로드의 한쪽 단부에 배치된다. 프로세스는 산소를 포함하는 격납 용기의 이용을 회피하며, 이는 불순물들의 도입을 크게 감소시킨다. 열 도너 형성과 같은 산소 효과들을 제거하는 것은 초-고 비저항의 실리콘에서 필수적이다. 질소는 전형적으로 포인트 결함 형성을 제어하고 그것의 기계적 강도를 개선하기 위해 FZ 성장 동안 의도적으로 첨가된다. 초-고 비저항 FZ의 도핑 레벨 및 도펀트 타입은 다결정 소스 로드의 순도에 의존한다.
I. 플로트 존 핸들 웨이퍼
본 발명에 따르면, 플로트 존 방법에 의해 성장된 단결정 실리콘 잉곳으로부터 슬라이싱된 웨이퍼는 도 2에 도시된 구조를 갖는 세미컨덕터-온-인슐레이터(예를 들어, 실리콘-온-인슐레이터) 구조(20)에 높은 비저항의 핸들 구조로서 통합된다. 즉, SOI 구조(20)는 플로트 존 높은 비저항의 핸들 구조(22), 예를 들어 웨이퍼, 트랩 풍부 층(28), 유전체 층(24), 및 디바이스 층(26)을 포함한다.
본 발명에서 이용하기 위한 기판들은 반도체 핸들 기판, 예를 들어 단결정 반도체 핸들 웨이퍼 및 반도체 도너 기판, 예를 들어 단결정 반도체 도너 웨이퍼를 포함한다. 세미컨덕터-온-인슐레이터 복합 구조(20) 내의 반도체 디바이스 층(26)은 단결정 반도체 도너 웨이퍼로부터 도출된다. 반도체 디바이스 층(26)은 반도체 도너 기판을 에칭하는 것과 같은 웨이퍼 박화 기법들에 의해 또는 손상 평면을 포함하는 반도체 도너 기판을 절단함으로써 반도체 핸들 기판(22) 상으로 전이될 수 있다.
일반적으로, 단결정 반도체 핸들 웨이퍼 및 단결정 반도체 도너 웨이퍼는 대체로 평행한 2개의 주 표면을 포함한다. 평행한 표면들 중 하나는 기판의 전면이고, 다른 평행한 표면은 기판의 후면이다. 기판들은 전면과 후면을 연결하는 주변 에지, 전면과 후면 사이의 벌크 영역, 및 전면과 후면 사이의 중심 평면을 포함한다. 기판은 추가로 중심 평면에 대해 수직인 가상 중심 축 및 중심 축으로부터 주변 에지까지 연장된 반경방향 길이를 포함한다. 또한, 반도체 기판, 예를 들어 실리콘 웨이퍼가 전형적으로 약간의 총 두께 변동(TTV), 비틀림(warp) 및 굽힘(bow)을 갖기 때문에, 전면 상의 모든 지점과 후면 상의 모든 지점 사이의 중간점은 정확하게 평면 내에 속하지 않을 수도 있다. 그러나, 실용적인 문제로서, TTV, 비틀림 및 굽힘은 전형적으로 매우 작아서, 매우 근사적으로 말하면, 중간점들은 전면과 후면 사이에서 대략 등거리인 가상의 중심 평면 내에 속한다고 말할 수 있다.
본 명세서에서 설명되는 것과 같은 임의의 동작 이전에, 기판의 전면 및 후면은 실질적으로 동일할 수 있다. 표면은, 단지 편의상 및 일반적으로 본 발명의 방법의 동작들이 수행되는 표면을 구별하기 위해, "전면" 또는 "후면"으로 지칭된다. 본 발명과 관련하여, 단결정 반도체 핸들 기판, 예를 들어, 단결정 실리콘 핸들 웨이퍼의 "전면"은 결합된 구조체의 내부 표면이 되는 기판의 주 표면을 지칭한다. 이 전면 상에는 트랩 풍부 층이 형성된다. 따라서, 단결정 반도체 핸들 기판, 예를 들어, 핸들 웨이퍼의 "후면"은 결합된 구조체의 외부 표면이 되는 주 표면을 지칭한다. 이와 유사하게, 단결정 반도체 도너 기판, 예를 들어, 단결정 실리콘 도너 웨이퍼의 "전면"은 결합된 구조체의 내부 표면이 되는 단결정 반도체 도너 기판의 주 표면을 지칭한다. 단결정 반도체 도너 기판의 전면은 종종 유전체 층, 예를 들어, 실리콘 이산화물 층을 포함하고, 이는 최종 구조에서 매립 산화물(BOX) 층의 일부 또는 전부를 형성한다. 단결정 반도체 도너 기판, 예를 들어, 단결정 실리콘 도너 웨이퍼의 "후면"은 결합된 구조의 외부 표면이 되는 주 표면을 지칭한다. 종래의 결합 및 웨이퍼 박화 단계들이 완료되면, 단결정 반도체 도너 기판은 세미컨덕터-온-인슐레이터(예를 들어, 실리콘-온-인슐레이터) 복합 구조의 반도체 디바이스 층을 형성한다.
핸들 웨이퍼들은 플로트 존 방법에 의해 성장된 잉곳으로부터 도출된 재료, 예를 들어 실리콘을 포함한다. 플로트 존 방법에 의해 성장된 잉곳으로부터 슬라이싱된 단결정 실리콘 핸들 웨이퍼는 전형적으로, 적어도 약 20 mm, 적어도 약 50 mm, 적어도 약 100 mm, 적어도 약 150 mm, 적어도 약 200 mm, 예컨대, 약 150 mm, 또는 약 200 mm의 공칭 직경을 갖는다. 성장 프로세스 동안의 표면 장력 제한들은 통상적으로 250 mm 또는 약 200 mm 이하의 직경들을 초래한다. 핸들 웨이퍼 두께는 약 100 마이크로미터 내지 약 5000 마이크로미터, 예컨대 약 100 마이크로미터 내지 약 1500 마이크로미터, 예컨대 약 250 마이크로미터 내지 약 1500 마이크로미터, 예컨대 약 300 마이크로미터 내지 약 1000 마이크로미터, 적절하게는 약 500 마이크로미터 내지 약 1000 마이크로미터의 범위 내에서 변화할 수 있다. 일부 특정한 실시예에서, 웨이퍼 두께는 약 725 마이크로미터일 수 있다. 일부 실시예에서, 웨이퍼 두께는 약 775 마이크로미터일 수 있다.
일부 실시예들에서, 플로트 존 결정 잉곳 및 그로부터 슬라이싱된 단결정 반도체 핸들 기판은 적어도 약 5,000 ohm-cm, 적어도 약 7,500 ohm-cm, 예컨대, 적어도 약 10,000 ohm-cm, 적어도 약 15,000 ohm-cm, 또는 적어도 약 20,000 ohm-cm의 벌크 비저항의 벌크 비저항을 갖는다. 일부 실시예들에서, 단결정 반도체 핸들 기판은 약 100,000 ohm-cm 미만의 벌크 비저항을 갖는다. 높은 비저항 웨이퍼들은 붕소(p-형), 갈륨(p-형), 알루미늄(p-형), 인듐(p-형), 인(n-형), 안티몬(n-형), 및 비소(n-형)와 같은 전기적 활성 도펀트들을 일반적으로 매우 낮은 농도들로, 예를 들어, 1x1012 atoms/cm3 미만, 또는 심지어 1x1011 atoms/cm3 미만으로 포함할 수 있다. 플로트 존 단결정 실리콘 잉곳들로부터 높은 비저항의 웨이퍼들을 준비하기 위한 방법들은 본 기술 분야에 공지되고, 이러한 높은 비저항의 웨이퍼들은 대만, GlobalWafers Co., Ltd.와 같은 상업적 공급자들로부터 획득될 수 있다.
플로트 존 성장된 잉곳들로부터 도출된 실리콘 핸들 웨이퍼들은 약 ~2X의 최소 내지 최대 변동을 갖는 초-고 비저항 값들을 보다 신뢰성있게 목표로 할 수 있다. 예를 들어, 사양이 일반적으로 단측적인, 예컨대 >=7500ohm-cm인 UHR Cz 웨이퍼들과는 달리, 예컨대 10,000-20,000 ohm-cm 또는 더 엄격한 웨이퍼 비저항에 대한 양측 min-max 사양이 수용될 수 있다. 목표 값 주위의 +/-30-50%의 허용 오차들이 허용될 수 있다. 이는 최종 사용자가 (도 3에 도시된 바와 같이) 개선된 RF 전기 성능 레벨을 가질 수 있게 할 뿐만 아니라, 초크랄스키 성장 실리콘과 비교할 때 더 예측가능하고 덜 가변적일 것이다. 이 해결책의 근본적인 이유는 플로트 존 성장 실리콘 핸들 웨이퍼들은 검출 가능한 한도 아래의 산소 농도를 갖고, 그에 의해 열 도너 형성 및 초-고 비저항 초크랄스키 성장 실리콘에서의 가변성을 야기하는 과잉 열 도너 형성을 회피한다는 것이다. 일부 실시예들에서, 플로트 존 성장 실리콘 핸들 웨이퍼들은 계측 방법의 약 2.5x1016 atoms/cm3 (0.5 PPMA, 새로운 ASTM 표준) 미만, 약 2x1016 atoms/cm3 (0.4 PPMA, 새로운 ASTM 표준) 미만, 약 1x1016 atoms/cm3 (0.2 PPMA, 새로운 ASTM 표준) 미만, 또는 심지어 약 1x1015 atoms/cm3 (0.02 PPMA, 새로운 ASTM 표준) 미만과 같은, 검출 한계들 미만인 산소 레벨을 가지며, 그리고 검출가능한 산소 농도를 포함하는 초크랄스키 성장 실리콘 웨이퍼에 형성된 산소 열 도너 및 과잉 도너의 존재를 제거한다. 일부 실시예들에서, 실리콘 핸들 웨이퍼들은 1x1011 도너/cm3 미만의, 또는 심지어 5x1010 도너/cm3 미만의 과잉 열 도너 농도를 갖는다. 일부 실시예에서, 산소 농도는 너무 낮아서 이중 도너 열 도너 농도, 새로운 열 도너 농도, 및/또는 과잉 열 도너 농도가 검출가능한 한계 미만이고, 어림짐작으로는 이러한 도너의 농도가 p-형 억셉터 또는 n-형 도너 농도보다 적어도 한 자릿수만큼 낮을 수 있다는 것이다. 달리 말하면, 이중 도너 열 도너 농도, 새로운 열 도너 농도, 및/또는 과잉 열 도너 농도 중 임의의 것의 농도 또는 이중 도너 열 도너 농도, 새로운 열 도너 농도, 및/또는 과잉 열 도너 농도의 합은 p-형 억셉터 또는 n-형 도너 농도보다 적어도 한 자릿수 작은데, 즉 p-형 또는 n-형 도펀트의 농도의 1/10 미만이다. CZ에서, 열 도너들 및 과잉 도너들은 산소 농도 및 열 사이클 상세사항들에 따라 배경 도핑 농도보다 낮거나, 동일하거나, 또는 더 높을 수 있다. CZ Si에서의 열 이중 도너 농도는 ~ 450℃에서의 어닐링 시간에 따라 상당히 큰 값들로 계속 증가할 것이다. 농도는 궁극적으로 Oi에 의존하는 어떤 값에서 포화할 것이다. 큰 Oi ~15nppma에 대해, 포화 농도는 ~1x1016/cm3 또는 그 이상일 수 있다. 포화(최대) TDD 농도는 Oi가 감소함에 따라 감소할 것이지만, 2-5nppma에서 얼마나 낮은지에 대한 데이터는 보유하고 있지 않다. 이는 HR Si에 수반되는 실제 도펀트 농도들보다 훨씬 더 클 것이다. FZ 웨이퍼들에서의 낮은 도너 농도는 RF 성능의 가변성을 감소시키고, 웨이퍼 비저항에 민감한 디바이스 제조 프로세스(정전 척킹)들에 대한 비저항 가변성의 영향을 감소시키고, 초-고 비저항/저 산소 초크랄스키 성장 실리콘 웨이퍼들에서의 가변성의 다른 근원인 새로운 열 도너 형성에 대한 민감성을 제거한다.
또한, 초크랄스키 성장 실리콘 핸들 웨이퍼들의 확산 저항 프로파일들(SRP)은 예를 들어 450℃ 어닐링 이후에 BOX/핸들 계면 아래의 처음 수십 마이크로미터에 걸쳐 거의 평탄하지 않다. 초크랄스키 성장 실리콘 핸들 웨이퍼들의 SRP들은 종종 TD들의 형성 및 과잉 도너에 의해 영향을 받아, 프로파일들이 도 4에 도시된 바와 같이 상당히 변하게 한다. 그러나, 플로트 존 성장 실리콘 핸들 웨이퍼들의 SRP들은 매우 평탄하고 450℃ 및 600℃ 테스트에서 열 도너들 및 과잉 도너들의 완전한 부재를 나타낸다. 도 4를 참조한다. 도 4의 그래프에서, 다이아몬드들(◆)을 갖는 라인은 450℃ 도너 생성 어닐(DGA) 어닐링 전의 플로트 존 핸들 웨이퍼의 깊이 당 비저항이고, X를 갖는 라인은 450℃ DGA 어닐링 후의 플로트 존 핸들 웨이퍼의 깊이 당 비저항이다. 또한, 그래프에서, 사각형(■)을 갖는 라인은 450℃ DGA 어닐링 후의 초크랄스키 성장 핸들 웨이퍼 p-형의 깊이 당 비저항이다. 마지막으로, 그래프에서, 삼각형(▲)을 갖는 라인은 450℃ DGA 어닐링 후의 초크랄스키 성장 핸들 웨이퍼 n-형의 깊이당 비저항이다. 트랩 풍부 층을 이용하는 SOI 처리 이후에 플로트 존 성장 핸들 웨이퍼의 BOX/핸들 계면 아래의 처음 90 마이크로미터의 평균 비저항을 도시하는 도 5를 또한 참고하고, 웨이퍼들은 5000 ohm-cm을 초과하는 비저항 및 10,000 ohm-cm을 초과하는 비저항을 갖는다. 프로파일들은 매우 평탄하고 450℃ 및 600℃ 테스트에서 열 도너들의 완전한 부재를 나타낸다.
플로트 존 성장 실리콘 핸들 웨이퍼들은 검출가능한 한계들 미만의 산소를 갖기 때문에, 이러한 웨이퍼들은 열 프로세스들에서 슬립에 더 취약할 수 있다. 그러나, 질소가 플로트 존 결정의 성장 동안 첨가되어 포인트 결함 형성을 제어하고 슬립에 대한 강도를 추가할 수 있다. 코어 도핑, 필 도핑(pill doping), 질소 또는 암모니아 가스를 이용한 가스 도핑과 같은 특수화된 도핑 기법들이 균일한 농도의 불순물을 혼입시키기 위해 이용될 수 있다. 일부 실시예들에서, 플로트 존 성장 실리콘 핸들 웨이퍼들에서의 질소 농도는 적어도 약 1x1013 atoms/cm3, 예컨대 적어도 약 1x1014 atoms/cm3일 수 있다. 일부 실시예들에서, 플로트 존 성장 실리콘 핸들 웨이퍼들에서의 질소 농도는 약 3x1015 atoms/cm3 미만, 또는 약 1x1015 atoms/cm3 미만, 또는 약 7x1014 atoms/cm3 미만일 수 있다. SOI 제조 라인에서 질소 도핑된 플로트 존 성장 실리콘 핸들 웨이퍼들의 시연은 초크랄스키 성장 실리콘 핸들 웨이퍼들과 거의 동일한 수용 가능한 슬립 성능을 보여주었다.
이와 관련하여, 플로트 존 성장 실리콘 핸들 웨이퍼들 및 초크랄스키 성장 실리콘 핸들 웨이퍼들은 800℃에서 산화되고, 이어서 1100℃에서 2시간 어닐링 사이클을 겪고, 이어서 슬립 검사가 수행되었다. 그 결과는 어느 웨이퍼 타입에서도 슬립이 발견되지 않았다는 것이었다. 따라서, 질소 도핑된 플로트 존 핸들 웨이퍼는 슬립 없이 트랩 풍부 층 퇴적 및 후속 SOI 웨이퍼 제조와 연관된 열 사이클들을 견딜 수 있다. 다른 노 푸시 테스트(furnace push test)에서, 노가 1000℃로 가열되었고, 플로트 존 성장 실리콘 핸들 웨이퍼들 및 초크랄스키 성장 실리콘 핸들 웨이퍼들이 노를 통해 빠르게 푸싱되었다. 양 웨이퍼 유형들은 이 슬립 테스트 하에서 유사하게 거동했다.
일부 실시예들에서, 단결정 반도체 핸들 기판의 전면, 후면, 또는 전면과 후면 둘 다는 프로세스, 예를 들어, 산화 프로세스를 겪음으로써, 반도체 산화물 층, 반도체 질화물 층, 또는 반도체 산질화물 층과 같은 유전체 층을 성장시킬 수 있다. 일부 실시예들에서, 유전체 층은 실리콘 핸들 기판의 전면을 산화시킴으로써 형성될 수 있는 실리콘 이산화물을 포함한다. 이는 (퇴적된 반도체 재료 막의 일부 부분이 소비될) 열 산화 및/또는 CVD 산화물 퇴적 및/또는 원자 층 퇴적에 의해 달성될 수 있다. 일부 실시예들에서, 반도체 핸들 기판은 ASM A400과 같은 노에서 열적으로 산화될 수 있다. 온도는 산화 환경에서 750℃ 내지 1100℃ 범위일 수 있다. 산화 주변 분위기는 Ar 또는 N2 및 O2와 같은 불활성 가스의 혼합물일 수 있다. 산소 함량은 1 내지 10 퍼센트 또는 그보다 더 높게 변할 수 있다. 일부 실시예들에서, 산화 주변 분위기는 최대 100% 산소("건식 산화(dry oxidation)")일 수 있다. 일부 실시예들에서, 산화 주변 분위기는 실리콘 산질화물을 퇴적하기에 적절한 산소 및 암모니아일 수 있다. 일부 실시예들에서, 주변 분위기는 Ar 또는 N2와 같은 불활성 가스와 O2 및 수증기와 같은 산화 가스의 혼합물을 포함할 수 있다("습식 산화"). 일부 실시예들에서, 주변 분위기는 Ar 또는 N2와 같은 불활성 가스와 O2 및 수증기와 같은 산화 가스의 혼합물("습식 산화"), 및 암모니아와 같은 질화 가스를 포함할 수 있다. 일부 실시예들에서, 주변 분위기는 Ar 또는 N2와 같은 불활성 가스와, 실리콘 질화물을 퇴적하기에 적절한 암모니아와 같은 질화 가스의 혼합물을 포함할 수 있다. 예시적인 실시예에서, 반도체 핸들 웨이퍼들은 A400과 같은 수직형 노 내로 로딩될 수 있다. 온도는 N2 및 O2의 혼합물에서 산화 온도까지 상승된다. 요구되는 온도에서, 수증기가 가스 흐름 내로 도입된다. 원하는 산화물 두께가 얻어진 이후, 수증기와 O2는 차단되고 노 온도는 감소되며 웨이퍼가 노로부터 언로딩된다. 전면, 후면, 또는 둘 다 상의 산화층은 약 100 옹스트롬 내지 약 100,000 옹스트롬, 약 100 옹스트롬 내지 약 10,000 옹스트롬, 약 100 옹스트롬 내지 약 1000 옹스트롬, 예컨대 약 100 옹스트롬 내지 약 700 옹스트롬, 또는 약 100 옹스트롬 내지 약 500 옹스트롬, 또는 약 100 옹스트롬 내지 약 250 옹스트롬일 수 있다.
일부 실시예에서, 산화층은 약 5 옹스트롬 내지 약 25 옹스트롬, 예컨대, 약 10 옹스트롬 내지 약 15 옹스트롬과 같이, 비교적 얇다. 얇은 산화물 층은, 표준 세정 용액, 예컨대, SC1/SC2 세정 용액에 노출시킴으로써 반도체 웨이퍼의 양 측면에서 획득될 수 있다. 일부 실시예들에서, SC1 용액은 5부의 탈이온수, 1부의 수성 NH4OH(수산화 암모늄, NH3의 중량부로 29%), 및 1부의 수성 H2O2(과산화수소, 30%)를 포함한다. 일부 실시예들에서, 핸들 기판은 SC2 용액과 같은 산화제를 포함하는 수용액에 노출시킴으로써 산화될 수 있다. 일부 실시예에서, SC2 용액은 5부의 탈이온수, 1부의 수성 HCl(염산, 39 중량%), 및 1부의 수성 H2O2(과산화수소, 30%)를 포함한다.
II. 트랩 풍부 층들
본 발명의 방법에 따르면, 다결정 또는 비정질 반도체 재료를 포함하는 트랩 풍부 층이 단결정 반도체 핸들 웨이퍼의 노출된 전면 상에 퇴적된다. 세미컨덕터-온-인슐레이터 디바이스 내에 트랩 풍부 층을 형성하는 데 이용하기에 적절한 반도체 재료는 제조된 디바이스 내에 고 결함 층을 적절하게 형성할 수 있다. 이러한 재료들은 다결정 반도체 재료들 및 비정질 반도체 재료들을 포함한다. 다결정 또는 비정질일 수 있는 재료들은 실리콘(Si), 실리콘 게르마늄(SiGe), 탄소로 도핑된 실리콘(SiC), 및 게르마늄(Ge)을 포함한다. 다결정 실리콘은 랜덤 결정 배향들을 갖는 작은 실리콘 결정들을 포함하는 재료를 나타낸다. 다결정 실리콘 입자는 크기가 약 20 나노미터만큼 작을 수 있다. 본 발명의 방법에 따르면, 퇴적된 다결정 실리콘의 결정 입자 크기가 작을수록, 트랩 풍부 층의 결함성이 높아진다. 비정질 실리콘은 단거리 및 장거리 질서가 없는 비결정질 동소체 형태의 실리콘을 포함한다. 약 10 나노미터 이하에 걸친 결정도를 갖는 실리콘 입자들 또한 본질적으로 비정질인 것으로 간주될 수 있다. 실리콘 게르마늄은 실리콘과 게르마늄의 임의의 몰비의 실리콘 게르마늄의 합금을 포함한다. 탄소로 도핑된 실리콘은 실리콘과 탄소의 몰비가 변할 수 있는 실리콘과 탄소의 화합물을 포함한다. 다결정 실리콘 트랩 풍부 층의 비저항은 적어도 100 Ohm-cm, 적어도 약 500 Ohm-cm, 적어도 약 1000 Ohm-cm, 또는 심지어 적어도 약 3000 Ohm-cm, 예컨대 약 100 Ohm-cm 내지 약 100,000 Ohm-cm, 또는 약 500 Ohm-cm 내지 약 100,000 Ohm-cm, 또는 약 1000 Ohm-cm 내지 약 100,000 Ohm-cm, 또는 약 500 Ohm-cm 내지 약 10,000 Ohm-cm, 또는 약 750 Ohm-cm 내지 약 10,000 Ohm-cm, 약 1000 Ohm-cm 내지 약 10,000 Ohm-cm, 약 2000 Ohm-cm 내지 약 10,000 Ohm-cm, 약 3000 Ohm-cm 내지 약 10,000 Ohm-cm, 또는 약 3000 Ohm-cm 내지 약 8,000 Ohm-cm일 수 있다.
단결정 반도체 핸들 웨이퍼의 선택적으로 산화된 전면 상에 퇴적하기 위한 재료는 본 기술분야에 알려진 수단에 의해 퇴적될 수 있다. 예를 들어, 반도체 재료는 금속 유기 화학 기상 증착(MOCVD), 물리 기상 증착(PVD), 화학 기상 증착(CVD), 저압 화학 기상 증착(LPCVD), 플라즈마 강화 화학 기상 증착(PECVD), 또는 분자 빔 에피택시(MBE)를 이용하여 퇴적될 수 있다. LPCVD 또는 PECVD를 위한 실리콘 전구체들은, 특히, 메틸 실란, 실리콘 테트라하이드라이드(실란), 트리실란, 디실란, 펜타실란, 네오펜타실란, 테트라실란, 디클로로실란(SiH2Cl2), 실리콘 테트라클로라이드(SiCl4)를 포함한다. 예를 들어, 다결정 실리콘은 약 550℃ 내지 약 690℃, 예컨대 약 580℃ 내지 약 650℃의 온도 범위에서 실란(SiH4)을 열분해함으로써 표면 산화 층 상에 퇴적될 수 있다. 챔버 압력은 약 70 내지 약 400 mTorr의 범위에 있을 수 있다. 비정질 실리콘은 약 75℃ 내지 약 300℃ 범위의 온도들에서 플라즈마 강화 화학 기상 증착(PECVD)에 의해 퇴적될 수 있다. 실리콘 게르마늄, 특히 비정질 실리콘 게르마늄은 유기게르마늄 화합물들, 예컨대 이소부틸게르만, 알킬게르마늄 트리클로라이드들, 및 디메틸아미노게르마늄 트리클로라이드를 포함함으로써 화학 기상 증착에 의해 약 300℃까지의 온도들에서 퇴적될 수 있다. 탄소가 도핑된 실리콘은 실리콘 테트라클로라이드 및 메탄과 같은 전구체를 이용하여 에피택셜 반응기에서 열 플라즈마 화학 기상 증착에 의해 퇴적될 수 있다. CVD 또는 PECVD를 위한 적절한 탄소 전구체는 특히, 메틸실란, 메탄, 에탄, 에틸렌을 포함한다. LPCVD 증착의 경우, 메틸실란은 탄소와 실리콘 양측 모두를 제공하기 때문에 특히 바람직한 전구체이다. PECVD 증착의 경우, 바람직한 전구체는 실란과 메탄을 포함한다. 일부 실시예들에서, 실리콘 층은 원자 기준으로 적어도 약 1%, 예컨대 원자 기준으로 약 1% 내지 원자 기준으로 약 10%의 탄소 농도를 포함할 수 있다.
일부 실시예들에서, 트랩 풍부 층의 반도체 재료의 퇴적은 트랩 풍부 재료의 다수의 층을 제조하기 위해 적어도 한 번, 바람직하게는 두 번 이상 일시적으로 중단될 수 있다. 반도체 재료 막의 중간 표면은, 불활성, 산화, 질화, 또는 부동태화 분위기에 노출됨으로써, 퇴적된 반도체 재료를 포이즈닝(poison) 또는 부동태화할 수 있다. 달리 말하면, 본 발명의 방법은 반도체 재료가 퇴적되고, 퇴적이 중단되고, 반도체 재료의 층이 포이즈닝되거나 부동태화되고, 반도체 재료의 다음 층이 퇴적되는 사이클링 프로세스에 의해 트랩 풍부 반도체 재료의 다층을 퇴적하는 것을 포함할 수 있다. 일부 실시예들에서, 하나의 부동태화된 반도체 층을 포함하는 다층이 형성될 수 있고, 하나의 추가적인 반도체 층이 퇴적되어 트랩 풍부 층을 형성할 수 있다. 일부 실시예들에서, 다층은 트랩 풍부 층 내에 둘 이상의 부동태화 반도체 층 및 하나의 추가 반도체 층을 포함한다. 이러한 방식으로 트랩 풍부 층을 퇴적함으로써, 예를 들어 반도체 재료의 하나 이상의 부동태화된 층, 또는 2개 이상의 부동태화된 층, 예컨대, 3개 이상의 부동태화된 층, 예컨대, 적어도 4개의 부동태화된 층, 또는 4개 내지 약 100개의 부동태화된 층, 또는 4개 내지 약 60개의 부동태화된 층, 또는 4개 내지 약 50개의 부동태화된 층, 또는 4개 내지 약 25개의 부동태화된 층, 또는 6개 내지 약 20개의 부동태화된 층들을 포함하는 다층이 핸들 기판 상에 퇴적된다. 많은 수의 반도체 층이 부분적으로 처리량 요구에 의해 그리고 현재 약 20 나노미터인 퇴적될 수 있는 가장 작은 실용적인 층 두께에 의한 부분적 제한하에 퇴적될 수 있다. 반도체 재료의 이들 층들 각각은, 세미컨덕터-온-인슐레이터 제조의 고온 프로세스들 동안, 다층의 각각의 층에서의 결정 입자 성장이 종래 기술의 프로세스들에서와 같이 전체 트랩 풍부 층의 두께에 의해서가 아니라 부동태화된 다층의 두께에 의해 제한되도록, 포이즈닝되거나 부동태화된다. 일부 실시예들에서, 반도체 층들은 질소, 아산화질소, 암모니아(NH3), 질소 플라즈마, 및 이들의 임의의 조합과 같은 질소 함유 가스를 포함하는 분위기에 제1 반도체 층을 노출시킴으로써 부동태화될 수 있다. 이와 관련하여, 반도체 층이 퇴적되는 분위기는 질소와 같은 질소 함유 가스를 포함할 수 있고, 퇴적 프로세스 종료 이후의 가스에 대한 노출은 반도체 층 위에 얇은 부동태화 층을 형성하기에 충분할 수 있다. 일부 실시예들에서, 챔버는 이전에 퇴적된 반도체 층의 부동태화를 실행하기 위해 퇴적 가스로부터 배기되고 질소 함유 가스로 퍼징될 수 있다. 질소에 대한 노출은 퇴적된 반도체 층을 질화시킬 수 있고, 예를 들어, 단지 수 옹스트롬 두께의 실리콘 질화물의 얇은 층의 형성을 초래한다. 대안적인 부동태화 방법들이 이용될 수 있다. 예를 들어, 반도체 층은 산소, 오존, 수증기, 또는 이들의 임의의 조합과 같은 산소 함유 가스를 포함하는 분위기에 제1 반도체 층을 노출시킴으로써 부동태화될 수 있다. 이들 실시예에 따르면, 반도체 산화물의 얇은 층이 반도체 층 상에 형성될 수 있고, 반도체 산화물은 층을 부동태화하기에 충분하다. 예를 들어, 실리콘 산화물의 얇은 층이 다층의 각각의 층 사이에 형성될 수 있다. 산화물 층은 단지 수 옹스트롬 두께, 예컨대 약 1 옹스트롬 내지 약 20 옹스트롬, 또는 약 1 옹스트롬 내지 약 10 옹스트롬일 수 있다. 일부 실시예들에서, 질소 및 산소 둘 다를 포함하는 공기가 부동태화 가스로서 이용될 수 있다. 일부 실시예들에서, 반도체 층들은 제1 반도체 층을 물, 과산화물(예를 들어, 과산화수소 용액), 또는 SC1 용액(NH3:H2O2:H2O)으로 구성되는 그룹으로부터 선택된 액체에 노출시킴으로써 부동태화될 수 있다.
트랩 풍부 층의 전체 두께는 약 0.3 마이크로미터와 약 5 마이크로미터 사이, 예를 들어 약 0.3 마이크로미터와 약 3 마이크로미터 사이, 예를 들어, 약 0.3 마이크로미터와 약 2 마이크로미터 사이 또는 약 2 마이크로미터와 약 3 마이크로미터 사이에 있을 수 있다.
일부 실시예들에서, 트랩 풍부 층의 퇴적에 후속하여, 트랩 풍부 층의 표면 상의 유전체 층의 형성이 이어진다. 일부 실시예들에서, 트랩 풍부 층 상에 반도체 산화물(예를 들어, 실리콘 이산화물) 막을 형성하기 위해 단일 반도체 핸들 기판(예를 들어, 단결정 실리콘 핸들 기판)이 산화된다. 일부 실시예들에서, 트랩 풍부 층, 예를 들어 다결정 막은(퇴적된 반도체 재료 막의 일부 부분이 소비될) 열적으로 산화될 수 있거나, 반도체 산화물(예를 들어, 실리콘 이산화물) 막은 CVD 산화물 퇴적에 의해 성장될 수 있다. 다결정 또는 비정질 트랩 풍부 층(예를 들어, 다결정 또는 비정질 실리콘 트랩 풍부 층)과 접촉하는 산화물 층(예를 들어, 실리콘 이산화물 층)은 약 0.1 마이크로미터 내지 약 10 마이크로미터, 예컨대 약 0.1 마이크로미터 내지 약 4 마이크로미터, 예컨대 약 0.1 마이크로미터 내지 약 2 마이크로미터, 또는 약 0.1 마이크로미터 내지 약 1 마이크로미터의 두께를 가질 수 있다. 산화 프로세스는 단결정 반도체 핸들 웨이퍼의 후면을 추가적으로 산화시키고, 이는 유리하게는 실리콘 및 실리콘 이산화물의 상이한 열 팽창 계수들에 의해 잠재적으로 야기되는 비틀림 및 굽힘을 감소시킨다.
III. 결합된 구조의 제조
플로트 존 방법에 따라 제조된 단결정 실리콘 핸들 웨이퍼와 같은 단결정 반도체 핸들 웨이퍼는 다음으로 종래의 층 전이 방법들에 따라 제조된 단결정 반도체 도너 웨이퍼에 결합된다. 바람직한 실시예들에서, 단결정 반도체 도너 웨이퍼는 실리콘, 실리콘 탄화물, 실리콘 게르마늄, 갈륨 비화물, 갈륨 질화물, 인듐 인화물, 인듐 갈륨 비화물, 게르마늄, 및 이들의 조합들로 이루어진 그룹으로부터 선택된 재료를 포함한다. 도너 웨이퍼는 플로트 존 또는 초크랄스키 방법에 의해 제조된 잉곳으로부터 슬라이싱될 수 있다. 웨이퍼 두께는, 약 100 마이크로미터와 약 5000 마이크로미터 사이에서, 예컨대, 약 100 마이크로미터 내지 약 1500 마이크로미터, 약 250 마이크로미터 내지 약 1500 마이크로미터, 약 300 마이크로미터 내지 약 1000 마이크로미터, 적절하게는 약 500 마이크로미터 내지 약 1000 마이크로미터의 범위에서 변할 수 있다. 일부 특정한 실시예에서, 웨이퍼 두께는 약 725 마이크로미터일 수 있다. 일부 실시예에서, 웨이퍼 두께는 약 775 마이크로미터일 수 있다. 최종 집적 회로 디바이스의 원하는 특성들에 따라, 단결정 반도체(예를 들어, 실리콘) 도너 웨이퍼는 붕소(p-형), 갈륨(p-형), 알루미늄(p-형), 인듐(p-형), 인(n-형), 안티몬(n-형), 및 비소(n-형)와 같은 전기적 활성 도펀트들을 포함할 수 있다. 단결정 반도체(예를 들어, 실리콘) 도너 웨이퍼의 비저항은 1 내지 100 Ohm-cm, 1 내지 50 Ohm-cm, 또는 5 내지 25 Ohm-cm의 범위일 수 있다. 단결정 반도체 도너 웨이퍼는 산화, 주입, 및 주입 이후 세정을 포함하는 표준 프로세스 단계들을 겪을 수 있다. 따라서, 에칭되고 연마되고 선택적으로 산화된 단결정 반도체 도너 웨이퍼는 도너 기판에 손상 층을 형성하기 위해 이온 주입을 겪는다.
일부 실시예들에서, 단결정 반도체 도너 웨이퍼는 유전체 층을 포함한다. 유전체 층은 단결정 반도체 도너 웨이퍼의 전면 상에 형성된 하나 이상의 절연 층을 포함할 수 있다. 절연 층은 실리콘 이산화물, 실리콘 질화물, 및 실리콘 산질화물로 이루어진 그룹으로부터 선택된 재료를 포함할 수 있다. 일부 실시예들에서, 절연 층은 Al2O3, AlN, 또는 이들의 조합으로 구성되는 그룹으로부터 선택된 재료를 포함할 수 있다. 일부 실시예들에서, 유전체 층은 절연 재료의 다수의 층을 포함하지만, 다른 구성들이 본 발명의 범위 내에 있다. 각각의 절연 층은 실리콘 이산화물, 실리콘 질화물, 및 실리콘 산질화물로 구성되는 그룹으로부터 선택된 재료를 포함할 수 있다. 일부 실시예들에서, 유전체 층은 실리콘 이산화물, 실리콘 질화물, 및 실리콘 이산화물의 순서로 절연 재료의 3개의 층을 포함한다. 각각의 절연 층은 적어도 약 10 나노미터 두께, 예컨대 약 10 나노미터 내지 약 10,000 나노미터, 약 10 나노미터 내지 약 5,000 나노미터, 50 나노미터 내지 약 400 나노미터, 또는 약 100 나노미터 내지 약 400 나노미터, 예컨대 약 50 나노미터, 100 나노미터, 또는 200 나노미터의 두께를 가질 수 있다.
이온 주입은 Applied Materials Quantum II, Quantum H, Quantum LEAP, 또는 Quantum X와 같은 상업적으로 이용가능한 기기에서 수행될 수 있다. 주입된 이온들은 He, H, H2, 또는 이들의 조합들을 포함한다. 이온 주입은 반도체 도너 기판에 손상 층을 형성하기에 충분한 밀도 및 지속기간으로서 수행된다. 주입 밀도는 약 1012ions/cm2 내지 약 1017ions/cm2, 예컨대 약 1014ions/cm2 내지 약 1017ions/cm2, 예컨대 약 1015ions/cm2 내지 약 1017ions/cm2, 또는 약 1016ions/cm2 내지 약 1017ions/cm2의 범위일 수 있다. 주입 에너지들은 약 1 keV 내지 약 3,000 keV, 예컨대 약 10 keV 내지 약 3,000 keV의 범위일 수 있다. 주입 에너지들은 약 1 keV 내지 약 3,000 keV, 예컨대 약 5 keV 내지 약 1,000 keV, 또는 약 5 keV 내지 약 200 keV, 또는 5 keV 내지 약 100 keV, 또는 5 keV 내지 약 80 keV의 범위일 수 있다. 주입의 깊이는 SOI 프로세스에서 핸들에 전이되는 단결정 반도체 디바이스 층의 두께를 결정한다. 이온들은 약 100 옹스트롬 내지 약 30,000 옹스트롬, 예컨대 약 200 옹스트롬 내지 약 20,000 옹스트롬, 예컨대 약 2000 옹스트롬 내지 약 15,000 옹스트롬, 또는 약 15,000 옹스트롬 내지 약 30,000 옹스트롬의 깊이로 주입될 수 있다. 일부 실시예들에서, 주입 이후에, 단결정 반도체 도너 웨이퍼, 예를 들어 단결정 실리콘 도너 웨이퍼를 세정하는 것이 바람직할 수 있다. 일부 바람직한 실시예들에서, 세정은 DI 수 헹굼 및 SC1/SC2 세정들이 뒤따르는 피라나(Piranha) 세정을 포함할 수 있다.
본 발명의 일부 실시예들에서, He+, H+, H2 + 및 그 임의의 조합의 이온 주입에 의해 형성되는 이온 주입 영역을 내부에 갖는 단결정 반도체 도너 웨이퍼가 단결정 반도체 도너 기판에서 열 활성화된 절단 평면을 형성하기에 충분한 온도에서 어닐링된다. 적절한 도구의 일 예시는 Blue M 모델과 같은 단순한 Box 노일 수 있다. 일부 바람직한 실시예들에서, 이온 주입된 단결정 반도체 도너 기판은 약 200℃ 내지 약 350℃, 약 225℃ 내지 약 325℃, 바람직하게는 약 300℃의 온도에서 어닐링된다. 열 어닐링은 약 2시간 내지 약 10시간, 예컨대 약 2시간 내지 약 8시간의 지속기간 동안 발생할 수 있다. 이러한 온도 범위내에서의 열 어닐링은 열적으로 활성화된 절단 평면을 형성하기에 충분하다. 절단 평면을 활성화시키기 위한 열 어닐링 이후에, 단결정 반도체 도너 기판 표면은 선택적으로 세정된다.
일부 실시예들에서, 이온 주입되고 선택적으로 세정되고 선택적으로 어닐링된 단결정 반도체 도너 웨이퍼는 산소 플라즈마 및/또는 질소 플라즈마 표면 활성화를 겪는다. 일부 실시예들에서, 산소 플라즈마 표면 활성화 도구는, EVG®810LT 저온 플라즈마 활성화 시스템과 같은 EV 그룹으로부터 이용가능한 것들과 같은, 상업적으로 이용가능한 도구이다. 이온 주입되고 선택적으로 세정된 단결정 반도체 도너 웨이퍼는 챔버 내로 로딩된다. 챔버는 배기되고 대기압 미만의 압력까지 O2로 다시 채워짐으로써 플라즈마를 생성한다. 단결정 반도체 도너 웨이퍼는 약 1초 내지 약 120초의 범위를 가질 수 있는 원하는 시간 동안 이 플라즈마에 노출된다. 단결정 반도체 도너 기판의 전면을 전술한 방법에 따라 제조된 단결정 반도체 핸들 기판에 잘 결합될 수 있고 친수성이 되게 하기 위해 산소 플라즈마 표면 산화가 수행된다.
다음으로, 단결정 반도체 도너 웨이퍼의 친수성 전면 및 단결정 반도체 핸들 웨이퍼의 전면을 밀접하게 접촉시킴으로써 결합된 구조를 형성한다. 본 발명의 방법들에 따르면, 단결정 반도체 도너 웨이퍼의 전면 및 단결정 반도체 핸들 웨이퍼의 전면 각각은 하나 이상의 절연 층을 포함할 수 있다. 절연 층들은 결합된 구조의 유전체 층을 형성한다.
기계적 결합이 비교적 약할 수 있기 때문에, 결합된 구조는 단결정 반도체 도너 웨이퍼와 단결정 반도체 핸들 웨이퍼 사이의 결합을 공고히 하기 위해 더 어닐링될 수 있다. 본 발명의 일부 실시예들에서, 결합된 구조는 단결정 반도체 도너 기판에서 열 활성화된 절단 평면을 형성하기에 충분한 온도에서 어닐링된다. 적절한 도구의 일 예시는 Blue M 모델과 같은 단순한 Box 노일 수 있다. 일부 실시예들에서, 결합된 구조는 약 200℃ 내지 약 400℃, 약 300℃ 내지 약 400℃, 예컨대 약 350℃ 내지 약 400℃의 온도에서 어닐링된다.
일부 실시예들에서, 어닐링은 약 0.5 MPa 내지 약 200 MPa, 예컨대 약 0.5 MPa 내지 약 100 MPa, 예컨대 약 0.5 MPa 내지 약 50 MPa, 또는 약 0.5 MPa 내지 약 10 MPa, 또는 약 0.5 MPa 내지 약 5 MPa 같은 비교적 높은 압력들에서 발생할 수 있다. 종래의 결합 방법들에서, 온도는 열 절단에 의해 제한될 가능성이 있다. 이는 주입 평면에서의 소판들의 압력이 외부적 등압(external isostatic pressure)을 초과할 때 발생한다. 따라서, 종래의 어닐링은 열 절단 때문에 약 350℃ 내지 약 400℃의 결합 온도로 제한될 수 있다. 주입 및 결합 이후에, 웨이퍼들은 약하게 함께 유지된다. 그러나 웨이퍼들 사이의 갭은 가스 침투 또는 탈출을 방지하기에 충분하다. 약한 결합들은 열 처리에 의해 강화될 수 있지만, 주입 동안 형성된 공동들은 가스로 채워진다. 가열하는 동안, 공동들 내부의 가스는 가압된다. 압력은 용량에 따라 0.2 내지 1 GPa에 도달할 수 있는 것으로 추정된다(Cherkashin et al., J. Appl. Phys. 118, 245301(2015)). 압력이 임계값을 초과할 때, 층은 박리된다. 이는 열 절단이라고 지칭된다. 이로 인해 어닐링에서 더 높은 온도 또는 더 긴 시간이 방지된다. 본 발명의 일부 실시예에 따르면, 결합은 상승된 압력, 예를 들어 약 0.5 MPa 내지 약 200 MPa, 예컨대 약 0.5 MPa 내지 약 100 MPa, 예컨대 약 0.5 MPa 내지 약 50 MPa, 또는 약 0.5 MPa 내지 약 10 MPa, 또는 약 0.5 MPa 내지 약 5 MPa에서 이루어지며, 이는 상승된 온도에서 결합을 가능하게 한다. 일부 실시예들에서, 결합된 구조는 약 300℃ 내지 약 700℃, 약 400℃ 내지 약 600℃, 예컨대 약 400℃ 내지 약 450℃, 또는 심지어 약 450℃ 내지 약 600℃, 또는 약 350℃ 내지 약 450℃의 온도에서 어닐링된다. 열 예산을 증가시키는 것은 결합 강도에 긍정적인 영향을 미칠 것이다. 열 어닐링은 약 0.5 시간 내지 약 10 시간, 예컨대 약 0.5 시간 내지 약 3 시간의 지속기간, 바람직하게는 약 2 시간의 지속기간 동안 발생할 수 있다. 이러한 온도 범위내에서의 열 어닐링은 열적으로 활성화된 절단 평면을 형성하기에 충분하다. 종래의 결합 어닐링에서, 핸들 웨이퍼 및 도너 웨이퍼 둘 다의 에지는 롤 오프로 인해 멀리 분리될 수 있다. 이 영역에서는 층 전이가 없다. 이는 테라스(terrace)라고 불린다. 가압 결합은 이 테라스를 감소시켜, SOI 층을 에지를 향해 더 멀리 연장시킬 것으로 예상된다. 이 메커니즘은 공기의 트랩된 포켓들이 압축되어 바깥쪽으로 "지퍼링(zippering)"하는 것에 기초한다. 절단 평면을 활성화시키기 위한 열 어닐링 이후에, 결합된 구조가 절단될 수 있다.
열 어닐링 이후에, 단결정 반도체 도너 웨이퍼와 단결정 반도체 핸들 웨이퍼 사이의 결합은 절단 평면에서 결합된 구조를 절단하는 것을 통해 층 전이를 개시하기에 충분히 강하다. 절단은 본 기술분야에서 알려진 기술들을 통해 이루어질 수 있다. 일부 실시예들에서, 결합된 구조체는 종래의 절단 스테이션에 배치될 수 있고, 일 측 상에서 정적 흡입 컵들에 부착되고 다른 측 상에서 힌지 암(hinged arm) 상의 추가적인 흡입 컵들이 부착된다. 균열은 흡입 컵 부착부 부근에서 시작되고, 이동가능한 암은 웨이퍼를 절단 분리하는 힌지에 대하여 회전한다. 절단은 반도체 도너 웨이퍼의 일부를 제거함으로써, 세미컨덕터-온-인슐레이터 복합 구조(20) 상에 단결정 반도체 디바이스 층(26), 바람직하게는 실리콘 디바이스 층을 남긴다. 도 2를 참조한다.
절단 이후에, 절단된 구조는 전이 디바이스 층(26)과 단결정 반도체 핸들 웨이퍼(20) 사이의 결합을 더 강화하기 위해 고온 어닐링을 겪을 수 있다. 적절한 도구의 예는 ASM A400과 같은 수직 노일 수 있다. 일부 바람직한 실시예들에서, 결합된 구조는 약 1000℃ 내지 약 1200℃, 바람직하게는 약 1000℃의 온도에서 어닐링된다. 열 어닐링은 약 0.5 시간 내지 약 8 시간의 지속기간, 바람직하게는 약 4 시간의 지속기간 동안 발생할 수 있다. 이러한 온도 범위들 내에서의 열 어닐링은 전이된 디바이스 층과 단결정 반도체 핸들 기판 사이의 결합을 강화하기에 충분하다.
절단 및 고온 어닐링 이후에, 결합된 구조는 얇은 열 산화물을 제거하고 표면으로부터 미립자들을 세정하도록 설계된 세정 프로세스를 겪을 수 있다. 일부 실시예들에서, 단결정 반도체 디바이스 층은 캐리어 가스로서 H2을 이용하는 수평 흐름 단일 웨이퍼 에피택셜 반응기에서 기상 HCl 에칭 프로세스를 겪음으로써 원하는 두께 및 평활도가 될 수 있다. 일부 실시예들에서, 반도체 디바이스 층(26)은 약 20 나노미터 내지 약 3 마이크로미터, 예컨대 약 20 나노미터 내지 약 2 마이크로미터, 예컨대 약 20 나노미터 내지 약 1.5 마이크로미터 또는 약 1.5 마이크로미터 내지 약 3 마이크로미터의 두께를 가질 수 있다.
일부 실시예들에서, 전이된 단결정 반도체 디바이스 층(26) 상에 에피택셜 층이 퇴적될 수 있다. 퇴적된 에피택셜 층은 하부의 단결정 반도체 디바이스 층(26)과 실질적으로 동일한 전기적 특성을 포함할 수 있다. 대안적으로, 에피택셜 층은 하부의 단결정 반도체 디바이스 층(26)과 상이한 전기적 특성들을 포함할 수 있다. 에피택셜 층은 실리콘, 실리콘 탄화물, 실리콘 게르마늄, 갈륨 비화물, 갈륨 질화물, 인듐 인화물, 인듐 갈륨 비화물, 게르마늄, 및 이들의 조합으로 이루어진 그룹으로부터 선택된 재료를 포함할 수 있다. 최종 집적 회로 디바이스의 원하는 특성들에 따라, 에피택셜 층은 붕소(p-형), 갈륨(p-형), 알루미늄(p-형), 인듐(p-형), 인(n-형), 안티몬(n-형), 및 비소(n-형)와 같은 전기적 활성 도펀트들을 포함할 수 있다. 에피택셜 층의 비저항은 1 내지 1050 Ohm-cm, 1 내지 50 Ohm-cm, 전형적으로, 5 내지 25 Ohm-cm의 범위일 수 있다. 일부 실시예들에서, 에피택셜 층은 약 20 나노미터 내지 약 3 마이크로미터, 예컨대 약 20 나노미터 내지 약 2 마이크로미터, 예컨대 약 20 나노미터 내지 약 1.5 마이크로미터 또는 약 1.5 마이크로미터 내지 약 3 마이크로미터의 두께를 가질 수 있다.
완성된 SOI 웨이퍼는 단결정 반도체 핸들 웨이퍼(22), 트랩 풍부 층(28), 유전체 층(24), 및 반도체 디바이스 층(26)을 포함하고, 그 후 라인 최종 계측 검사들을 받고 전형적인 SC1-SC2 프로세스를 이용하여 마지막으로 세정될 수 있다.
본 개시내용 또는 그 실시예(들)의 엘리먼트 소개시, 관사 "일"("a", "an")" 및 상기"("the", "said")는 하나 이상의 해당 요소가 존재한다는 것을 의미하려는 의도이다. 용어 "포함하는(comprising, including)" 및"갖는(having)"은 포괄적이며 열거된 요소들 외에 추가 요소들이 있을 수 있다는 것을 의미하도록 의도된다.
개시내용의 범위로부터의 벗어나지 않고 위 내용에 대해 다양한 변경들이 이루어질 수 있으므로, 위 설명에 포함되고 첨부 도면들에 도시된 모든 내용은 제한적인 의미가 아니라 예시적인 것으로서 해석되어야 한다.

Claims (34)

  1. 다층 구조체로서,
    단결정 실리콘 웨이퍼 핸들 기판- 상기 단결정 실리콘 웨이퍼 핸들 기판은 2개의 대체로 평행한 주 표면으로서, 상기 2개의 대체로 평행한 주 표면 중 하나는 상기 단결정 실리콘 웨이퍼 핸들 기판의 전면이고 다른 하나는 상기 단결정 실리콘 웨이퍼 핸들 기판의 후면인, 2개의 대체로 평행한 주 표면, 상기 단결정 실리콘 웨이퍼 핸들 기판의 상기 전면과 상기 후면을 연결하는 주변 에지, 및 상기 단결정 실리콘 웨이퍼 핸들 기판의 상기 전면과 상기 후면 사이의 상기 단결정 실리콘 웨이퍼 핸들 기판의 중심 평면을 포함하며, 상기 단결정 실리콘 웨이퍼 핸들 기판은 적어도 약 5000 ohm-cm의 벌크 비저항, 약 1x1016 atoms/cm3 미만의 격자간 산소 농도, 및 적어도 약 1x1013 atoms/cm3의 질소 농도를 가짐 -;
    상기 단결정 실리콘 웨이퍼 핸들 기판의 상기 전면과 계면 접촉하는 트랩 풍부 층;
    상기 트랩 풍부 층과 계면 접촉하는 유전체 층; 및
    상기 유전체 층과 계면 접촉하는 단결정 반도체 디바이스 층을 포함하는, 다층 구조체.
  2. 제1항에 있어서, 상기 단결정 반도체 핸들 기판은 상기 플로트 존 방법에 의해 성장된 단결정 실리콘 잉곳으로부터 슬라이싱된 실리콘 웨이퍼를 포함하는, 다층 구조체.
  3. 제2항에 있어서, 상기 플로트 존 방법에 의해 성장된 단결정 실리콘 잉곳으로부터 슬라이싱된 상기 실리콘 웨이퍼는 적어도 약 150 mm의 직경을 갖는, 다층 구조체.
  4. 제2항에 있어서, 상기 플로트 존 방법에 의해 성장된 단결정 실리콘 잉곳으로부터 슬라이싱된 상기 실리콘 웨이퍼는 적어도 약 200 mm의 직경을 갖는, 다층 구조체.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 단결정 반도체 핸들 기판은 적어도 약 7,500 ohm-cm의 벌크 비저항을 갖는, 다층 구조체.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 단결정 반도체 핸들 기판은 적어도 약 10,000 ohm-cm의 벌크 비저항을 갖는, 다층 구조체.
  7. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 단결정 반도체 핸들 기판은 적어도 약 15,000 ohm-cm의 벌크 비저항을 갖는, 다층 구조체.
  8. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 단결정 반도체 핸들 기판은 적어도 약 20,000 ohm-cm의 벌크 비저항을 갖는, 다층 구조체.
  9. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 단결정 반도체 핸들 기판은 약 100,000 ohm-cm 미만의 벌크 비저항을 갖는, 다층 구조체.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 단결정 반도체 핸들 기판은 1x1011 donors/cm3 미만의 과잉 열 도너 농도를 갖는, 다층 구조체.
  11. 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 단결정 반도체 핸들 기판은 5x1010 donors/cm3 미만의 과잉 열 도너 농도를 갖는, 다층 구조체.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서, 상기 단결정 반도체 핸들 기판은 1x1012 atoms/cm3 미만의 농도로 p-형 도펀트를 포함하고, 또한 산소 열 이중 도너들(oxygen thermal double donors), 새로운 도너들(new donors), 및 과잉 열 도너들(excess thermal donors), 또는 이들의 임의의 조합의 농도는 p-형 도펀트의 상기 농도보다 적어도 한 자릿수 더 작은, 다층 구조체.
  13. 제1항 내지 제11항 중 어느 한 항에 있어서, 상기 단결정 반도체 핸들 기판은 1x1011 atoms/cm3 미만의 농도로 p-형 도펀트를 포함하고, 또한 산소 열 이중 도너들, 새로운 도너들, 및 과잉 열 도너들, 또는 이들의 임의의 조합의 농도는 p-형 도펀트의 상기 농도보다 적어도 한 자릿수 더 작은, 다층 구조체.
  14. 제1항 내지 제11항 중 어느 한 항에 있어서, 상기 단결정 반도체 핸들 기판은 1x1012 atoms/cm3 미만의 농도로 n-형 도펀트를 포함하고, 또한 산소 열 이중 도너들, 새로운 도너들, 및 과잉 열 도너들, 또는 이들의 임의의 조합의 농도는 n-형 도펀트의 상기 농도보다 적어도 한 자릿수 더 작은, 다층 구조체.
  15. 제1항 내지 제11항 중 어느 한 항에 있어서, 상기 단결정 반도체 핸들 기판은 1x1011 atoms/cm3 미만의 농도로 n-형 도펀트를 포함하고, 또한 산소 열 이중 도너들, 새로운 도너들, 및 과잉 열 도너들, 또는 이들의 임의의 조합의 농도는 n-형 도펀트의 상기 농도보다 적어도 한 자릿수 더 작은, 다층 구조체.
  16. 제1항 내지 제15항 중 어느 한 항에 있어서, 상기 단결정 반도체 핸들 기판은 약 1x1015 atoms/cm3 미만의 격자간 산소 농도를 갖는, 다층 구조체.
  17. 제1항 내지 제16항 중 어느 한 항에 있어서, 상기 단결정 반도체 핸들 기판은 적어도 약 1x1014 atoms/cm3의 질소 농도를 갖는, 다층 구조체.
  18. 제1항 내지 제16항 중 어느 한 항에 있어서, 상기 단결정 반도체 핸들 기판은 약 3x1015 atoms/cm3 미만의 질소 농도를 갖는, 다층 구조체.
  19. 제1항 내지 제16항 중 어느 한 항에 있어서, 상기 단결정 반도체 핸들 기판은 약 1x1015 atoms/cm3 미만의 질소 농도를 갖는, 다층 구조체.
  20. 제1항 내지 제16항 중 어느 한 항에 있어서, 상기 단결정 반도체 핸들 기판은 약 7x1014 atoms/cm3 미만의 질소 농도를 갖는, 다층 구조체.
  21. 제1항 내지 제16항 중 어느 한 항에 있어서, 상기 단결정 반도체 핸들 기판은 약 5x1014 atoms/cm3와 약 2x1015 atoms/cm3 사이의 질소 농도를 갖는, 다층 구조체.
  22. 제1항 내지 제21항 중 어느 한 항에 있어서, 상기 트랩 풍부 층은 하나 이상의 다결정 반도체 층을 포함하고, 상기 하나 이상의 다결정 반도체 층들 각각은 실리콘, SiGe, SiC 및 Ge로 구성된 그룹으로부터 선택된 재료를 포함하는, 다층 구조체.
  23. 제1항 내지 제21항 중 어느 한 항에 있어서, 상기 트랩 풍부 층은 하나 이상의 비정질 반도체 층을 포함하고, 상기 하나 이상의 비정질 반도체 층들 각각은 실리콘, SiGe, SiC 및 Ge로 구성된 그룹으로부터 선택된 재료를 포함하는, 다층 구조체.
  24. 제1항 내지 제23항 중 어느 한 항에 있어서, 상기 트랩 풍부 층은 약 1000 Ohm-cm보다 더 큰 비저항을 갖는, 다층 구조체.
  25. 제1항 내지 제23항 중 어느 한 항에 있어서, 상기 트랩 풍부 층은 약 3000 Ohm-cm보다 더 큰 비저항을 갖는, 다층 구조체.
  26. 제1항 내지 제23항 중 어느 한 항에 있어서, 상기 트랩 풍부 층은 약 2000 Ohm-cm 내지 약 10,000 Ohm-cm의 비저항을 갖는, 다층 구조체.
  27. 제1항 내지 제23항 중 어느 한 항에 있어서, 상기 트랩 풍부 층은 약 3000 Ohm-cm 내지 약 10,000 Ohm-cm의 비저항을 갖는, 다층 구조체.
  28. 제1항 내지 제23항 중 어느 한 항에 있어서, 상기 트랩 풍부 층은 약 3000 Ohm-cm 내지 약 5,000 Ohm-cm의 비저항을 갖는, 다층 구조체.
  29. 제1항 내지 제28항 중 어느 한 항에 있어서, 상기 트랩 풍부 층은 약 0.1 마이크로미터 내지 약 50 마이크로미터의 두께를 갖는, 다층 구조체.
  30. 제1항 내지 제28항 중 어느 한 항에 있어서, 상기 트랩 풍부 층은 약 0.1 마이크로미터 내지 약 20 마이크로미터의 두께를 갖는, 다층 구조체.
  31. 제1항 내지 제28항 중 어느 한 항에 있어서, 상기 트랩 풍부 층은 약 0.1 마이크로미터 내지 약 10 마이크로미터의 두께를 갖는, 다층 구조체.
  32. 제1항 내지 제28항 중 어느 한 항에 있어서, 상기 트랩 풍부 층은 약 0.5 마이크로미터 내지 약 5 마이크로미터의 두께를 갖는, 다층 구조체.
  33. 제1항 내지 제32항 중 어느 한 항에 있어서, 상기 유전체 층은 실리콘 이산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 티타늄 산화물, 지르코늄 산화물, 란탄 산화물, 바륨 산화물, 알루미늄 산화물, 알루미늄 질화물 및 이들의 임의의 조합 중에서 선택된 재료를 포함하는, 다층 구조체.
  34. 제1항 내지 제32항 중 어느 한 항에 있어서, 상기 유전체 층은 실리콘 이산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 티타늄 산화물, 지르코늄 산화물, 란탄 산화물, 바륨 산화물 및 이들의 임의의 조합 중에서 선택된 재료를 포함하는, 다층 구조체.
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