WO2018016350A1 - 半導体基板及びその製造方法 - Google Patents

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WO2018016350A1
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nitride semiconductor
silicon oxide
diamond
semiconductor layer
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喬 松田
柳生　栄治
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三菱電機株式会社
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    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body

Definitions

  • the present invention relates to a semiconductor substrate and a manufacturing method thereof. Specifically, the present invention relates to a semiconductor substrate used for a semiconductor element such as a field effect transistor (FET) and a manufacturing method thereof.
  • a semiconductor substrate used for a semiconductor element such as a field effect transistor (FET) and a manufacturing method thereof.
  • FET field effect transistor
  • a field effect transistor for example, a high electron mobility transistor “HEMT”) using a nitride semiconductor is known as a semiconductor element that operates in a high output region.
  • a semiconductor element is liable to deteriorate in characteristics and reliability due to temperature rise during high output operation. Therefore, in order to suppress the temperature rise of the semiconductor element, it is necessary to provide a material and structure with high heat dissipation near the heat generating portion. For example, heat dissipation can be improved by processing a semiconductor layer formed of a nitride semiconductor and bonding it to a heat dissipation material.
  • the heat dissipation of the semiconductor element can be improved by using diamond as a heat dissipation material and joining the diamond layer to the semiconductor layer.
  • a diamond substrate manufactured by chemical vapor deposition (CVD) has been put into practical use and is used for a heat sink, an optical window for a high intensity laser, and the like.
  • the flatness of the bonding surface between the semiconductor layer and the diamond layer is important.
  • the polishing of the semiconductor layer is relatively easy, and the nano-sized surface roughness is reduced. Can be secured.
  • a diamond substrate produced by CVD has a surface roughness of about 10 ⁇ m with respect to a thickness of 100 ⁇ m.
  • the diamond layer has high hardness, it is difficult to flatten the surface by polishing or the like. Therefore, it is not easy to directly join the diamond layer and the semiconductor layer. Therefore, as a method for joining the diamond layer and the semiconductor layer, a method using an organic adhesive such as resin or wax has been proposed (for example, Patent Document 1).
  • the organic adhesive generally has a low thermal conductivity, and the adhesive layer formed from the organic adhesive tends to be thick, so that the thermal conduction from the semiconductor layer to the diamond layer is often insufficient. Furthermore, since the thermal expansion coefficients of the diamond layer and the semiconductor layer are different, the adhesive layer may be deteriorated due to strain caused by the difference in thermal expansion coefficient, and the diamond layer may be peeled off from the semiconductor layer.
  • thermo expansion buffer layer between two different substrates to be bonded
  • This thermal expansion buffer layer has a thermal expansion coefficient between the thermal expansion coefficients of two different substrates, and is provided to alleviate the difference between the thermal expansion coefficients of the two different substrates and realize good bonding.
  • a thermal expansion relaxation layer suitable for joining the diamond layer and the semiconductor layer has not been specifically proposed.
  • Non-Patent Document 1 silicon oxide (SiO 2 ) layer between the Si wafer and the III-V compound semiconductor (for example, Non-Patent Document 1). ).
  • Si wafers are excellent in surface smoothness, and the situation is different from a diamond layer having low surface smoothness.
  • the present invention has been made to solve the above-described problems, and an object of the present invention is to provide a semiconductor substrate excellent in bonding between a diamond layer and a nitride semiconductor layer and having high heat dissipation, and a method for manufacturing the same.
  • the present invention is a semiconductor substrate having a silicon oxide layer as an adhesive layer between a nitride semiconductor layer and a diamond layer.
  • the present invention also includes a step of planarizing the surface of the silicon oxide layer after forming the silicon oxide layer on the surfaces of the nitride semiconductor layer and the diamond layer, and the surface of the silicon oxide layer on which the planarization treatment has been performed. And a step of heat-treating the nitride semiconductor layer and the diamond layer after laminating the nitride semiconductor layer and the diamond layer.
  • the present invention it is possible to obtain a semiconductor substrate excellent in bonding between a diamond layer and a nitride semiconductor layer and having high heat dissipation and a method for manufacturing the same.
  • FIG. 1 is a cross-sectional view of a semiconductor substrate according to a first embodiment.
  • FIG. 6 is a process flow diagram for illustrating the method for manufacturing the semiconductor substrate of the first embodiment.
  • FIG. 6 is a cross-sectional view of another semiconductor substrate according to the first embodiment.
  • FIG. 6 is a cross-sectional view of the semiconductor substrate according to the second and third embodiments.
  • FIG. 1 is a cross-sectional view of the semiconductor substrate of the present embodiment.
  • a semiconductor substrate 1 has a nitride semiconductor layer 2, a diamond layer 3, and a silicon oxide layer 4 disposed between the nitride semiconductor layer 2 and the diamond layer 3.
  • the nitride semiconductor layer 2 is not particularly limited, and those known in the technical field can be used.
  • the nitride semiconductor layer 2 generally has a heterostructure formed by epitaxially growing a nitride semiconductor such as GaN, AlN, InN, InGaN, or AlGaN.
  • Examples of the nitride semiconductor layer 2 include a laminated structure in which a channel layer, a barrier layer, and a cap layer are formed from the silicon oxide layer 4 side.
  • a buffer layer may be provided between the silicon oxide layer 4 and the channel layer.
  • GaN, InGaN, AlGaN, or these combination etc. are mentioned.
  • barrier layer AlGaN, GaN, AlN, or these combination etc.
  • cap layer GaN, AlGaN, etc. are mentioned.
  • it does not specifically limit as a buffer layer AlN, AlGaN, GaN / InGaN, AlN / AlGaN, etc.
  • a typical nitride semiconductor layer 2 has a heterostructure of GaN (channel layer) / AlGaN (barrier layer) / GaN (cap layer) from the silicon oxide layer 4 side.
  • the thickness of the nitride semiconductor layer 2 is not particularly limited, but is generally 0.5 ⁇ m or more and 3.0 ⁇ m or less.
  • the diamond layer 3 is not particularly limited, and a diamond substrate known in the technical field can be used.
  • the diamond substrate can be manufactured by a microwave plasma CVD method.
  • the diamond substrate can also be produced by other methods such as a hot filament CVD method and a sintering method.
  • the thickness of the diamond layer 3 is generally 100 ⁇ m or more, it is preferably 200 ⁇ m or more from the viewpoint of facilitating handling in the manufacturing process of the semiconductor substrate 1.
  • the thermal conductivity of the diamond layer 3 is not particularly limited as long as it is larger than the thermal conductivity of the nitride semiconductor layer 2.
  • the thermal conductivity of the nitride semiconductor layer 2 is generally 300 W / mK or less at room temperature (25 ° C.)
  • the thermal conductivity of the diamond layer 3 is generally over 300 W / mK at room temperature (25 ° C.). It is preferable.
  • the specific resistivity of the diamond layer 3 is preferably 10 3 ⁇ ⁇ m or more, more preferably 10 5 ⁇ , from the viewpoint of reducing dielectric loss at the operating frequency. ⁇ It is appropriate that it is more than m.
  • the silicon oxide layer 4 functions as an adhesive layer between the nitride semiconductor layer 2 and the diamond layer 3.
  • the silicon oxide layer 4 includes a thermal expansion coefficient (about 4 to 6 ⁇ 10 ⁇ 6 K ⁇ 1 ) of the nitride semiconductor layer 2 and a thermal expansion coefficient (about 1.1 ⁇ 10 ⁇ 6 K ⁇ 1 ) of the diamond layer 3. Therefore, when a thermal load is applied to the semiconductor substrate 1, distortion due to a difference in thermal expansion coefficient between the nitride semiconductor layer 2 and the diamond layer 3 is caused. Can be relaxed. Therefore, even when a thermal load is applied to the semiconductor substrate 1, the diamond layer 3 is difficult to peel from the nitride semiconductor layer 2, and the bonding reliability is improved.
  • the silicon oxide layer 4 can be formed by a CVD method, a sputtering method, or the like.
  • the silicon oxide layer 4 preferably has a thermal resistance smaller than that of the diamond layer 3. With the silicon oxide layer 4 having such a thermal resistance, the heat conduction between the nitride semiconductor layer 2 and the diamond layer 3 is not hindered, and the heat conduction from the nitride semiconductor layer 2 to the diamond layer 3 is efficient. Can be done automatically.
  • the thermal resistance of the silicon oxide layer 4 can be controlled by adjusting the thickness of the silicon oxide layer 4. Specifically, the following formula: it is necessary to adjust the t SiO2 ⁇ t dia * k SiO2 / k thickness t SiO2 of the silicon oxide layer 4 so as to satisfy the dia.
  • t dia , k SiO2, and k dia are the thickness of the diamond layer 3, the thermal conductivity of silicon oxide, and the thermal conductivity of diamond, respectively.
  • the semiconductor substrate 1 having the above structure can be manufactured according to the process flow shown in FIG.
  • the nitride semiconductor layer 2 is epitaxially grown on the growth substrate 5 (see step (a)).
  • the growth substrate 5 is not particularly limited, and a Si substrate, a SiC substrate, a sapphire substrate, a GaN substrate, an AlN substrate, or the like can be used.
  • AlGaN (buffer layer), GaN (channel layer), AlGaN (barrier layer), and GaN (cap layer) are sequentially formed on the growth substrate 5 by epitaxial growth.
  • the support substrate 7 is bonded onto the nitride semiconductor layer 2 using the adhesive 6 (see step (b)).
  • the support substrate 7 include a Si substrate, a quartz substrate, a sapphire substrate, and a ceramic substrate.
  • the adhesive 6 resin, grease, wax, SOG (spin-on glass), or the like can be used.
  • the growth substrate 5 is removed, and the silicon oxide layer 4 is formed on the exposed surface of the nitride semiconductor layer 2 (see step (c)).
  • a part of the nitride semiconductor layer 2 may be removed together with the growth substrate 5.
  • the growth substrate 5 and AlGaN (buffer layer) are removed by polishing to obtain a heterostructure of GaN (channel layer) / AlGaN (barrier layer) / GaN (cap layer), and then exposed GaN (channel layer).
  • a silicon oxide layer 4 is formed on the surface.
  • a method for forming the silicon oxide layer 4 is not particularly limited, and a CVD method, a sputtering method, or the like can be used.
  • the diamond layer 3 is formed on the temporary substrate 8 using a method such as a microwave plasma CVD method (see step (d)).
  • the temporary substrate 8 is not particularly limited, and for example, a Si substrate can be used.
  • the silicon oxide layer 4 is formed on the surface of the diamond layer 3 (see step (e)).
  • the temporary substrate 8 may not be removed from the viewpoint of facilitating the handling of the diamond layer 3.
  • the thickness of the silicon oxide layer 4 formed on the surface of the diamond layer 3 is preferably thicker than the surface roughness of the diamond layer 3.
  • a method for forming the silicon oxide layer 4 is not particularly limited, and a CVD method, a sputtering method, or the like can be used.
  • the silicon oxide layer 4 can be formed on the diamond layer 3. Further, after forming a silicon intermediate layer 9 made of amorphous silicon, polycrystalline silicon, or both on the surface of the diamond layer 3, the silicon intermediate layer 9 is oxidized by thermal oxidation or the like to form the silicon oxide layer 4. May be.
  • a method for forming the silicon intermediate layer 9 is not particularly limited, and a CVD method, a sputtering method, or the like can be used. As shown in FIG. 3, in the semiconductor substrate of the present embodiment, even if a silicon intermediate layer 9 made of amorphous silicon, polycrystalline silicon, or both remains between the diamond layer 3 and the silicon oxide layer 4. Good.
  • the thermal resistance of the entire adhesive layer made of the composite film of the silicon oxide layer 4 and the silicon intermediate layer 9 is smaller than the thermal resistance of the diamond layer 3. Further, it is desirable that the thickness of the adhesive layer made of the composite film of the silicon oxide layer 4 and the silicon intermediate layer 9 is as thin as possible so that the diamond layer 3 does not peel from the nitride semiconductor layer 2 due to thermal strain.
  • the surface of the silicon oxide layer 4 formed on the surface of the nitride semiconductor layer 2 and the diamond layer 3 is planarized.
  • the planarization process is performed until the surface roughness of the silicon oxide layer 4 becomes 1 nm or less. When the surface roughness of the silicon oxide layer 4 exceeds 1 nm, the bondability between the nitride semiconductor layer 2 and the diamond layer 3 may be lowered.
  • the planarization method is not particularly limited, and CMP (chemical mechanical polishing), chemical polishing, mechanical polishing, and the like can be used.
  • the nitride semiconductor layer 2 and the diamond layer 3 are laminated with the surface of the silicon oxide layer 4 subjected to the planarization process facing each other (see step (f)). Then, by heating the laminated body, the nitride semiconductor layer 2 and the diamond layer 3 are bonded via the silicon oxide layer 4, and then the support substrate 7 and the like are removed (see step (g)).
  • the heat treatment may be performed at a temperature at which a bond between silicon oxide molecules is formed. Specifically, when there is a silicon intermediate layer 9 between the diamond layer 3 and the silicon oxide layer 4 and the surface of the silicon oxide layer 4 is treated with Ar plasma, the temperature required for bonding is generally around 300 ° C.
  • the method for removing the support substrate 7 is not particularly limited, but may be dissolved and removed using an organic solvent or the like.
  • the surface of the planarized silicon oxide layer 4 is activated by performing plasma treatment using nitrogen plasma, Ar plasma, or the like in a vacuum atmosphere. May be. Further, after the plasma treatment, the surface of the silicon oxide layer 4 may be hydrophilized by steam treatment or the like. By performing such treatment, the bondability between the nitride semiconductor layer 2 and the diamond layer 3 can be improved.
  • an electrode structure for example, a source electrode, a drain electrode, and a gate electrode
  • the method for forming the electrode structure is not particularly limited, and methods known in the art can be used.
  • the semiconductor substrate 1 of the present embodiment manufactured as described above is excellent in bonding between the diamond layer 3 and the nitride semiconductor layer 2 and has high heat dissipation. Therefore, the semiconductor substrate 1 of the present embodiment can be used as a high heat dissipation substrate.
  • Embodiment 2 FIG.
  • the semiconductor substrate 1 of the first embodiment the case where the electrode structure (source electrode, drain electrode, and gate electrode) is formed after the nitride semiconductor layer 2 and the diamond layer 3 are joined has been described.
  • the silicon oxide layer 4 between the nitride semiconductor layer 2 and the diamond layer 3 may be deteriorated by heat treatment or the like. Therefore, the semiconductor substrate of the present embodiment is manufactured by forming an electrode structure before bonding the nitride semiconductor layer 2 and the diamond layer 3 together.
  • the semiconductor substrate of the present embodiment is manufactured by forming an electrode structure on nitride semiconductor layer 2 before forming silicon oxide layer 4 on the surface of nitride semiconductor layer 2.
  • FIG. 4 is a cross-sectional view of the semiconductor substrate of the present embodiment.
  • the semiconductor substrate 10 includes a source electrode 11, a drain electrode 12 and a gate electrode 13 formed on the nitride semiconductor layer 2, a wiring electrode 14 formed on these electrodes, and the nitride semiconductor layer 2.
  • the protective layer 15 is formed on the source electrode 11, the drain electrode 12, and the gate electrode 13 from the outside.
  • the semiconductor substrate 10 of the present embodiment having the above-described structure has a source electrode 11, a drain electrode 12, and a gate on the nitride semiconductor layer 2 before joining the nitride semiconductor layer 2 and the diamond layer 3. It is manufactured by forming the electrode 13, the wiring electrode 14 and the protective layer 15. Specifically, it is manufactured as follows. First, the nitride semiconductor substrate which is the nitride semiconductor layer 2 is immersed in an organic solvent and subjected to ultrasonic cleaning, and then a natural oxide film formed on the surface is removed with hydrofluoric acid. Next, ion implantation is performed on the nitride semiconductor substrate that is the nitride semiconductor layer 2 to form an ion implantation layer (not shown).
  • the ion to be implanted is Si that is generally used as an n-type impurity, but is not particularly limited as long as it is an element exhibiting n-type conductivity (for example, oxygen).
  • the implanted ions are activated by annealing at a temperature of 1100 ° C. or higher.
  • the source electrode 11 and the drain electrode 12 are formed on the nitride semiconductor layer 2.
  • a method for forming the source electrode 11 and the drain electrode 12 is not particularly limited, and a method known in the technical field can be used.
  • the alignment mark is transferred to the surface of the nitride semiconductor layer 2 by etching with an ICP (inductively coupled plasma) apparatus using argon gas.
  • annealing is performed at a temperature of 600 ° C. or higher in a nitrogen atmosphere to make the electrode metal ohmic-bonded to the nitride semiconductor layer 2.
  • the source electrode 11 and the drain electrode 12 are formed.
  • the electrode metal used for forming the source electrode 11 and the drain electrode 12 is not particularly limited as long as it can form an ohmic contact with the nitride semiconductor substrate.
  • Ti, Al, Nb, Hf, Zn, Sr, Ni examples thereof include metals such as Ta, Au, Mo, and W. These can be used alone or in combination of two or more.
  • the electrode metal is not limited to a single layer structure, and may have a multilayer structure.
  • the gate electrode 13 is formed at a predetermined position on the nitride semiconductor layer 2.
  • a method for forming the gate electrode 13 is not particularly limited, and a method known in the technical field can be used.
  • the gate electrode 13 can be formed by evaporating an electrode metal at a predetermined position using photolithography and electron beam evaporation.
  • the electrode metal used for forming the gate electrode 13 is not particularly limited, and metals such as Ni / Au, Pt, Au, Ni, and Pd, silicides such as IrSi, PtSi, and NiSi 2, and nitrides such as TiN and WN Etc. These can be used alone or in combination of two or more.
  • the electrode metal is not limited to a single layer structure, and may have a multilayer structure.
  • the protective layer 15 is formed on the nitride semiconductor layer 2 on which the source electrode 11, the drain electrode 12, and the gate electrode 13 are formed.
  • the method for forming the protective layer 15 is not particularly limited, and methods known in the technical field can be used.
  • the protective layer 15 can be formed using an ECR (electron cyclotron resonance) CVD method. Although it does not specifically limit as the protective layer 15, A SiN layer etc. are mentioned.
  • the protective layer 15 formed on the source electrode 11, the drain electrode 12, and the gate electrode 13 is removed, and the wiring electrode 14 is formed.
  • a method for removing the protective layer 15 and a method for forming the wiring electrode 14 are not particularly limited, and methods known in the technical field can be used.
  • the pattern of the wiring electrode 14 is transferred onto the protective layer 15 by photolithography, and the protective layer 15 on the electrode is removed by etching the protective layer 15 with an ICP apparatus using a gas such as Ar and CHF 3. be able to.
  • the wiring electrode 14 can be formed by vapor-depositing an electrode metal in a predetermined position using photolithography and electron beam vapor deposition.
  • the electrode metal used for forming the wiring electrode 14 is not particularly limited, and Ti / Au or the like can be used.
  • nitride semiconductor layer 2 on which the source electrode 11, the drain electrode 12, the gate electrode 13, the wiring electrode 14 and the protective layer 15 are formed is bonded to the diamond layer 3. Bonding of nitride semiconductor layer 2 and diamond layer 3 can be performed using the same method as described in the first embodiment.
  • the semiconductor substrate 10 of the present embodiment manufactured as described above has an electrode structure formed before the nitride semiconductor layer 2 and the diamond layer 3 are joined, It is possible to prevent the silicon oxide layer 4 between the nitride semiconductor layer 2 and the diamond layer 3 from being deteriorated by heat treatment or the like. Therefore, the bonding reliability between diamond layer 3 and nitride semiconductor layer 2 can be improved.
  • Embodiment 3 Since the semiconductor substrate of the present embodiment has the same structure as the semiconductor substrate 10 of the second embodiment, description will be made using the same reference numerals.
  • the semiconductor substrate 10 of the second embodiment is manufactured by forming an electrode structure before the nitride semiconductor layer 2 and the diamond layer 3 are joined, the semiconductor substrate 10 of the present embodiment has an electrode structure. It is manufactured by bonding the nitride semiconductor layer 2 and the diamond layer 3 during the formation. That is, the heat treatment at the time of forming the electrode structure that causes deterioration of the silicon oxide layer 4 between the nitride semiconductor layer 2 and the diamond layer 3 is performed when the source electrode 11, the drain electrode 12, and the ion implantation layer are formed.
  • the source electrode 11, the drain electrode 12, and the ion implantation layer are formed in the nitride semiconductor layer 2 before joining the nitride semiconductor layer 2 and the diamond layer 3. Specifically, before the silicon oxide layer 4 is formed on the surface of the nitride semiconductor layer 2, the source electrode 11, the drain electrode 12, and the ion implantation layer are formed in the nitride semiconductor layer 2. This prevents the silicon oxide layer 4 between the nitride semiconductor layer 2 and the diamond layer 3 from being deteriorated by the annealing process when forming the source electrode 11, the drain electrode 12 and the ion implantation layer. And the reliability of the junction between the nitride semiconductor layer 2 can be improved.
  • a gate electrode 13 is formed at a predetermined position on the nitride semiconductor layer 2, and a protective layer 15 is further formed.
  • a method for forming the gate electrode 13 and the protective layer 15 the same method as that described in Embodiment Mode 2 may be used.
  • the semiconductor substrate 10 of this embodiment manufactured as described above is formed when the source electrode 11, the drain electrode 12, and the ion implantation layer are formed before the nitride semiconductor layer 2 and the diamond layer 3 are bonded. It is possible to prevent the silicon oxide layer 4 between the nitride semiconductor layer 2 and the diamond layer 3 from being deteriorated by the annealing treatment. Therefore, the bonding reliability between diamond layer 3 and nitride semiconductor layer 2 can be improved.

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Abstract

半導体基板１は、窒化物半導体層２とダイヤモンド層３との間に酸化ケイ素層４を接着層として有する。半導体基板１は、窒化物半導体層２及びダイヤモンド層３それぞれの表面に酸化ケイ素層４を形成した後、それぞれの酸化ケイ素層４の表面を平坦化処理する工程と、平坦化処理が行われた酸化ケイ素層４の面を向い合せて窒化物半導体層２とダイヤモンド層３とを積層した後、加熱処理する工程とを含む方法によって製造される。窒化物半導体層２とダイヤモンド層３とを積層する前に、平坦化処理が行われた酸化ケイ素層４の表面をプラズマ処理することが好ましい。

Description

半導体基板及びその製造方法
　本発明は、半導体基板及びその製造方法に関する。詳細には、電界効果トランジスタ（ＦＥＴ）などの半導体素子に用いられる半導体基板及びその製造方法に関する。
　高出力領域で動作する半導体素子として、窒化物半導体を用いた電界効果トランジスタ（例えば、高電子移動度トランジスタ「ＨＥＭＴ」）が知られている。このような半導体素子は、高出力動作の際、温度上昇によって特性及び信頼性が低下し易い。そこで、この半導体素子の温度上昇を抑制するために、放熱性が高い材料及び構造を発熱部の近傍に設けることが必要とされている。例えば、窒化物半導体から形成される半導体層を加工して放熱材料と接合することにより、放熱性を向上させることができる。また、ダイヤモンドは高い熱伝導率を有しているため、放熱材料としてダイヤモンドを用い、ダイヤモンド層を半導体層と接合することにより、半導体素子の放熱性を向上させることができる。ダイヤモンド層としては、化学気相成長法（ＣＶＤ）で作製されたダイヤモンド基板が実用化されており、ヒートシンク、高強度レーザ用の光学窓などに使用されている。
　半導体層とダイヤモンド層とを直接接合するためには、半導体層とダイヤモンド層との接合面の平坦性が重要であるところ、半導体層の研磨は比較的容易であり、ナノサイズの表面粗さを確保することができる。一方、ＣＶＤによって作製されるダイヤモンド基板は、厚さ１００μｍに対して１０μｍ前後の表面粗さを有している。また、ダイヤモンド層は、硬度が高いため、研磨などによって表面を平坦化することが難しい。そのため、ダイヤモンド層と半導体層とを直接接合することは容易ではない。
　そこで、ダイヤモンド層と半導体層とを接合する方法として、樹脂、ワックスなどの有機接着剤を用いる方法が提案されている（例えば、特許文献１）。しかしながら、有機接着剤は一般に熱伝導率が低く、しかも有機接着剤から形成される接着層は厚くなり易いため、半導体層からダイヤモンド層への熱伝導が十分でないことも多い。さらに、ダイヤモンド層及び半導体層の熱膨張率が異なるため、熱膨張率の差から生じる歪によって接着層が劣化し、半導体層からダイヤモンド層が剥離することもある。
　また、２つの異なる基板同士を接合する方法として、接合する２つの異なる基板の間に熱膨張緩衝層を設ける方法が提案されている（例えば、特許文献２）。この熱膨張緩衝層は、２つの異なる基板の熱膨張係数の間の熱膨張係数を有し、２つの異なる基板の熱膨張係数差を緩和して良好な接合を実現するために設けられている。しかしながら、ダイヤモンド層と半導体層との接合に適した熱膨張緩和層については具体的に提案されていない。
　他方、ＳｉウェハにＩＩＩ－Ｖ化合物半導体を形成する際に、ＳｉウェハとＩＩＩ－Ｖ化合物半導体との間に酸化ケイ素（ＳｉＯ2）層を設けることが提案されている（例えば、非特許文献１）。しかしながら、Ｓｉウェハは表面平滑性に優れており、表面平滑性が低いダイヤモンド層とは事情が異なる。
特開２００５－１２９８２５号公報 特開２０００－１１８５６号公報
M. Yokoyama、外１１名、「Formation of III-V-on-insulator structures on Si by direct wafer bonding」、Semiconductor Science and Technology、２０１３年８月２１日、第２８巻、第９号、レポート番号０９４００９
　本発明は、上記の問題を解決するためになされたものであり、ダイヤモンド層と窒化物半導体層との接合に優れ、放熱性が高い半導体基板及びその製造方法を提供することを目的とする。
　本発明者らは、表面を平坦化することが困難であるダイヤモンド層と窒化物半導体層との間に接着層として酸化ケイ素層を設けることにより、上記の問題を解決し得ることを見出し、本発明を完成するに至った。
　すなわち、本発明は、窒化物半導体層とダイヤモンド層との間に酸化ケイ素層を接着層として有することを特徴とする半導体基板である。
　また、本発明は、窒化物半導体層及びダイヤモンド層の表面に酸化ケイ素層を形成した後、酸化ケイ素層の表面を平坦化処理する工程と、平坦化処理が行われた前記酸化ケイ素層の面を向い合せて前記窒化物半導体層と前記ダイヤモンド層とを積層した後、加熱処理する工程とを含むことを特徴とする半導体基板の製造方法である。
　本発明によれば、ダイヤモンド層と窒化物半導体層との接合に優れ、放熱性が高い半導体基板及びその製造方法を得ることができる。
実施の形態１の半導体基板の断面図である。 実施の形態１の半導体基板の製造方法を説明するための工程フロー図である。 実施の形態１の別の半導体基板の断面図である。 実施の形態２及び３の半導体基板の断面図である。
　以下、本発明の半導体基板及びその製造方法の好適な実施の形態につき図面を用いて説明する。
　実施の形態１．
　図１は、本実施の形態の半導体基板の断面図である。
　図１において、半導体基板１は、窒化物半導体層２と、ダイヤモンド層３と、窒化物半導体層２とダイヤモンド層３との間に配置された酸化ケイ素層４とを有する。
　窒化物半導体層２としては、特に限定されず、当該技術分野において公知のものを用いることができる。窒化物半導体層２は、一般に、ＧａＮ、ＡｌＮ、ＩｎＮ、ＩｎＧａＮ、ＡｌＧａＮなどの窒化物半導体をエピタキシャル成長することによって形成されるヘテロ構造を有する。
　窒化物半導体層２の例としては、酸化ケイ素層４側からチャネル層、バリア層及びキャップ層が形成された積層構造体が挙げられる。また、酸化ケイ素層４とチャネル層との間にバッファ層を設けてもよい。チャネル層としては、特に限定されないが、ＧａＮ、ＩｎＧａＮ、ＡｌＧａＮ又はこれらの組み合わせなどが挙げられる。バリア層としては、特に限定されないが、ＡｌＧａＮ、ＧａＮ、ＡｌＮ又はこれらの組み合わせなどが挙げられる。キャップ層としては、特に限定されないが、ＧａＮ、ＡｌＧａＮなどが挙げられる。バッファ層としては、特に限定されないが、ＡｌＮ、ＡｌＧａＮ、ＧａＮ／ＩｎＧａＮ、ＡｌＮ／ＡｌＧａＮなどが挙げられる。これらの層は、不純物を添加することによって導電性をｎ型又はｐ型に制御しておいてもよい。典型的な窒化物半導体層２は、酸化ケイ素層４側からＧａＮ（チャネル層）／ＡｌＧａＮ（バリア層）／ＧａＮ（キャップ層）のヘテロ構造を有する。
　窒化物半導体層２の厚さは、特に限定されないが、一般に０．５μｍ以上３．０μｍ以下である。
　ダイヤモンド層３としては、特に限定されず、当該技術分野において公知のダイヤモンド基板を用いることができる。例えば、ダイヤモンド基板は、マイクロ波プラズマＣＶＤ法によって作製することができる。また、ダイヤモンド基板は、熱フィラメントＣＶＤ法、焼結法などの他の方法によって作製することもできる。
　ダイヤモンド層３の厚さは、一般に１００μｍ以上であるけれども、半導体基板１の製造過程における取扱性を容易にする観点から２００μｍ以上であることが好ましい。
　ダイヤモンド層３の熱伝導率は、窒化物半導体層２の熱伝導率よりも大きければ特に限定されない。例えば、窒化物半導体層２の熱伝導率は、一般に室温（２５℃）において３００Ｗ／ｍＫ以下であるので、ダイヤモンド層３の熱伝導率は、一般に室温（２５℃）において３００Ｗ／ｍＫ超過であることが好ましい。
　本実施の形態の半導体基板１を高周波デバイスに用いる場合、使用周波数における誘電損失を低減する観点から、ダイヤモンド層３の比抵抗率は、好ましくは１０3Ω・ｍ以上、より好ましくは１０5Ω・ｍ以上であることが適切である。
　酸化ケイ素層４は、窒化物半導体層２とダイヤモンド層３との間の接着層として機能する。また、酸化ケイ素層４は、窒化物半導体層２の熱膨張係数（約４～６×１０-6Ｋ-1）とダイヤモンド層３の熱膨張係数（約１．１×１０-6Ｋ-1）との間の範囲にある熱膨張係数を有しているため、半導体基板１に熱負荷が加わった際に、窒化物半導体層２とダイヤモンド層３との間の熱膨張係数差による歪を緩和することができる。したがって、半導体基板１に熱負荷が加わった場合でも、窒化物半導体層２からダイヤモンド層３が剥離し難くなり、接合信頼性が向上する。
　酸化ケイ素層４は、ＣＶＤ法、スパッタ法などによって形成することができる。
　酸化ケイ素層４は、ダイヤモンド層３の熱抵抗より小さい熱抵抗を有することが好ましい。このような熱抵抗を有する酸化ケイ素層４であれば、窒化物半導体層２とダイヤモンド層３との間の熱伝導を阻害せず、窒化物半導体層２からダイヤモンド層３への熱伝導を効率的に行うことができる。
　酸化ケイ素層４の熱抵抗は、酸化ケイ素層４の厚さを調整することによって制御することができる。具体的には、次の式：ｔSiO2＜ｔdia*ｋSiO2／ｋdiaを満たすように酸化ケイ素層４の厚さｔSiO2を調整する必要がある。ここでｔdia、ｋSiO2及びｋdiaはそれぞれダイヤモンド層３の厚さ、酸化ケイ素の熱伝導率及びダイヤモンドの熱伝導率である。
　上記のような構造を有する半導体基板１は、図２に示す工程フローに従って製造することができる。
　まず、成長基板５上に窒化物半導体層２をエピタキシャル成長させる（工程（ａ）参照）。成長基板５としては、特に限定されず、Ｓｉ基板、ＳｉＣ基板、サファイア基板、ＧａＮ基板、ＡｌＮ基板などを用いることができる。例えば、成長基板５上にＡｌＧａＮ（バッファ層）、ＧａＮ（チャネル層）、ＡｌＧａＮ（バリア層）、ＧａＮ（キャップ層）をエピタキシャル成長によって順次形成する。
　次に、窒化物半導体層２の取扱性を容易にする観点から、窒化物半導体層２上に接着剤６を用いて支持基板７を接着する（工程（ｂ）参照）。支持基板７としては、Ｓｉ基板、石英基板、サファイア基板、セラミックス基板などが挙げられる。また、接着剤６は、樹脂、グリース、ワックス、ＳＯＧ（スピンオンガラス）などを用いることができる。
　次に、成長基板５を除去し、露出した窒化物半導体層２の表面に酸化ケイ素層４を形成する（工程（ｃ）参照）。このとき、窒化物半導体層２を薄層化するために、成長基板５と共に窒化物半導体層２の一部を除去してもよい。例えば、成長基板５及びＡｌＧａＮ（バッファ層）を研磨によって除去し、ＧａＮ（チャネル層）／ＡｌＧａＮ（バリア層）／ＧａＮ（キャップ層）のヘテロ構造体を得た後、露出したＧａＮ（チャネル層）の表面に酸化ケイ素層４を形成する。
　酸化ケイ素層４の形成方法としては、特に限定されないが、ＣＶＤ法、スパッタ法などを用いることができる。
　次に、仮基板８上にマイクロ波プラズマＣＶＤ法などの方法を用いてダイヤモンド層３を形成する（工程（ｄ）参照）。仮基板８としては、特に限定されず、例えば、Ｓｉ基板などを用いることができる。
　次に、仮基板８を除去した後、ダイヤモンド層３の表面に酸化ケイ素層４を形成する（工程（ｅ）参照）。このとき、ダイヤモンド層３の取扱性を容易にする観点から、仮基板８を除去しなくてもよい。また、ダイヤモンド層３の表面に形成される酸化ケイ素層４の厚さは、ダイヤモンド層３の表面粗さよりも厚いことが好ましい。酸化ケイ素層４の形成方法としては、特に限定されないが、ＣＶＤ法、スパッタ法などを用いることができる。これらの方法を用いることにより、酸化ケイ素層４をダイヤモンド層３の上に成膜することができる。また、ダイヤモンド層３の表面に、アモルファスシリコン、多結晶シリコン又はその両方からなるシリコン中間層９を形成した後に、シリコン中間層９を熱酸化処理等によって酸化することで酸化ケイ素層４を形成してもよい。シリコン中間層９の形成方法としては、特に限定されないが、ＣＶＤ法、スパッタ法などを用いることができる。図３に示すように、本実施の形態の半導体基板では、ダイヤモンド層３と酸化ケイ素層４との間には、アモルファスシリコン、多結晶シリコン又はその両方からなるシリコン中間層９が残存してもよい。ただし、この場合、酸化ケイ素層４とシリコン中間層９との複合膜からなる接着層全体の熱抵抗が、ダイヤモンド層３の熱抵抗より小さいことが好ましい。また、熱ひずみによって窒化物半導体層２からダイヤモンド層３が剥離しないように、酸化ケイ素層４とシリコン中間層９との複合膜からなる接着層の厚さは、できるだけ薄いことが望ましい。
　次に、窒化物半導体層２及びダイヤモンド層３の表面にそれぞれ形成された酸化ケイ素層４の表面を平坦化処理する。平坦化処理は、酸化ケイ素層４の表面粗さが１ｎｍ以下となるまで行う。酸化ケイ素層４の表面粗さが１ｎｍを超えると、窒化物半導体層２とダイヤモンド層３との接合性が低下することがある。
　平坦化処理の方法としては、特に限定されないが、ＣＭＰ（化学機械研磨）、化学研磨、機械研磨などを用いることができる。
　次に、平坦化処理が行われた酸化ケイ素層４の面を向かい合せて窒化物半導体層２とダイヤモンド層３とを積層する（工程（ｆ）参照）。
　そして、この積層体を加熱処理することにより、窒化物半導体層２とダイヤモンド層３とを酸化ケイ素層４を介して接合した後、支持基板７などを除去する（工程（ｇ）参照）。加熱処理は、酸化ケイ素分子同士の結合が形成される温度に加熱すればよい。具体的には、ダイヤモンド層３と酸化ケイ素層４との間にシリコン中間層９があり、酸化ケイ素層４の表面をＡｒプラズマ処理した場合、結合に必要な温度は一般に３００℃前後である。また、加熱処理の際、必要に応じて積層体を加圧してもよい。このようにして接合することにより、窒化物半導体層２とダイヤモンド層３との間の強固な接合を実現することができる。
　なお、支持基板７の除去方法は、特に限定されないが、有機溶剤などを用いて溶解除去すればよい。
　また、窒化物半導体層２とダイヤモンド層３とを積層する前に、真空雰囲気下で、平坦化した酸化ケイ素層４の表面を窒素プラズマ、Ａｒプラズマなどを用いてプラズマ処理することによって活性化させてもよい。さらにプラズマ処理後に酸化ケイ素層４の表面を水蒸気処理などによって親水化させてもよい。このような処理を行うことにより、窒化物半導体層２とダイヤモンド層３との接合性を高めることができる。
　窒化物半導体層２とダイヤモンド層３とを接合した後、窒化物半導体層２に電極構造（例えば、ソース電極、ドレイン電極及びゲート電極）などが形成される。電極構造の形成方法としては、特に限定されず、当該技術分野において公知の方法を用いることができる。
　上記のようにして製造される本実施の形態の半導体基板１は、ダイヤモンド層３と窒化物半導体層２との接合に優れ、放熱性が高い。したがって、本実施の形態の半導体基板１は、高放熱基板として用いることができる。
　実施の形態２．
　実施の形態１の半導体基板１では、窒化物半導体層２とダイヤモンド層３とを接合した後に、電極構造（ソース電極、ドレイン電極及びゲート電極）を形成する場合について説明したが、電極構造を形成する際の熱処理などによって、窒化物半導体層２とダイヤモンド層３との間の酸化ケイ素層４が劣化する恐れがある。
　そこで、本実施の形態の半導体基板は、窒化物半導体層２とダイヤモンド層３とを接合する前に、電極構造を形成することによって製造される。具体的には、本実施の形態の半導体基板は、窒化物半導体層２の表面に酸化ケイ素層４を形成する前に、窒化物半導体層２に電極構造を形成することによって製造される。これにより、電極構造を形成する際の熱処理などによって窒化物半導体層２とダイヤモンド層３との間の酸化ケイ素層４が劣化することを防止し、ダイヤモンド層３と窒化物半導体層２との接合信頼性を高めることが可能となる。
　図４は、本実施の形態の半導体基板の断面図である。
　図４において、半導体基板１０は、窒化物半導体層２上に形成されたソース電極１１、ドレイン電極１２及びゲート電極１３と、これらの電極上に形成された配線電極１４と、窒化物半導体層２上に形成され、ソース電極１１、ドレイン電極１２及びゲート電極１３を外部から保護する保護層１５とを有する。
　上記のような構造を有する本実施の形態の半導体基板１０は、窒化物半導体層２とダイヤモンド層３とを接合する前に、窒化物半導体層２上に、ソース電極１１、ドレイン電極１２、ゲート電極１３、配線電極１４及び保護層１５を形成することによって製造される。具体的には、以下のようにして製造される。
　まず、窒化物半導体層２である窒化物半導体基板を有機溶剤に浸漬して超音波洗浄を行った後、フッ酸によって表面に形成されている自然酸化膜を除去する。次に、窒化物半導体層２である窒化物半導体基板にイオン注入を行うことでイオン注入層（図示していない）を形成する。注入されるイオンとしては、ｎ型不純物として一般に用いられるＳｉであるけれども、ｎ型の導電性を示す元素（例えば、酸素）であれば特に限定されない。また、イオン注入後、１１００℃以上の温度でアニールすることにより、注入されたイオンが活性化される。
　次に、窒化物半導体層２上にソース電極１１及びドレイン電極１２を形成する。ソース電極１１及びドレイン電極１２の形成方法としては、特に限定されず、当該技術分野において公知の方法を用いることができる。例えば、アルゴンガスを用い、ＩＣＰ（誘導結合プラズマ）装置でエッチングすることにより、アライメントマークを窒化物半導体層２の表面に転写する。次に、フォトリソグラフィー及び電子線蒸着を用いて所定の位置に電極金属を蒸着した後、窒素雰囲気中、６００℃以上の温度でアニールして電極金属を窒化物半導体層２に対してオーミック接合させることにより、ソース電極１１及びドレイン電極１２を形成する。ソース電極１１及びドレイン電極１２の形成に用いられる電極金属としては、窒化物半導体基板とオーミック接合が可能なものであれば特に限定されず、Ｔｉ、Ａｌ、Ｎｂ、Ｈｆ、Ｚｎ、Ｓｒ、Ｎｉ、Ｔａ、Ａｕ、Ｍｏ、Ｗなどの金属が挙げられる。これらは、単独又は２種以上を組み合わせて用いることができる。また、電極金属は、単層構造に限定されず、多層構造を有していてもよい。
　次に、窒化物半導体層２上の所定の位置にゲート電極１３を形成する。ゲート電極１３の形成方法としては、特に限定されず、当該技術分野において公知の方法を用いることができる。例えば、フォトリソグラフィー及び電子線蒸着を用いて所定の位置に電極金属を蒸着することにより、ゲート電極１３を形成することができる。ゲート電極１３の形成に用いられる電極金属としては、特に限定されず、Ｎｉ／Ａｕ、Ｐｔ、Ａｕ、Ｎｉ、Ｐｄなどの金属、ＩｒＳｉ、ＰｔＳｉ、ＮｉＳｉ2などのシリサイド、ＴｉＮ、ＷＮなどの窒化物などが挙げられる。これらは、単独又は２種以上を組み合わせて用いることができる。また、電極金属は、単層構造に限定されず、多層構造を有していてもよい。
　次に、ソース電極１１、ドレイン電極１２及びゲート電極１３が形成された窒化物半導体層２上に、保護層１５を形成する。保護層１５の形成方法としては、特に限定されず、当該技術分野において公知の方法を用いることができる。例えば、ＥＣＲ（電子サイクロトロン共鳴）ＣＶＤ法を用いて保護層１５を形成することができる。保護層１５としては、特に限定されないが、ＳｉＮ層などが挙げられる。
　次に、ソース電極１１、ドレイン電極１２及びゲート電極１３の上部に形成された保護層１５を除去し、配線電極１４を形成する。保護層１５の除去方法及び配線電極１４の形成方法としては、特に限定されず、当該技術分野において公知の方法を用いることができる。例えば、フォトリソグラフィーによって配線電極１４のパターンを保護層１５上に転写し、Ａｒ及びＣＨＦ3などのガスを用い、ＩＣＰ装置で保護層１５をエッチングすることにより、電極上部の保護層１５を除去することができる。また、フォトリソグラフィー及び電子線蒸着を用いて所定の位置に電極金属を蒸着することにより、配線電極１４を形成することができる。配線電極１４の形成に用いられる電極金属としては、特に限定されず、Ｔｉ／Ａｕなどを用いることができる。
　その後、ソース電極１１、ドレイン電極１２、ゲート電極１３、配線電極１４及び保護層１５が形成された窒化物半導体層２は、ダイヤモンド層３と接合される。窒化物半導体層２とダイヤモンド層３との接合は、実施の形態１で説明した方法と同じ方法を用いて行うことができる。
　上記のようにして製造される本実施の形態の半導体基板１０は、窒化物半導体層２とダイヤモンド層３とを接合する前に、電極構造を形成しているため、電極構造を形成する際の熱処理などによって窒化物半導体層２とダイヤモンド層３との間の酸化ケイ素層４が劣化することを防止することができる。そのため、ダイヤモンド層３と窒化物半導体層２との接合信頼性を向上させることができる。
　実施の形態３．
　本実施の形態の半導体基板は、実施の形態２の半導体基板１０と同じ構造を有するため、同一符号を用いて説明する。
　実施の形態２の半導体基板１０は、窒化物半導体層２とダイヤモンド層３とを接合する前に電極構造を形成することによって製造されるけれども、本実施の形態の半導体基板１０は、電極構造を形成する途中で窒化物半導体層２とダイヤモンド層３とを接合することによって製造される。すなわち、窒化物半導体層２とダイヤモンド層３との間の酸化ケイ素層４を劣化させる原因となる電極構造の形成時の熱処理は、ソース電極１１、ドレイン電極１２及びイオン注入層を形成する際のアニール処理であるため、窒化物半導体層２とダイヤモンド層３とを接合する前に、窒化物半導体層２にソース電極１１、ドレイン電極１２及びイオン注入層を形成する。具体的には、窒化物半導体層２の表面に酸化ケイ素層４を形成する前に、窒化物半導体層２にソース電極１１、ドレイン電極１２及びイオン注入層を形成する。これにより、ソース電極１１、ドレイン電極１２及びイオン注入層を形成する際のアニール処理によって窒化物半導体層２とダイヤモンド層３との間の酸化ケイ素層４が劣化することを防止し、ダイヤモンド層３と窒化物半導体層２との接合信頼性を高めることが可能となる。
　窒化物半導体層２とダイヤモンド層３との接合は、窒化物半導体層２とダイヤモンド層３との接合は、実施の形態１で説明した方法と同じ方法を用いればよい。窒化物半導体層２とダイヤモンド層３との間の接合後、窒化物半導体層２上の所定の位置にゲート電極１３を形成し、さらに保護層１５を形成する。ゲート電極１３及び保護層１５の形成方法は、実施の形態２で説明した方法と同じ方法を用いればよい。
　上記のようにして製造される本実施の形態の半導体基板１０は、窒化物半導体層２とダイヤモンド層３とを接合する前に、ソース電極１１、ドレイン電極１２及びイオン注入層を形成する際のアニール処理によって窒化物半導体層２とダイヤモンド層３との間の酸化ケイ素層４が劣化することを防止することができる。そのため、ダイヤモンド層３と窒化物半導体層２との接合信頼性を向上させることができる。
　１、１０　半導体基板、２　窒化物半導体層、３　ダイヤモンド層、４　酸化ケイ素層、５　成長基板、６　接着剤、７　支持基板、８　仮基板、９　シリコン中間層、１１　ソース電極、１２　ドレイン電極、１３　ゲート電極、１４　配線電極、１５　保護層。

Claims (8)

  1. 　窒化物半導体層とダイヤモンド層との間に酸化ケイ素層を接着層として有することを特徴とする半導体基板。
  2. 　前記酸化ケイ素層と前記ダイヤモンド層との間に、アモルファスシリコン、多結晶シリコン又はその両方からなるシリコン中間層を有することを特徴とする請求項１に記載の半導体基板。
  3. 　前記接着層の熱抵抗は、前記ダイヤモンド層の熱抵抗より小さいことを特徴とする請求項１又は２に記載の半導体基板。
  4. 　前記接着層は、前記窒化物半導体層の熱膨張係数と前記ダイヤモンド層の熱膨張係数との間の範囲にある熱膨張係数を有することを特徴とする請求項１～３のいずれか一項に記載の半導体基板。
  5. 　窒化物半導体層及びダイヤモンド層それぞれの表面に酸化ケイ素層を形成した後、それぞれの酸化ケイ素層の表面を平坦化処理する工程と、
    　平坦化処理が行われた前記酸化ケイ素層の面を向い合せて前記窒化物半導体層と前記ダイヤモンド層とを積層した後、加熱処理する工程と
    を含むことを特徴とする半導体基板の製造方法。
  6. 　前記窒化物半導体層と前記ダイヤモンド層とを積層する前に、平坦化処理が行われた前記酸化ケイ素層の表面をプラズマ処理することを特徴とする請求項５に記載の半導体基板の製造方法。
  7. 　前記窒化物半導体と前記ダイヤモンドとを積層する前に、プラズマ処理が行われた前記酸化ケイ素層の表面を親水化処理することを特徴とする請求項６に記載の半導体基板の製造方法。
  8. 　前記窒化物半導体層の表面に前記酸化ケイ素層を形成する前に、前記窒化物半導体層に電極構造が形成されていることを特徴とする請求項５～７のいずれか一項に記載の半導体基板の製造方法。
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