WO2024043675A1 - 그룹3족 질화물 반도체 템플릿 제조 방법 및 이에 따라 제조된 반도체 템플릿 - Google Patents

그룹3족 질화물 반도체 템플릿 제조 방법 및 이에 따라 제조된 반도체 템플릿 Download PDF

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WO2024043675A1
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layer
bonding
group
nitride semiconductor
semiconductor layer
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송준오
윤형선
한영훈
문지형
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웨이브로드 주식회사
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof

Definitions

  • the present invention relates to a method for manufacturing a Group 3 nitride semiconductor template and a semiconductor template manufactured thereby.
  • Si re-melting prevention film area containing material system (nitride or nitride oxide with Al composition), transition area for tensile stress relief including AlGaN material system (Group 3 nitride with Al or Ga composition), and GaN material system (group containing Ga composition) It has a structure in which the active regions of a power semiconductor containing group 3 nitrides are stacked in order.
  • the (111) plane which has the densest Si atomic bonds, is preferentially used as the crystal plane of the Si single crystal wafer, but the (110) or (100) plane can also be used depending on the application product.
  • MOCVD Metal Organic Chemical Vapor Deposition
  • MOCVD equipment is used to grow and form GaN material-based single crystal thin films and power semiconductor device structures on Si single crystal wafers for Group 3 nitride power semiconductor growth substrates.
  • high temperatures around 1000°C and reduction are used.
  • the GaN material-based single crystal thin film growth (film formation) process containing gallium (Ga) atoms is carried out in an atmosphere (H 2 , H + , NH 3 , radical ions), and the relatively thin film between the surface layer of the Si single crystal wafer and the gallium (Ga) atoms is performed.
  • a Si re-melting prevention film area that blocks active Si-Ga metallic eutectic reactions with small energy is absolutely necessary.
  • the Si re-melting area described above is representative of the AlN material layer grown through an in-situ process within the MOCVD chamber, but in addition, other external film formation (growth) process equipment (Sputter, PLD, ALD) is used.
  • an AlN or AlNO material layer can be formed on the Si single crystal wafer for a group III nitride power semiconductor growth substrate through an ex-situ process.
  • the surface of the Si single crystal wafer is damaged to create an electrically conductive interface through a Si-Al metallic process reaction, or the AlN material system is grown to a thickness of around 50 nm. If the crystal quality deteriorates during (film formation) and growth of the active region of a GaN material-based power semiconductor, adverse effects may occur that may promote leakage current and dielectric breakdown in the vertical direction of the Si single crystal wafer, so special caution is required.
  • the process when growing (or forming a film) a material, the process must be carried out by considering the lattice constant (LC) and the coefficient of thermal expansion (CTE), which are the material's intrinsic values between different heterogeneous materials.
  • LC lattice constant
  • CTE coefficient of thermal expansion
  • a transition area for relieving tensile stress that suppresses cracking is being introduced and used by stacking AlGaN material containing Al or Ga composition in a multi-layer structure on a Si re-melting prevention film area.
  • AlGaN material system for relieving tensile stress described above there is still a limit to sufficient thickness increase, and it is still insufficient to improve the performance and quality of group 3 nitride power semiconductors.
  • the active area of a GaN material-based power semiconductor typically consists of 1) GaN buffer layer (horizontal and vertical transistor), 2) GaN channel layer (horizontal transistor) or drift layer (vertical transistor). ), 3) AlGaN Barrier Layer (horizontal transistor) or p-type Nitride Semiconductor Layer (vertical transistor), 4) Capping Passivation Layer (horizontal transistor) or p It is formed by stacking four regions of a nitride semiconductor layer (horizontal transistor) or a capping passivation layer (vertical transistor).
  • the areas 2) and 3) are made as thick as possible, with a thickness of 3 ⁇ m or more, in order to reduce crystal defects such as threading dislocations, but the Si re-melting prevention film area and the transition area for tensile stress relief are Even if it is grown (film formed), the difference in thermal expansion coefficient between the Si single crystal wafer for the Group 3 nitride power semiconductor growth substrate and the GaN material system is so large that it is difficult to grow (film formed) to a certain thickness indefinitely due to strong tensile stress.
  • a polycrystalline AlN ceramic substrate an oxide bonding layer, and a transfer layer are formed. It has a structure in which a single crystal Si thin film (or thick film) layer, a Si re-melting prevention film region containing AlN material, a transition region for relieving condensation stress, and a GaN material-based power semiconductor active region are stacked in that order.
  • the polycrystalline AlN ceramic substrate uses polycrystalline AlN (4.5ppm) ceramic, which has a thermal expansion coefficient similar to that of GaN, to overcome the large difference in thermal expansion coefficient between the Si single crystal wafer (2.8ppm) and the GaN (5.6ppm) material system.
  • the oxide bonding layer uses a SiO 2 material system that does not change in physical properties and external shape for a long time in a MOCVD film formation or growth process chamber (high temperature reducing atmosphere) as a bonding layer between wafer substrates.
  • the single-crystal Si thin film (or thick film) transferred onto the polycrystalline AlN ceramic substrate serves as a growth substrate for growing the active region of the GaN material-based power semiconductor.
  • the Si single crystal wafer is sliced and transferred to a thinner thickness, which is generally known as Smart-cut technology, and is a heterogeneous material using Hydrogen Ion Implant & SiO 2 wafer bonding layer. It is the same technology as SOI (Si on Insulator) and POI (Piezoelectric on Insulator) using wafer bonding technology.
  • the above-described GaN material-based thin film material and the AlN ceramic template used as a growth substrate wafer for power semiconductor device structure have a structure with a Si single crystal thin film (or thick film) transferred to the uppermost layer, and ultimately form the Group 3 nitride power semiconductor described in detail previously.
  • a Si re-melting prevention film area and a transition area for tensile stress relief are basically required.
  • the purpose of the present invention is to solve the above-described conventional problems, by using the Laser Lift Off (LLO) technique to form a high-quality Group III nitride semiconductor layer with the same or similar lattice constant and thermal expansion coefficient.
  • LLO Laser Lift Off
  • the present invention provides a method for manufacturing a Group 3 semiconductor template that can be formed on an upper part of a heat dissipation support substrate and a semiconductor template manufactured thereby.
  • the above object is, according to the present invention, a first step of preparing a growth substrate and a support substrate; A second step of growing a semiconductor layer on the growth substrate; A third step of forming a first bonding layer on the semiconductor layer; A fourth step of forming a second bonding layer on the support substrate; A fifth step of forming a bonding layer by bonding the first bonding layer and the second bonding layer to each other; A sixth step of separating the growth substrate from the semiconductor layer; and a seventh step of forming a conversion layer on the semiconductor layer to change the surface polarity of the semiconductor layer to the Group 3 metal polarity.
  • the growth substrate can be separated from the semiconductor layer using a laser lift off (LLO) technique.
  • LLO laser lift off
  • the present invention may further include an eighth step of growing a device active layer on the conversion layer.
  • a plurality of patterns may be etched into the conversion layer.
  • a plurality of regular patterns may be etched on the semiconductor layer, and the transition layer may be formed along the pattern of the semiconductor layer.
  • a plurality of irregular patterns may be etched on the semiconductor layer, each end of the pattern may be flattened, and then the transition layer may be formed along the pattern of the semiconductor layer.
  • first bonding layer and the second bonding layer each include a bonding reinforcement layer for strengthening the bond with the support substrate or the semiconductor layer, and a bonding reinforcement layer for alleviating roughness of the surface of the support substrate or the semiconductor layer. It may include a surface planarization layer and a bonding layer for bonding the first bonding layer and the second bonding layer to each other.
  • the support substrate may be a polycrystalline AlN ceramic substrate.
  • the above object is, according to the present invention, a first step of preparing a growth substrate, a temporary substrate, and a support substrate; A second step of growing a semiconductor layer on the growth substrate; A third step of forming a first adhesive layer on the semiconductor layer; A fourth step of forming a second adhesive layer on the temporary substrate; A fifth step of forming an adhesive layer by adhering the first adhesive layer and the second adhesive layer to each other; A sixth step of separating the growth substrate from the semiconductor layer; A seventh step of converting the rough surface of the semiconductor layer from which the growth substrate is separated into a mirror-like surface; An eighth step of forming a first bonding layer on the semiconductor layer; A ninth step of forming a second bonding layer on the support substrate; A tenth step of forming a bonding layer by bonding the first bonding layer and the second bonding layer to each other; An 11th step of separating the temporary substrate from the adhesive layer; and a twelfth step of separating the adhesive layer from the semiconductor layer.
  • the growth substrate is separated from the semiconductor layer using a laser lift off (LLO) technique
  • the temporary substrate is separated using a laser lift off technique. It can be separated from the adhesive layer.
  • LLO laser lift off
  • the present invention may further include a thirteenth step of growing a device active layer on the semiconductor layer.
  • the semiconductor layer can be mirror-finished by forming a planarization layer on the semiconductor layer and then planarizing the planarization layer.
  • the semiconductor layer can be mirror-finished by directly planarizing the upper surface of the semiconductor layer.
  • a plurality of patterns are etched on the upper surface of the semiconductor layer, a first planarization layer is formed according to the pattern of the semiconductor layer, and a second planarization layer is formed on the first planarization layer.
  • the semiconductor layer can be mirror-finished by planarizing the first planarization layer or the second planarization layer.
  • first bonding layer and the second bonding layer each include a bonding reinforcement layer for strengthening the bond with the support substrate or the semiconductor layer, and a bonding reinforcement layer for alleviating roughness of the surface of the support substrate or the semiconductor layer. It may include a surface planarization layer and a bonding layer for bonding the first bonding layer and the second bonding layer to each other.
  • the support substrate may be a polycrystalline AlN ceramic substrate.
  • the above object is achieved by a group III nitride semiconductor template manufactured by a group III nitride semiconductor template manufacturing method according to the present invention.
  • a high heat dissipation support substrate having the same or similar coefficient of thermal expansion (CTE) as the group 3 nitride semiconductor layer, a high quality group 3 nitride thin film material, and a group 3 nitride for growing a power semiconductor device structure using the same. Since the single crystal growth layer can be bonded through a high heat-resistant bonding layer, it is possible to form a high-quality Group III nitride semiconductor layer at a high temperature of 700°C or higher.
  • CTE coefficient of thermal expansion
  • the Group 3 nitride thin film material, the power semiconductor device structure using the same, and the support substrate may have the same or similar lattice constant (LC) and coefficient of thermal expansion (CTE), so the structural and thermo-mechanical factors that occur during growth are affected. Stress (Thermo-mechanical Induced Stress) can be minimized.
  • LC lattice constant
  • CTE coefficient of thermal expansion
  • the high heat dissipation support substrate is made of polycrystalline ceramic, so it has an advantage in terms of cost competitiveness compared to single crystalline ceramic.
  • FIG. 1 shows a semiconductor template manufactured by the Group 3 semiconductor template manufacturing method according to the first to fourth embodiments of the present invention
  • Figure 2 shows a device active layer grown on a semiconductor template manufactured by the Group 3 semiconductor template manufacturing method according to the first to fourth embodiments of the present invention
  • Figure 3 is a flowchart of a method for manufacturing a Group 3 semiconductor template according to the first embodiment of the present invention
  • Figure 4 shows the process of manufacturing a semiconductor template according to the Group 3 semiconductor template manufacturing method according to the first embodiment of the present invention
  • Figure 5 is a flowchart of a group 3 semiconductor template manufacturing method according to the second embodiment of the present invention.
  • Figure 6 shows the process of manufacturing a semiconductor template according to the Group 3 semiconductor template manufacturing method according to the second embodiment of the present invention
  • Figure 7 is a flow chart of a group 3 semiconductor template manufacturing method according to the third embodiment of the present invention.
  • Figure 8 is a flow chart of a group 3 semiconductor template manufacturing method according to the fourth embodiment of the present invention.
  • Figure 9 shows in detail the first bonding layer and the second bonding layer of the semiconductor template manufacturing method according to the first to fourth embodiments of the present invention.
  • Figure 10 shows the first case of the seventh step of the semiconductor template manufacturing method according to the first or third embodiment of the present invention.
  • Figure 11 shows the second case of the seventh step of the semiconductor template manufacturing method according to the first or third embodiment of the present invention.
  • Figure 12 shows the third case of the seventh step of the semiconductor template manufacturing method according to the first or third embodiment of the present invention.
  • Figure 13 shows the first case of the seventh step of the semiconductor template manufacturing method according to the second or fourth embodiment of the present invention.
  • Figure 14 shows the second case of the seventh step of the semiconductor template manufacturing method according to the second or fourth embodiment of the present invention.
  • Figure 15 shows the third case in the seventh step of the semiconductor template manufacturing method according to the second or fourth embodiment of the present invention.
  • Figure 16 shows that in the third case of the seventh step of the semiconductor template manufacturing method according to the second or fourth embodiment of the present invention, the degree of planarization is adjusted in three cases.
  • first, second, A, B, (a), and (b) may be used. These terms are only used to distinguish the component from other components, and the nature, sequence, or order of the component is not limited by the term.
  • Figure 1 shows a semiconductor template manufactured by the group 3 semiconductor template manufacturing method according to the first to fourth embodiments of the present invention
  • Figure 2 shows the first to fourth embodiments of the present invention. It shows that a device active layer is grown on a semiconductor template manufactured by a group 3 semiconductor template manufacturing method according to
  • Figure 3 is a flowchart of the group 3 semiconductor template manufacturing method according to the first embodiment of the present invention
  • Figure 4 shows the process of manufacturing a semiconductor template according to the Group 3 semiconductor template manufacturing method according to the first embodiment of the present invention.
  • the group 3 nitride semiconductor template manufacturing method (S100) is initially grown on the growth substrate (G), the group 3 nitride semiconductor layer (C) ) relates to a semiconductor template manufacturing method in which the polarity of the surface and the surface of the group III nitride semiconductor layer (C) finally formed on the support substrate (S) are different (i.e., opposite), in the first step (S101) , the second step (S102), the third step (S103), the fourth step (S104), the fifth step (S105), the sixth step (S106), and the seventh step (S107), It includes the eighth step (S108).
  • the first step (S101) is a step of preparing the growth substrate (G) and the support substrate (S).
  • the growth substrate (G) is an optically transparent substrate through which a laser (single wavelength light) beam is 100% transmitted (in theory) without absorption after the Group 3 nitride semiconductor layer (C) is grown.
  • aluminum oxide (Al 2 It is limited to single crystalline sapphire material (Al 2 O 3 , ScAlMgO 4 ) substrates containing O 3 ).
  • the support substrate (S) is formed of a group 3 nitride semiconductor layer (C) and a group 3 nitride semiconductor device active layer ( It is a substrate that supports (U), and this support substrate (S) is composed of multiple layers, has high heat dissipation ability (over 60W/mK), and has a group 3 nitride semiconductor layer (C) and coefficient of thermal expansion (CTE, ppm). It can be formed of a material equal to or less than (5.6 ppm), and can be formed with a polycrystalline or single crystalline microstructure.
  • the support substrate S is made of at least one material selected from materials including silicon (Si), silicon carbide (SiC), silicon nitride (SiN x ), aluminum nitride (AlN), and gallium nitride (GaN). It can be included.
  • the heat dissipation capacity of silicon (Si) is 149 W/mK
  • the heat dissipation ability of silicon carbide ( SiC ) is 300 ⁇ 450 W/mK
  • the heat dissipation ability of silicon nitride (SiN) The heat dissipation capacity of gallium nitride (GaN) is 170 ⁇ 210W/mK
  • the thermal expansion coefficient of silicon (Si) is 2.6ppm
  • the thermal expansion coefficient of silicon carbide (SiC) is 4.8ppm
  • the heat dissipation ability of gallium nitride (GaN) is 170 ⁇ 210W/mK.
  • x has a thermal expansion coefficient of 3.7ppm
  • aluminum nitride (AlN) has a thermal expansion coefficient of 4.5ppm
  • gallium nitride (GaN) has a thermal expansion coefficient of 5.6ppm, each suitable as a material for a high heat dissipation support substrate (S).
  • Si silicon
  • SiC silicon carbide
  • SiN silicon nitride
  • the second step (S102) is a step of growing the group III nitride semiconductor layer (C) as a single layer or multilayer on the growth substrate (G).
  • the group 3 nitride semiconductor layer (C) is basically electrically insulating without dopant, but in some cases, it is electrically conductive and contains a dopant as a means to minimize crystal defects. It serves as a seed for growing Group 3 nitride thin film materials and power semiconductor device structures using them.
  • the surface of the group 3 nitride semiconductor layer (C) formed on the growth substrate (G) and the surface of the group 3 nitride semiconductor layer (C) later transferred to the top of the support substrate (S) are reversed ( Inversion), it is desirable to form a microstructure by treating the surface of the growth substrate (G) so that a desired surface of the semiconductor layer (C) can be formed.
  • a gallium nitride (GaN) semiconductor layer (C) the gallium polarity (Ga-polarity) or nitrogen polarity (N-polarity) surface can be selectively adjusted depending on the surface treatment and growth conditions of the growth substrate (G). You can.
  • a group III nitride semiconductor layer (C) is grown in a MOCVD chamber on a sapphire growth substrate wafer, a surface with a polarity of a metal (M; Ga, Al, In) with three valence electrons is formed.
  • the interface directly contacting the sapphire growth substrate has nitrogen polarity with 5 valence electrons.
  • the third step (S103) is a step of forming the first bonding layer (B1) on the group 3 nitride semiconductor layer (C).
  • the first bonding layer (B1) is a metal or alloy such as aluminum (Al), tungsten (W), molybdenum (Mo), silicon oxide (SiO x ), silicon nitride (SiN x ), or aluminum oxide (Al 2 O 3 ), aluminum nitride (AlN), aluminum gallium nitride (AlGaN), gallium nitride (GaN), gallium indium nitride (GaInN), indium nitride (InN), amorphous or polycrystalline silicon (Si), zinc oxide (ZnO), C 60 (Fullerene), or furthermore, to improve surface roughness , a flowable oxide (FO
  • a chemical vapor deposition (CVD) process such as MOCVD or ALD for aluminum nitride
  • the fourth step (S104) is a step of forming the second bonding layer (B2) on the support substrate (S).
  • the second bonding layer (B2) is a metal or alloy such as aluminum (Al), tungsten (W), molybdenum (Mo), silicon oxide (SiO x ), silicon nitride (SiN x ), or aluminum oxide (Al 2 O 3 ), aluminum nitride (AlN), aluminum gallium nitride (AlGaN), gallium nitride (GaN), gallium indium nitride (GaInN), indium nitride (InN), amorphous or polycrystalline silicon (Si), zinc oxide (ZnO), C 60 (Fullerene), or furthermore, to improve surface roughness , a flowable oxide (FO
  • a chemical vapor deposition (CVD) process such as MOCVD or ALD for aluminum nitride (AlN), aluminum gall
  • each of the first bonding layer (B1) and the second bonding layer (B2) may include a bonding reinforcement layer (R), a surface planarization layer (F), and a bonding layer (J).
  • Figure 9 shows in detail the first bonding layer (B1) and the second bonding layer (B2) of the Group 3 semiconductor template manufacturing method according to the first to fourth embodiments of the present invention.
  • the bonding reinforcement layer (R) is a group 3 nitride semiconductor layer (C) (in the case of the first bonding layer (B1)) or a support substrate (S) (in the case of the second bonding layer (B2)).
  • this bond reinforcement layer (R) is, for example, silicon oxide (SiO x ), silicon nitride (SiN x ), chromium (Cr), titanium (Ti), molybdenum Mo), may include HMDS.
  • the surface planarization layer (F) is used to alleviate the roughness of the surface of the group 3 nitride semiconductor layer (C) or the support substrate (S), respectively.
  • This surface planarization layer (F) is used, for example, to improve surface roughness. It may include silicon oxide (SiO x ), silicon nitride (SiN x ), aluminum oxide (Al 2 O 3 ), aluminum nitride (AlN), and amorphous or polycrystalline silicon (Si). Furthermore, it may further include a flowable oxide (FO x ) such as SOG (Spin On Glass) and HSQ (Hydrogen Silsesquioxane).
  • SOG Spin On Glass
  • HSQ Hydrogen Silsesquioxane
  • the bonding layer (J) is for bonding the first bonding layer (B1) and the second bonding layer (B2) to each other, and may be prepared with a permanent bonding material, such as aluminum (Al) or tungsten (W). ), metals or alloys such as molybdenum (Mo), silicon oxide (SiO x ), silicon nitride (SiN x ), aluminum oxide (Al 2 O 3 ), aluminum nitride (AlN), aluminum gallium nitride (AlGaN), gallium nitride (GaN), gallium indium nitride (GaInN), indium nitride (InN), amorphous or polycrystalline silicon (Si), zinc oxide (ZnO), C 60 (Fullerene), or even SOG (Spin) to improve surface roughness.
  • a permanent bonding material such as aluminum (Al) or tungsten (W).
  • metals or alloys such as molybdenum (M
  • HSQ Hydrophiltyl silica
  • F x flowable oxide
  • MOCVD chemical vapor deposition
  • ALD aluminum nitride
  • AlGaN aluminum gallium nitride
  • GaN gallium nitride
  • GaInN gallium indium nitride
  • InN indium nitride
  • the above-described bonding reinforcement layer (R) and surface planarization layer (F) can be selectively introduced or deleted depending on the process, and when the bonding strengthening layer (R) and surface planarization layer (F) are removed depending on the process, , the bonding layer (J) can be formed directly with the group 3 nitride semiconductor layer (C) (in the case of the first bonding layer (B1)) or the support substrate (S) (in the case of the second bonding layer (B2)). there is.
  • the fifth step (S105) is a step of forming a bonding layer (B) by bonding the first bonding layer (B1) and the second bonding layer (B2) to each other. That is, in the fifth step (S105), the growth substrate (G) on which the first bonding layer (B1) is formed is turned over and placed on the support substrate (S) on which the second bonding layer (B2) is formed at a temperature of less than 300°C. This is the step of joining by pressing.
  • the material of the support substrate (S) so that the difference in coefficient of thermal expansion (CTE) with the growth substrate (G) is less than 2 ppm, but as described above,
  • the support substrate (S) with heat dissipation ability such as Si, SiC , SiN This exists. In this case, setting the bonding process temperature near room temperature and performing the process can minimize stress and prevent wafer bending.
  • the sixth step (S106) is a step of separating the optically transparent growth substrate (G) from the group III nitride semiconductor layer (C) using a laser lift off (LLO) technique.
  • the laser lift-off technique refers to irradiating an ultraviolet (UV) laser beam with uniform light output, beam profile, and single wavelength to the back of a transparent growth substrate (G) to form an epitaxy-grown layer on the growth substrate (G).
  • UV ultraviolet
  • ) is a technique to separate from. Afterwards, the damaged area, contaminated surface residue, and low-quality single crystal thin film area resulting from separation of the growth substrate (G) can be removed as completely as possible.
  • the surface polarity of the group 3 nitride semiconductor layer (C) is changed to nitrogen polarity (N).
  • N nitrogen polarity
  • M(Ga, Al, In)-polarity) group 3 metal polarity (M(Ga, Al, In)-polarity) to form a transition layer (W) (Polarity Transform Layer)
  • W Transition layer
  • the order of the process of forming the conversion layer (W) to change the surface polarity and the high-temperature heat treatment process to strengthen the bonding layer (B) may be changed.
  • the widely commercialized transparent growth substrate (G) is sapphire.
  • metals (M; Ga, Al, In) having three valence electrons are used.
  • the interface directly in contact with the sapphire growth substrate has the polarity of nitrogen with 5 valence electrons.
  • the polarity of the surface of the group III nitride semiconductor layer (C) finally formed on the support substrate (S) is nitrogen polarity (N-polarity), unlike the metal polarity (M-polarity) surface grown on the sapphire growth substrate (G). polarity) surface.
  • a Group III nitride semiconductor layer on the nitrogen polar surface is formed through a PVD (sputter, PLD, MBE, Evaporator) process.
  • C Deposit or grow a transition layer (W) (Polarity Transform Layer) that promotes the polarity of a group 3 metal (M) such as aluminum (Al), aluminum nitride (AlN), or aluminum nitride oxide (AlNO). do.
  • M group 3 metal
  • the device active layer (U) is grown on the upper surface of the conversion layer (W).
  • Figure 10 shows the first case of the seventh step of the semiconductor template manufacturing method according to the first or third embodiment of the present invention
  • Figure 11 shows the first or third embodiment of the present invention. It shows the second case of the seventh step of the semiconductor template manufacturing method according to the
  • Figure 12 shows the third case of the seventh step of the semiconductor template manufacturing method according to the first or third embodiment of the present invention. It shows.
  • the first case of the seventh step (S107) will now be described.
  • the upper surface of the group 3 nitride semiconductor layer (C) is selectively (meaning that the process can be omitted if necessary) dry process.
  • the upper surface of the nitride semiconductor layer (C) is selectively planarized through a CMP process.
  • various patterns may be etched on the deposited or grown transition layer (W), and the etched pattern may be regular or irregular, shape, Size, spacing and height are not limited.
  • a device active layer (U) is grown on the upper surface of the transition layer (W), and when a pattern is etched on the transition layer (W), the transition layer (W) and the device adjacent to it are grown.
  • a plurality of voids may be formed at the interface of the active layer (U). These voids have the effect of relieving the stress of the regrown Group III nitride semiconductor layer (C).
  • the second case of the seventh step (S107) will now be described.
  • the upper surface of the group 3 nitride semiconductor layer (C) is selectively (meaning that the process can be omitted if necessary) dry process.
  • the upper surface of the nitride semiconductor layer (C) is selectively planarized through a CMP process.
  • various patterns may be etched on the upper surface of the group III nitride semiconductor layer (C). The etched pattern may be regular or irregular, and the shape, size, spacing, and height are not limited.
  • Al aluminum
  • AlN aluminum nitride
  • AlNO aluminum nitride oxide
  • Group 3 metals such as gallium (Ga), gallium nitride (GaN), gallium nitride oxide (GaNO), indium (In), indium nitride (InN), and indium nitride oxide (InNO) to have polarity (M-polarity).
  • the promoting transition layer (W) (Polarity Transform Layer) is deposited or grown according to the pattern of the group III nitride semiconductor layer (C). Thereafter, in the eighth step (S108), which will be described later, a device active layer (U) is grown on the upper surface of the conversion layer (W). If necessary, the device active layer (U) is grown to fill the etched pattern to create an internal void. It can be prevented from forming, and the device active layer (U) can be grown so as not to fill the etched pattern so that a void is formed inside. These voids have the effect of relieving the stress of the regrown Group III nitride semiconductor layer (C).
  • the third case of the seventh step (S107) will now be described.
  • the upper surface of the group 3 nitride semiconductor layer (C) is selectively (meaning that the process can be omitted if necessary) dry process. Dry etching.
  • various patterns may be etched on the upper surface of the group III nitride semiconductor layer (C). The etched pattern may be regular or irregular, and the shape, size, spacing, and height are not limited.
  • the upper surface of the group 3 nitride semiconductor layer (C) on which the pattern was etched was selectively dry etched, and then the upper surface of the group 3 nitride semiconductor layer (C) on which the pattern was etched was processed using a PR mask or CMP process.
  • Each end of the pattern is flattened through (Peak flattening).
  • a pattern is formed by surface texturing the group 3 nitride semiconductor layer (C) on the nitrogen polar surface with a base solution containing an OH component, and then plasma is applied in a continuous follow-up process.
  • sharp parts can be flattened to have a flat plateau shape.
  • Group 3 metal polarity such as (AlNO), gallium (Ga), gallium nitride (GaN), gallium nitride oxide (GaNO), indium (In), indium nitride (InN), and indium nitride oxide (InNO).
  • AlNO aluminum nitride
  • AlN aluminum nitride
  • AlN aluminum nitride oxide
  • InNO indium nitride oxide
  • a device active layer (U) is grown on the upper surface of the conversion layer (W). If necessary, the device active layer (U) is grown to fill the etched pattern to create an internal void. It can be prevented from forming, and the device active layer (U) can be grown so as not to fill the etched pattern so that a void is formed inside. These voids have the effect of relieving the stress of the regrown Group III nitride semiconductor layer (C).
  • the eighth step (S108) is a step of growing a group 3 nitride semiconductor device active layer (U) on the group 3 nitride semiconductor layer (C). That is, through the previous steps, a semiconductor device active layer (U) structure containing a desired compound can be finally grown on the upper surface of the group III nitride semiconductor layer (C) formed on the high heat dissipation support substrate (S).
  • the device active layer (U) is typically 1) GaN buffer layer (horizontal and vertical transistor), 2) GaN channel layer (horizontal transistor) or drift layer.
  • Drift Layer (vertical transistor), 3) AlGaN Barrier Layer (horizontal transistor) or p-type Nitride Semiconductor Layer (vertical transistor), 4) Capping Passivation Layer Layer; horizontal transistor), p-type nitride semiconductor layer (horizontal transistor), or capping passivation layer (vertical transistor) can be formed by stacking four areas.
  • CTE coefficient of thermal expansion
  • the Group 3 nitride thin film material, the power semiconductor device structure using the same, and the support substrate may have the same or similar lattice constant (LC) and coefficient of thermal expansion (CTE), so the structural and thermo-mechanical factors that occur during growth are affected. Stress (Thermo-mechanical Induced Stress) can be minimized.
  • LC lattice constant
  • CTE coefficient of thermal expansion
  • the pattern (P) can be etched at a preset depth in the group 3 nitride semiconductor layer (C) or bonding layer (B), which is advantageous for the wafer bonding process.
  • the patterning of the present invention strict wafer surface roughness It has the advantage of significantly alleviating the and bending issues.
  • it is possible to facilitate the discharge of gas generated inside the bonding layer (B) during the wafer bonding process, thereby strengthening the bonding strength of the bonding layer (B) in a void-free manner. It can also buffer structural and thermo-mechanical stress more effectively.
  • the high heat dissipation support substrate (S) is formed of polycrystalline ceramic, so it has an advantage in terms of cost competitiveness compared to single crystalline ceramic.
  • the polarity of the surface of the group III nitride semiconductor layer (C) initially grown on the growth substrate (G) and the surface of the semiconductor layer (C) finally formed on the support substrate (S) are different ( (i.e., opposite)
  • a high-quality Group 3 nitride semiconductor device active layer is created by introducing a material layer that promotes Group 3 metal polarity (M-polarity). (U) can grow.
  • Figure 1 shows a semiconductor template manufactured by the group 3 semiconductor template manufacturing method according to the first to fourth embodiments of the present invention
  • Figure 2 shows the first to fourth embodiments of the present invention. It shows that a device active layer is grown on a semiconductor template manufactured by a group 3 semiconductor template manufacturing method according to
  • Figure 5 is a flowchart of the group 3 semiconductor template manufacturing method according to the second embodiment of the present invention
  • Figure 6 shows the process of manufacturing a semiconductor template according to the Group 3 semiconductor template manufacturing method according to the second embodiment of the present invention.
  • the group 3 nitride semiconductor template manufacturing method (S200) is initially grown on the growth substrate (G). It relates to a method for manufacturing a group 3 nitride semiconductor template in which the surface of the group 3 nitride semiconductor layer (C) and the surface of the group 3 nitride semiconductor layer (C) finally formed on the support substrate (S) are the same, Step (S201), second step (S202), third step (S203), fourth step (S204), fifth step (S205), sixth step (S206), and seventh step ( S207), the 8th step (S208), the 9th step (S209), the 10th step (S210), the 11th step (S211), the 12th step (S212), and the 13th step (S213) Includes.
  • the first step (S201) is a step of preparing a growth substrate (G), a temporary substrate (T), and a support substrate (S).
  • the growth substrate (G) is an optically transparent substrate through which a laser (single wavelength light) beam is 100% transmitted (in theory) without absorption after the Group 3 nitride semiconductor layer (C) is grown.
  • aluminum oxide (Al 2 It is limited to single crystalline sapphire material (Al 2 O 3 , ScAlMgO 4 ) substrates containing O 3 ).
  • the support substrate (S) is formed of a group 3 nitride semiconductor layer (C) and a group 3 nitride semiconductor device active layer ( It is a substrate that supports (U), and this support substrate (S) is composed of multiple layers, has high heat dissipation ability (over 60W/mK), and has a group 3 nitride semiconductor layer (C) and coefficient of thermal expansion (CTE, ppm). It can be formed of a material equal to or less than (5.6 ppm), and can be formed with a polycrystalline or single crystalline microstructure.
  • the support substrate S is made of at least one material selected from materials including silicon (Si), silicon carbide (SiC), silicon nitride (SiN x ), aluminum nitride (AlN), and gallium nitride (GaN). It can be included.
  • the heat dissipation capacity of silicon (Si) is 149 W/mK
  • the heat dissipation ability of silicon carbide ( SiC ) is 300 ⁇ 450 W/mK
  • the heat dissipation ability of silicon nitride (SiN is 170 ⁇ 230W/mK
  • the heat dissipation capacity of gallium nitride (GaN) is 170 ⁇ 210W/mK
  • the thermal expansion coefficient of silicon (Si) is 2.6ppm
  • the thermal expansion coefficient of silicon carbide (SiC) is 4.8ppm
  • silicon nitride The thermal expansion coefficient of SiN
  • silicon (Si), silicon carbide ( SiC ), silicon nitride (SiN It is desirable to form a coarse polycrystalline microstructure, which has the advantage of securing cost competitiveness.
  • the temporary substrate (T) has a thermal expansion coefficient equal to or similar to that of the growth substrate (G) and is formed of an optically transparent material. It is desirable that the difference in thermal expansion coefficient does not exceed a maximum of 2 ppm.
  • the most desirable temporary substrate (T) material that satisfies this is sapphire, which is used as a Group 3 nitride semiconductor growth substrate (G), or a coefficient of thermal expansion (CTE) that has a difference of 2ppm or less from that of the growth substrate (G). Adjusted glass may be included.
  • the second step (S202) is a step of growing the group III nitride semiconductor layer (C) in a single layer or multilayer on the growth substrate (G).
  • the Group 3 nitride semiconductor layer (C) basically has electrical insulation properties that do not contain dopants, but in some cases, it may have electrical conductivity that contains dopants as a means to minimize crystal defects. As such, it serves as a seed for growing Group 3 nitride thin film materials and power semiconductor device structures using them.
  • the surface of the group 3 nitride semiconductor layer (C) formed on the growth substrate (G) and the surface of the group 3 nitride semiconductor layer (C) later transferred to the top of the temporary substrate (T) are reversed ( Inversion), it is desirable to form a microstructure by treating the surface of the growth substrate (G) so that a desired surface of the semiconductor layer (C) can be formed.
  • a gallium nitride (GaN) semiconductor layer (C) the gallium polarity (Ga-polarity) or nitrogen polarity (N-polarity) surface can be selectively adjusted depending on the surface treatment and growth conditions of the growth substrate (G). You can.
  • a group III nitride semiconductor layer (C) is grown in a MOCVD chamber on a sapphire growth substrate wafer, a surface with a polarity of a metal (M; Ga, Al, In) with three valence electrons is formed.
  • the interface directly contacting the sapphire growth substrate has nitrogen polarity with 5 valence electrons.
  • the third step (S203) is a step of forming the first adhesive layer (A1) on the group 3 nitride semiconductor layer (C).
  • a protective layer is formed to prevent the semiconductor layer (C) from being damaged during the subsequent process.
  • coating is preferable.
  • Materials for this purpose may include, for example, oxides preferentially containing SiO 2 , nitrides containing SiN x , etc.
  • the fourth step (S204) is a step of forming the second adhesive layer (A2) on the temporary substrate (T).
  • the optically transparent temporary substrate (T) is a substrate that is easily separated by the LLO technique in the subsequent process.
  • the LLO sacrificial layer (Sacrificial LLO) is placed on the temporary substrate (T).
  • the key is to tabernacle the layer.
  • a bonding reinforcement layer may be separately provided before the LLO sacrificial layer is deposited so that the LLO sacrificial layer material can be strongly bonded to the upper part of the temporary substrate T.
  • the bonding reinforcement layer may include an optically transparent material upon laser beam irradiation, such as an oxide preferentially containing SiO 2 or a nitride containing SiN x .
  • the above-described LLO sacrificial layer material may include oxide, nitride, etc., which can be deposited by PVD techniques such as sputter, pulsed laser deposition (PLD), and evaporator.
  • the first adhesive layer (A1) and the second adhesive layer (A2) are BCB (Benzocyclobuene), SU-8 polymer, or an oxide with fluidity such as SOG (Spin On Glass) and HSQ (Hydrogen Silsesquioxane) to improve surface roughness.
  • Flowable Oxide; FO x may be included.
  • the fifth step (S205) is a step of forming the adhesive layer (A) by adhering the first adhesive layer (A1) and the second adhesive layer (A2) to each other. That is, the fifth step (S205) is a step of turning over the temporary substrate (T) on which the second adhesive layer (A2) is formed and bonding it to the growth substrate (G) on which the first adhesive layer (A1) is formed by pressing at a temperature of less than 300°C. .
  • the sixth step (S206) is a step of separating the growth substrate (G) from the group III nitride semiconductor layer (C) using a laser lift off (LLO) technique.
  • the laser lift-off technique refers to irradiating an ultraviolet (UV) laser beam with uniform light output, beam profile, and single wavelength to the back of a transparent growth substrate (G) to form an epitaxy-grown layer on the growth substrate (G).
  • UV ultraviolet
  • ) is a technique to separate from. Afterwards, the damaged area, contaminated surface residue, and low-quality single crystal thin film area resulting from separation of the growth substrate (G) can be removed as completely as possible.
  • the laser damage area due to the above-described laser lift-off (LLO) process and the inherently existing is the step of converting the rough surface caused by the inevitable ID (Inversion Domain, ID) and IDB (Inversion Domain Boundary, IDB) into a mirror-like surface.
  • the nitrogen polarity (N-polarity) surface from which the growth substrate (G) is separated using the laser lift-off (LLO) technique may be subject to laser damage due to instability of the laser beam and contamination of the rear surface of the growth substrate (G).
  • the Group 3 metal polarity (M-polarity) is inherent in the area adjacent to the growth substrate (G), although there is a slight difference.
  • the surface area has a sporadic distribution.
  • the dominant polarity in the area adjacent to the growth substrate (G) described above is basically nitrogen (N), but the sporadically distributed group 3 metal (M) polarity area is called the inversion domain (ID).
  • N nitrogen (N) polarity plane and the Group 3 metal polarity region (ID) plane in the thickness (growth) direction of the Group 3 nitride semiconductor layer (C). It is called domain boundary (Inversion Domain Boundary, IDB).
  • IDB domain boundary
  • nitrogen (N) polar surfaces are chemically more unstable than Group 3 metal (M) polar surfaces. This means that the nitrogen (N) polar surface is etched at a much faster rate than in the wet (using a liquid solution) or dry (using plasma) etching process. Etching, which has been researched and developed so far to treat the rough surface due to the laser damage area generated during the above-described laser lift-off (LLO) process and the inherently existing ID and IDB, etc.
  • Figure 13 shows the first case of the seventh step of the semiconductor template manufacturing method according to the second or fourth embodiment of the present invention
  • Figure 14 shows the second or fourth embodiment of the present invention
  • 15 shows the second case of the seventh step of the semiconductor template manufacturing method according to the present invention
  • Figure 15 shows the third case of the seventh step of the semiconductor template manufacturing method according to the second or fourth embodiment of the present invention
  • 16 shows that in the third case of the seventh step of the semiconductor template manufacturing method according to the second or fourth embodiment of the present invention, the degree of flattening is adjusted in three cases. .
  • a Group 3 nitride semiconductor with a nitrogen polar surface is formed through processes such as PVD (sputter, PLD, MBE, Evaporator), CVD, and liquid coating.
  • a single or multi-layer thick film of highly heat-resistant ceramic materials such as silicon (Si), silicon oxide (SiO 2 ), silicon nitride (SiN x ), aluminum nitride (AIN), and aluminum oxide (Al 2 O 3 ) is formed on the layer (C). It is deposited to form a planarization layer (N).
  • the thick-film deposited planarization layer (N) is planarized and mirror-surfaced through a CMP process.
  • AlN aluminum nitride
  • silicon (Si) and silicon oxide (SiO 2 ) are preferable.
  • the liquid coating process is known to be more economical than PVD and CVD, and silicon oxide (SiO 2 ) is preferable when using the process (Spin On Glass, SOG).
  • the first bonding layer (B1) is formed on the planarized layer (N) in the eighth step (S208), which will be described later. Meanwhile, in the present invention, if bonding is possible only with the planarization layer (N), direct bonding may be performed without the first bonding layer (B1) or the second bonding layer (B2).
  • the second case of the seventh step (S207) will now be described.
  • the upper surface of the group 3 nitride semiconductor layer (C) is directly planarized and mirror-surfaced through a CMP process.
  • the process has the advantage of being simple, but it is necessary to separately optimize the CMP process (slurry and conditions) for the group III nitride semiconductor layer (C) having a nitrogen polarity (N-polarity) surface.
  • a first bonding layer (B1) is formed on the group III nitride semiconductor layer (C) planarized in the eighth step (S208), which will be described later.
  • the third case of the seventh step (S207) will now be described.
  • the upper surface of the group 3 nitride semiconductor layer (C) is selectively (meaning that the process can be omitted if necessary) dry-processed. Dry etching removes areas with high defects in the early stages of growth.
  • the upper surface of the Group 3 nitride semiconductor layer (C) is etched to form a regular or irregular pattern to expand the surface area.
  • regular patterns can be formed through general pattern/etching processes such as photo lithography, and the formed pattern is not limited to size, spacing, or height, but the wider the surface area, the better in terms of heat dissipation and bonding properties. do.
  • the irregular pattern can be formed by, for example, wet etching characteristics of the Group 3 nitride semiconductor layer (C) having a nitrogen polarity (N-polarity) surface with a base solution containing an OH component.
  • a hexagonal pyramid shape created by surface texturing through a plasma dry process as a selective subsequent process is formed with sharp points on the surface.
  • the part can be flattened to have a flat plateau shape.
  • the cross section of the formed pattern may be square, trapezoid, curved, etc., but is not limited to the shape.
  • the upper surface of the group III nitride semiconductor layer (C) with an expanded surface area can be selectively dry-etched again, which can be done to make the depth of the irregularities deeper or to ensure uniformity of the pattern height after texturing. there is.
  • a single-layer or multi-layer first planarization layer (N1) is deposited or grown on the pattern-etched group 3 nitride semiconductor layer (C) according to the pattern of the group 3 nitride semiconductor layer (C), and then 1
  • a single-layer or multi-layer second planarization layer (N2) is deposited or grown on the planarization layer (N1).
  • the first planarization layer (N1) may be aluminum nitride (AlN) for high heat dissipation
  • the second planarization layer (N2) may be silicon oxide (SiO 2 ) to facilitate planarization.
  • N1 may be silicon oxide (SiO 2 ) to strengthen adhesion
  • the second planarization layer (N2) may be aluminum nitride (AlN) for high heat dissipation, but is not limited thereto and various combinations are possible as needed.
  • the surface on which the first planarization layer (N1) and the second planarization layer (N2) are formed or grown is planarized through a CMP process, and the physical properties of the first planarization layer (N1) or the second planarization layer (N2) are determined.
  • the degree of flattening can be adjusted accordingly. That is, as shown in FIG. 16, when the first planarization layer (N1) is aluminum nitride (AlN) and the second planarization layer (N2) is silicon oxide (SiO 2 ), the second planarization layer (N2) is used in terms of heat dissipation. ) is preferably etched (case 3 in FIG.
  • the first planarization layer (N1) is silicon oxide (SiO 2 ) and the second planarization layer (N2) is aluminum nitride (AlN), in terms of heat dissipation It is preferable that the second planarization layer (N2) is hardly etched (case 1 in FIG. 16).
  • the eighth step (S208) is a step of forming the first bonding layer (B1) on the group 3 nitride semiconductor layer (C).
  • the first bonding layer (B1) is a metal or alloy such as aluminum (Al), tungsten (W), molybdenum (Mo), silicon oxide (SiO x ), silicon nitride (SiN x ), or aluminum oxide (Al 2 O 3 ), aluminum nitride (AlN), aluminum gallium nitride (AlGaN), gallium nitride (GaN), gallium indium nitride (GaInN), indium nitride (InN), amorphous or polycrystalline silicon (Si), zinc oxide (ZnO), C 60 (Fullerene), or furthermore, to improve surface roughness , a flowable oxide (FO
  • a chemical vapor deposition (CVD) process such as MOCVD or ALD for aluminum nitride
  • the ninth step (S209) is a step of forming the second bonding layer (B2) on the support substrate (S).
  • the second bonding layer (B2) like the first bonding layer (B1), is made of a metal or alloy such as aluminum (Al), tungsten (W), molybdenum (Mo), silicon oxide (SiO x ), or silicon nitride (SiN).
  • Al 2 O 3 aluminum oxide
  • AlN aluminum gallium nitride
  • AlGaN aluminum gallium nitride
  • GaN gallium nitride
  • GaInN gallium indium nitride
  • InN indium nitride
  • FO Additional information may be included.
  • a chemical vapor deposition (CVD) process such as MOCVD or ALD for aluminum nitride (AlN), aluminum gallium nitride (AlGaN), gallium nitride (GaN), gallium indium nitride (GaInN), and indium nitride (InN) materials. do.
  • CVD chemical vapor deposition
  • AlN aluminum nitride
  • AlGaN aluminum gallium nitride
  • GaN gallium nitride
  • GaInN gallium indium nitride
  • InN indium nitride
  • each of the first bonding layer (B1) and the second bonding layer (B2) may include a bonding reinforcement layer (R), a surface planarization layer (F), and a bonding layer (J).
  • Figure 9 shows in detail the first bonding layer (B1) and the second bonding layer (B2) of the semiconductor template manufacturing method according to the first and second embodiments of the present invention.
  • the bonding reinforcement layer (R) is a group 3 nitride semiconductor layer (C) (in the case of the first bonding layer (B1)) or a support substrate (S) (in the case of the second bonding layer (B2)).
  • this bond reinforcement layer (R) is, for example, silicon oxide (SiO x ), silicon nitride (SiN x ), chromium (Cr), titanium (Ti), molybdenum Mo), may include HMDS.
  • the surface planarization layer (F) is used to alleviate the roughness of the surface of the group 3 nitride semiconductor layer (C) or the support substrate (S), respectively.
  • This surface planarization layer (F) is used, for example, to improve surface roughness. It may include silicon oxide (SiO x ), silicon nitride (SiN x ), aluminum oxide (Al 2 O 3 ), aluminum nitride (AlN), and amorphous or polycrystalline silicon (Si). Furthermore, it may further include a flowable oxide (FO x ) such as SOG (Spin On Glass) and HSQ (Hydrogen Silsesquioxane).
  • SOG Spin On Glass
  • HSQ Hydrogen Silsesquioxane
  • the bonding layer (J) is for bonding the first bonding layer (B1) and the second bonding layer (B2) to each other, and may be prepared with a permanent bonding material, such as aluminum (Al) or tungsten (W). ), metals or alloys such as molybdenum (Mo), silicon oxide (SiO x ), silicon nitride (SiN x ), aluminum oxide (Al 2 O 3 ), aluminum nitride (AlN), aluminum gallium nitride (AlGaN), gallium nitride (GaN), gallium indium nitride (GaInN), indium nitride (InN), amorphous or polycrystalline silicon (Si), zinc oxide (ZnO), C 60 (Fullerene), or even SOG (Spin) to improve surface roughness.
  • a permanent bonding material such as aluminum (Al) or tungsten (W).
  • metals or alloys such as molybdenum (M
  • HSQ Hydrophiltyl silica
  • F x flowable oxide
  • MOCVD chemical vapor deposition
  • ALD aluminum nitride
  • AlGaN aluminum gallium nitride
  • GaN gallium nitride
  • GaInN gallium indium nitride
  • InN indium nitride
  • the above-described bonding reinforcement layer (R) and surface planarization layer (F) can be selectively introduced or deleted depending on the process, and when the bonding strengthening layer (R) and surface planarization layer (F) are deleted depending on the process, , the bonding layer (J) can be formed directly with the group 3 nitride semiconductor layer (C) (in the case of the first bonding layer (B1)) or the support substrate (S) (in the case of the second bonding layer (B2)). there is.
  • the tenth step (S210) is a step of forming a bonding layer (B) by bonding the first bonding layer (B1) and the second bonding layer (B2) to each other. That is, the tenth step is to flip the group III nitride semiconductor layer (C) on which the first bonding layer (B1) is formed (deposited) and the temporary substrate (T) over the support substrate (S) on which the second bonding layer (B2) is formed. This is the step of bonding by pressurizing at a temperature below 300°C.
  • the material of the support substrate (S) so that the difference in coefficient of thermal expansion (CTE) with the growth substrate (G) is less than 2 ppm, but as described above,
  • the support substrate (S) with heat dissipation ability such as Si, SiC , SiN This exists. In this case, setting the bonding process temperature near room temperature and performing the process can minimize stress and prevent wafer bending.
  • the 11th step (S211) is a step of separating the temporary substrate (T) from the adhesive layer (A) using a laser lift off (LLO) technique.
  • the twelfth step (S212) is a step of separating the adhesive layer (A) from the nitride semiconductor layer (C) having a Group 3 metal polarity (M-polarity) surface. Thereafter, contaminated Group 3 metal (M) polar surface residues can be removed.
  • the group III nitride semiconductor layer (C) from which the temporary substrate (T) is separated is grown at a high temperature of 700°C or higher.
  • the weak bonding layer (B) formed between the first bonding layer (B1) and the second bonding layer (B2) can be strengthened by heat treatment (annealing).
  • the thirteenth step (S213) is a step of growing the device active layer (U) on the nitride semiconductor layer (C) having a Group 3 metal (M) polar surface. That is, through the previous steps, a semiconductor device active layer (U) structure containing a desired compound can be finally grown on the upper surface of the group III nitride semiconductor layer (C) formed on the high heat dissipation support substrate (S).
  • the device active layer (U) is typically 1) GaN buffer layer (horizontal and vertical transistor), 2) GaN channel layer (horizontal transistor) or drift layer.
  • Drift Layer (vertical transistor), 3) AlGaN Barrier Layer (horizontal transistor) or p-type Nitride Semiconductor Layer (vertical transistor), 4) Capping Passivation Layer Layer; horizontal transistor), p-type nitride semiconductor layer (horizontal transistor), or capping passivation layer (vertical transistor) can be formed by stacking four areas.
  • the group 3 nitride semiconductor template manufacturing method (S200) including the 13th step (S213) and the group 3 nitride semiconductor template manufactured thereby, the group 3 nitride semiconductor layer ( A high heat dissipation support substrate (S) having the same or similar coefficient of thermal expansion (CTE) as C), a high-quality Group 3 nitride thin film material, and a Group 3 nitride single crystal growth layer for the growth of a power semiconductor device structure using the same are highly heat-resistant.
  • S high heat dissipation support substrate
  • CTE coefficient of thermal expansion
  • the Group 3 nitride thin film material, the power semiconductor device structure using the same, and the support substrate may have the same or similar lattice constant (LC) and coefficient of thermal expansion (CTE), so the structural and thermo-mechanical factors that occur during growth are affected. Stress (Thermo-mechanical Induced Stress) can be minimized.
  • LC lattice constant
  • CTE coefficient of thermal expansion
  • the pattern (P) can be etched at a preset depth in the group 3 nitride semiconductor layer (C) or bonding layer (B), which is advantageous for the wafer bonding process.
  • the patterning of the present invention strict wafer surface roughness It has the advantage of significantly alleviating the and bending issues.
  • it is possible to facilitate the discharge of gas generated inside the bonding layer (B) during the wafer bonding process, thereby strengthening the bonding strength of the bonding layer (B) in a void-free manner. It can also buffer structural and thermo-mechanical stress more effectively.
  • the high heat dissipation support substrate (S) is formed of polycrystalline ceramic, so it has an advantage in terms of cost competitiveness compared to single crystalline ceramic.
  • the polarity of the surface of the semiconductor layer (C) initially grown on the growth substrate (G) and the surface of the semiconductor layer (C) finally formed on the support substrate (S) can be the same.
  • a process must be introduced, such as the present invention, to turn the rough surface into a mirror-like surface due to the laser damage area generated during the above-described process and the inherently existing ID and IDB. .
  • Figure 1 shows a semiconductor template manufactured by the group 3 semiconductor template manufacturing method according to the first to fourth embodiments of the present invention
  • Figure 2 shows the first to fourth embodiments of the present invention. It shows that a device active layer is grown on a semiconductor template manufactured by the Group 3 semiconductor template manufacturing method according to
  • Figure 7 is a flowchart of the Group 3 semiconductor template manufacturing method according to the third embodiment of the present invention.
  • the group 3 nitride semiconductor template manufacturing method (S300) is a group 3 nitride semiconductor initially grown on a growth substrate (G). It relates to a method of manufacturing a semiconductor template in which the polarity of the surface of the layer (C) and the surface of the group 3 nitride semiconductor layer (C) finally formed on the top of the support substrate (S) are different (i.e., opposite), especially the support substrate. This relates to the case where (S) is a polycrystalline aluminum nitride (AlN) ceramic substrate.
  • the group III nitride semiconductor template manufacturing method (S300) includes a first step (S301), a second step (S302), a third step (S303), and a fourth step (S301). It includes the fifth step (S305), the sixth step (S306), the seventh step (S307), and the eighth step (S308).
  • the first step (S301) is a step of preparing the growth substrate (G) and the support substrate (S).
  • the growth substrate (G) is an optically transparent substrate through which 100% of the laser (single wavelength light) beam is transmitted (in theory) without absorption after the group 3 nitride semiconductor layer (C) is grown, and the present invention discloses the growth substrate (G). It is limited to single crystalline sapphire material (Al 2 O 3 , ScAlMgO 4 ) substrates containing aluminum oxide (Al 2 O 3 ).
  • the support substrate (S) is a substrate that supports the semiconductor layer (C) and the device active layer (U) after going through each step of the group III nitride semiconductor template manufacturing method (S300) according to the third embodiment of the present invention.
  • this support substrate (S) may be a polycrystalline aluminum nitride (AlN) ceramic substrate (Polycrystalline AlNcera Substrate).
  • AlN polycrystalline aluminum nitride
  • This polycrystalline AlN ceramic support substrate (S) is intended to overcome the difference in thermal expansion coefficient between silicon (Si) single crystal wafer (thermal expansion coefficient: 2.8ppm) and GaN (thermal expansion coefficient: 5.6ppm) materials, and polycrystalline AlN ceramic is The thermal expansion coefficient is 4.5ppm, which is similar to that of GaN.
  • the second step (S302) is a step of growing the group III nitride semiconductor layer (C) as a single layer or multilayer on the growth substrate (G).
  • the Group 3 nitride semiconductor layer (C) basically has electrical insulation properties that do not contain dopants, but in some cases, it may have electrical conductivity that contains dopants as a means to minimize crystal defects. As such, it serves as a seed for growing Group 3 nitride thin film materials and power semiconductor device structures using them.
  • the surface of the group 3 nitride semiconductor layer (C) formed on the growth substrate (G) and the surface of the group 3 nitride semiconductor layer (C) later transferred to the top of the support substrate (S) are reversed ( Inversion), it is desirable to form a microstructure by treating the surface of the growth substrate (G) so that a desired surface of the semiconductor layer (C) can be formed.
  • a gallium nitride (GaN) semiconductor layer (C) the gallium polarity (Ga-polarity) or nitrogen polarity (N-polarity) surface can be selectively adjusted depending on the surface treatment and growth conditions of the growth substrate (G). You can.
  • a group III nitride semiconductor layer (C) is grown in a MOCVD chamber on a sapphire growth substrate wafer, a surface with a polarity of a metal (M; Ga, Al, In) with three valence electrons is formed.
  • the interface directly contacting the sapphire growth substrate has nitrogen polarity with 5 valence electrons.
  • the third step (S303) is a step of forming the first bonding layer (B1) on the group 3 nitride semiconductor layer (C).
  • the first bonding layer (B1) is a metal or alloy such as aluminum (Al), tungsten (W), molybdenum (Mo), silicon oxide (SiO x ), silicon nitride (SiN x ), or aluminum oxide (Al 2 O 3 ), aluminum nitride (AlN), aluminum gallium nitride (AlGaN), gallium nitride (GaN), gallium indium nitride (GaInN), indium nitride (InN), amorphous or polycrystalline silicon (Si), zinc oxide (ZnO), C 60 (Fullerene), or furthermore, to improve surface roughness , a flowable oxide (FO
  • a chemical vapor deposition (CVD) process such as MOCVD or ALD for aluminum nitride
  • the fourth step (S304) is a step of forming a second bonding layer (B2) on the polycrystalline aluminum nitride (AlN) ceramic support substrate (S).
  • the second bonding layer (B2) is a metal or alloy such as aluminum (Al), tungsten (W), molybdenum (Mo), silicon oxide (SiO x ), silicon nitride (SiN x ), or aluminum oxide (Al 2 O 3 ), aluminum nitride (AlN), aluminum gallium nitride (AlGaN), gallium nitride (GaN), gallium indium nitride (GaInN), indium nitride (InN), amorphous or polycrystalline silicon (Si), zinc oxide (ZnO), C 60 (Fullerene), or furthermore, to improve surface roughness , a flowable oxide (FO In particular, it is preferable to use a chemical vapor deposition (CVD) process such as MOCVD or
  • each of the first bonding layer (B1) and the second bonding layer (B2) may include a bonding reinforcement layer (R), a surface planarization layer (F), and a bonding layer (J).
  • Figure 9 shows in detail the first bonding layer (B1) and the second bonding layer (B2) of the Group 3 semiconductor template manufacturing method according to the first to fourth embodiments of the present invention.
  • the bonding reinforcement layer (R) is a group 3 nitride semiconductor layer (C) (in the case of the first bonding layer (B1)) or a support substrate (S) (in the case of the second bonding layer (B2)).
  • this bond reinforcement layer (R) is, for example, silicon oxide (SiO x ), silicon nitride (SiN x ), chromium (Cr), titanium (Ti), molybdenum Mo), may include HMDS.
  • the surface planarization layer (F) is used to alleviate the roughness of the surface of the group 3 nitride semiconductor layer (C) or the support substrate (S), respectively.
  • This surface planarization layer (F) is used, for example, to improve surface roughness. It may include silicon oxide (SiO x ), silicon nitride (SiN x ), aluminum oxide (Al 2 O 3 ), aluminum nitride (AlN), and amorphous or polycrystalline silicon (Si). Furthermore, it may further include a flowable oxide (FO x ) such as SOG (Spin On Glass) and HSQ (Hydrogen Silsesquioxane).
  • SOG Spin On Glass
  • HSQ Hydrogen Silsesquioxane
  • the bonding layer (J) is for bonding the first bonding layer (B1) and the second bonding layer (B2) to each other, and may be prepared with a permanent bonding material, such as aluminum (Al) or tungsten (W). ), metals or alloys such as molybdenum (Mo), silicon oxide (SiO x ), silicon nitride (SiN x ), aluminum oxide (Al 2 O 3 ), aluminum nitride (AlN), aluminum gallium nitride (AlGaN), gallium nitride (GaN), gallium indium nitride (GaInN), indium nitride (InN), amorphous or polycrystalline silicon (Si), zinc oxide (ZnO), C 60 (Fullerene), or even SOG (Spin) to improve surface roughness.
  • a permanent bonding material such as aluminum (Al) or tungsten (W).
  • metals or alloys such as molybdenum (M
  • HSQ Hydrophiltyl silica
  • F x flowable oxide
  • MOCVD chemical vapor deposition
  • ALD aluminum nitride
  • AlGaN aluminum gallium nitride
  • GaN gallium nitride
  • GaInN gallium indium nitride
  • InN indium nitride
  • the above-described bonding reinforcement layer (R) and surface planarization layer (F) can be selectively introduced or deleted depending on the process, and when the bonding strengthening layer (R) and surface planarization layer (F) are deleted depending on the process, , the bonding layer (J) can be formed directly with the group 3 nitride semiconductor layer (C) (in the case of the first bonding layer (B1)) or the support substrate (S) (in the case of the second bonding layer (B2)). there is.
  • the fifth step (S305) is a step of forming a bonding layer (B) by bonding the first bonding layer (B1) and the second bonding layer (B2) to each other. That is, in the fifth step (S305), the growth substrate (G) on which the first bonding layer (B1) is formed is turned over and the polycrystalline aluminum nitride (AlN) ceramic support substrate (S) on which the second bonding layer (B2) is formed is formed. ) is a step of joining by pressing at a temperature of less than 300°C.
  • the material of the support substrate (S) so that the difference in coefficient of thermal expansion (CTE) with the growth substrate (G) is less than 2ppm, but high heat dissipation performance
  • the difference in coefficient of thermal expansion (CTE) between the polycrystalline aluminum nitride (AlN) ceramic support substrate (S) and the sapphire growth substrate (G) is more than 2 ppm, making it realistically difficult to bond wafers at high temperatures. In this case, setting the bonding process temperature near room temperature and performing the process can minimize stress and prevent wafer bending.
  • the sixth step (S306) is a step of separating the optically transparent growth substrate (G) from the group III nitride semiconductor layer (C) using a laser lift off (LLO) technique.
  • the laser lift-off technique refers to irradiating an ultraviolet (UV) laser beam with uniform light output, beam profile, and single wavelength to the back of a transparent growth substrate (G) to form an epitaxy-grown layer on the growth substrate (G).
  • UV ultraviolet
  • ) is a technique to separate from. Afterwards, the damaged area, contaminated surface residue, and low-quality single crystal thin film area resulting from separation of the growth substrate (G) can be removed as completely as possible.
  • the surface polarity of the group 3 nitride semiconductor layer (C) is changed to nitrogen polarity (N).
  • N nitrogen polarity
  • M(Ga, Al, In)-polarity) group 3 metal polarity
  • W transition layer
  • the order of the process of forming the conversion layer (W) to change the surface polarity and the high-temperature heat treatment process to strengthen the bonding layer (B) may be changed.
  • the widely commercialized transparent growth substrate (G) is sapphire.
  • metals (M; Ga, Al, In) having three valence electrons are used.
  • the interface directly in contact with the sapphire growth substrate has the polarity of nitrogen with 5 valence electrons.
  • the polarity of the surface of the group III nitride semiconductor layer (C) finally formed on the support substrate (S) is nitrogen polarity (N-polarity), unlike the metal polarity (M-polarity) surface grown on the sapphire growth substrate (G). polarity) surface.
  • a Group III nitride semiconductor layer on the nitrogen polar surface is formed through a PVD (sputter, PLD, MBE, Evaporator) process.
  • C Deposit or grow a transition layer (W) (Polarity Transform Layer) that promotes the polarity of a group 3 metal (M) such as aluminum (Al), aluminum nitride (AlN), or aluminum nitride oxide (AlNO). do.
  • M group 3 metal
  • the device active layer (U) is grown on the upper surface of the conversion layer (W).
  • Figure 10 shows the first case of the seventh step of the semiconductor template manufacturing method according to the first or third embodiment of the present invention
  • Figure 11 shows the first or third embodiment of the present invention. It shows the second case of the seventh step of the semiconductor template manufacturing method according to the
  • Figure 12 shows the third case of the seventh step of the semiconductor template manufacturing method according to the first or third embodiment of the present invention. It shows.
  • the first case of the seventh step (S307) will now be described.
  • the upper surface of the group 3 nitride semiconductor layer (C) is selectively (meaning that the process can be omitted if necessary) dry process.
  • the upper surface of the nitride semiconductor layer (C) is selectively planarized through a CMP process.
  • various patterns may be etched on the deposited or grown transition layer (W), and the etched pattern may be regular or irregular, shape, Size, spacing and height are not limited.
  • a device active layer (U) is grown on the upper surface of the transition layer (W), and when a pattern is etched on the transition layer (W), the transition layer (W) and the device adjacent to it are grown.
  • a plurality of voids may be formed at the interface of the active layer (U). These voids have the effect of relieving the stress of the regrown Group III nitride semiconductor layer (C).
  • the second case of the seventh step (S307) will now be described.
  • the upper surface of the group 3 nitride semiconductor layer (C) is selectively (meaning that the process can be omitted if necessary) dry-processed.
  • the upper surface of the nitride semiconductor layer (C) is selectively planarized through a CMP process.
  • various patterns may be etched on the upper surface of the group III nitride semiconductor layer (C). The etched pattern may be regular or irregular, and the shape, size, spacing, and height are not limited.
  • Al aluminum
  • AlN aluminum nitride
  • AlNO aluminum nitride oxide
  • Group 3 metals such as gallium (Ga), gallium nitride (GaN), gallium nitride oxide (GaNO), indium (In), indium nitride (InN), and indium nitride oxide (InNO) to have polarity (M-polarity).
  • the promoting transition layer (W) (Polarity Transform Layer) is deposited or grown according to the pattern of the group III nitride semiconductor layer (C). Thereafter, in the eighth step (S308), which will be described later, a device active layer (U) is grown on the upper surface of the conversion layer (W). If necessary, the device active layer (U) is grown to fill the etched pattern to create an internal void. It can be prevented from forming, and the device active layer (U) can be grown to form a void inside so as not to fill the etched pattern. These voids have the effect of relieving the stress of the regrown Group III nitride semiconductor layer (C).
  • the third case of the seventh step (S307) will now be described.
  • the upper surface of the group 3 nitride semiconductor layer (C) is selectively (meaning that the process can be omitted if necessary) dry process. Dry etching.
  • various patterns may be etched on the upper surface of the group III nitride semiconductor layer (C). The etched pattern may be regular or irregular, and the shape, size, spacing, and height are not limited.
  • the upper surface of the group 3 nitride semiconductor layer (C) on which the pattern was etched was selectively dry etched, and then the upper surface of the group 3 nitride semiconductor layer (C) on which the pattern was etched was processed using a PR mask or CMP process.
  • Each end of the pattern is flattened through (Peak flattening).
  • a pattern is formed by surface texturing the group 3 nitride semiconductor layer (C) on the nitrogen polar surface with a base solution containing an OH component, and then plasma is applied in a continuous follow-up process.
  • sharp parts can be flattened to have a flat plateau shape.
  • Group 3 metal polarity such as (AlNO), gallium (Ga), gallium nitride (GaN), gallium nitride oxide (GaNO), indium (In), indium nitride (InN), and indium nitride oxide (InNO).
  • AlNO aluminum nitride
  • AlN aluminum nitride
  • AlN aluminum nitride oxide
  • InNO indium nitride oxide
  • a device active layer (U) is grown on the upper surface of the conversion layer (W). If necessary, the device active layer (U) is grown to fill the etched pattern to create an internal void. It can be prevented from forming, and the device active layer (U) can be grown so as not to fill the etched pattern so that a void is formed inside. These voids have the effect of relieving the stress of the regrown Group III nitride semiconductor layer (C).
  • the eighth step (S308) is a step of growing a group 3 nitride semiconductor device active layer (U) on the group 3 nitride semiconductor layer (C). That is, through the previous steps, a semiconductor device active layer (U) structure containing a desired compound can be finally grown on the upper surface of the group III nitride semiconductor layer (C) formed on the high heat dissipation support substrate (S).
  • the device active layer (U) is typically 1) GaN buffer layer (horizontal and vertical transistor), 2) GaN channel layer (horizontal transistor) or drift layer.
  • Drift Layer (vertical transistor), 3) AlGaN Barrier Layer (horizontal transistor) or p-type Nitride Semiconductor Layer (vertical transistor), 4) Capping Passivation Layer Layer; horizontal transistor), p-type nitride semiconductor layer (horizontal transistor), or capping passivation layer (vertical transistor) can be formed by stacking four areas.
  • CTE coefficient of thermal expansion
  • the Group 3 nitride thin film material, the power semiconductor device structure using the same, and the support substrate may have the same or similar lattice constant (LC) and coefficient of thermal expansion (CTE), so the structural and thermo-mechanical factors that occur during growth are affected. Stress (Thermo-mechanical Induced Stress) can be minimized.
  • LC lattice constant
  • CTE coefficient of thermal expansion
  • the pattern (P) can be etched at a preset depth in the group 3 nitride semiconductor layer (C) or bonding layer (B), which is advantageous for the wafer bonding process.
  • the patterning of the present invention strict wafer surface roughness It has the advantage of significantly alleviating the and bending issues.
  • it is possible to facilitate the discharge of gas generated inside the bonding layer (B) during the wafer bonding process, thereby strengthening the bonding strength of the bonding layer (B) in a void-free manner. It can also buffer structural and thermo-mechanical stress more effectively.
  • the high heat dissipation support substrate (S) is formed of polycrystalline ceramic, so it has an advantage in terms of cost competitiveness compared to single crystalline ceramic.
  • the polarity of the surface of the group III nitride semiconductor layer (C) initially grown on the growth substrate (G) and the surface of the semiconductor layer (C) finally formed on the support substrate (S) are different ( (i.e., opposite)
  • a high-quality Group 3 nitride semiconductor device active layer is created by introducing a material layer that promotes Group 3 metal polarity (M-polarity). (U) can grow.
  • Figure 1 shows a semiconductor template manufactured by the group 3 semiconductor template manufacturing method according to the first to fourth embodiments of the present invention
  • Figure 2 shows the first to fourth embodiments of the present invention. It shows that a device active layer is grown on a semiconductor template manufactured by the Group 3 semiconductor template manufacturing method according to
  • Figure 8 is a flowchart of the Group 3 semiconductor template manufacturing method according to the fourth embodiment of the present invention.
  • the group 3 nitride semiconductor template manufacturing method (S400) is a group 3 nitride semiconductor initially grown on a growth substrate (G). It relates to a method of manufacturing a group 3 nitride semiconductor template in which the surface of the layer (C) and the surface of the group 3 nitride semiconductor layer (C) ultimately formed on the support substrate (S) are the same, and in particular, the support substrate (S) ) is a polycrystalline aluminum nitride (AlN) ceramic substrate.
  • the group III nitride semiconductor template manufacturing method (S400) includes a first step (S401), a second step (S402), a third step (S403), and a fourth step ( S404), the fifth step (S405), the sixth step (S406), the seventh step (S407), the eighth step (S408), the ninth step (S409), and the tenth step (S410) and the 11th step (S411), the 12th step (S412), and the 13th step (S413).
  • the first step (S401) is a step of preparing a growth substrate (G), a temporary substrate (T), and a support substrate (S).
  • the growth substrate (G) is an optically transparent substrate through which a laser (single wavelength light) beam is 100% transmitted (in theory) without absorption after the Group 3 nitride semiconductor layer (C) is grown.
  • aluminum oxide (Al 2 It is limited to single crystalline sapphire material (Al 2 O 3 , ScAlMgO 4 ) substrates containing O 3 ).
  • the support substrate (S) is a substrate that supports the semiconductor layer (C) and the device active layer (U) after going through each step of the group III nitride semiconductor template manufacturing method (S400) according to the fourth embodiment of the present invention.
  • this support substrate (S) may be a polycrystalline aluminum nitride (AlN) ceramic substrate (Polycrystalline AlNcera Substrate).
  • AlN polycrystalline aluminum nitride
  • This polycrystalline AlN ceramic support substrate (S) is intended to overcome the difference in thermal expansion coefficient between silicon (Si) single crystal wafer (thermal expansion coefficient: 2.8ppm) and GaN (thermal expansion coefficient: 5.6ppm) materials, and polycrystalline AlN ceramic is The thermal expansion coefficient is 4.5ppm, which is similar to that of GaN.
  • the temporary substrate (T) has a thermal expansion coefficient equal to or similar to that of the growth substrate (G) and is formed of an optically transparent material. It is desirable that the difference in thermal expansion coefficient does not exceed a maximum of 2 ppm.
  • the most desirable temporary substrate (T) material that satisfies this is sapphire, which is used as a group III nitride semiconductor growth substrate (G), or glass (CTE adjusted to have a difference of less than 2 ppm from the growth substrate (G)). Glass) may be included.
  • the second step (S402) is a step of growing the group III nitride semiconductor layer (C) as a single layer or multilayer on the growth substrate (G).
  • the Group 3 nitride semiconductor layer (C) basically has electrical insulation properties that do not contain dopants, but in some cases, it may have electrical conductivity that contains dopants as a means to minimize crystal defects. As such, it serves as a seed for growing Group 3 nitride thin film materials and power semiconductor device structures using them.
  • the surface of the group 3 nitride semiconductor layer (C) formed on the growth substrate (G) and the surface of the group 3 nitride semiconductor layer (C) later transferred to the top of the temporary substrate (T) are reversed ( Inversion), it is desirable to form a microstructure by treating the surface of the growth substrate (G) so that a desired surface of the semiconductor layer (C) can be formed.
  • a gallium nitride (GaN) semiconductor layer (C) the gallium polarity (Ga-polarity) or nitrogen polarity (N-polarity) surface can be selectively adjusted depending on the surface treatment and growth conditions of the growth substrate (G). You can.
  • a group III nitride semiconductor layer (C) is grown in a MOCVD chamber on a sapphire growth substrate wafer, a surface with a polarity of a metal (M; Ga, Al, In) with three valence electrons is formed.
  • the interface directly contacting the sapphire growth substrate has nitrogen polarity with 5 valence electrons.
  • the third step (S403) is a step of forming the first adhesive layer (A1) on the group 3 nitride semiconductor layer (C).
  • a protective layer is formed to prevent the semiconductor layer (C) from being damaged during the subsequent process.
  • coating is preferable.
  • Materials for this purpose may include, for example, oxides preferentially containing SiO 2 , nitrides containing SiN x , etc.
  • the fourth step (S404) is a step of forming the second adhesive layer (A2) on the temporary substrate (T).
  • the optically transparent temporary substrate (T) is a substrate that is easily separated by the LLO technique in the subsequent process.
  • the LLO sacrificial layer (Sacrificial LLO) is placed on the temporary substrate (T).
  • the key is to tabernacle the layer.
  • a bonding reinforcement layer may be separately provided before the LLO sacrificial layer is deposited so that the LLO sacrificial layer material can be strongly bonded to the upper part of the temporary substrate T.
  • the bonding reinforcement layer may include an optically transparent material upon laser beam irradiation, such as an oxide preferentially containing SiO 2 or a nitride containing SiN x .
  • the above-described LLO sacrificial layer material may include oxide, nitride, etc., which can be deposited by PVD techniques such as sputter, pulsed laser deposition (PLD), and evaporator.
  • the first adhesive layer (A1) and the second adhesive layer (A2) are BCB (Benzocyclobuene), SU-8 polymer, or an oxide with fluidity such as SOG (Spin On Glass) and HSQ (Hydrogen Silsesquioxane) to improve surface roughness.
  • Flowable Oxide; FO x may be included.
  • the fifth step (S405) is a step of forming the adhesive layer (A) by adhering the first adhesive layer (A1) and the second adhesive layer (A2) to each other. That is, the fifth step (S405) is a step of turning over the temporary substrate (T) on which the second adhesive layer (A2) is formed and bonding it to the growth substrate (G) on which the first adhesive layer (A1) is formed by pressing at a temperature of less than 300°C. .
  • the sixth step (S406) is a step of separating the growth substrate (G) from the group III nitride semiconductor layer (C) using a laser lift off (LLO) technique.
  • the laser lift-off technique refers to irradiating an ultraviolet (UV) laser beam with uniform light output, beam profile, and single wavelength to the back of a transparent growth substrate (G) to form an epitaxy-grown layer on the growth substrate (G).
  • UV ultraviolet
  • ) is a technique to separate from. Afterwards, the damaged areas resulting from separation of the growth substrate (G), contaminated surface residues, and low-quality single crystal thin film areas can be removed as completely as possible.
  • the laser damage area due to the above-described laser lift-off (LLO) process and the inherently existing is the step of converting the rough surface caused by the inevitable ID (Inversion Domain, ID) and IDB (Inversion Domain Boundary, IDB) into a mirror-like surface.
  • the nitrogen polarity (N-polarity) surface from which the growth substrate (G) is separated using the laser lift-off (LLO) technique may be subject to laser damage due to instability of the laser beam and contamination of the rear surface of the growth substrate (G).
  • the Group 3 metal polarity (M-polarity) is inherent in the area adjacent to the growth substrate (G), although there is a slight difference.
  • the surface area has a sporadic distribution.
  • the dominant polarity in the area adjacent to the growth substrate (G) described above is basically nitrogen (N), but the sporadically distributed group 3 metal (M) polarity area is called the inversion domain (ID).
  • N nitrogen (N) polarity plane and the Group 3 metal polarity region (ID) plane in the thickness (growth) direction of the Group 3 nitride semiconductor layer (C). It is called domain boundary (Inversion Domain Boundary, IDB).
  • IDB domain boundary
  • nitrogen (N) polar surfaces are chemically more unstable than Group 3 metal (M) polar surfaces. This means that the nitrogen (N) polar surface is etched at a much faster rate than in the wet (using a liquid solution) or dry (using plasma) etching process. Etching, which has been researched and developed so far to treat the rough surface due to the laser damage area generated during the above-described laser lift-off (LLO) process and the inherently existing ID and IDB, etc.
  • Figure 13 shows the first case of the seventh step of the semiconductor template manufacturing method according to the second or fourth embodiment of the present invention
  • Figure 14 shows the second or fourth embodiment of the present invention
  • 15 shows the second case of the seventh step of the semiconductor template manufacturing method according to the present invention
  • Figure 15 shows the third case of the seventh step of the semiconductor template manufacturing method according to the second or fourth embodiment of the present invention
  • 16 shows that in the third case of the seventh step of the semiconductor template manufacturing method according to the second or fourth embodiment of the present invention, the degree of flattening is adjusted in three cases. .
  • a Group 3 nitride semiconductor with a nitrogen polar surface is formed through processes such as PVD (sputter, PLD, MBE, Evaporator), CVD, and liquid coating.
  • a single or multi-layer thick film of highly heat-resistant ceramic materials such as silicon (Si), silicon oxide (SiO 2 ), silicon nitride (SiN x ), aluminum nitride (AIN), and aluminum oxide (Al 2 O 3 ) is formed on the layer (C). It is deposited to form a planarization layer (N).
  • the thick-film deposited planarization layer (N) is planarized and mirror-surfaced through a CMP process.
  • AlN aluminum nitride
  • silicon (Si) and silicon oxide (SiO 2 ) are preferable.
  • the liquid coating process is known to be more economical than PVD and CVD, and silicon oxide (SiO 2 ) is preferable when using the process (Spin On Glass, SOG).
  • the first bonding layer (B1) is formed on the planarized layer (N) in the eighth step (S408), which will be described later. Meanwhile, in the present invention, if bonding is possible only with the planarization layer (N), direct bonding may be performed without the first bonding layer (B1) or the second bonding layer (B2).
  • the second case of the seventh step (S407) will now be described.
  • the upper surface of the group 3 nitride semiconductor layer (C) is directly planarized and mirror-surfaced through a CMP process.
  • the process has the advantage of being simple, but it is necessary to separately optimize the CMP process (slurry and conditions) for the group III nitride semiconductor layer (C) having a nitrogen polarity (N-polarity) surface.
  • a first bonding layer (B1) is formed on the planarized group 3 nitride semiconductor layer (C) in the eighth step (S408), which will be described later.
  • the third case of the seventh step (S407) will now be described.
  • the upper surface of the group 3 nitride semiconductor layer (C) is selectively (meaning that the process can be omitted if necessary) dry-processed. Dry etching removes areas with high defects in the early stages of growth.
  • the upper surface of the Group 3 nitride semiconductor layer (C) is etched to form a regular or irregular pattern to expand the surface area.
  • regular patterns can be formed through general pattern/etching processes such as photo lithography, and the formed pattern is not limited to size, spacing, or height, but the wider the surface area, the better in terms of heat dissipation and bonding properties. do.
  • the irregular pattern can be formed by, for example, wet etching characteristics of the Group 3 nitride semiconductor layer (C) having a nitrogen polarity (N-polarity) surface with a base solution containing an OH component.
  • a hexagonal pyramid shape created by surface texturing through a plasma dry process as a selective subsequent process is formed with sharp points on the surface.
  • the part can be flattened to have a flat plateau shape.
  • the cross section of the formed pattern may be square, trapezoid, curved, etc., but is not limited to the shape.
  • the upper surface of the group III nitride semiconductor layer (C) with an expanded surface area can be selectively dry-etched again, which can be done to make the depth of the irregularities deeper or to ensure uniformity of the pattern height after texturing. there is.
  • a single-layer or multi-layer first planarization layer (N1) is deposited or grown on the pattern-etched group 3 nitride semiconductor layer (C) according to the pattern of the group 3 nitride semiconductor layer (C), and then 1
  • a single-layer or multi-layer second planarization layer (N2) is deposited or grown on the planarization layer (N1).
  • the first planarization layer (N1) may be aluminum nitride (AlN) for high heat dissipation
  • the second planarization layer (N2) may be silicon oxide (SiO 2 ) to facilitate planarization.
  • N1 may be silicon oxide (SiO 2 ) to strengthen adhesion
  • the second planarization layer (N2) may be aluminum nitride (AlN) for high heat dissipation, but is not limited thereto and various combinations are possible as needed.
  • the surface on which the first planarization layer (N1) and the second planarization layer (N2) were formed or grown is planarized through a CMP process, and the physical properties of the first planarization layer (N1) or the second planarization layer (N2) are The degree of flattening can be adjusted accordingly. That is, as shown in FIG. 16, when the first planarization layer (N1) is aluminum nitride (AlN) and the second planarization layer (N2) is silicon oxide (SiO 2 ), the second planarization layer (N2) is used in terms of heat dissipation. ) is preferably etched mostly (case 3 in FIG.
  • the first planarization layer (N1) is silicon oxide (SiO 2 ) and the second planarization layer (N2) is aluminum nitride (AlN), in terms of heat dissipation It is preferable that the second planarization layer (N2) is hardly etched (case 1 in FIG. 15).
  • the eighth step (S408) is a step of forming the first bonding layer (B1) on the group 3 nitride semiconductor layer (C).
  • the first bonding layer (B1) is a metal or alloy such as aluminum (Al), tungsten (W), molybdenum (Mo), silicon oxide (SiO x ), silicon nitride (SiN x ), or aluminum oxide (Al 2 O 3 ), aluminum nitride (AlN), aluminum gallium nitride (AlGaN), gallium nitride (GaN), gallium indium nitride (GaInN), indium nitride (InN), amorphous or polycrystalline silicon (Si), zinc oxide (ZnO), C 60 (Fullerene), or furthermore, to improve surface roughness , a flowable oxide (FO
  • a chemical vapor deposition (CVD) process such as MOCVD or ALD for aluminum nitride
  • the ninth step (S409) is a step of forming the second bonding layer (B2) on the support substrate (S).
  • the second bonding layer (B2) like the first bonding layer (B1), is made of a metal or alloy such as aluminum (Al), tungsten (W), molybdenum (Mo), silicon oxide (SiO x ), or silicon nitride (SiN).
  • Al 2 O 3 aluminum oxide
  • AlN aluminum gallium nitride
  • AlGaN aluminum gallium nitride
  • GaN gallium nitride
  • GaInN gallium indium nitride
  • InN indium nitride
  • FO Additional information may be included.
  • a chemical vapor deposition (CVD) process such as MOCVD or ALD for aluminum nitride (AlN), aluminum gallium nitride (AlGaN), gallium nitride (GaN), gallium indium nitride (GaInN), and indium nitride (InN) materials. do.
  • CVD chemical vapor deposition
  • AlN aluminum nitride
  • AlGaN aluminum gallium nitride
  • GaN gallium nitride
  • GaInN gallium indium nitride
  • InN indium nitride
  • each of the first bonding layer (B1) and the second bonding layer (B2) may include a bonding reinforcement layer (R), a surface planarization layer (F), and a bonding layer (J).
  • Figure 9 shows in detail the first bonding layer (B1) and the second bonding layer (B2) of the semiconductor template manufacturing method according to the first and second embodiments of the present invention.
  • the bonding reinforcement layer (R) is a group 3 nitride semiconductor layer (C) (in the case of the first bonding layer (B1)) or a support substrate (S) (in the case of the second bonding layer (B2)).
  • this bond reinforcement layer (R) is, for example, silicon oxide (SiO x ), silicon nitride (SiN x ), chromium (Cr), titanium (Ti), molybdenum Mo), may include HMDS.
  • the surface planarization layer (F) is used to alleviate the roughness of the surface of the group 3 nitride semiconductor layer (C) or the support substrate (S), respectively.
  • This surface planarization layer (F) is used, for example, to improve surface roughness. It may include silicon oxide (SiO x ), silicon nitride (SiN x ), aluminum oxide (Al 2 O 3 ), aluminum nitride (AlN), and amorphous or polycrystalline silicon (Si). Furthermore, it may further include a flowable oxide (FO x ) such as SOG (Spin On Glass) and HSQ (Hydrogen Silsesquioxane).
  • SOG Spin On Glass
  • HSQ Hydrogen Silsesquioxane
  • the bonding layer (J) is for bonding the first bonding layer (B1) and the second bonding layer (B2) to each other, and may be prepared with a permanent bonding material, such as aluminum (Al) or tungsten (W). ), metals or alloys such as molybdenum (Mo), silicon oxide (SiO x ), silicon nitride (SiN x ), aluminum oxide (Al 2 O 3 ), aluminum nitride (AlN), aluminum gallium nitride (AlGaN), gallium nitride (GaN), gallium indium nitride (GaInN), indium nitride (InN), amorphous or polycrystalline silicon (Si), zinc oxide (ZnO), C 60 (Fullerene), or even SOG (Spin) to improve surface roughness.
  • a permanent bonding material such as aluminum (Al) or tungsten (W).
  • metals or alloys such as molybdenum (M
  • HSQ Hydrophiltyl silica
  • F x flowable oxide
  • MOCVD chemical vapor deposition
  • ALD aluminum nitride
  • AlGaN aluminum gallium nitride
  • GaN gallium nitride
  • GaInN gallium indium nitride
  • InN indium nitride
  • the above-described bonding reinforcement layer (R) and surface planarization layer (F) can be selectively introduced or deleted depending on the process, and when the bonding strengthening layer (R) and surface planarization layer (F) are deleted depending on the process, , the bonding layer (J) can be formed directly with the group 3 nitride semiconductor layer (C) (in the case of the first bonding layer (B1)) or the support substrate (S) (in the case of the second bonding layer (B2)). there is.
  • the tenth step (S410) is a step of forming a bonding layer (B) by bonding the first bonding layer (B1) and the second bonding layer (B2) to each other. That is, the tenth step is to flip the group III nitride semiconductor layer (C) on which the first bonding layer (B1) is formed (deposited) and the temporary substrate (T) over the support substrate (S) on which the second bonding layer (B2) is formed. This is the step of bonding by pressurizing at a temperature below 300°C.
  • the material of the support substrate (S) so that the difference in coefficient of thermal expansion (CTE) from the temporary substrate (T) is less than 2ppm, but high heat dissipation ability
  • the difference in coefficient of thermal expansion (CTE) between the polycrystalline aluminum nitride (AlN) ceramic support substrate (S) and the temporary substrate (T) is more than 2 ppm, making it realistically difficult to bond wafers at high temperatures. In this case, setting the bonding process temperature near room temperature and performing the process can minimize stress and prevent wafer bending.
  • the 11th step (S411) is a step of separating the temporary substrate (T) from the adhesive layer (A) using a laser lift off (LLO) technique.
  • the twelfth step (S412) is a step of separating the adhesive layer (A) from the nitride semiconductor layer (C) having a Group 3 metal polarity (M-polarity) surface. Thereafter, contaminated Group 3 metal (M) polar surface residues can be removed.
  • the group III nitride semiconductor layer (C) from which the temporary substrate (T) is separated is grown at a high temperature of 700°C or higher.
  • the weak bonding layer (B) formed between the first bonding layer (B1) and the second bonding layer (B2) can be strengthened by heat treatment (annealing).
  • the thirteenth step (S413) is a step of growing the device active layer (U) on the nitride semiconductor layer (C) having a Group 3 metal (M) polar surface. That is, through the previous steps, a semiconductor device active layer (U) structure containing a desired compound can be finally grown on the upper surface of the group III nitride semiconductor layer (C) formed on the high heat dissipation support substrate (S).
  • the device active layer (U) is typically 1) GaN buffer layer (horizontal and vertical transistor), 2) GaN channel layer (horizontal transistor) or drift layer.
  • Drift Layer (vertical transistor), 3) AlGaN Barrier Layer (horizontal transistor) or p-type Nitride Semiconductor Layer (vertical transistor), 4) Capping Passivation Layer Layer; horizontal transistor), p-type nitride semiconductor layer (horizontal transistor), or capping passivation layer (vertical transistor) can be formed by stacking four areas.
  • the 7th step (S407), the 8th step (S408), the 9th step (S409), the 10th step (S410), the 11th step (S411), and the 12th step (S412)
  • the group 3 nitride semiconductor template manufacturing method (S400) according to the second embodiment of the present invention including the 13th step (S413) and the group 3 nitride semiconductor template manufactured thereby, the group 3 nitride semiconductor layer ( A high heat dissipation support substrate (S) having the same or similar coefficient of thermal expansion (CTE) as C), a high-quality Group 3 nitride thin film material, and a Group 3 nitride single crystal growth layer for the growth of a power semiconductor device structure using the same are highly heat-resistant.
  • CTE coefficient of thermal expansion
  • the Group 3 nitride thin film material, the power semiconductor device structure using the same, and the support substrate may have the same or similar lattice constant (LC) and coefficient of thermal expansion (CTE), so the structural and thermo-mechanical factors that occur during growth are affected. Stress (Thermo-mechanical Induced Stress) can be minimized.
  • LC lattice constant
  • CTE coefficient of thermal expansion
  • the pattern (P) can be etched at a preset depth in the group 3 nitride semiconductor layer (C) or bonding layer (B), which is advantageous for the wafer bonding process.
  • the patterning of the present invention strict wafer surface roughness It has the advantage of significantly alleviating the and bending issues.
  • it is possible to facilitate the discharge of gas generated inside the bonding layer (B) during the wafer bonding process, thereby strengthening the bonding strength of the bonding layer (B) in a void-free manner. It can also buffer structural and thermo-mechanical stress more effectively.
  • the high heat dissipation support substrate (S) is formed of polycrystalline ceramic, so it has an advantage in terms of cost competitiveness compared to single crystalline ceramic.
  • the polarity of the surface of the semiconductor layer (C) initially grown on the growth substrate (G) and the surface of the semiconductor layer (C) finally formed on the support substrate (S) can be the same.
  • a process must be introduced, such as the present invention, to turn the rough surface into a mirror-like surface due to the laser damage area generated during the above-described process and the inherently existing ID and IDB. .

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Abstract

본 발명은 레이저 리프트 오프(Laser Lift Off, LLO) 기법을 이용하여 고품질의 그룹3족 질화물 반도체층이 격자상수와 열팽창계수가 동등 또는 유사한 고방열 지지기판의 상부에 형성될 수 있는 그룹3족 질화물 반도체 템플릿 제조 방법 및 이에 따라 제조된 반도체 템플릿에 관한 것이다.

Description

그룹3족 질화물 반도체 템플릿 제조 방법 및 이에 따라 제조된 반도체 템플릿
본 발명은 그룹3족 질화물 반도체 템플릿 제조 방법 및 이에 따라 제조된 반도체 템플릿에 관한 것이다.
종래의 그룹3족 질화물 반도체 박막 소재 및 이들 전력반도체 소자 구조는 성장기판용 Si 단결정 웨이퍼 상부에 성장 형성되는데, 이런 경우에 Si 단결정 웨이퍼 표면층과 반응을 통한 재용융(Re-melting)을 억제하는 AlN 물질계(Al 조성 포함한 질화물 또는 질화산화물)를 포함한 Si Re-melting 방지막 영역과, AlGaN 물질계(Al 또는 Ga 조성 포함한 그룹3족 질화물)를 포함한 인장응력 완화용 Transition 영역과, GaN 물질계(Ga 조성을 포함한 그룹3족 질화물)를 포함한 전력반도체 활성(Active) 영역이 순서대로 적층된 구조를 갖고 있다. 여기서 Si 단결정 웨이퍼의 결정면은 우선적으로 Si 원자 결합이 가장 조밀한 (111) 면이 사용되고 있지만, 응용 제품에 따라 (110) 또는 (100) 면의 사용도 가능하다.
통상적으로 그룹3족 질화물 전력반도체 성장기판용 Si 단결정 웨이퍼 상부에 GaN 물질계 단결정 박막과 전력반도체 소자 구조의 성장 형성은 MOCVD(금속유기화학증기증착) 장비를 사용하는데, 이때 1000℃ 전후의 고온과 환원 분위기(H2, H+, NH3, 라디칼 이온)에서 기본적으로 갈륨(Ga) 원자가 포함된 GaN 물질계 단결정 박막 성장(성막) 공정이 수행되는데, Si 단결정 웨이퍼 표면층과 갈륨(Ga) 원자 사이에서 비교적 작은 에너지로 활발하게 Si-Ga 금속성 공정 반응(Metallic Eutectic Reaction)이 발생하는 것을 차단하는 Si Re-melting 방지막 영역이 절대적으로 필요하다. 상술한 Si Re-melting 영역은 MOCVD 챔버 내에서 인시츄 공정(In-situ Process)으로 성장한 AlN 물질층이 대표적이지만, 이외에도 외부의 다른 성막(성장) 공정 장비(Sputter, PLD, ALD)를 사용하여 MOCVD 챔버에 로딩(Loading)하기 전에 그룹3족 질화물 전력반도체 성장기판용 Si 단결정 웨이퍼 상부에 AlN 또는 AlNO 물질층을 엑시츄 공정(ex-situ Process)으로 형성시킬 수 있다. 또 다른 한편으론 AlN 물질계를 성장(성막)시에 Si 단결정 웨이퍼 표면에 손상(Damage)을 미쳐 Si-Al 금속성 공정 반응을 통한 전기전도성 계면을 만들 경우나, 또는 50nm 전후의 두께로 AlN 물질계를 성장(성막)하고 GaN 물질계 전력반도체 활성 영역 성장시에 결정품질이 나빠질 경우에 Si 단결정 웨이퍼의 수직방향으로 누설전류 및 절연파괴 현상을 촉진시킬 수 있는 악영향이 발생할 수 있기 때문에 각별한 주의를 요구하고 있다.
또한, 물질을 성장(또는 성막)할 때 서로 다른 이종물질 사이의 물질 고유값인 격자상수(Lattice Constant, LC)와 열팽창계수(Coefficient of Thermal Expansion, CTE)를 고려해서 공정을 진행해야 하는데, 통상적으로 두 물질 사이의 격자상수(LC)와 열팽창계수(CTE) 차이가 클 경우에 성장(성막) 공정 중에 또는 공정 후에 구조적 및 열-기계적 스트레스로 인해 성장(성막)된 물질 박막내에 마이크로(미세) 또는 마크로(거시) 크랙(Crack)이 불가항력적으로 발생하거나 결정품질이 나빠진다. 특히, 그룹3족 질화물 전력반도체 성장기판용 Si 단결정 웨이퍼 상부에 GaN 물질계를 직접적으로 성장(성막)할 때 격자상수와 열팽창계수 측면에서 동시에 큰 인장응력(Tensile Stress) 발생되어 크랙 현상을 쉽게 관찰할 수 있다. 상술한 인장응력 완화, 또는 크랙을 억제하는 방안으로 여러 기술들이 개시되어왔지만 인장응력을 보상(Compensation)시킬 수 있도록 응축 응력(Compressive Stress)을 인위적으로 발생시키는 물질 및 공정을 도입하는 방안으로, 상술한 Si Re-melting 방지막 영역 위에 Al 또는 Ga 조성 포함한 AlGaN 물질계를 다층 구조로 적층하여 크랙 현상을 억제하는 인장응력 완화용 Transition 영역이 도입 사용되고 있다. 그러나 상술한 인장응력 완화용 AlGaN 물질계를 도입 사용할 때 여전히 충분한 두께 증가에 한계가 있어, 그룹3족 질화물 전력반도체 성능과 품질을 개선하는데 여전히 미흡하다.
또한, GaN 물질계 전력반도체 활성 영역은 통상적으로 1) GaN 버퍼층(Buffer Layer; 수평형 및 수직형 트랜지스터), 2) GaN 채널층(Channel Layer; 수평형 트랜지스터) 또는 드리프트층(Drift Layer; 수직형 트랜지스터), 3) AlGaN 배리어층(Barrier Layer; 수평형 트랜지스터) 또는 p형 질화물 반도체층(p-type Nitride Semiconductor Layer; 수직형 트랜지스터), 4) 캡핑 패시베이션층(Capping Passivation Layer; 수평형 트랜지스터) 또는 p형 질화물 반도체층(수평형 트랜지스터), 또는 캡핑 패시베이션층(수직형 트랜지스터)의 4개 영역으로 적층 형성한다. 그러나 2) 및 3) 영역은 관통 전위(Threading Dislocation) 등의 결정결함을 감소시키기 위해서 3㎛ 이상의 두께로 최대한 두껍게 하는 것이 바람직하지만, 상술한 Si Re-melting 방지막 영역과 인장응력 완화용 Transition 영역이 성장(성막)되었더라도 그룹3족 질화물 전력반도체 성장기판용 Si 단결정 웨이퍼와 GaN 물질계의 열팽창계수의 차이가 너무 커서 강한 인장응력으로 인해 무한정 소정의 두께로 성장(성막)하기에 어려움이 존재한다.
다음으로, 종래의 그룹3족 질화물 반도체 박막 소재 및 이들 전력반도체 소자 구조는 성장기판용 AlN 세라믹 템플릿 상부에 성장 형성되는데, 이런 경우는 다결정질 AlN 세라믹 기판과, 산화물(Oxide) 본딩층과, 전사된 단결정 Si 박막(또는 후막)층과, AlN 물질계를 포함하는 Si Re-melting 방지막 영역과, 응축응력 완화용 Transition 영역과, GaN 물질계 전력반도체 활성 영역이 순서대로 적층된 구조를 갖고 있다. 여기서, 다결정질 AlN 세라믹 기판은 Si 단결정 웨이퍼(2.8ppm)와 GaN(5.6ppm) 물질계 사이의 큰 열팽창계수 차이를 극복하기 위해 열팽창계수가 GaN과 비슷한 다결정질 AlN(4.5ppm) 세라믹을 사용한다. 그리고 산화물 본딩층은 MOCVD 성막 또는 성장 공정 챔버(고온 환원 분위기) 내에서 장시간 물성 및 외관 형상의 변화가 없는 SiO2 물질계를 웨이퍼 기판 사이에 본딩층으로 사용한다.
또한, 다결정질 AlN 세라믹 기판 위로 전사된 단결정 Si 박막(또는 후막)은 GaN 물질계 전력반도체 활성(Active) 영역을 성장하기 위한 성장기판의 역할을 하는데, 열팽창계수 차이로 인한 악영향을 최소화하기 위해 소정의 두께를 갖는 박형(Thinner Thickness)으로 Si 단결정 웨이퍼를 슬라이싱(Slicing)하여 전사하는데, 이는 통상적으로 공지기술인 Smart-cut 기술로, 수소 이온 임플란트(Hydrogen Ion Implant) & SiO2 웨이퍼 본딩층을 사용한 이종물질 웨이퍼 본딩(Wafer Bonding) 기술을 적용한 SOI(Si on Insulator), POI(Piezoelectric on Insulator) 등과 동일한 기술이다.
상술한 GaN 물질계 박막 소재 및 이들 전력반도체 소자 구조용 성장기판 웨이퍼로 사용되는 AlN 세라믹 템플릿은 최상층부에 전사된 Si 단결정 박막(또는 후막)을 갖는 구조로, 종국에는 앞서 상세하게 설명한 그룹3족 질화물 전력반도체 성장기판용 Si 단결정 웨이퍼와 동일하게 GaN 물질계 박막 소재 및 이들 전력반도체 소자 구조를 성장하기 전에, Si Re-melting 방지막 영역과 인장응력 완화용 Transition 영역을 기본적으로 필요로 한다. 다만, 각 영역에서 물질 종류, 조성, 그리고 두께 등은 다소 다르겠지만, 전사된 Si 단결정 박막 (또는 후막) 상부에서 재용융 및 격자상수 차이로부터 발생되는 인장응력 등의 주요 기술적 이슈는 상술한 그룹3족 질화물 전력반도체 성장기판용 Si 단결정 웨이퍼와 동일하다. 다시 말하자면, 열팽창계수가 GaN 물질계와 비슷한 다결정질 AlN 세라믹 기판 사용함으로 기존의 성장기판용 Si 웨이퍼 기반의 GaN 물질계 전력반도체 소자에서 설명한 열팽창계수 차이로 인하여 생기는 단점(두께 극대화, 크랙)은 부분적으로 극복 가능하지만, 그룹3족 질화물 전력반도체 성장기판용 Si 단결정 웨이퍼 경우와 마찬가지로 여전히 Si와 GaN 물질계 사이의 격자상수 차이로 인해 생기는 고밀도 결정결함과 GaN 물질계 전력반도체 활성 영역 내에 존재하는 잔류응력은 해결하지 못하여 여전히 품질 문제점이 심각하다.
본 발명의 목적은, 상술한 종래의 문제점을 해결하기 위한 것으로, 레이저 리프트 오프(Laser Lift Off, LLO) 기법을 이용하여 고품질의 그룹3족 질화물 반도체층이 격자상수와 열팽창계수가 동등 또는 유사한 고방열 지지기판의 상부에 형성될 수 있는 그룹3족 반도체 템플릿 제조 방법 및 이에 따라 제조된 반도체 템플릿을 제공함에 있다.
상기 목적은, 본 발명에 따라, 성장기판과 지지기판을 준비하는 제1 단계; 상기 성장기판 위에 반도체층을 성장시키는 제2 단계; 상기 반도체층 위에 제1 본딩층을 형성시키는 제3 단계; 상기 지지기판 위에 제2 본딩층을 형성시키는 제4 단계; 상기 제1 본딩층과 상기 제2 본딩층을 서로 접합시켜 본딩층을 형성시키는 제5 단계; 상기 성장기판을 상기 반도체층으로부터 분리시키는 제6 단계; 및 상기 반도체층 위에 상기 반도체층의 표면 극성을 그룹3족 금속 극성으로 전환하기 위한 전환층을 형성시키는 제7 단계를 포함하는, 그룹3족 질화물 반도체 템플릿 제조 방법에 의해 달성된다.
또한, 상기 제6 단계는, 레이저 리프트 오프(Laser Lift Off, LLO) 기법을 이용하여 상기 성장기판을 상기 반도체층으로부터 분리시킬 수 있다.
또한, 본 발명은, 상기 전환층 위에 소자 활성층을 성장시키는 제8 단계를 더 포함할 수 있다.
또한, 상기 제7 단계는, 상기 전환층에 복수의 패턴을 식각시킬 수 있다.
또한, 상기 제7 단계는, 상기 반도체층 위에 규칙적인 복수의 패턴을 식각시키고, 상기 전환층을 상기 반도체층의 상기 패턴을 따라 형성시킬 수 있다.
또한, 상기 제7 단계는, 상기 반도체층 위에 불규칙적인 복수의 패턴을 식각시키고, 상기 패턴의 각 단부를 평탄화시킨 후, 상기 전환층을 상기 반도체층의 상기 패턴을 따라 형성시킬 수 있다.
또한, 상기 제1 본딩층과 상기 제2 본딩층 각각은, 상기 지지기판 또는 상기 반도체층과의 결합을 강화하기 위한 결합강화층과, 상기 지지기판 또는 상기 반도체층의 표면의 거칠기를 완화하기 위한 표면평탄화층과, 상기 제1 본딩층과 상기 제2 본딩층을 서로 접합시키기 위한 접합층을 포함할 수 있다.
또한, 상기 지지기판은, 다결정질 AlN 세라믹 기판일 수 있다.
상기 목적은, 본 발명에 따라, 성장기판, 임시기판 및 지지기판을 준비하는 제1 단계; 상기 성장기판 위에 반도체층을 성장시키는 제2 단계; 상기 반도체층 위에 제1 접착층을 형성시키는 제3 단계; 상기 임시기판 위에 제2 접착층을 형성시키는 제4 단계; 상기 제1 접착층과 상기 제2 접착층을 서로 접착시켜 접착층을 형성시키는 제5 단계; 상기 성장기판을 상기 반도체층으로부터 분리시키는 제6 단계; 상기 성장기판이 분리된 상기 반도체층의 거친 표면을 경면(Mirror-like Surface)화시키는 제7 단계; 상기 반도체층 위에 제1 본딩층을 형성시키는 제8 단계; 상기 지지기판 위에 제2 본딩층을 형성시키는 제9 단계; 상기 제1 본딩층과 상기 제2 본딩층을 서로 접합시켜 본딩층을 형성시키는 제10 단계; 상기 임시기판을 상기 접착층으로부터 분리시키는 제11 단계; 및 상기 접착층을 상기 반도체층으로부터 분리시키는 제12 단계를 포함하는, 그룹3족 질화물 반도체 템플릿 제조 방법에 의해 달성된다.
또한, 상기 제6 단계는, 레이저 리프트 오프(Laser Lift Off, LLO) 기법을 이용하여 상기 성장기판을 상기 반도체층으로부터 분리시키고, 상기 제11 단계는, 레이저 리프트 오프 기법을 이용하여 상기 임시기판을 상기 접착층으로부터 분리시킬 수 있다.
또한, 본 발명은, 상기 반도체층 위에 소자 활성층을 성장시키는 제13 단계를 더 포함할 수 있다.
또한, 상기 제7 단계는, 상기 반도체층 위에 평탄화층을 형성시킨 후, 상기 평탄화층을 평탄화함으로써 상기 반도체층을 경면화할 수 있다.
또한, 상기 제7 단계는, 상기 반도체층의 상면을 직접 평탄화함으로써 상기 반도체층을 경면화할 수 있다.
또한, 상기 제7 단계는, 상기 반도체층의 상면에 복수의 패턴을 식각시키고, 상기 반도체층의 상기 패턴에 따라 제1 평탄화층을 형성시키고, 상기 제1 평탄화층 위에 제2 평탄화층을 형성시키고, 상기 제1 평탄화층 또는 상기 제2 평탄화층을 평탄화함으로써 상기 반도체층을 경면화할 수 있다.
또한, 상기 제1 본딩층과 상기 제2 본딩층 각각은, 상기 지지기판 또는 상기 반도체층과의 결합을 강화하기 위한 결합강화층과, 상기 지지기판 또는 상기 반도체층의 표면의 거칠기를 완화하기 위한 표면평탄화층과, 상기 제1 본딩층과 상기 제2 본딩층을 서로 접합시키기 위한 접합층을 포함할 수 있다.
또한, 상기 지지기판은, 다결정질 AlN 세라믹 기판일 수 있다.
상기 목적은, 본 발명에 따라, 그룹3족 질화물 반도체 템플릿 제조 방법에 의해 제조된 그룹3족 질화물 반도체 템플릿에 의해 달성된다.
본 발명에 따르면, 그룹3족 질화물 반도체층과 동일 또는 유사한 열팽창계수(CTE)를 갖는 고방열 지지기판과, 고품질의 그룹3족 질화물 박막 소재 및 이를 이용한 전력반도체 소자 구조 성장을 위한 그룹3족 질화물 단결정 성장층이 고내열 본딩층을 통해 결합할 수 있으므로, 700℃ 이상의 고온에서 고품질의 그룹3족 질화물 반도체층 형성을 가능하게 할 수 있다. 즉, 그룹3족 질화물 박막 소재 및 이를 이용한 전력반도체 소자 구조와 지지기판이 동일 또는 유사한 격자상수(LC)와 열팽창계수(CTE)를 가지게 될 수 있으므로, 성장시에 발생하는 구조적 및 열-기계적 기인성 스트레스(Thermo-mechanical Induced Stress)를 최소화할 수 있다.
또한, 본 발명에 따르면, 고방열 지지기판은 다결정질 세라믹으로 형성되므로 단결정질 세라믹에 비해 원가경쟁력 측면에서 우수한 장점이 있다.
한편, 본 발명의 효과는 이상에서 언급한 효과들로 제한되지 않으며, 이하에서 설명할 내용으로부터 통상의 기술자에게 자명한 범위 내에서 다양한 효과들이 포함될 수 있다.
도 1은 본 발명의 제1 실시예 내지 제4 실시예에 따른 그룹3족 반도체 템플릿 제조 방법에 의해 제조된 반도체 템플릿을 도시한 것이고,
도 2는 본 발명의 제1 실시예 내지 제4 실시예에 따른 그룹3족 반도체 템플릿 제조 방법에 의해 제조된 반도체 템플릿 상에 소자 활성층이 성장된 것을 도시한 것이고,
도 3은 본 발명의 제1 실시예에 따른 그룹3족 반도체 템플릿 제조 방법의 순서도이고,
도 4는 본 발명의 제1 실시예에 따른 그룹3족 반도체 템플릿 제조 방법에 따라 반도체 템플릿이 제조되는 과정을 도시한 것이고,
도 5는 본 발명의 제2 실시예에 따른 그룹3족 반도체 템플릿 제조 방법의 순서도이고,
도 6은 본 발명의 제2 실시예에 따른 그룹3족 반도체 템플릿 제조 방법에 따라 반도체 템플릿이 제조되는 과정을 도시한 것이고,
도 7은 본 발명의 제3 실시예에 따른 그룹3족 반도체 템플릿 제조 방법의 순서도이고,
도 8은 본 발명의 제4 실시예에 따른 그룹3족 반도체 템플릿 제조 방법의 순서도이고,
도 9는 본 발명의 제1 실시예 내지 제4 실시예에 따른 반도체 템플릿 제조 방법의 제1 본딩층과 제2 본딩층을 자세히 도시한 것이고,
도 10은 본 발명의 제1 실시예 또는 제3 실시예에 따른 반도체 템플릿 제조 방법의 제7 단계의 과정 중 첫 번째 케이스를 도시한 것이고,
도 11은 본 발명의 제1 실시예 또는 제3 실시예에 따른 반도체 템플릿 제조 방법의 제7 단계의 과정 중 두 번째 케이스를 도시한 것이고,
도 12는 본 발명의 제1 실시예 또는 제3 실시예에 따른 반도체 템플릿 제조 방법의 제7 단계의 과정 중 세 번째 케이스를 도시한 것이고,
도 13은 본 발명의 제2 실시예 또는 제4 실시예에 따른 반도체 템플릿 제조 방법의 제7 단계의 과정 중 첫 번째 케이스를 도시한 것이고,
도 14는 본 발명의 제2 실시예 또는 제4 실시예에 따른 반도체 템플릿 제조 방법의 제7 단계의 과정 중 두 번째 케이스를 도시한 것이고,
도 15는 본 발명의 제2 실시예 또는 제4 실시예에 따른 반도체 템플릿 제조 방법의 제7 단계의 과정 중 세 번째 케이스를 도시한 것이고,
도 16은 본 발명의 제2 실시예 또는 제4 실시예에 따른 반도체 템플릿 제조 방법의 제7 단계의 과정 중 세 번째 케이스에서, 평탄화 정도가 세 가지 경우로 조절되는 것을 도시한 것이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다.
또한, 본 발명의 실시예를 설명함에 있어서, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 실시예에 대한 이해를 방해한다고 판단되는 경우에는 그 상세한 설명은 생략한다.
또한, 본 발명의 실시예의 구성요소를 설명함에 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등이 한정되지 않는다.
지금부터는 첨부된 도면을 참조하여, 본 발명의 제1 실시예에 따른 그룹3족 질화물 반도체 템플릿 제조 방법(S100)에 대해 상세히 설명한다.
도 1은 본 발명의 제1 실시예 내지 제4 실시예에 따른 그룹3족 반도체 템플릿 제조 방법에 의해 제조된 반도체 템플릿을 도시한 것이고, 도 2는 본 발명의 제1 실시예 내지 제4 실시예에 따른 그룹3족 반도체 템플릿 제조 방법에 의해 제조된 반도체 템플릿 상에 소자 활성층이 성장된 것을 도시한 것이고, 도 3은 본 발명의 제1 실시예에 따른 그룹3족 반도체 템플릿 제조 방법의 순서도이고, 도 4는 본 발명의 제1 실시예에 따른 그룹3족 반도체 템플릿 제조 방법에 따라 반도체 템플릿이 제조되는 과정을 도시한 것이다.
도 1 내지 도 4에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 그룹3족 질화물 반도체 템플릿 제조 방법(S100)은 초기에 성장기판(G)에서 성장된 그룹3족 질화물 반도체층(C) 표면과, 최종적으로 지지기판(S) 상부에 형성된 그룹3족 질화물 반도체층(C) 표면의 극성이 상이하게(즉, 반대되게) 되는 반도체 템플릿 제조 방법에 관한 것으로, 제1 단계(S101)와, 제2 단계(S102)와, 제3 단계(S103)와, 제4 단계(S104)와, 제5 단계(S105)와, 제6 단계(S106)와, 제7 단계(S107)와, 제8 단계(S108)를 포함한다.
제1 단계(S101)는 성장기판(G)과 지지기판(S)을 준비하는 단계이다.
성장기판(G)은 그룹3족 질화물 반도체층(C)이 성장후에 레이저(단일 파장 광) 빔이 흡수없이 100% 투과(이론 상)되는 광학적으로 투명한 기판으로, 본 개시에서는 산화알루미늄(Al2O3)을 포함한 단결정 사파이어(Single Crystalline Sapphire) 물질계(Al2O3, ScAlMgO4) 기판으로 한정한다.
지지기판(S)은 본 발명의 제1 실시예에 따른 그룹3족 질화물 반도체 템플릿 제조 방법(S100)의 각 단계를 거친 후 그룹3족 질화물 반도체층(C)과 그룹3족 질화물 반도체 소자 활성층(U)을 지탱(Support)하는 기판으로, 이러한 지지기판(S)은 다층으로 구성되어 고방열능(60W/mK 이상)을 가지고 그룹3족 질화물 반도체층(C)과 열팽창계수(CTE, ppm)가 동등(5.6ppm)하거나 미만의 물질로 형성될 수 있으며, 다결정질 또는 단결정질 미세구조로 형성될 수 있다.
보다 상세하게, 지지기판(S)은 실리콘(Si), 탄화실리콘(SiC), 질화실리콘(SiNx), 질화알루미늄(AlN), 질화갈륨(GaN)을 포함하는 물질 중에서 선택된 적어도 하나의 물질을 포함할 수 있다. 여기서 실리콘(Si)의 방열능은 149W/mK, 탄화실리콘(SiC)의 방열능은 300~450W/mK, 질화실리콘(SiNx)의 방열능은 90W/mK, 질화알루미늄(AlN)의 방열능은 170~230W/mK, 질화갈륨(GaN)의 방열능은 170~210W/mK이며, 실리콘(Si)의 열팽창계수는 2.6ppm, 탄화실리콘(SiC)의 열팽창계수는 4.8ppm, 질화실리콘(SiNx)의 열팽창계수는 3.7ppm, 질화알루미늄(AlN)의 열팽창계수는 4.5ppm, 질화갈륨(GaN)의 열팽창계수는 5.6ppm으로, 각각 고방열 지지기판(S)의 소재로 적합하다. 또한, 실리콘(Si), 탄화실리콘(SiC), 질화실리콘(SiNx), 질화알루미늄(AlN), 질화갈륨(GaN) 지지기판(S)은 단결정질 미세조직 웨이퍼보다는 고온 소결(Sintering) 공정을 거친 다결정질(Polycrystalline) 미세조직체로 형성되는 것이 바람직하며, 이에 따르면 원가 경쟁력을 확보할 수 있는 이점이 있다.
제2 단계(S102)는 성장기판(G) 위에 그룹3족 질화물 반도체층(C)을 단층 또는 다층으로 성장시키는 단계이다.
여기서 그룹3족 질화물 반도체층(C)은 기본적으로 도펀트(Dopant)를 포함하지 않은 전기절연성이 바람직하지만, 경우에 따라서는 결정결함을 최소화하기 위한 수단으로 도펀트를 포함하고 있는 전기도전성을 가진 것으로, 그룹3족 질화물 박막 소재 및 이를 이용한 전력반도체 소자 구조를 성장하기 위한 씨앗(Seed) 역할을 한다.
여기서 성장기판(G) 위에 형성된 그룹3족 질화물 반도체층(C)의 표면과, 이후 지지기판(S) 상부에 전사(Transfer)된 그룹3족 질화물 반도체층(C)의 표면은 서로 반대로 역전(Inversion)되므로, 바람직한 소정의 반도체층(C) 표면이 형성될 수 있도록 성장기판(G)의 표면을 처리하여 미세구조를 형성시키는 것이 바람직하다. 예를 들면, 질화갈륨(GaN) 반도체층(C)의 경우, 성장기판(G)의 표면 처리 및 성장 조건에 따라 갈륨 극성(Ga-polarity) 또는 질소 극성(N-polarity) 표면을 선택적으로 조절할 수 있다. 통상적으로, 사파이어(Sapphire) 성장기판 웨이퍼 위에 MOCVD 챔버에서 그룹3족 질화물 반도체층(C)을 성장하게 되면 원자가전자 3가를 갖는 금속(M; Ga, Al, In) 극성을 갖는 표면(Surface)을 갖는 반면, 사파이어 성장기판에 직접적으로 접한 계면(Interface)은 원자가전자 5가를 갖는 질소(Nitrogen) 극성을 갖는다.
제3 단계(S103)는 그룹3족 질화물 반도체층(C) 위에 제1 본딩층(B1)을 형성시키는 단계이다. 여기서 제1 본딩층(B1)은 알루미늄(Al), 텅스텐(W), 몰리브덴(Mo)과 같은 금속 또는 합금, 산화실리콘(SiOx), 질화실리콘(SiNx), 산화알루미늄(Al2O3), 질화알루미늄(AlN), 질화알루미늄갈륨(AlGaN), 질화갈륨(GaN), 질화갈륨인듐(GaInN), 질화인듐(InN), 비정질 또는 다결정질 실리콘(Si), 산화아연(ZnO), C60(Fullerene)이나, 더 나아가서는 표면 조도 개선을 위해 SOG(Spin On Glass), HSQ(Hydrogen Silsesquioxane) 등의 유동성을 갖는 산화물(Flowable Oxide; FOx)을 추가로 포함할 수 있다. 특히, 질화알루미늄(AlN), 질화알루미늄갈륨(AlGaN), 질화갈륨(GaN), 질화갈륨인듐(GaInN), 질화인듐(InN) 물질은 MOCVD 또는 ALD 등 화학증기증착(CVD) 공정을 이용하는 것이 바람직하다.
제4 단계(S104)는 지지기판(S) 위에 제2 본딩층(B2)을 형성시키는 단계이다. 여기서 제2 본딩층(B2)은 알루미늄(Al), 텅스텐(W), 몰리브덴(Mo)과 같은 금속 또는 합금, 산화실리콘(SiOx), 질화실리콘(SiNx), 산화알루미늄(Al2O3), 질화알루미늄(AlN), 질화알루미늄갈륨(AlGaN), 질화갈륨(GaN), 질화갈륨인듐(GaInN), 질화인듐(InN), 비정질 또는 다결정질 실리콘(Si), 산화아연(ZnO), C60(Fullerene)이나, 더 나아가서는 표면 조도 개선을 위해 SOG(Spin On Glass), HSQ(Hydrogen Silsesquioxane) 등의 유동성을 갖는 산화물(Flowable Oxide; FOx)을 추가로 포함할 수 있다. 특히, 질화알루미늄(AlN), 질화알루미늄갈륨(AlGaN), 질화갈륨(GaN), 질화갈륨인듐(GaInN), 질화인듐(InN) 물질은 MOCVD 또는 ALD 등 화학증기증착(CVD) 공정을 이용하는 것이 바람직하다.
한편, 제1 본딩층(B1)과 제2 본딩층(B2) 각각은 결합강화층(R)과, 표면평탄화층(F)과, 접합층(J)을 포함할 수 있다.
도 9는 본 발명의 제1 실시예 내지 제4 실시예에 따른 그룹3족 반도체 템플릿 제조 방법의 제1 본딩층(B1)과 제2 본딩층(B2)을 자세히 도시한 것이다.
도 9에 도시된 바와 같이, 결합강화층(R)은 그룹3족 질화물 반도체층(C)(제1 본딩층(B1)의 경우) 또는 지지기판(S)(제2 본딩층(B2)의 경우)과의 결합을 각각 강화하기 위한 것으로, 이러한 결합강화층(R)은 예를 들면, 산화실리콘(SiOx), 질화실리콘(SiNx), 크롬(Cr), 티타늄(Ti), 몰리브덴(Mo), HMDS를 포함할 수 있다.
표면평탄화층(F)은 그룹3족 질화물 반도체층(C) 또는 지지기판(S)의 표면의 거칠기를 각각 완화하기 위한 것으로, 이러한 표면평탄화층(F)은 예를 들면, 표면 조도 개선을 위해 산화실리콘(SiOx), 질화실리콘(SiNx), 산화알루미늄(Al2O3), 질화알루미늄(AlN), 비정질 또는 다결정질 실리콘(Si)을 포함할 수 있다. 더 나아가서는 SOG(Spin On Glass), HSQ(Hydrogen Silsesquioxane) 등의 유동성을 갖는 산화물(Flowable Oxide; FOx)을 추가로 포함할 수 있다.
접합층(J)은 제1 본딩층(B1)과 제2 본딩층(B2)을 서로 접합시키기 위한 것으로, 영구성 접합 물질(Permanent Bonding Material)로 마련될 수 있으며, 알루미늄(Al), 텅스텐(W), 몰리브덴(Mo)과 같은 금속 또는 합금, 산화실리콘(SiOx), 질화실리콘(SiNx), 산화알루미늄(Al2O3), 질화알루미늄(AlN), 질화알루미늄갈륨(AlGaN), 질화갈륨(GaN), 질화갈륨인듐(GaInN), 질화인듐(InN), 비정질 또는 다결정질 실리콘(Si), 산화아연(ZnO), C60(Fullerene)이나, 더 나아가서는 표면 조도 개선을 위해 SOG(Spin On Glass), HSQ(Hydrogen Silsesquioxane) 등의 유동성을 갖는 산화물(Flowable Oxide; FOx)을 추가로 포함할 수 있다. 특히, 질화알루미늄(AlN), 질화알루미늄갈륨(AlGaN), 질화갈륨(GaN), 질화갈륨인듐(GaInN), 질화인듐(InN) 물질은 MOCVD 또는 ALD 등 화학증기증착(CVD) 공정을 이용하는 것이 바람직하다.
한편, 상술한 결합강화층(R)과 표면평탄화층(F)은 공정에 따라 선택적으로 도입되거나 삭제될 수 있으며, 결합강화층(R)과 표면평탄화층(F)이 공정에 따라 삭제되는 경우, 접합층(J)이 그룹3족 질화물 반도체층(C)(제1 본딩층(B1)의 경우) 또는 지지기판(S)(제2 본딩층(B2)의 경우)과 직접적으로 성막될 수 있다.
제5 단계(S105)는 제1 본딩층(B1)과 제2 본딩층(B2)을 서로 접합시켜 본딩층(B)을 형성시키는 단계이다. 즉, 제5 단계(S105)는 제1 본딩층(B1)이 형성(성막)된 성장기판(G)을 뒤집어서 제2 본딩층(B2)이 형성된 지지기판(S)에 300℃ 미만의 온도에서 가압하여 접합시키는 단계이다.
통상적으로 접합 후에 웨이퍼 휨(Bow)을 최소화하기 위해서는 성장기판(G)과의 열팽창계수(CTE) 차이가 2ppm 미만으로 될 수 있도록 지지기판(S)의 물질을 선택하는 것이 최적이지만, 상술한 고방열능을 갖는 Si, SiC, SiNx, AlN, GaN 등의 지지기판(S)은 사파이어 성장기판(G)과의 열팽창계수(CTE)의 차이가 2ppm 이상으로, 고온에서 웨이퍼를 접합하는데 현실적으로 어려움이 존재한다. 이러한 경우, 접합 공정 온도를 상온(Room Temperature) 근처로 설정하고 공정하는 것이 스트레스를 최소화할 수 있어 웨이퍼 휨을 방지할 수 있다.
제6 단계(S106)는 레이저 리프트 오프(Laser Lift Off, LLO) 기법을 이용하여 광학적으로 투명한 성장기판(G)을 그룹3족 질화물 반도체층(C)으로부터 분리시키는 단계이다. 여기서 레이저 리프트 오프 기법이란, 균일한 광출력 및 빔 프로파일, 그리고 단일 파장을 갖는 자외선(UV) 레이저 빔을 투명한 성장기판(G) 후면에 조사하여 에피택시(Epitaxy) 성장된 층을 성장기판(G)으로부터 분리하는 기법이다. 이후, 성장기판(G) 분리에 따른 손상 영역과 오염된 표면 잔류물, 저품질 단결정 박막 영역을 가능한 완전하게 제거할 수 있다.
제7 단계(S107)는 그룹3족 질화물 반도체층(C) 위에 그룹3족 질화물 반도체 소자 활성층(U)을 성장하기에 앞서, 그룹3족 질화물 반도체층(C)의 표면 극성을 질소 극성(N-polarity)에서 그룹3족 금속 극성(M(Ga, Al, In)-polarity)로 전환하기 위한 전환층(W) (Polarity Transform Layer)을 형성시키고, 성장기판(G)이 분리된 그룹3족 질화물 반도체층(C)을 700℃ 이상의 고온에서 열처리(어닐링, Annealing)하여 제1 본딩층(B1)과 제2 본딩층(B2) 간(間)에 형성된 약한 본딩층(B)을 강하게 하는 단계이다. 경우에 따라서는 표면 극성을 전환하는 전환층(W)을 형성하는 공정과 본딩층(B) 강화를 위한 고온 열처리 공정의 순서는 바뀔 수 있다.
상술한 바와 같이, 널리 상용화된 투명한 성장기판(G)은 사파이어(Sapphire)인데, 통상적으로 MOCVD 챔버에서 사파이어 성장기판(G) 위에 성장하게 되면 원자가전자 3가를 갖는 금속(M; Ga, Al, In) 극성을 갖는 표면(Surface)을 갖는 반면, 사파이어 성장기판에 직접적으로 접한 계면(Interface)은 원자가전자 5가를 갖는 질소(Nitrogen) 극성을 갖는다. 그리하여, 최종적으로 지지기판(S) 상부에 형성된 그룹3족 질화물 반도체층(C) 표면의 극성은 사파이어 성장기판(G) 위에 성장된 금속 극성(M-polarity) 표면과 달리, 질소 극성(N-polarity) 표면을 갖는다. 그런데 이러한 질소 극성 표면에 그룹3족 질화물 반도체 소자 활성층(U)의 적층 구조를 성장할 때 고품질을 확보하는데 심각한 기술적 어려움이 있고, 더 나아가서는 성장이 될 경우라도 성장 속도가 매우 낮다는 단점이 있다. 즉, 고품질의 그룹3족 질화물 반도체 소자 활성층(U)을 구현하기 위해서는 지지기판(S) 상부에 형성된 그룹3족 질화물 반도체층(C) 표면을 반드시 질소 극성이 아닌 그룹3족 금속 극성(M(Al, Ga, In)-polarity)을 갖도록 그룹3족 질화물 반도체층(C)의 표면 극성을 변환하는 공정이 도입되어야 한다.
이를 위해, 제7 단계(S107)는 성장기판(G) 분리 후 MOCVD 챔버에 로딩(Loading)하기 전, PVD(스퍼터, PLD, MBE, Evaporator) 공정을 통해 질소 극성 표면의 그룹3족 질화물 반도체층(C) 위에 알루미늄(Al), 질화알루미늄(AlN), 또는 질화산화알루미늄(AlNO) 등의 그룹3족 금속(M) 극성을 갖도록 촉진하는 전환층(W)(Polarity Transform Layer)을 성막 또는 성장한다. 이후, 후술하는 제8 단계(S108)에서 전환층(W)의 상면에 소자 활성층(U)이 성장하게 된다.
도 10은 본 발명의 제1 실시예 또는 제3 실시예에 따른 반도체 템플릿 제조 방법의 제7 단계의 과정 중 첫번째 케이스를 도시한 것이고, 도 11은 본 발명의 제1 실시예 또는 제3 실시예에 따른 반도체 템플릿 제조 방법의 제7 단계의 과정 중 두번째 케이스를 도시한 것이고, 도 12는 본 발명의 제1 실시예 또는 제3 실시예에 따른 반도체 템플릿 제조 방법의 제7 단계의 과정 중 세번째 케이스를 도시한 것이다.
한편, 도 10에 도시된 바와 같이, 지금부터는 제7 단계(S107)의 첫 번째 케이스에 대해 설명한다. 첫 번째 케이스에서는 제6 단계(S106)에서 성장기판(G)이 분리된 후, 그룹3족 질화물 반도체층(C)의 상면을 선택적으로(필요에 따라 공정을 생략할 수도 있음을 의미함) 건식 식각(Dry Etching)한 후, CMP 공정을 통해 질화물 반도체층(C)의 상면을 선택적으로 평탄화한다. 이후, PVD(스퍼터, PLD, MBE, Evaporator) 공정을 통해 질소 극성 표면의 그룹3족 질화물 반도체층(C) 위에 알루미늄(Al), 질화알루미늄(AlN), 질화산화알루미늄(AlNO), 갈륨(Ga), 질화갈륨(GaN), 질화산화갈륨(GaNO), 인듐(In), 질화인듐(InN), 질화산화인듐(InNO) 등의 그룹3족 금속 극성(M-polarity)을 갖도록 촉진하는 전환층(W)(Polarity Transform Layer)을 성막 또는 성장시키는데, 이때, 성막 또는 성장된 전환층(W)에는 다양한 패턴(Pattern)이 식각될 수 있으며, 식각되는 패턴은 규칙적이거나 불규칙적일 수 있고, 모양, 크기, 간격 및 높이 등은 제한되지 않는다. 이후, 후술하는 제8 단계(S108)에서 전환층(W)의 상면에 소자 활성층(U)이 성장하게 되며, 전환층(W)에 패턴이 식각된 경우에는 전환층(W)과 이에 접하는 소자 활성층(U)의 계면에 복수의 공극(Void)이 형성될 수 있다. 이러한 공극은 재성장된 그룹3족 질화물 반도체층(C)의 스트레스(Stress)를 완화하는 효과가 있다.
한편, 도 11에 도시된 바와 같이, 지금부터는 제7 단계(S107)의 두 번째 케이스에 대해 설명한다. 두 번째 케이스에서는 제6 단계(S106)에서 성장기판(G)이 분리된 후, 그룹3족 질화물 반도체층(C)의 상면을 선택적으로(필요에 따라 공정을 생략할 수도 있음을 의미함) 건식 식각(Dry Etching)한 후, CMP 공정을 통해 질화물 반도체층(C)의 상면을 선택적으로 평탄화한다. 이후, 그룹3족 질화물 반도체층(C)의 상면에는 다양한 패턴이 식각될 수 있으며, 식각되는 패턴은 규칙적이거나 불규칙적일 수 있고, 모양, 크기, 간격 및 높이 등은 제한되지 않는다. 이후, PVD(스퍼터, PLD, MBE, Evaporator) 공정을 통해 질소 극성 표면의 패턴이 식각된 그룹3족 질화물 반도체층(C) 위에 알루미늄(Al), 질화알루미늄(AlN), 질화산화알루미늄(AlNO), 갈륨(Ga), 질화갈륨(GaN), 질화산화갈륨(GaNO), 인듐(In), 질화인듐(InN), 질화산화인듐(InNO) 등의 그룹3족 금속 극성(M-polarity)을 갖도록 촉진하는 전환층(W)(Polarity Transform Layer)을 그룹3족 질화물 반도체층(C)의 패턴을 따라 성막 또는 성장시킨다. 이후, 후술하는 제8 단계(S108)에서 전환층(W)의 상면에 소자 활성층(U)이 성장하게 되는데, 필요에 따라 식각된 패턴을 채우도록 소자 활성층(U)을 성장시켜 내부에 공극이 형성되지 않도록 할 수 있으며, 식각된 패턴을 채우지 않도록 소자 활성층(U)을 성장시켜 내부에 공극(Void)이 형성되도록 할 수도 있다. 이러한 공극은 재성장된 그룹3족 질화물 반도체층(C)의 스트레스(Stress)를 완화하는 효과가 있다.
한편, 도 12에 도시된 바와 같이, 지금부터는 제7 단계(S107)의 세 번째 케이스에 대해 설명한다. 세 번째 케이스에서는 제6 단계(S106)에서 성장기판(G)이 분리된 후, 그룹3족 질화물 반도체층(C)의 상면을 선택적으로(필요에 따라 공정을 생략할 수도 있음을 의미함) 건식 식각(Dry Etching)한다. 이후, 그룹3족 질화물 반도체층(C)의 상면에는 다양한 패턴이 식각될 수 있으며, 식각되는 패턴은 규칙적이거나 불규칙적일 수 있고, 모양, 크기, 간격 및 높이 등은 제한되지 않는다. 이후, 패턴이 식각된 그룹3족 질화물 반도체층(C)의 상면을 선택적으로 건식 식각(Dry Etching)한 후, 패턴이 식각된 그룹3족 질화물 반도체층(C)의 상면을 PR Mask 또는 CMP 공정을 통해 패턴의 각 단부를 평탄화시킨다(Peak 평탄화). 예를 들면, OH 성분을 포함한 염기성 용액(Base Solution)으로 질소 극성 표면의 그룹3족 질화물 반도체층(C)을 표면 텍스처링(Surface Texturing)하여 패턴을 형성한 후, 연속하는 후속 공정으로 플라즈마(Plasma) 건식 공정을 통해 표면 텍스처링으로 생성된 육방 피라미드 형상 표면에서 뾰족한 부분을 평평한 마루(Flat Plateau) 형상을 갖도록 하여 평탄화할 수 있다. 이후, PVD(스퍼터, PLD, MBE, Evaporator) 공정을 통해 질소 극성 표면의 패턴이 식각된 후 평탄화된 그룹3족 질화물 반도체층(C) 위에 알루미늄(Al), 질화알루미늄(AlN), 질화산화알루미늄(AlNO), 갈륨(Ga), 질화갈륨(GaN), 질화산화갈륨(GaNO), 인듐(In), 질화인듐(InN), 질화산화인듐(InNO) 등의 그룹3족 금속 극성(M-polarity)을 갖도록 촉진하는 전환층(W)(Polarity Transform Layer)을 그룹3족 질화물 반도체층(C)의 패턴을 따라 성막 또는 성장시킨다. 이후, 후술하는 제8 단계(S108)에서 전환층(W)의 상면에 소자 활성층(U)이 성장하게 되는데, 필요에 따라 식각된 패턴을 채우도록 소자 활성층(U)을 성장시켜 내부에 공극이 형성되지 않도록 할 수 있으며, 식각된 패턴을 채우지 않도록 소자 활성층(U)을 성장시켜 내부에 공극(Void)이 형성되도록 할 수도 있다. 이러한 공극은 재성장된 그룹3족 질화물 반도체층(C)의 스트레스(Stress)를 완화하는 효과가 있다.
제8 단계(S108)는 그룹3족 질화물 반도체층(C) 위에 그룹3족 질화물 반도체 소자 활성층(U)을 성장시키는 단계이다. 즉, 앞선 단계를 통해, 고방열 지지기판(S) 위에 형성된 그룹3족 질화물 반도체층(C) 상부 표면에 원하는 화합물을 포함한 반도체 소자 활성층(U) 구조가 최종적으로 성장될 수 있다. 예를 들면, GaN 물질계 전력반도체 구조인 경우 소자 활성층(U)은 통상적으로 1) GaN 버퍼층(Buffer Layer; 수평형 및 수직형 트랜지스터), 2) GaN 채널층(Channel Layer; 수평형 트랜지스터) 또는 드리프트층(Drift Layer; 수직형 트랜지스터), 3) AlGaN 배리어층(Barrier Layer; 수평형 트랜지스터) 또는 p형 질화물 반도체층(p-type Nitride Semiconductor Layer; 수직형 트랜지스터), 4) 캡핑 패시베이션층(Capping Passivation Layer; 수평형 트랜지스터) 또는 p형 질화물 반도체층(수평형 트랜지스터), 또는 캡핑 패시베이션층(수직형 트랜지스터)의 4개 영역으로 적층 형성할 수 있다.
상술한 바와 같은 제1 단계(S101)와, 제2 단계(S102)와, 제3 단계(S103)와, 제4 단계(S104)와, 제5 단계(S105)와, 제6 단계(S106)와, 제7 단계(S107)와, 제8 단계(S108)를 포함하는 본 발명의 제1 실시예에 따른 그룹3족 질화물 반도체 템플릿 제조 방법(S100)과 이에 따라 제조된 그룹3족 질화물 반도체 템플릿에 따르면, 그룹3족 질화물 반도체층(C)과 동일 또는 유사한 열팽창계수(CTE)를 갖는 고방열 지지기판(S)과, 고품질의 그룹3족 질화물 박막 소재 및 이를 이용한 전력반도체 소자 구조 성장을 위한 그룹3족 질화물 단결정 성장층이 고내열 본딩층을 통해 결합할 수 있으므로, 700℃ 이상의 고온에서 고품질의 그룹3족 질화물 반도체층 형성을 가능하게 할 수 있다. 즉, 그룹3족 질화물 박막 소재 및 이를 이용한 전력반도체 소자 구조와 지지기판이 동일 또는 유사한 격자상수(LC)와 열팽창계수(CTE)를 가지게 될 수 있으므로, 성장시에 발생하는 구조적 및 열-기계적 기인성 스트레스(Thermo-mechanical Induced Stress)를 최소화할 수 있다.
또한, 본 발명에 따르면, 그룹3족 질화물 반도체층(C) 또는 본딩층(B)에 기 설정된 깊이로 패턴(P)이 식각될 수 있으므로 웨이퍼 본딩 공정에 유리하다. 즉, 직접 접촉 방식의 웨이퍼 본딩(Direct Wafer Bonding)의 경우, 웨이퍼 본딩이 되는 면의 표면 거칠기와 웨이퍼의 휨(Wafer Bow)에 상당히 민감하지만, 본 발명의 패터닝(Patterning)에 따르면 엄격한 웨이퍼 표면 거칠기와 휨 이슈를 상당히 완화할 수 있는 이점이 있다. 또한, 본 발명의 패터닝(Patterning)에 따르면 웨이퍼 본딩 공정중에 본딩층(B) 내부에서 발생된 가스(Gas)의 배출을 용이하게 할 수 있으므로, Void-free하게 본딩층(B)의 결합력을 강화시킬 수 있으며, 구조적 및 열-기계적 기인성 스트레스 (Thermal-mechanical Stress)도 보다 효과적으로 완충시킬 수 있다.
또한, 본 발명에 따르면, 고방열 지지기판(S)은 다결정질 세라믹으로 형성되므로 단결정질 세라믹에 비해 원가경쟁력 측면에서 우수한 장점이 있다.
또한, 본 발명에 따르면, 초기에 성장기판(G)에서 성장된 그룹3족 질화물 반도체층(C) 표면과, 최종적으로 지지기판(S) 상부에 형성된 반도체층(C) 표면의 극성이 상이(즉, 반대)하지만, 그룹3족 질화물 반도체 소자 활성층(U)을 성장하기에 앞서, 그룹3족 금속 극성(M-polarity)을 갖도록 촉진하는 물질층을 도입하여 고품질의 그룹3족 질화물 반도체 소자 활성층(U)을 성장할 수 있다.
지금부터는 첨부된 도면을 참조하여, 본 발명의 제2 실시예에 따른 그룹3족 질화물 반도체 템플릿 제조 방법(S200)에 대해 상세히 설명한다.
도 1은 본 발명의 제1 실시예 내지 제4 실시예에 따른 그룹3족 반도체 템플릿 제조 방법에 의해 제조된 반도체 템플릿을 도시한 것이고, 도 2는 본 발명의 제1 실시예 내지 제4 실시예에 따른 그룹3족 반도체 템플릿 제조 방법에 의해 제조된 반도체 템플릿 상에 소자 활성층이 성장된 것을 도시한 것이고, 도 5는 본 발명의 제2 실시예에 따른 그룹3족 반도체 템플릿 제조 방법의 순서도이고, 도 6은 본 발명의 제2 실시예에 따른 그룹3족 반도체 템플릿 제조 방법에 따라 반도체 템플릿이 제조되는 과정을 도시한 것이다.
도 1, 도 2, 도 5 및 도 6에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 그룹3족 질화물 반도체 템플릿 제조 방법(S200)은 초기에 성장기판(G)에서 성장된 그룹3족 질화물 반도체층(C) 표면과, 최종적으로 지지기판(S) 상부에 형성된 그룹3족 질화물 반도체층(C) 표면의 극성이 동일하게 되는 그룹3족 질화물 반도체 템플릿 제조 방법에 관한 것으로, 제1 단계(S201)와, 제2 단계(S202)와, 제3 단계(S203)와, 제4 단계(S204)와, 제5 단계(S205)와, 제6 단계(S206)와, 제7 단계(S207)와, 제8 단계(S208)와, 제9 단계(S209)와, 제10 단계(S210)와, 제11 단계(S211)와, 제12 단계(S212)와, 제13 단계(S213)를 포함한다.
제1 단계(S201)는 성장기판(G), 임시기판(T) 및 지지기판(S)을 준비하는 단계이다.
성장기판(G)은 그룹3족 질화물 반도체층(C)이 성장후에 레이저(단일 파장 광) 빔이 흡수없이 100% 투과(이론 상)되는 광학적으로 투명한 기판으로, 본 개시에서는 산화알루미늄(Al2O3)을 포함한 단결정 사파이어(Single Crystalline Sapphire) 물질계(Al2O3, ScAlMgO4) 기판으로 한정한다.
지지기판(S)은 본 발명의 제2 실시예에 따른 그룹3족 질화물 반도체 템플릿 제조 방법(S200)의 각 단계를 거친 후 그룹3족 질화물 반도체층(C)과 그룹3족 질화물 반도체 소자 활성층(U)을 지탱(Support)하는 기판으로, 이러한 지지기판(S)은 다층으로 구성되어 고방열능(60W/mK 이상)을 가지고 그룹3족 질화물 반도체층(C)과 열팽창계수(CTE, ppm)가 동등(5.6ppm)하거나 미만의 물질로 형성될 수 있으며, 다결정질 또는 단결정질 미세구조로 형성될 수 있다.
보다 상세하게, 지지기판(S)은 실리콘(Si), 탄화실리콘(SiC), 질화실리콘(SiNx), 질화알루미늄(AlN), 질화갈륨(GaN)을 포함하는 물질 중에서 선택된 적어도 하나의 물질을 포함할 수 있다. 여기서 실리콘(Si)의 방열능은 149W/mK, 탄화실리콘(SiC)의 방열능은 300~450W/mK, 질화실리콘(SiNx)의 방열능은 90W/mK, 질화알루미늄(AlN)의 방열능은 170~230W/mK이며, 질화갈륨(GaN)의 방열능은 170~210W/mK이며, 실리콘(Si)의 열팽창계수는 2.6ppm, 탄화실리콘(SiC)의 열팽창계수는 4.8ppm, 질화실리콘(SiNx)의 열팽창계수는 3.7ppm, 질화알루미늄(AlN)의 열팽창계수는 4.5ppm, 질화갈륨(GaN)의 열팽창계수는 5.6ppm으로, 각각 고방열 지지기판(S)의 소재로 적합하다. 또한, 실리콘(Si), 탄화실리콘(SiC), 질화실리콘(SiNx), 질화알루미늄(AlN), 질화갈륨(GaN) 지지기판(S)은 단결정질 미세조직 웨이퍼 보다는 고온 소결(Sintering) 공정을 거친 다결정질(Polycrystalline) 미세조직체로 형성되는 것이 바람직하며, 이에 따르면 원가 경쟁력을 확보할 수 있는 이점이 있다.
임시기판(T)은 성장기판(G)과 동등하거나 유사한 열팽창계수를 가지며, 동시에 광학적으로 투명한 물질로 형성되되, 열팽창계수의 차이가 최대 2ppm 차이를 넘지 않도록 하는 것이 바람직하다. 이를 충족시키는 가장 바람직한 임시기판(T) 물질로는 그룹3족 질화물 반도체 성장기판(G)으로 사용되는 사파이어(Sapphire), 또는 성장기판(G)과의 2ppm 이하의 차이를 갖도록 열팽창계수(CTE)가 조절된 유리(Glass)가 포함될 수 있다.
제2 단계(S202)는 성장기판(G) 위에 그룹3족 질화물 반도체층(C)을 단층 또는 다층으로 성장시키는 단계이다.
여기서 그룹3족 질화물 반도체층(C)은 기본적으로 도펀트(Dopant)를 포함하지 않은 전기절연성을 가진 것이 바람직하지만, 경우에 따라서는 결정결함을 최소화하기 위한 수단으로 도펀트를 포함하고 있는 전기도전성을 가진 것으로, 그룹3족 질화물 박막 소재 및 이를 이용한 전력반도체 소자 구조를 성장하기 위한 씨앗(Seed) 역할을 한다.
여기서 성장기판(G) 위에 형성된 그룹3족 질화물 반도체층(C)의 표면과, 이후 임시기판(T) 상부에 전사(Transfer)된 그룹3족 질화물 반도체층(C)의 표면은 서로 반대로 역전(Inversion)되므로, 바람직한 소정의 반도체층(C) 표면이 형성될 수 있도록 성장기판(G)의 표면을 처리하여 미세구조를 형성시키는 것이 바람직하다. 예를 들면, 질화갈륨(GaN) 반도체층(C)의 경우, 성장기판(G)의 표면 처리 및 성장 조건에 따라 갈륨 극성(Ga-polarity) 또는 질소 극성(N-polarity) 표면을 선택적으로 조절할 수 있다. 통상적으로, 사파이어(Sapphire) 성장기판 웨이퍼 위에 MOCVD 챔버에서 그룹3족 질화물 반도체층(C)을 성장하게 되면 원자가전자 3가를 갖는 금속(M; Ga, Al, In) 극성을 갖는 표면(Surface)을 갖는 반면, 사파이어 성장기판에 직접적으로 접한 계면(Interface)은 원자가전자 5가를 갖는 질소(Nitrogen) 극성을 갖는다.
제3 단계(S203)는 그룹3족 질화물 반도체층(C) 위에 제1 접착층(A1)을 형성시키는 단계이다.
여기서 그룹3족 질화물 반도체층(C) 위에 제1 접착층(A1)을 형성하기에 앞서, 반도체층(C)이 후속하는 공정중에 손상(Damage)받는 것을 방지하기 위해 보호층(Protection Layer)을 성막 또는 코팅하는 것이 바람직하다. 이런 용도의 물질은 예를 들어, 우선적으로 SiO2 포함한 산화물, SiNx 포함한 질화물 등을 포함할 수 있다.
제4 단계(S204)는 임시기판(T) 위에 제2 접착층(A2)을 형성시키는 단계이다.
여기서 광학적으로 투명한 임시기판(T)은 후속하는 공정에서 최종적으로 LLO 기법에 의해 용이하게 분리되는 기판으로, 제2 접착층(A2)을 형성하기에 앞서, 임시기판(T) 위에 LLO 희생층(Sacrificial Layer)을 성막하는 것이 핵심이다. 필요시에는 LLO 희생층 물질이 임시기판(T) 상부에 강하게 결합될 수 있도록 LLO 희생층이 성막되기 전에 결합강화층이 별도로 구비될 수 있다. 이때, 결합강화층은 레이저 빔 조사시에 광학적으로 투명한 물질인 예를 들어, 우선적으로 SiO2 포함한 산화물, SiNx 포함한 질화물 등을 포함할 수 있다. 또한, 상술한 LLO 희생층 물질은 스퍼터(Sputter), PLD(Pulsed Laser Deposition), 증착기(Evaporator) 등의 PVD 기법으로 성막될 수 있는 산화물(Oxide), 질화물(Nitride) 등을 포함할 수 있다.
여기서 제1 접착층(A1)과 제2 접착층(A2)은 BCB(Benzocyclobuene), SU-8 폴리머나, 표면 조도 개선을 위해 SOG(Spin On Glass), HSQ(Hydrogen Silsesquioxane) 등의 유동성을 갖는 산화물(Flowable Oxide; FOx)을 포함할 수 있다.
제5 단계(S205)는 제1 접착층(A1)과 제2 접착층(A2)을 서로 접착시켜 접착층(A)을 형성시키는 단계이다. 즉, 제5 단계(S205)는 제2 접착층(A2)이 형성된 임시기판(T)을 뒤집어서 제1 접착층(A1)이 형성된 성장기판(G)에 300℃ 미만의 온도에서 가압하여 접착시키는 단계이다.
제6 단계(S206)는 레이저 리프트 오프(Laser Lift Off, LLO) 기법을 이용하여 성장기판(G)을 그룹3족 질화물 반도체층(C)으로부터 분리시키는 단계이다. 여기서 레이저 리프트 오프 기법이란, 균일한 광출력 및 빔 프로파일, 그리고 단일 파장을 갖는 자외선(UV) 레이저 빔을 투명한 성장기판(G) 후면에 조사하여 에피택시(Epitaxy) 성장된 층을 성장기판(G)으로부터 분리하는 기법이다. 이후, 성장기판(G) 분리에 따른 손상 영역과 오염된 표면 잔류물, 저품질 단결정 박막 영역을 가능한 완전하게 제거할 수 있다.
제7 단계(S207)는 그룹3족 질화물 반도체층(C) 위에 제1 본딩층(B1)을 형성하기에 앞서, 상술한 레이저 리프트 오프(LLO) 공정으로 인한 레이저 손상 영역과, 태생적으로 존재할 수 밖에 없는 ID(Inversion Domain, ID) 및 IDB(Inversion Domain Boundary, IDB) 등으로 인한 거친 표면을 경면(Mirror-like Surface)화하는 단계이다.
레이저 리프트 오프(LLO) 기법으로 성장기판(G)이 분리된 질소 극성(N-polarity) 표면은 레이저 빔의 불안정성과 성장기판(G) 후면 오염(Contamination) 등으로부터 레이저 손상(Damage) 부분이 있을 뿐만 아니라, 성장기판(G) 위에 최초 그룹3족 질화물 반도체층(C)을 성장할 때, 많고 적음의 차이지만 성장기판(G) 인접 영역에서 태생적으로 그룹3족 금속 극성(M-polarity)을 갖는 표면 영역이 산발적으로 분포되어 있다. 상술한 성장기판(G) 인접 영역에 지배적인 극성(Dominant Polarity)은 기본적으로 질소(N)이지만, 산발적으로 분포된 그룹3족 금속(M) 극성 영역을 인버젼 도메인(Inversion Domain, ID)이라 지칭하고, 동시에 그룹3족 질화물 반도체층(C)의 두께(성장) 방향으로 질소(N) 극성 면(Plane)과 접한 그룹3족 금속 극성 영역(ID) 면(Plane) 사이의 경계면을 인버젼 도메인 바운드리(Inversion Domain Boundary, IDB)라고 지칭한다. 특히 질소(N) 극성 표면이 그룹3족 금속(M) 극성 표면보다 화학적으로 매우 불안정한 특성을 갖고 있다. 이는 습식(액상 용액 사용) 또는 건식(플라즈마 사용) 식각(Etching) 공정에서 휠씬 빠른 속도로 질소(N) 극성 표면이 식각됨을 의미한다. 상술한 레이저 리프트 오프(LLO) 공정중에 발생된 레이저 손상 영역과 태생적으로 존재할 수밖에 없는 ID 및 IDB 등으로 인해서 거친 표면(Rough Surface)을 처리하기 위해 지금까지 연구 개발되어 공지된 식각(Etching), CMP(Chemical Mechanical Polishing) 등의 공정을 이용하더라도 질소(N) 극성 표면을 갖는 그룹3족 질화물 반도체층(C)의 표면 조도(Roughness)를 획기적으로 개선하여 직접(Without Interlayer) 또는 간접(With Interlayer)적으로 웨이퍼 본딩(Wafer Bonding)을 실행하는데 기술적 어려움이 있으므로, 이를 해결하기 위한 공정이 도입되어야 한다.
도 13은 본 발명의 제2 실시예 또는 제4 실시예에 따른 반도체 템플릿 제조 방법의 제7 단계의 과정 중 첫번째 케이스를 도시한 것이고, 도 14는 본 발명의 제2 실시예 또는 제4 실시예에 따른 반도체 템플릿 제조 방법의 제7 단계의 과정 중 두번째 케이스를 도시한 것이고, 도 15는 본 발명의 제2 실시예 또는 제4 실시예에 따른 반도체 템플릿 제조 방법의 제7 단계의 과정 중 세번째 케이스를 도시한 것이고, 도 16은 본 발명의 제2 실시예 또는 제4 실시예에 따른 반도체 템플릿 제조 방법의 제7 단계의 과정 중 세번째 케이스에서, 평탄화 정도가 세 가지 경우로 조절되는 것을 도시한 것이다.
도 13에 도시된 바와 같이, 지금부터는 제7 단계(S207)의 첫 번째 케이스에 대해 설명한다. 첫 번째 케이스에서는 제6 단계(S206)에서 성장기판(G)이 분리된 후, PVD(스퍼터, PLD, MBE, Evaporator), CVD, 액상 코팅 등의 공정을 통해 질소 극성 표면의 그룹3족 질화물 반도체층(C) 위에 실리콘(Si), 산화실리콘(SiO2), 질화실리콘(SiNx), 질화알루미늄(AIN), 산화알루미늄(Al2O3) 등의 고내열 세라믹 물질을 단층 또는 다층으로 후막 증착시켜 평탄화층(N)을 형성시킨다. 이후, CMP 공정을 통해 후막 증착된 평탄화층(N)을 평탄화시켜 경면화시킨다. 이때, 방열측면을 고려하는 경우에는 방열특성이 우수한 질화알루미늄(AlN)이 바람직하고, CMP공정의 용이성 및 경제성을 고려하는 경우에는 실리콘(Si), 산화실리콘(SiO2)이 바람직하다. 또한, 액상 코팅 공정은 PVD, CVD 대비 경제적인 것으로 알려져 있는데, 해당 공정을 이용하는 경우에는 산화실리콘(SiO2)이 바람직하다(Spin On Glass, SOG). 이후, 후술하는 제8 단계(S208)에서 평탄화된 평탄화층(N) 위에 제1 본딩층(B1)이 형성된다. 한편, 본 발명에서는 평탄화층(N)만으로도 본딩이 가능하다면, 제1 본딩층(B1) 또는 제2 본딩층(B2) 없이 직접 본딩(Direct Bonding)이 이루어질 수도 있다.
한편, 도 14에 도시된 바와 같이, 지금부터는 제7 단계(S207)의 두 번째 케이스에 대해 설명한다. 두 번째 케이스에서는 제6 단계(S206)에서 성장기판(G)이 분리된 후, CMP 공정을 통해 그룹3족 질화물 반도체층(C) 상면을 직접 평탄화하여 경면화시킨다. 이 경우, 공정이 간단한 이점이 있으나, 질소 극성(N-polarity) 표면을 갖는 그룹3족 질화물 반도체층(C)에 대한 CMP 공정을 별도로 최적화(슬러리 및 조건)할 필요가 있다. 이후, 후술하는 제8 단계(S208)에서 평탄화된 그룹3족 질화물 반도체층(C) 위에 제1 본딩층(B1)이 형성된다.
한편, 도 15에 도시된 바와 같이, 지금부터는 제7 단계(S207)의 세 번째 케이스에 대해 설명한다. 세 번째 케이스에서는 제6 단계(S206)에서 성장기판(G)이 분리된 후, 그룹3족 질화물 반도체층(C)의 상면을 선택적으로(필요에 따라 공정을 생략할 수도 있음을 의미함) 건식 식각(Dry Etching)하여 성장초기의 결함이 높은 영역을 제거한다.
이후, 그룹3족 질화물 반도체층(C)의 상면에 규칙적이거나 불규칙적인 패턴이 형성되도록 식각하여 표면적을 확장한다. 이때, 규칙적인 패턴은 예를 들면, Photo Lithography 등의 일반적인 패턴/식각 공정으로 형성이 가능하며, 형성되는 패턴은 크기, 간격, 높이에 제한되지 않으나, 표면적이 넓게 형성될수록 방열 및 접합성 측면에서 유리하다. 또한, 불규칙적인 패턴은 예를 들면, 질소 극성(N-polarity) 표면을 갖는 그룹3족 질화물 반도체층(C)의 습식 식각 특성에 따라, OH 성분을 포함한 염기성 용액(Base Solution)으로 질소 극성 표면의 그룹3족 질화물 반도체층(C)을 표면 텍스처링(Surface Texturing)하여 패턴을 형성한 후, 선택적으로 연속하는 후속 공정으로 플라즈마(Plasma) 건식 공정을 통해 표면 텍스처링으로 생성된 육방 피라미드 형상 표면에서 뾰족한 부분을 평평한 마루(Flat Plateau) 형상을 갖도록 하여 평탄화할 수 있다. 한편, 형성되는 패턴의 단면은 사각형 또는 사다리꼴, 곡면 등일 수 있으나 그 형상에 제한되지는 않는다.
이후, 표면적이 확장된 그룹3족 질화물 반도체층(C)의 상면을 선택적으로 다시 건식 식각할 수 있는데, 이는 요철의 깊이를 더 깊게 만들거나 텍스처링 후 패턴 높이의 균일성을 확보하기 위해 실시될 수 있다.
이후, 패턴이 식각된 그룹3족 질화물 반도체층(C)의 위에 단일층 또는 다층의 제1 평탄화층(N1)을 그룹3족 질화물 반도체층(C)의 패턴을 따라 성막 또는 성장시킨 후, 제1 평탄화층(N1) 위에 단일층 또는 다층의 제2 평탄화층(N2)을 성막 또는 성장시킨다. 예를 들면, 제1 평탄화층(N1)은 고방열을 위해 질화알루미늄(AlN)이고 제2 평탄화층(N2)은 평탄화를 용이하게 하기 위해 산화실리콘(SiO2)일 수 있으며, 제1 평탄화층(N1)은 접착력 강화를 위해 산화실리콘(SiO2)이고 제2 평탄화층(N2)은 고방열을 위해 질화알루미늄(AlN)일 수 있으나, 이에 제한되지는 않으며 필요에 따라 다양한 조합이 가능하다.
이후, 제1 평탄화층(N1)과 제2 평탄화층(N2)이 성막 또는 성장된 면은 CMP 공정을 통해 평탄화하게 되는데, 제1 평탄화층(N1) 또는 제2 평탄화층(N2)의 물성에 따라 평탄화되는 정도가 조절될 수 있다. 즉, 도 16에 도시된 바와 같이, 제1 평탄화층(N1)이 질화알루미늄(AlN)이고 제2 평탄화층(N2)이 산화실리콘(SiO2)인 경우에는 방열 측면에서 제2 평탄화층(N2)이 대부분 식각되는 것이 바람직하고(도 16의 case 3), 제1 평탄화층(N1)이 산화실리콘(SiO2)이고 제2 평탄화층(N2)이 질화알루미늄(AlN)인 경우에는 방열 측면에서 제2 평탄화층(N2)이 거의 식각되지 않는 것이 바람직하다(도 16의 case 1).
제8 단계(S208)는 그룹3족 질화물 반도체층(C) 위에 제1 본딩층(B1)을 형성시키는 단계이다. 여기서 제1 본딩층(B1)은 알루미늄(Al), 텅스텐(W), 몰리브덴(Mo)과 같은 금속 또는 합금, 산화실리콘(SiOx), 질화실리콘(SiNx), 산화알루미늄(Al2O3), 질화알루미늄(AlN), 질화알루미늄갈륨(AlGaN), 질화갈륨(GaN), 질화갈륨인듐(GaInN), 질화인듐(InN), 비정질 또는 다결정질 실리콘(Si), 산화아연(ZnO), C60(Fullerene)이나, 더 나아가서는 표면 조도 개선을 위해 SOG(Spin On Glass), HSQ(Hydrogen Silsesquioxane) 등의 유동성을 갖는 산화물(Flowable Oxide; FOx)을 추가로 포함할 수 있다. 특히, 질화알루미늄(AlN), 질화알루미늄갈륨(AlGaN), 질화갈륨(GaN), 질화갈륨인듐(GaInN), 질화인듐(InN) 물질은 MOCVD 또는 ALD 등 화학증기증착(CVD) 공정을 이용하는 것이 바람직하다.
제9 단계(S209)는 지지기판(S) 위에 제2 본딩층(B2)을 형성시키는 단계이다. 여기서 제2 본딩층(B2)은 제1 본딩층(B1)와 같이, 알루미늄(Al), 텅스텐(W), 몰리브덴(Mo)과 같은 금속 또는 합금, 산화실리콘(SiOx), 질화실리콘(SiNx), 산화알루미늄(Al2O3), 질화알루미늄(AlN), 질화알루미늄갈륨(AlGaN), 질화갈륨(GaN), 질화갈륨인듐(GaInN), 질화인듐(InN), 비정질 또는 다결정질 실리콘(Si), 산화아연(ZnO), C60(Fullerene)이나, 더 나아가서는 표면 조도 개선을 위해 SOG(Spin On Glass), HSQ(Hydrogen Silsesquioxane) 등의 유동성을 갖는 산화물(Flowable Oxide; FOx)을 추가로 포함할 수 있다. 특히, 질화알루미늄(AlN), 질화알루미늄갈륨(AlGaN), 질화갈륨(GaN), 질화갈륨인듐(GaInN), 질화인듐(InN) 물질은 MOCVD 또는 ALD 등 화학증기증착(CVD) 공정을 이용하는 것이 바람직하다.
한편, 제1 본딩층(B1)과 제2 본딩층(B2) 각각은 결합강화층(R)과, 표면평탄화층(F)과, 접합층(J)을 포함할 수 있다.
도 9는 본 발명의 제1 실시예 내지 제2 실시예에 따른 반도체 템플릿 제조 방법의 제1 본딩층(B1)과 제2 본딩층(B2)을 자세히 도시한 것이다.
도 9에 도시된 바와 같이, 결합강화층(R)은 그룹3족 질화물 반도체층(C)(제1 본딩층(B1)의 경우) 또는 지지기판(S)(제2 본딩층(B2)의 경우)과의 결합을 각각 강화하기 위한 것으로, 이러한 결합강화층(R)은 예를 들면, 산화실리콘(SiOx), 질화실리콘(SiNx), 크롬(Cr), 티타늄(Ti), 몰리브덴(Mo), HMDS를 포함할 수 있다.
표면평탄화층(F)은 그룹3족 질화물 반도체층(C) 또는 지지기판(S)의 표면의 거칠기를 각각 완화하기 위한 것으로, 이러한 표면평탄화층(F)은 예를 들면, 표면 조도 개선을 위해 산화실리콘(SiOx), 질화실리콘(SiNx), 산화알루미늄(Al2O3), 질화알루미늄(AlN), 비정질 또는 다결정질 실리콘(Si)을 포함할 수 있다. 더 나아가서는 SOG(Spin On Glass), HSQ(Hydrogen Silsesquioxane) 등의 유동성을 갖는 산화물(Flowable Oxide; FOx)을 추가로 포함할 수 있다.
접합층(J)은 제1 본딩층(B1)과 제2 본딩층(B2)을 서로 접합시키기 위한 것으로, 영구성 접합 물질(Permanent Bonding Material)로 마련될 수 있으며, 알루미늄(Al), 텅스텐(W), 몰리브덴(Mo)과 같은 금속 또는 합금, 산화실리콘(SiOx), 질화실리콘(SiNx), 산화알루미늄(Al2O3), 질화알루미늄(AlN), 질화알루미늄갈륨(AlGaN), 질화갈륨(GaN), 질화갈륨인듐(GaInN), 질화인듐(InN), 비정질 또는 다결정질 실리콘(Si), 산화아연(ZnO), C60(Fullerene)이나, 더 나아가서는 표면 조도 개선을 위해 SOG(Spin On Glass), HSQ(Hydrogen Silsesquioxane) 등의 유동성을 갖는 산화물(Flowable Oxide; FOx)을 추가로 포함할 수 있다. 특히, 질화알루미늄(AlN), 질화알루미늄갈륨(AlGaN), 질화갈륨(GaN), 질화갈륨인듐(GaInN), 질화인듐(InN) 물질은 MOCVD 또는 ALD 등 화학증기증착(CVD) 공정을 이용하는 것이 바람직하다.
한편, 상술한 결합강화층(R)과 표면평탄화층(F)은 공정에 따라 선택적으로 도입되거나 삭제될 수 있으며, 결합강화층(R)과 표면평탄화층(F)이 공정에 따라 삭제되는 경우, 접합층(J)이 그룹3족 질화물 반도체층(C)(제1 본딩층(B1)의 경우) 또는 지지기판(S)(제2 본딩층(B2)의 경우)과 직접적으로 성막될 수 있다.
제10 단계(S210)는 제1 본딩층(B1)과 제2 본딩층(B2)을 서로 접합시켜 본딩층(B)을 형성시키는 단계이다. 즉, 제10 단계는 제1 본딩층(B1)이 형성(성막)된 그룹3족 질화물 반도체층(C)와 임시기판(T)을 뒤집어서 제2 본딩층(B2)이 형성된 지지기판(S)에 300℃ 미만의 온도에서 가압하여 접합시키는 단계이다.
통상적으로 접합 후에 웨이퍼 휨(Bow)을 최소화하기 위해서는 성장기판(G)과의 열팽창계수(CTE) 차이가 2ppm 미만으로 될 수 있도록 지지기판(S)의 물질을 선택하는 것이 최적이지만, 상술한 고방열능을 갖는 Si, SiC, SiNx, AlN, GaN 등의 지지기판(S)은 사파이어 성장기판(G)과의 열팽창계수(CTE)의 차이가 2ppm 이상으로, 고온에서 웨이퍼를 접합하는데 현실적으로 어려움이 존재한다. 이러한 경우, 접합 공정 온도를 상온(Room Temperature) 근처로 설정하고 공정하는 것이 스트레스를 최소화할 수 있어 웨이퍼 휨을 방지할 수 있다.
제11 단계(S211)는 레이저 리프트 오프(Laser Lift Off, LLO) 기법을 이용하여 임시기판(T)을 접착층(A)으로부터 분리시키는 단계이다.
제12 단계(S212)는 접착층(A)을 그룹3족 금속 극성(M-polarity) 표면을 갖는 질화물 반도체층(C)으로부터 분리시키는 단계이다. 이후, 오염된 그룹3족 금속(M) 극성 표면 잔류물을 제거할 수 있다.
특히, 제12 단계(S212)는 소자 활성층(U) 구조를 성장하는 제13 단계(S213)에 앞서, 임시기판(T)이 분리된 그룹3족 질화물 반도체층(C)을 700℃ 이상의 고온에서 열처리(어닐링, Annealing)하여 제1 본딩층(B1)과 제2 본딩층(B2) 간(間)에 형성된 약한 본딩층(B)을 강하게 할 수 있다.
제13 단계(S213)는 그룹3족 금속(M) 극성 표면을 갖는 질화물 반도체층(C) 위에 소자 활성층(U)을 성장시키는 단계이다. 즉, 앞선 단계를 통해, 고방열 지지기판(S) 위에 형성된 그룹3족 질화물 반도체층(C) 상부 표면에 원하는 화합물을 포함한 반도체 소자 활성층(U) 구조가 최종적으로 성장될 수 있다. 예를 들면, GaN 물질계 전력반도체 구조인 경우 소자 활성층(U)은 통상적으로 1) GaN 버퍼층(Buffer Layer; 수평형 및 수직형 트랜지스터), 2) GaN 채널층(Channel Layer; 수평형 트랜지스터) 또는 드리프트층(Drift Layer; 수직형 트랜지스터), 3) AlGaN 배리어층(Barrier Layer; 수평형 트랜지스터) 또는 p형 질화물 반도체층(p-type Nitride Semiconductor Layer; 수직형 트랜지스터), 4) 캡핑 패시베이션층(Capping Passivation Layer; 수평형 트랜지스터) 또는 p형 질화물 반도체층(수평형 트랜지스터), 또는 캡핑 패시베이션층(수직형 트랜지스터) 4개 영역으로 적층 형성할 수 있다.
상술한 바와 같은 제1 단계(S201)와, 제2 단계(S202)와, 제3 단계(S203)와, 제4 단계(S204)와, 제5 단계(S205)와, 제6 단계(S206)와, 제7 단계(S207)와, 제8 단계(S208)와, 제9 단계(S209)와, 제10 단계(S210)와, 제11 단계(S211)와, 제12 단계(S212)와, 제13 단계(S213)를 포함하는 본 발명의 제2 실시예에 따른 그룹3족 질화물 반도체 템플릿 제조 방법(S200)과 이에 따라 제조된 그룹3족 질화물 반도체 템플릿에 따르면, 그룹3족 질화물 반도체층(C)과 동일 또는 유사한 열팽창계수(CTE)를 갖는 고방열 지지기판(S)과, 고품질의 그룹3족 질화물 박막 소재 및 이를 이용한 전력반도체 소자 구조 성장을 위한 그룹3족 질화물 단결정 성장층이 고내열 본딩층을 통해 결합할 수 있으므로, 700℃ 이상의 고온에서 고품질의 그룹3족 질화물 반도체층 형성을 가능하게 할 수 있다. 즉, 그룹3족 질화물 박막 소재 및 이를 이용한 전력반도체 소자 구조와 지지기판이 동일 또는 유사한 격자상수(LC)와 열팽창계수(CTE)를 가지게 될 수 있으므로, 성장시에 발생하는 구조적 및 열-기계적 기인성 스트레스(Thermo-mechanical Induced Stress)를 최소화할 수 있다.
또한, 본 발명에 따르면, 그룹3족 질화물 반도체층(C) 또는 본딩층(B)에 기 설정된 깊이로 패턴(P)이 식각될 수 있으므로 웨이퍼 본딩 공정에 유리하다. 즉, 직접 접촉 방식의 웨이퍼 본딩(Direct Wafer Bonding)의 경우, 웨이퍼 본딩이 되는 면의 표면 거칠기와 웨이퍼의 휨(Wafer Bow)에 상당히 민감하지만, 본 발명의 패터닝(Patterning)에 따르면 엄격한 웨이퍼 표면 거칠기와 휨 이슈를 상당히 완화할 수 있는 이점이 있다. 또한, 본 발명의 패터닝(Patterning)에 따르면 웨이퍼 본딩 공정중에 본딩층(B) 내부에서 발생된 가스(Gas)의 배출을 용이하게 할 수 있으므로, Void-free하게 본딩층(B)의 결합력을 강화시킬 수 있으며, 구조적 및 열-기계적 기인성 스트레스 (Thermal-mechanical Stress)도 보다 효과적으로 완충시킬 수 있다.
또한, 본 발명에 따르면, 고방열 지지기판(S)은 다결정질 세라믹으로 형성되므로 단결정질 세라믹에 비해 원가경쟁력 측면에서 우수한 장점이 있다.
또한, 본 발명에 따르면, 초기에 성장기판(G)에서 성장된 반도체층(C) 표면과, 최종적으로 지지기판(S) 상부에 형성된 반도체층(C) 표면의 극성이 동일하게 될 수 있다. 이를 성공적으로 실행하기 위해서는 본 발명과 같이 상술한 공정중에 발생된 레이저 손상 영역과, 태생적으로 존재할 수밖에 없는 ID 및 IDB 등으로 인해서 거친 표면을 경면(Mirror-like Surface)화하는 공정이 도입되어야 한다.
지금부터는 첨부된 도면을 참조하여, 본 발명의 제3 실시예에 따른 그룹3족 질화물 반도체 템플릿 제조 방법(S300)에 대해 상세히 설명한다.
도 1은 본 발명의 제1 실시예 내지 제4 실시예에 따른 그룹3족 반도체 템플릿 제조 방법에 의해 제조된 반도체 템플릿을 도시한 것이고, 도 2는 본 발명의 제1 실시예 내지 제4 실시예에 따른 그룹3족 반도체 템플릿 제조 방법에 의해 제조된 반도체 템플릿 상에 소자 활성층이 성장된 것을 도시한 것이고, 도 7은 본 발명의 제3 실시예에 따른 그룹3족 반도체 템플릿 제조 방법의 순서도이다.
도 1, 도 2 및 도 7에 도시된 바와 같이, 본 발명의 제3 실시예에 따른 그룹3족 질화물 반도체 템플릿 제조 방법(S300)은 초기에 성장기판(G)에서 성장된 그룹3족 질화물 반도체층(C) 표면과, 최종적으로 지지기판(S) 상부에 형성된 그룹3족 질화물 반도체층(C) 표면의 극성이 상이하게(즉, 반대되게) 되는 반도체 템플릿 제조 방법에 관한 것으로, 특히 지지기판(S)이 다결정질 질화알루미늄(AlN) 세라믹 기판인 경우에 관한 것이다.
이러한 본 발명의 제3 실시예에 따른 그룹3족 질화물 반도체 템플릿 제조 방법(S300)은 제1 단계(S301)와, 제2 단계(S302)와, 제3 단계(S303)와, 제4 단계(S304)와, 제5 단계(S305)와, 제6 단계(S306)와, 제7 단계(S307)와, 제8 단계(S308)를 포함한다.
제1 단계(S301)는 성장기판(G)과 지지기판(S)을 준비하는 단계이다.
성장기판(G)은 성장기판(G)은 그룹3족 질화물 반도체층(C)이 성장후에 레이저(단일 파장 광) 빔이 흡수없이 100% 투과(이론 상)되는 광학적으로 투명한 기판으로, 본 개시에서는 산화알루미늄(Al2O3)을 포함한 단결정 사파이어(Single Crystalline Sapphire) 물질계(Al2O3, ScAlMgO4) 기판으로 한정한다.
지지기판(S)은 본 발명의 제3 실시예에 따른 그룹3족 질화물 반도체 템플릿 제조 방법(S300)의 각 단계를 거친 후 반도체층(C)과 소자 활성층(U)을 지탱(Support)하는 기판으로, 이러한 지지기판(S)은 다결정질 질화알루미늄(AlN) 세라믹 기판(Polycrystalline AlNcera Substrate) 일 수 있다. 이러한 다결정질 AlN 세라믹 지지기판(S)은 실리콘(Si) 단결정 웨이퍼(열팽창계수: 2.8ppm)와 GaN(열팽창계수: 5.6ppm) 물질 사이의 열팽창계수 차이를 극복하기 위한 것으로, 다결정질 AlN 세라믹은 열팽창계수가 4.5ppm으로 GaN의 열팽창계수와 비슷한 성질을 가지고 있다.
제2 단계(S302)는 성장기판(G) 위에 그룹3족 질화물 반도체층(C)을 단층 또는 다층으로 성장시키는 단계이다.
여기서 그룹3족 질화물 반도체층(C)은 기본적으로 도펀트(Dopant)를 포함하지 않은 전기절연성을 가진 것이 바람직하지만, 경우에 따라서는 결정결함을 최소화하기 위한 수단으로 도펀트를 포함하고 있는 전기도전성을 가진 것으로, 그룹3족 질화물 박막 소재 및 이를 이용한 전력반도체 소자 구조를 성장하기 위한 씨앗(Seed) 역할을 한다.
여기서 성장기판(G) 위에 형성된 그룹3족 질화물 반도체층(C)의 표면과, 이후 지지기판(S) 상부에 전사(Transfer)된 그룹3족 질화물 반도체층(C)의 표면은 서로 반대로 역전(Inversion)되므로, 바람직한 소정의 반도체층(C) 표면이 형성될 수 있도록 성장기판(G)의 표면을 처리하여 미세구조를 형성시키는 것이 바람직하다. 예를 들면, 질화갈륨(GaN) 반도체층(C)의 경우, 성장기판(G)의 표면 처리 및 성장 조건에 따라 갈륨 극성(Ga-polarity) 또는 질소 극성(N-polarity) 표면을 선택적으로 조절할 수 있다. 통상적으로, 사파이어(Sapphire) 성장기판 웨이퍼 위에 MOCVD 챔버에서 그룹3족 질화물 반도체층(C)을 성장하게 되면 원자가전자 3가를 갖는 금속(M; Ga, Al, In) 극성을 갖는 표면(Surface)을 갖는 반면, 사파이어 성장기판에 직접적으로 접한 계면(Interface)은 원자가전자 5가를 갖는 질소(Nitrogen) 극성을 갖는다.
제3 단계(S303)는 그룹3족 질화물 반도체층(C) 위에 제1 본딩층(B1)을 형성시키는 단계이다. 여기서 제1 본딩층(B1)은 알루미늄(Al), 텅스텐(W), 몰리브덴(Mo)과 같은 금속 또는 합금, 산화실리콘(SiOx), 질화실리콘(SiNx), 산화알루미늄(Al2O3), 질화알루미늄(AlN), 질화알루미늄갈륨(AlGaN), 질화갈륨(GaN), 질화갈륨인듐(GaInN), 질화인듐(InN), 비정질 또는 다결정질 실리콘(Si), 산화아연(ZnO), C60(Fullerene)이나, 더 나아가서는 표면 조도 개선을 위해 SOG(Spin On Glass), HSQ(Hydrogen Silsesquioxane) 등의 유동성을 갖는 산화물(Flowable Oxide; FOx)을 추가로 포함할 수 있다. 특히, 질화알루미늄(AlN), 질화알루미늄갈륨(AlGaN), 질화갈륨(GaN), 질화갈륨인듐(GaInN), 질화인듐(InN) 물질은 MOCVD 또는 ALD 등 화학증기증착(CVD) 공정을 이용하는 것이 바람직하다.
제4 단계(S304)는 다결정질 질화알루미늄(AlN) 세라믹 지지기판(S) 위에 제2 본딩층(B2)을 형성시키는 단계이다. 여기서 제2 본딩층(B2)은 알루미늄(Al), 텅스텐(W), 몰리브덴(Mo)과 같은 금속 또는 합금, 산화실리콘(SiOx), 질화실리콘(SiNx), 산화알루미늄(Al2O3), 질화알루미늄(AlN), 질화알루미늄갈륨(AlGaN), 질화갈륨(GaN), 질화갈륨인듐(GaInN), 질화인듐(InN), 비정질 또는 다결정질 실리콘(Si), 산화아연(ZnO), C60(Fullerene)이나, 더 나아가서는 표면 조도 개선을 위해 SOG(Spin On Glass), HSQ(Hydrogen Silsesquioxane) 등의 유동성을 갖는 산화물(Flowable Oxide; FOx)을 추가로 포함할 수 있다. 특히, 질화알루미늄(AlN), 질화알루미늄갈륨(AlGaN), 질화갈륨(GaN), 질화갈륨인듐(GaInN), 질화인듐(InN) 물질은 MOCVD 또는 ALD 등 화학증기증착(CVD) 공정을 이용하는 것이 바람직하다.
한편, 제1 본딩층(B1)과 제2 본딩층(B2) 각각은 결합강화층(R)과, 표면평탄화층(F)과, 접합층(J)을 포함할 수 있다.
도 9는 본 발명의 제1 실시예 내지 제4 실시예에 따른 그룹3족 반도체 템플릿 제조 방법의 제1 본딩층(B1)과 제2 본딩층(B2)을 자세히 도시한 것이다.
도 9에 도시된 바와 같이, 결합강화층(R)은 그룹3족 질화물 반도체층(C)(제1 본딩층(B1)의 경우) 또는 지지기판(S)(제2 본딩층(B2)의 경우)과의 결합을 각각 강화하기 위한 것으로, 이러한 결합강화층(R)은 예를 들면, 산화실리콘(SiOx), 질화실리콘(SiNx), 크롬(Cr), 티타늄(Ti), 몰리브덴(Mo), HMDS를 포함할 수 있다.
표면평탄화층(F)은 그룹3족 질화물 반도체층(C) 또는 지지기판(S)의 표면의 거칠기를 각각 완화하기 위한 것으로, 이러한 표면평탄화층(F)은 예를 들면, 표면 조도 개선을 위해 산화실리콘(SiOx), 질화실리콘(SiNx), 산화알루미늄(Al2O3), 질화알루미늄(AlN), 비정질 또는 다결정질 실리콘(Si)을 포함할 수 있다. 더 나아가서는 SOG(Spin On Glass), HSQ(Hydrogen Silsesquioxane) 등의 유동성을 갖는 산화물(Flowable Oxide; FOx)을 추가로 포함할 수 있다.
접합층(J)은 제1 본딩층(B1)과 제2 본딩층(B2)을 서로 접합시키기 위한 것으로, 영구성 접합 물질(Permanent Bonding Material)로 마련될 수 있으며, 알루미늄(Al), 텅스텐(W), 몰리브덴(Mo)과 같은 금속 또는 합금, 산화실리콘(SiOx), 질화실리콘(SiNx), 산화알루미늄(Al2O3), 질화알루미늄(AlN), 질화알루미늄갈륨(AlGaN), 질화갈륨(GaN), 질화갈륨인듐(GaInN), 질화인듐(InN), 비정질 또는 다결정질 실리콘(Si), 산화아연(ZnO), C60(Fullerene)이나, 더 나아가서는 표면 조도 개선을 위해 SOG(Spin On Glass), HSQ(Hydrogen Silsesquioxane) 등의 유동성을 갖는 산화물(Flowable Oxide; FOx)을 추가로 포함할 수 있다. 특히, 질화알루미늄(AlN), 질화알루미늄갈륨(AlGaN), 질화갈륨(GaN), 질화갈륨인듐(GaInN), 질화인듐(InN) 물질은 MOCVD 또는 ALD 등 화학증기증착(CVD) 공정을 이용하는 것이 바람직하다.
한편, 상술한 결합강화층(R)과 표면평탄화층(F)은 공정에 따라 선택적으로 도입되거나 삭제될 수 있으며, 결합강화층(R)과 표면평탄화층(F)이 공정에 따라 삭제되는 경우, 접합층(J)이 그룹3족 질화물 반도체층(C)(제1 본딩층(B1)의 경우) 또는 지지기판(S)(제2 본딩층(B2)의 경우)과 직접적으로 성막될 수 있다.
제5 단계(S305)는 제1 본딩층(B1)과 제2 본딩층(B2)을 서로 접합시켜 본딩층(B)을 형성시키는 단계이다. 즉, 제5 단계(S305)는 제1 본딩층(B1)이 형성(성막)된 성장기판(G)을 뒤집어서 제2 본딩층(B2)이 형성된 다결정질 질화알루미늄(AlN) 세라믹 지지기판(S)에 300℃ 미만의 온도에서 가압하여 접합시키는 단계이다.
통상적으로 접합 후에 웨이퍼 휨(Bow)을 최소화하기 위해서는 성장기판(G)과의 열팽창계수(CTE) 차이가 2ppm 미만으로 될 수 있도록 지지기판(S)의 물질을 선택하는 것이 최적이지만, 고방열능을 갖는 다결정질 질화알루미늄(AlN) 세라믹 지지기판(S)은 사파이어 성장기판(G)과의 열팽창계수(CTE)의 차이가 2ppm 이상으로, 고온에서 웨이퍼를 접합하는데 현실적으로 어려움이 존재한다. 이러한 경우, 접합 공정 온도를 상온(Room Temperature) 근처로 설정하고 공정하는 것이 스트레스를 최소화할 수 있어 웨이퍼 휨을 방지할 수 있다.
제6 단계(S306)는 레이저 리프트 오프(Laser Lift Off, LLO) 기법을 이용하여 광학적으로 투명한 성장기판(G)을 그룹3족 질화물 반도체층(C)으로부터 분리시키는 단계이다. 여기서 레이저 리프트 오프 기법이란, 균일한 광출력 및 빔 프로파일, 그리고 단일 파장을 갖는 자외선(UV) 레이저 빔을 투명한 성장기판(G) 후면에 조사하여 에피택시(Epitaxy) 성장된 층을 성장기판(G)으로부터 분리하는 기법이다. 이후, 성장기판(G) 분리에 따른 손상 영역과 오염된 표면 잔류물, 저품질 단결정 박막 영역을 가능한 완전하게 제거할 수 있다.
제7 단계(S307)는 그룹3족 질화물 반도체층(C) 위에 그룹3족 질화물 반도체 소자 활성층(U)을 성장하기에 앞서, 그룹3족 질화물 반도체층(C)의 표면 극성을 질소 극성(N-polarity)에서 그룹3족 금속 극성(M(Ga, Al, In)-polarity)로 전환하기 위한 전환층(W) (Polarity Transform Layer)을 형성시키고, 성장기판(G)이 분리된 그룹3족 질화물 반도체층(C)을 700℃ 이상의 고온에서 열처리(어닐링, Annealing)하여 제1 본딩층(B1)과 제2 본딩층(B2) 간(間)에 형성된 약한 본딩층(B)을 강하게 하는 단계이다. 경우에 따라서는 표면 극성을 전환하는 전환층(W)을 형성하는 공정과 본딩층(B) 강화를 위한 고온 열처리 공정의 순서는 바뀔 수 있다.
상술한 바와 같이, 널리 상용화된 투명한 성장기판(G)은 사파이어(Sapphire)인데, 통상적으로 MOCVD 챔버에서 사파이어 성장기판(G) 위에 성장하게 되면 원자가전자 3가를 갖는 금속(M; Ga, Al, In) 극성을 갖는 표면(Surface)을 갖는 반면, 사파이어 성장기판에 직접적으로 접한 계면(Interface)은 원자가전자 5가를 갖는 질소(Nitrogen) 극성을 갖는다. 그리하여, 최종적으로 지지기판(S) 상부에 형성된 그룹3족 질화물 반도체층(C) 표면의 극성은 사파이어 성장기판(G) 위에 성장된 금속 극성(M-polarity) 표면과 달리, 질소 극성(N-polarity) 표면을 갖는다. 그런데 이러한 질소 극성 표면에 그룹3족 질화물 반도체 소자 활성층(U)의 적층 구조를 성장할 때 고품질을 확보하는데 심각한 기술적 어려움이 있고, 더 나아가서는 성장이 될 경우라도 성장 속도가 매우 낮다는 단점이 있다. 즉, 고품질의 그룹3족 질화물 반도체 소자 활성층(U)을 구현하기 위해서는 지지기판(S) 상부에 형성된 그룹3족 질화물 반도체층(C) 표면을 반드시 질소 극성이 아닌 그룹3족 금속 극성(M(Al, Ga, In)-polarity)을 갖도록 그룹3족 질화물 반도체층(C)의 표면 극성을 변환하는 공정이 도입되어야 한다.
이를 위해, 제7 단계(S307)는 성장기판(G) 분리 후 MOCVD 챔버에 로딩(Loading)하기 전, PVD(스퍼터, PLD, MBE, Evaporator) 공정을 통해 질소 극성 표면의 그룹3족 질화물 반도체층(C) 위에 알루미늄(Al), 질화알루미늄(AlN), 또는 질화산화알루미늄(AlNO) 등의 그룹3족 금속(M) 극성을 갖도록 촉진하는 전환층(W)(Polarity Transform Layer)을 성막 또는 성장한다. 이후, 후술하는 제8 단계(S308)에서 전환층(W)의 상면에 소자 활성층(U)이 성장하게 된다.
도 10은 본 발명의 제1 실시예 또는 제3 실시예에 따른 반도체 템플릿 제조 방법의 제7 단계의 과정 중 첫번째 케이스를 도시한 것이고, 도 11은 본 발명의 제1 실시예 또는 제3 실시예에 따른 반도체 템플릿 제조 방법의 제7 단계의 과정 중 두번째 케이스를 도시한 것이고, 도 12는 본 발명의 제1 실시예 또는 제3 실시예에 따른 반도체 템플릿 제조 방법의 제7 단계의 과정 중 세번째 케이스를 도시한 것이다.
한편, 도 10에 도시된 바와 같이, 지금부터는 제7 단계(S307)의 첫 번째 케이스에 대해 설명한다. 첫 번째 케이스에서는 제6 단계(S306)에서 성장기판(G)이 분리된 후, 그룹3족 질화물 반도체층(C)의 상면을 선택적으로(필요에 따라 공정을 생략할 수도 있음을 의미함) 건식 식각(Dry Etching)한 후, CMP 공정을 통해 질화물 반도체층(C)의 상면을 선택적으로 평탄화한다. 이후, PVD(스퍼터, PLD, MBE, Evaporator) 공정을 통해 질소 극성 표면의 그룹3족 질화물 반도체층(C) 위에 알루미늄(Al), 질화알루미늄(AlN), 질화산화알루미늄(AlNO), 갈륨(Ga), 질화갈륨(GaN), 질화산화갈륨(GaNO), 인듐(In), 질화인듐(InN), 질화산화인듐(InNO) 등의 그룹3족 금속 극성(M-polarity)을 갖도록 촉진하는 전환층(W)(Polarity Transform Layer)을 성막 또는 성장시키는데, 이때, 성막 또는 성장된 전환층(W)에는 다양한 패턴(Pattern)이 식각될 수 있으며, 식각되는 패턴은 규칙적이거나 불규칙적일 수 있고, 모양, 크기, 간격 및 높이 등은 제한되지 않는다. 이후, 후술하는 제8 단계(S308)에서 전환층(W)의 상면에 소자 활성층(U)이 성장하게 되며, 전환층(W)에 패턴이 식각된 경우에는 전환층(W)과 이에 접하는 소자 활성층(U)의 계면에 복수의 공극(Void)이 형성될 수 있다. 이러한 공극은 재성장된 그룹3족 질화물 반도체층(C)의 스트레스(Stress)를 완화하는 효과가 있다.
한편, 도 11에 도시된 바와 같이, 지금부터는 제7 단계(S307)의 두 번째 케이스에 대해 설명한다. 두 번째 케이스에서는 제6 단계(S306)에서 성장기판(G)이 분리된 후, 그룹3족 질화물 반도체층(C)의 상면을 선택적으로(필요에 따라 공정을 생략할 수도 있음을 의미함) 건식 식각(Dry Etching)한 후, CMP 공정을 통해 질화물 반도체층(C)의 상면을 선택적으로 평탄화한다. 이후, 그룹3족 질화물 반도체층(C)의 상면에는 다양한 패턴이 식각될 수 있으며, 식각되는 패턴은 규칙적이거나 불규칙적일 수 있고, 모양, 크기, 간격 및 높이 등은 제한되지 않는다. 이후, PVD(스퍼터, PLD, MBE, Evaporator) 공정을 통해 질소 극성 표면의 패턴이 식각된 그룹3족 질화물 반도체층(C) 위에 알루미늄(Al), 질화알루미늄(AlN), 질화산화알루미늄(AlNO), 갈륨(Ga), 질화갈륨(GaN), 질화산화갈륨(GaNO), 인듐(In), 질화인듐(InN), 질화산화인듐(InNO) 등의 그룹3족 금속 극성(M-polarity)을 갖도록 촉진하는 전환층(W)(Polarity Transform Layer)을 그룹3족 질화물 반도체층(C)의 패턴을 따라 성막 또는 성장시킨다. 이후, 후술하는 제8 단계(S308)에서 전환층(W)의 상면에 소자 활성층(U)이 성장하게 되는데, 필요에 따라 식각된 패턴을 채우도록 소자 활성층(U)을 성장시켜 내부에 공극이 형성되지 않도록 할 수 있으며, 식각된 패턴을 채우지 않도록 소자 활성층(U)을 성장시켜 내부에 공극(Void)이 형성되도록 할 수도 있다. 이러한 공극은 재성장된 그룹3족 질화물 반도체층(C)의 스트레스(Stress)를 완화하는 효과가 있다.
한편, 도 12에 도시된 바와 같이, 지금부터는 제7 단계(S307)의 세 번째 케이스에 대해 설명한다. 세 번째 케이스에서는 제6 단계(S306)에서 성장기판(G)이 분리된 후, 그룹3족 질화물 반도체층(C)의 상면을 선택적으로(필요에 따라 공정을 생략할 수도 있음을 의미함) 건식 식각(Dry Etching)한다. 이후, 그룹3족 질화물 반도체층(C)의 상면에는 다양한 패턴이 식각될 수 있으며, 식각되는 패턴은 규칙적이거나 불규칙적일 수 있고, 모양, 크기, 간격 및 높이 등은 제한되지 않는다. 이후, 패턴이 식각된 그룹3족 질화물 반도체층(C)의 상면을 선택적으로 건식 식각(Dry Etching)한 후, 패턴이 식각된 그룹3족 질화물 반도체층(C)의 상면을 PR Mask 또는 CMP 공정을 통해 패턴의 각 단부를 평탄화시킨다(Peak 평탄화). 예를 들면, OH 성분을 포함한 염기성 용액(Base Solution)으로 질소 극성 표면의 그룹3족 질화물 반도체층(C)을 표면 텍스처링(Surface Texturing)하여 패턴을 형성한 후, 연속하는 후속 공정으로 플라즈마(Plasma) 건식 공정을 통해 표면 텍스처링으로 생성된 육방 피라미드 형상 표면에서 뾰족한 부분을 평평한 마루(Flat Plateau) 형상을 갖도록 하여 평탄화할 수 있다. 이후, PVD(스퍼터, PLD, MBE, Evaporator) 공정을 통해 질소 극성 표면의 패턴이 식각된 후 평탄화된 그룹3족 질화물 반도체층(C) 위에 알루미늄(Al), 질화알루미늄(AlN), 질화산화알루미늄(AlNO), 갈륨(Ga), 질화갈륨(GaN), 질화산화갈륨(GaNO), 인듐(In), 질화인듐(InN), 질화산화인듐(InNO) 등의 그룹3족 금속 극성(M-polarity)을 갖도록 촉진하는 전환층(W)(Polarity Transform Layer)을 그룹3족 질화물 반도체층(C)의 패턴을 따라 성막 또는 성장시킨다. 이후, 후술하는 제8 단계(S308)에서 전환층(W)의 상면에 소자 활성층(U)이 성장하게 되는데, 필요에 따라 식각된 패턴을 채우도록 소자 활성층(U)을 성장시켜 내부에 공극이 형성되지 않도록 할 수 있으며, 식각된 패턴을 채우지 않도록 소자 활성층(U)을 성장시켜 내부에 공극(Void)이 형성되도록 할 수도 있다. 이러한 공극은 재성장된 그룹3족 질화물 반도체층(C)의 스트레스(Stress)를 완화하는 효과가 있다.
제8 단계(S308)는 그룹3족 질화물 반도체층(C) 위에 그룹3족 질화물 반도체 소자 활성층(U)을 성장시키는 단계이다. 즉, 앞선 단계를 통해, 고방열 지지기판(S) 위에 형성된 그룹3족 질화물 반도체층(C) 상부 표면에 원하는 화합물을 포함한 반도체 소자 활성층(U) 구조가 최종적으로 성장될 수 있다. 예를 들면, GaN 물질계 전력반도체 구조인 경우 소자 활성층(U)은 통상적으로 1) GaN 버퍼층(Buffer Layer; 수평형 및 수직형 트랜지스터), 2) GaN 채널층(Channel Layer; 수평형 트랜지스터) 또는 드리프트층(Drift Layer; 수직형 트랜지스터), 3) AlGaN 배리어층(Barrier Layer; 수평형 트랜지스터) 또는 p형 질화물 반도체층(p-type Nitride Semiconductor Layer; 수직형 트랜지스터), 4) 캡핑 패시베이션층(Capping Passivation Layer; 수평형 트랜지스터) 또는 p형 질화물 반도체층(수평형 트랜지스터), 또는 캡핑 패시베이션층(수직형 트랜지스터)의 4개 영역으로 적층 형성할 수 있다.
상술한 바와 같은 제1 단계(S301)와, 제2 단계(S302)와, 제3 단계(S303)와, 제4 단계(S304)와, 제5 단계(S305)와, 제6 단계(S306)와, 제7 단계(S307)와, 제8 단계(S308)를 포함하는 본 발명의 제3 실시예에 따른 그룹3족 질화물 반도체 템플릿 제조 방법(S300)과 이에 따라 제조된 그룹3족 질화물 반도체 템플릿에 따르면, 그룹3족 질화물 반도체층(C)과 동일 또는 유사한 열팽창계수(CTE)를 갖는 고방열 지지기판(S)과, 고품질의 그룹3족 질화물 박막 소재 및 이를 이용한 전력반도체 소자 구조 성장을 위한 그룹3족 질화물 단결정 성장층이 고내열 본딩층을 통해 결합할 수 있으므로, 700℃ 이상의 고온에서 고품질의 그룹3족 질화물 반도체층 형성을 가능하게 할 수 있다. 즉, 그룹3족 질화물 박막 소재 및 이를 이용한 전력반도체 소자 구조와 지지기판이 동일 또는 유사한 격자상수(LC)와 열팽창계수(CTE)를 가지게 될 수 있으므로, 성장시에 발생하는 구조적 및 열-기계적 기인성 스트레스(Thermo-mechanical Induced Stress)를 최소화할 수 있다.
또한, 본 발명에 따르면, 그룹3족 질화물 반도체층(C) 또는 본딩층(B)에 기 설정된 깊이로 패턴(P)이 식각될 수 있으므로 웨이퍼 본딩 공정에 유리하다. 즉, 직접 접촉 방식의 웨이퍼 본딩(Direct Wafer Bonding)의 경우, 웨이퍼 본딩이 되는 면의 표면 거칠기와 웨이퍼의 휨(Wafer Bow)에 상당히 민감하지만, 본 발명의 패터닝(Patterning)에 따르면 엄격한 웨이퍼 표면 거칠기와 휨 이슈를 상당히 완화할 수 있는 이점이 있다. 또한, 본 발명의 패터닝(Patterning)에 따르면 웨이퍼 본딩 공정중에 본딩층(B) 내부에서 발생된 가스(Gas)의 배출을 용이하게 할 수 있으므로, Void-free하게 본딩층(B)의 결합력을 강화시킬 수 있으며, 구조적 및 열-기계적 기인성 스트레스 (Thermal-mechanical Stress)도 보다 효과적으로 완충시킬 수 있다.
또한, 본 발명에 따르면, 고방열 지지기판(S)은 다결정질 세라믹으로 형성되므로 단결정질 세라믹에 비해 원가경쟁력 측면에서 우수한 장점이 있다.
또한, 본 발명에 따르면, 초기에 성장기판(G)에서 성장된 그룹3족 질화물 반도체층(C) 표면과, 최종적으로 지지기판(S) 상부에 형성된 반도체층(C) 표면의 극성이 상이(즉, 반대)하지만, 그룹3족 질화물 반도체 소자 활성층(U)을 성장하기에 앞서, 그룹3족 금속 극성(M-polarity)을 갖도록 촉진하는 물질층을 도입하여 고품질의 그룹3족 질화물 반도체 소자 활성층(U)을 성장할 수 있다.
지금부터는 첨부된 도면을 참조하여, 본 발명의 제4 실시예에 따른 그룹3족 질화물 반도체 템플릿 제조 방법(S400)에 대해 상세히 설명한다.
도 1은 본 발명의 제1 실시예 내지 제4 실시예에 따른 그룹3족 반도체 템플릿 제조 방법에 의해 제조된 반도체 템플릿을 도시한 것이고, 도 2는 본 발명의 제1 실시예 내지 제4 실시예에 따른 그룹3족 반도체 템플릿 제조 방법에 의해 제조된 반도체 템플릿 상에 소자 활성층이 성장된 것을 도시한 것이고, 도 8은 본 발명의 제4 실시예에 따른 그룹3족 반도체 템플릿 제조 방법의 순서도이다.
도 1, 도 2 및 도 8에 도시된 바와 같이, 본 발명의 제4 실시예에 따른 그룹3족 질화물 반도체 템플릿 제조 방법(S400)은 초기에 성장기판(G)에서 성장된 그룹3족 질화물 반도체층(C) 표면과, 최종적으로 지지기판(S) 상부에 형성된 그룹3족 질화물 반도체층(C) 표면의 극성이 동일하게 되는 그룹3족 질화물 반도체 템플릿 제조 방법에 관한 것으로, 특히 지지기판(S)이 다결정질 질화알루미늄(AlN) 세라믹 기판인 경우에 관한 것이다.
이러한 본 발명의 제4 실시예에 따른 그룹3족 질화물 반도체 템플릿 제조 방법(S400)은 제1 단계(S401)와, 제2 단계(S402)와, 제3 단계(S403)와, 제4 단계(S404)와, 제5 단계(S405)와, 제6 단계(S406)와, 제7 단계(S407)와, 제8 단계(S408)와, 제9 단계(S409)와, 제10 단계(S410)와, 제11 단계(S411)와, 제12 단계(S412)와, 제13 단계(S413)를 포함한다.
제1 단계(S401)는 성장기판(G), 임시기판(T) 및 지지기판(S)을 준비하는 단계이다.
성장기판(G)은 그룹3족 질화물 반도체층(C)이 성장후에 레이저(단일 파장 광) 빔이 흡수없이 100% 투과(이론 상)되는 광학적으로 투명한 기판으로, 본 개시에서는 산화알루미늄(Al2O3)을 포함한 단결정 사파이어(Single Crystalline Sapphire) 물질계(Al2O3, ScAlMgO4) 기판으로 한정한다.
지지기판(S)은 본 발명의 제4 실시예에 따른 그룹3족 질화물 반도체 템플릿 제조 방법(S400)의 각 단계를 거친 후 반도체층(C)과 소자 활성층(U)을 지탱(Support)하는 기판으로, 이러한 지지기판(S)은 다결정질 질화알루미늄(AlN) 세라믹 기판(Polycrystalline AlNcera Substrate) 일 수 있다. 이러한 다결정질 AlN 세라믹 지지기판(S)은 실리콘(Si) 단결정 웨이퍼(열팽창계수: 2.8ppm)와 GaN(열팽창계수: 5.6ppm) 물질 사이의 열팽창계수 차이를 극복하기 위한 것으로, 다결정질 AlN 세라믹은 열팽창계수가 4.5ppm으로 GaN의 열팽창계수와 비슷한 성질을 가지고 있다.
임시기판(T)은 성장기판(G)과 동등하거나 유사한 열팽창계수를 가지며, 동시에 광학적으로 투명한 물질로 형성되되, 열팽창계수의 차이가 최대 2ppm 차이를 넘지 않도록 하는 것이 바람직하다. 이를 충족시키는 가장 바람직한 임시기판(T) 물질로는 그룹3족 질화물 반도체 성장기판(G)으로 사용되는 사파이어(Sapphire), 또는 성장기판(G)과의 2ppm 이하의 차이를 갖도록 CTE 조절된 유리(Glass)가 포함할 수 있다.
제2 단계(S402)는 성장기판(G) 위에 그룹3족 질화물 반도체층(C)을 단층 또는 다층으로 성장시키는 단계이다.
여기서 그룹3족 질화물 반도체층(C)은 기본적으로 도펀트(Dopant)를 포함하지 않은 전기절연성을 가진 것이 바람직하지만, 경우에 따라서는 결정결함을 최소화하기 위한 수단으로 도펀트를 포함하고 있는 전기도전성을 가진 것으로, 그룹3족 질화물 박막 소재 및 이를 이용한 전력반도체 소자 구조를 성장하기 위한 씨앗(Seed) 역할을 한다.
여기서 성장기판(G) 위에 형성된 그룹3족 질화물 반도체층(C)의 표면과, 이후 임시기판(T) 상부에 전사(Transfer)된 그룹3족 질화물 반도체층(C)의 표면은 서로 반대로 역전(Inversion)되므로, 바람직한 소정의 반도체층(C) 표면이 형성될 수 있도록 성장기판(G)의 표면을 처리하여 미세구조를 형성시키는 것이 바람직하다. 예를 들면, 질화갈륨(GaN) 반도체층(C)의 경우, 성장기판(G)의 표면 처리 및 성장 조건에 따라 갈륨 극성(Ga-polarity) 또는 질소 극성(N-polarity) 표면을 선택적으로 조절할 수 있다. 통상적으로, 사파이어(Sapphire) 성장기판 웨이퍼 위에 MOCVD 챔버에서 그룹3족 질화물 반도체층(C)을 성장하게 되면 원자가전자 3가를 갖는 금속(M; Ga, Al, In) 극성을 갖는 표면(Surface)을 갖는 반면, 사파이어 성장기판에 직접적으로 접한 계면(Interface)은 원자가전자 5가를 갖는 질소(Nitrogen) 극성을 갖는다.
제3 단계(S403)는 그룹3족 질화물 반도체층(C) 위에 제1 접착층(A1)을 형성시키는 단계이다.
여기서 그룹3족 질화물 반도체층(C) 위에 제1 접착층(A1)을 형성하기에 앞서, 반도체층(C)이 후속하는 공정중에 손상(Damage)받는 것을 방지하기 위해 보호층(Protection Layer)을 성막 또는 코팅하는 것이 바람직하다. 이런 용도의 물질은 예를 들어, 우선적으로 SiO2 포함한 산화물, SiNx 포함한 질화물 등을 포함할 수 있다.
제4 단계(S404)는 임시기판(T) 위에 제2 접착층(A2)을 형성시키는 단계이다.
여기서 광학적으로 투명한 임시기판(T)은 후속하는 공정에서 최종적으로 LLO 기법에 의해 용이하게 분리되는 기판으로, 제2 접착층(A2)을 형성하기에 앞서, 임시기판(T) 위에 LLO 희생층(Sacrificial Layer)을 성막하는 것이 핵심이다. 필요시에는 LLO 희생층 물질이 임시기판(T) 상부에 강하게 결합될 수 있도록 LLO 희생층이 성막되기 전에 결합강화층이 별도로 구비될 수 있다. 이때, 결합강화층은 레이저 빔 조사시에 광학적으로 투명한 물질인 예를 들어, 우선적으로 SiO2 포함한 산화물, SiNx 포함한 질화물 등을 포함할 수 있다. 또한, 상술한 LLO 희생층 물질은 스퍼터(Sputter), PLD(Pulsed Laser Deposition), 증착기(Evaporator) 등의 PVD 기법으로 성막될 수 있는 산화물(Oxide), 질화물(Nitride) 등을 포함할 수 있다.
여기서 제1 접착층(A1)과 제2 접착층(A2)은 BCB(Benzocyclobuene), SU-8 폴리머나, 표면 조도 개선을 위해 SOG(Spin On Glass), HSQ(Hydrogen Silsesquioxane) 등의 유동성을 갖는 산화물(Flowable Oxide; FOx)을 포함할 수 있다.
제5 단계(S405)는 제1 접착층(A1)과 제2 접착층(A2)을 서로 접착시켜 접착층(A)을 형성시키는 단계이다. 즉, 제5 단계(S405)는 제2 접착층(A2)이 형성된 임시기판(T)을 뒤집어서 제1 접착층(A1)이 형성된 성장기판(G)에 300℃ 미만의 온도에서 가압하여 접착시키는 단계이다.
제6 단계(S406)는 레이저 리프트 오프(Laser Lift Off, LLO) 기법을 이용하여 성장기판(G)을 그룹3족 질화물 반도체층(C)으로부터 분리시키는 단계이다. 여기서 레이저 리프트 오프 기법이란, 균일한 광출력 및 빔 프로파일, 그리고 단일 파장을 갖는 자외선(UV) 레이저 빔을 투명한 성장기판(G) 후면에 조사하여 에피택시(Epitaxy) 성장된 층을 성장기판(G)으로부터 분리하는 기법이다. 이후, 성장기판(G) 분리에 따른 손상 영역과 오염된 표면 잔류물, 저품질 단결정 박막 영역을 가능한 완전 하게 제거할 수 있다.
제7 단계(S407)는 그룹3족 질화물 반도체층(C) 위에 제1 본딩층(B1)을 형성하기에 앞서, 상술한 레이저 리프트 오프(LLO) 공정으로 인한 레이저 손상 영역과, 태생적으로 존재할 수 밖에 없는 ID(Inversion Domain, ID) 및 IDB(Inversion Domain Boundary, IDB) 등으로 인한 거친 표면을 경면(Mirror-like Surface)화하는 단계이다.
레이저 리프트 오프(LLO) 기법으로 성장기판(G)이 분리된 질소 극성(N-polarity) 표면은 레이저 빔의 불안정성과 성장기판(G) 후면 오염(Contamination) 등으로부터 레이저 손상(Damage) 부분이 있을 뿐만 아니라, 성장기판(G) 위에 최초 그룹3족 질화물 반도체층(C)을 성장할 때, 많고 적음의 차이지만 성장기판(G) 인접 영역에서 태생적으로 그룹3족 금속 극성(M-polarity)을 갖는 표면 영역이 산발적으로 분포되어 있다. 상술한 성장기판(G) 인접 영역에 지배적인 극성(Dominant Polarity)은 기본적으로 질소(N)이지만, 산발적으로 분포된 그룹3족 금속(M) 극성 영역을 인버젼 도메인(Inversion Domain, ID)이라 지칭하고, 동시에 그룹3족 질화물 반도체층(C)의 두께(성장) 방향으로 질소(N) 극성 면(Plane)과 접한 그룹3족 금속 극성 영역(ID) 면(Plane) 사이의 경계면을 인버젼 도메인 바운드리(Inversion Domain Boundary, IDB)라고 지칭한다. 특히 질소(N) 극성 표면이 그룹3족 금속(M) 극성 표면보다 화학적으로 매우 불안정한 특성을 갖고 있다. 이는 습식(액상 용액 사용) 또는 건식(플라즈마 사용) 식각(Etching) 공정에서 휠씬 빠른 속도로 질소(N) 극성 표면이 식각됨을 의미한다. 상술한 레이저 리프트 오프(LLO) 공정중에 발생된 레이저 손상 영역과 태생적으로 존재할 수밖에 없는 ID 및 IDB 등으로 인해서 거친 표면(Rough Surface)을 처리하기 위해 지금까지 연구 개발되어 공지된 식각(Etching), CMP(Chemical Mechanical Polishing) 등의 공정을 이용하더라도 질소(N) 극성 표면을 갖는 그룹3족 질화물 반도체층(C)의 표면 조도(Roughness)를 획기적으로 개선하여 직접(Without Interlayer) 또는 간접(With Interlayer)적으로 웨이퍼 본딩(Wafer Bonding)을 실행하는데 기술적 어려움이 있으므로, 이를 해결하기 위한 공정이 도입되어야 한다.
도 13은 본 발명의 제2 실시예 또는 제4 실시예에 따른 반도체 템플릿 제조 방법의 제7 단계의 과정 중 첫번째 케이스를 도시한 것이고, 도 14는 본 발명의 제2 실시예 또는 제4 실시예에 따른 반도체 템플릿 제조 방법의 제7 단계의 과정 중 두번째 케이스를 도시한 것이고, 도 15는 본 발명의 제2 실시예 또는 제4 실시예에 따른 반도체 템플릿 제조 방법의 제7 단계의 과정 중 세번째 케이스를 도시한 것이고, 도 16은 본 발명의 제2 실시예 또는 제4 실시예에 따른 반도체 템플릿 제조 방법의 제7 단계의 과정 중 세번째 케이스에서, 평탄화 정도가 세 가지 경우로 조절되는 것을 도시한 것이다.
도 13에 도시된 바와 같이, 지금부터는 제7 단계(S407)의 첫 번째 케이스에 대해 설명한다. 첫 번째 케이스에서는 제6 단계(S406)에서 성장기판(G)이 분리된 후, PVD(스퍼터, PLD, MBE, Evaporator), CVD, 액상 코팅 등의 공정을 통해 질소 극성 표면의 그룹3족 질화물 반도체층(C) 위에 실리콘(Si), 산화실리콘(SiO2), 질화실리콘(SiNx), 질화알루미늄(AIN), 산화알루미늄(Al2O3) 등의 고내열 세라믹 물질을 단층 또는 다층으로 후막 증착시켜 평탄화층(N)을 형성시킨다. 이후, CMP 공정을 통해 후막 증착된 평탄화층(N)을 평탄화시켜 경면화시킨다. 이때, 방열측면을 고려하는 경우에는 방열특성이 우수한 질화알루미늄(AlN)이 바람직하고, CMP공정의 용이성 및 경제성을 고려하는 경우에는 실리콘(Si), 산화실리콘(SiO2)이 바람직하다. 또한, 액상 코팅 공정은 PVD, CVD 대비 경제적인 것으로 알려져 있는데, 해당 공정을 이용하는 경우에는 산화실리콘(SiO2)이 바람직하다(Spin On Glass, SOG). 이후, 후술하는 제8 단계(S408)에서 평탄화된 평탄화층(N) 위에 제1 본딩층(B1)이 형성된다. 한편, 본 발명에서는 평탄화층(N)만으로도 본딩이 가능하다면, 제1 본딩층(B1) 또는 제2 본딩층(B2) 없이 직접 본딩(Direct Bonding)이 이루어질 수도 있다.
한편, 도 14에 도시된 바와 같이, 지금부터는 제7 단계(S407)의 두 번째 케이스에 대해 설명한다. 두 번째 케이스에서는 제6 단계(S406)에서 성장기판(G)이 분리된 후, CMP 공정을 통해 그룹3족 질화물 반도체층(C) 상면을 직접 평탄화하여 경면화시킨다. 이 경우, 공정이 간단한 이점이 있으나, 질소 극성(N-polarity) 표면을 갖는 그룹3족 질화물 반도체층(C)에 대한 CMP 공정을 별도로 최적화(슬러리 및 조건)할 필요가 있다. 이후, 후술하는 제8 단계(S408)에서 평탄화된 그룹3족 질화물 반도체층(C) 위에 제1 본딩층(B1)이 형성된다.
한편, 도 15에 도시된 바와 같이, 지금부터는 제7 단계(S407)의 세 번째 케이스에 대해 설명한다. 세 번째 케이스에서는 제6 단계(S406)에서 성장기판(G)이 분리된 후, 그룹3족 질화물 반도체층(C)의 상면을 선택적으로(필요에 따라 공정을 생략할 수도 있음을 의미함) 건식 식각(Dry Etching)하여 성장초기의 결함이 높은 영역을 제거한다.
이후, 그룹3족 질화물 반도체층(C)의 상면에 규칙적이거나 불규칙적인 패턴이 형성되도록 식각하여 표면적을 확장한다. 이때, 규칙적인 패턴은 예를 들면, Photo Lithography 등의 일반적인 패턴/식각 공정으로 형성이 가능하며, 형성되는 패턴은 크기, 간격, 높이에 제한되지 않으나, 표면적이 넓게 형성될수록 방열 및 접합성 측면에서 유리하다. 또한, 불규칙적인 패턴은 예를 들면, 질소 극성(N-polarity) 표면을 갖는 그룹3족 질화물 반도체층(C)의 습식 식각 특성에 따라, OH 성분을 포함한 염기성 용액(Base Solution)으로 질소 극성 표면의 그룹3족 질화물 반도체층(C)을 표면 텍스처링(Surface Texturing)하여 패턴을 형성한 후, 선택적으로 연속하는 후속 공정으로 플라즈마(Plasma) 건식 공정을 통해 표면 텍스처링으로 생성된 육방 피라미드 형상 표면에서 뾰족한 부분을 평평한 마루(Flat Plateau) 형상을 갖도록 하여 평탄화할 수 있다. 한편, 형성되는 패턴의 단면은 사각형 또는 사다리꼴, 곡면 등일 수 있으나 그 형상에 제한되지는 않는다.
이후, 표면적이 확장된 그룹3족 질화물 반도체층(C)의 상면을 선택적으로 다시 건식 식각할 수 있는데, 이는 요철의 깊이를 더 깊게 만들거나 텍스처링 후 패턴 높이의 균일성을 확보하기 위해 실시될 수 있다.
이후, 패턴이 식각된 그룹3족 질화물 반도체층(C)의 위에 단일층 또는 다층의 제1 평탄화층(N1)을 그룹3족 질화물 반도체층(C)의 패턴을 따라 성막 또는 성장시킨 후, 제1 평탄화층(N1) 위에 단일층 또는 다층의 제2 평탄화층(N2)을 성막 또는 성장시킨다. 예를 들면, 제1 평탄화층(N1)은 고방열을 위해 질화알루미늄(AlN)이고 제2 평탄화층(N2)은 평탄화를 용이하게 하기 위해 산화실리콘(SiO2)일 수 있으며, 제1 평탄화층(N1)은 접착력 강화를 위해 산화실리콘(SiO2)이고 제2 평탄화층(N2)은 고방열을 위해 질화알루미늄(AlN)일 수 있으나, 이에 제한되지는 않으며 필요에 따라 다양한 조합이 가능하다.
이후, 제1 평탄화층(N1)과 제2 평탄화층(N2)이 성막 또는 성장된 면을 CMP 공정을 통해 평탄화하게 되는데, 제1 평탄화층(N1) 또는 제2 평탄화층(N2)의 물성에 따라 평탄화되는 정도가 조절될 수 있다. 즉, 도 16에 도시된 바와 같이, 제1 평탄화층(N1)이 질화알루미늄(AlN)이고 제2 평탄화층(N2)이 산화실리콘(SiO2)인 경우에는 방열 측면에서 제2 평탄화층(N2)이 대부분 식각되는 것이 바람직하고(도 15의 case 3), 제1 평탄화층(N1)이 산화실리콘(SiO2)이고 제2 평탄화층(N2)이 질화알루미늄(AlN)인 경우에는 방열 측면에서 제2 평탄화층(N2)이 거의 식각되지 않는 것이 바람직하다(도 15의 case 1).
제8 단계(S408)는 그룹3족 질화물 반도체층(C) 위에 제1 본딩층(B1)을 형성시키는 단계이다. 여기서 제1 본딩층(B1)은 알루미늄(Al), 텅스텐(W), 몰리브덴(Mo)과 같은 금속 또는 합금, 산화실리콘(SiOx), 질화실리콘(SiNx), 산화알루미늄(Al2O3), 질화알루미늄(AlN), 질화알루미늄갈륨(AlGaN), 질화갈륨(GaN), 질화갈륨인듐(GaInN), 질화인듐(InN), 비정질 또는 다결정질 실리콘(Si), 산화아연(ZnO), C60(Fullerene)이나, 더 나아가서는 표면 조도 개선을 위해 SOG(Spin On Glass), HSQ(Hydrogen Silsesquioxane) 등의 유동성을 갖는 산화물(Flowable Oxide; FOx)을 추가로 포함할 수 있다. 특히, 질화알루미늄(AlN), 질화알루미늄갈륨(AlGaN), 질화갈륨(GaN), 질화갈륨인듐(GaInN), 질화인듐(InN) 물질은 MOCVD 또는 ALD 등 화학증기증착(CVD) 공정을 이용하는 것이 바람직하다.
제9 단계(S409)는 지지기판(S) 위에 제2 본딩층(B2)을 형성시키는 단계이다. 여기서 제2 본딩층(B2)은 제1 본딩층(B1)와 같이, 알루미늄(Al), 텅스텐(W), 몰리브덴(Mo)과 같은 금속 또는 합금, 산화실리콘(SiOx), 질화실리콘(SiNx), 산화알루미늄(Al2O3), 질화알루미늄(AlN), 질화알루미늄갈륨(AlGaN), 질화갈륨(GaN), 질화갈륨인듐(GaInN), 질화인듐(InN), 비정질 또는 다결정질 실리콘(Si), 산화아연(ZnO), C60(Fullerene)이나, 더 나아가서는 표면 조도 개선을 위해 SOG(Spin On Glass), HSQ(Hydrogen Silsesquioxane) 등의 유동성을 갖는 산화물(Flowable Oxide; FOx)을 추가로 포함할 수 있다. 특히, 질화알루미늄(AlN), 질화알루미늄갈륨(AlGaN), 질화갈륨(GaN), 질화갈륨인듐(GaInN), 질화인듐(InN) 물질은 MOCVD 또는 ALD 등 화학증기증착(CVD) 공정을 이용하는 것이 바람직하다.
한편, 제1 본딩층(B1)과 제2 본딩층(B2) 각각은 결합강화층(R)과, 표면평탄화층(F)과, 접합층(J)을 포함할 수 있다.
도 9는 본 발명의 제1 실시예 내지 제2 실시예에 따른 반도체 템플릿 제조 방법의 제1 본딩층(B1)과 제2 본딩층(B2)을 자세히 도시한 것이다.
도 9에 도시된 바와 같이, 결합강화층(R)은 그룹3족 질화물 반도체층(C)(제1 본딩층(B1)의 경우) 또는 지지기판(S)(제2 본딩층(B2)의 경우)과의 결합을 각각 강화하기 위한 것으로, 이러한 결합강화층(R)은 예를 들면, 산화실리콘(SiOx), 질화실리콘(SiNx), 크롬(Cr), 티타늄(Ti), 몰리브덴(Mo), HMDS를 포함할 수 있다.
표면평탄화층(F)은 그룹3족 질화물 반도체층(C) 또는 지지기판(S)의 표면의 거칠기를 각각 완화하기 위한 것으로, 이러한 표면평탄화층(F)은 예를 들면, 표면 조도 개선을 위해 산화실리콘(SiOx), 질화실리콘(SiNx), 산화알루미늄(Al2O3), 질화알루미늄(AlN), 비정질 또는 다결정질 실리콘(Si)을 포함할 수 있다. 더 나아가서는 SOG(Spin On Glass), HSQ(Hydrogen Silsesquioxane) 등의 유동성을 갖는 산화물(Flowable Oxide; FOx)을 추가로 포함할 수 있다.
접합층(J)은 제1 본딩층(B1)과 제2 본딩층(B2)을 서로 접합시키기 위한 것으로, 영구성 접합 물질(Permanent Bonding Material)로 마련될 수 있으며, 알루미늄(Al), 텅스텐(W), 몰리브덴(Mo)과 같은 금속 또는 합금, 산화실리콘(SiOx), 질화실리콘(SiNx), 산화알루미늄(Al2O3), 질화알루미늄(AlN), 질화알루미늄갈륨(AlGaN), 질화갈륨(GaN), 질화갈륨인듐(GaInN), 질화인듐(InN), 비정질 또는 다결정질 실리콘(Si), 산화아연(ZnO), C60(Fullerene)이나, 더 나아가서는 표면 조도 개선을 위해 SOG(Spin On Glass), HSQ(Hydrogen Silsesquioxane) 등의 유동성을 갖는 산화물(Flowable Oxide; FOx)을 추가로 포함할 수 있다. 특히, 질화알루미늄(AlN), 질화알루미늄갈륨(AlGaN), 질화갈륨(GaN), 질화갈륨인듐(GaInN), 질화인듐(InN) 물질은 MOCVD 또는 ALD 등 화학증기증착(CVD) 공정을 이용하는 것이 바람직하다.
한편, 상술한 결합강화층(R)과 표면평탄화층(F)은 공정에 따라 선택적으로 도입되거나 삭제될 수 있으며, 결합강화층(R)과 표면평탄화층(F)이 공정에 따라 삭제되는 경우, 접합층(J)이 그룹3족 질화물 반도체층(C)(제1 본딩층(B1)의 경우) 또는 지지기판(S)(제2 본딩층(B2)의 경우)과 직접적으로 성막될 수 있다.
제10 단계(S410)는 제1 본딩층(B1)과 제2 본딩층(B2)을 서로 접합시켜 본딩층(B)을 형성시키는 단계이다. 즉, 제10 단계는 제1 본딩층(B1)이 형성(성막)된 그룹3족 질화물 반도체층(C)와 임시기판(T)을 뒤집어서 제2 본딩층(B2)이 형성된 지지기판(S)에 300℃ 미만의 온도에서 가압하여 접합시키는 단계이다.
통상적으로 접합 후에 웨이퍼 휨(Bow)을 최소화하기 위해서는 임시기판(T)과의 열팽창계수(CTE) 차이가 2ppm 미만으로 될 수 있도록 지지기판(S)의 물질을 선택하는 것이 최적이지만, 고방열능을 갖는 다결정질 질화알루미늄(AlN) 세라믹 지지기판(S)은 임시기판(T)과의 열팽창계수(CTE)의 차이가 2ppm 이상으로, 고온에서 웨이퍼를 접합하는데 현실적으로 어려움이 존재한다. 이러한 경우, 접합 공정 온도를 상온(Room Temperature) 근처로 설정하고 공정하는 것이 스트레스를 최소화할 수 있어 웨이퍼 휨을 방지할 수 있다.
제11 단계(S411)는 레이저 리프트 오프(Laser Lift Off, LLO) 기법을 이용하여 임시기판(T)을 접착층(A)으로부터 분리시키는 단계이다.
제12 단계(S412)는 접착층(A)을 그룹3족 금속 극성(M-polarity) 표면을 갖는 질화물 반도체층(C)으로부터 분리시키는 단계이다. 이후, 오염된 그룹3족 금속(M) 극성 표면 잔류물을 제거할 수 있다.
특히, 제12 단계(S412)는 소자 활성층(U) 구조를 성장하는 제13 단계(S413)에 앞서, 임시기판(T)이 분리된 그룹3족 질화물 반도체층(C)을 700℃ 이상의 고온에서 열처리(어닐링, Annealing)하여 제1 본딩층(B1)과 제2 본딩층(B2) 간(間)에 형성된 약한 본딩층(B)을 강하게 할 수 있다.
제13 단계(S413)는 그룹3족 금속(M) 극성 표면을 갖는 질화물 반도체층(C) 위에 소자 활성층(U)을 성장시키는 단계이다. 즉, 앞선 단계를 통해, 고방열 지지기판(S) 위에 형성된 그룹3족 질화물 반도체층(C) 상부 표면에 원하는 화합물을 포함한 반도체 소자 활성층(U) 구조가 최종적으로 성장될 수 있다. 예를 들면, GaN 물질계 전력반도체 구조인 경우 소자 활성층(U)은 통상적으로 1) GaN 버퍼층(Buffer Layer; 수평형 및 수직형 트랜지스터), 2) GaN 채널층(Channel Layer; 수평형 트랜지스터) 또는 드리프트층(Drift Layer; 수직형 트랜지스터), 3) AlGaN 배리어층(Barrier Layer; 수평형 트랜지스터) 또는 p형 질화물 반도체층(p-type Nitride Semiconductor Layer; 수직형 트랜지스터), 4) 캡핑 패시베이션층(Capping Passivation Layer; 수평형 트랜지스터) 또는 p형 질화물 반도체층(수평형 트랜지스터), 또는 캡핑 패시베이션층(수직형 트랜지스터) 4개 영역으로 적층 형성할 수 있다.
상술한 바와 같은 제1 단계(S401)와, 제2 단계(S402)와, 제3 단계(S403)와, 제4 단계(S404)와, 제5 단계(S405)와, 제6 단계(S406)와, 제7 단계(S407)와, 제8 단계(S408)와, 제9 단계(S409)와, 제10 단계(S410)와, 제11 단계(S411)와, 제12 단계(S412)와, 제13 단계(S413)를 포함하는 본 발명의 제2 실시예에 따른 그룹3족 질화물 반도체 템플릿 제조 방법(S400)과 이에 따라 제조된 그룹3족 질화물 반도체 템플릿에 따르면, 그룹3족 질화물 반도체층(C)과 동일 또는 유사한 열팽창계수(CTE)를 갖는 고방열 지지기판(S)과, 고품질의 그룹3족 질화물 박막 소재 및 이를 이용한 전력반도체 소자 구조 성장을 위한 그룹3족 질화물 단결정 성장층이 고내열 본딩층을 통해 결합할 수 있으므로, 700℃ 이상의 고온에서 고품질의 그룹3족 질화물 반도체층 형성을 가능하게 할 수 있다. 즉, 그룹3족 질화물 박막 소재 및 이를 이용한 전력반도체 소자 구조와 지지기판이 동일 또는 유사한 격자상수(LC)와 열팽창계수(CTE)를 가지게 될 수 있으므로, 성장시에 발생하는 구조적 및 열-기계적 기인성 스트레스(Thermo-mechanical Induced Stress)를 최소화할 수 있다.
또한, 본 발명에 따르면, 그룹3족 질화물 반도체층(C) 또는 본딩층(B)에 기 설정된 깊이로 패턴(P)이 식각될 수 있으므로 웨이퍼 본딩 공정에 유리하다. 즉, 직접 접촉 방식의 웨이퍼 본딩(Direct Wafer Bonding)의 경우, 웨이퍼 본딩이 되는 면의 표면 거칠기와 웨이퍼의 휨(Wafer Bow)에 상당히 민감하지만, 본 발명의 패터닝(Patterning)에 따르면 엄격한 웨이퍼 표면 거칠기와 휨 이슈를 상당히 완화할 수 있는 이점이 있다. 또한, 본 발명의 패터닝(Patterning)에 따르면 웨이퍼 본딩 공정중에 본딩층(B) 내부에서 발생된 가스(Gas)의 배출을 용이하게 할 수 있으므로, Void-free하게 본딩층(B)의 결합력을 강화시킬 수 있으며, 구조적 및 열-기계적 기인성 스트레스 (Thermal-mechanical Stress)도 보다 효과적으로 완충시킬 수 있다.
또한, 본 발명에 따르면, 고방열 지지기판(S)은 다결정질 세라믹으로 형성되므로 단결정질 세라믹에 비해 원가경쟁력 측면에서 우수한 장점이 있다.
또한, 본 발명에 따르면, 초기에 성장기판(G)에서 성장된 반도체층(C) 표면과, 최종적으로 지지기판(S) 상부에 형성된 반도체층(C) 표면의 극성이 동일하게 될 수 있다. 이를 성공적으로 실행하기 위해서는 본 발명과 같이 상술한 공정중에 발생된 레이저 손상 영역과, 태생적으로 존재할 수밖에 없는 ID 및 IDB 등으로 인해서 거친 표면을 경면(Mirror-like Surface)화하는 공정이 도입되어야 한다.
이상에서, 본 발명의 실시 예를 구성하는 모든 구성 요소들이 하나로 결합하거나 결합하여 동작하는 것으로 설명되었다고 해서, 본 발명이 반드시 이러한 실시 예에 한정되는 것은 아니다. 즉, 본 발명의 목적 범위 안에서라면, 그 모든 구성요소들이 하나 이상으로 선택적으로 결합하여 동작할 수도 있다.
또한, 이상에서 기재된 "포함하다", "구성하다" 또는 "가지다" 등의 용어는, 특별히 반대되는 기재가 없는 한, 해당 구성 요소가 내재할 수 있음을 의미하는 것이므로, 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것으로 해석되어야 한다. 기술적이거나 과학적인 용어를 포함한 모든 용어들은, 다르게 정의되지 않는 한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미와 일치하는 것으로 해석되어야 하며, 본 발명에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
그리고 이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다.
따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (17)

  1. 성장기판과 지지기판을 준비하는 제1 단계;
    상기 성장기판 위에 반도체층을 성장시키는 제2 단계;
    상기 반도체층 위에 제1 본딩층을 형성시키는 제3 단계;
    상기 지지기판 위에 제2 본딩층을 형성시키는 제4 단계;
    상기 제1 본딩층과 상기 제2 본딩층을 서로 접합시켜 본딩층을 형성시키는 제5 단계;
    상기 성장기판을 상기 반도체층으로부터 분리시키는 제6 단계; 및
    상기 반도체층 위에 상기 반도체층의 표면 극성을 그룹3족 금속 극성으로 전환하기 위한 전환층을 형성시키는 제7 단계를 포함하는, 그룹3족 질화물 반도체 템플릿 제조 방법.
  2. 청구항 1에 있어서,
    상기 제6 단계는,
    레이저 리프트 오프(Laser Lift Off, LLO) 기법을 이용하여 상기 성장기판을 상기 반도체층으로부터 분리시키는, 그룹3족 질화물 반도체 템플릿 제조 방법.
  3. 청구항 1에 있어서,
    상기 전환층 위에 소자 활성층을 성장시키는 제8 단계를 더 포함하는, 그룹3족 질화물 반도체 템플릿 제조 방법.
  4. 청구항 1에 있어서,
    상기 제7 단계는,
    상기 전환층에 복수의 패턴을 식각시키는, 그룹3족 질화물 반도체 템플릿 제조 방법.
  5. 청구항 1에 있어서,
    상기 제7 단계는,
    상기 반도체층 위에 규칙적인 복수의 패턴을 식각시키고, 상기 전환층을 상기 반도체층의 상기 패턴을 따라 형성시키는, 그룹3족 질화물 반도체 템플릿 제조 방법.
  6. 청구항 1에 있어서,
    상기 제7 단계는,
    상기 반도체층 위에 불규칙적인 복수의 패턴을 식각시키고, 상기 패턴의 각 단부를 평탄화시킨 후, 상기 전환층을 상기 반도체층의 상기 패턴을 따라 형성시키는, 그룹3족 질화물 반도체 템플릿 제조 방법.
  7. 청구항 1에 있어서,
    상기 제1 본딩층과 상기 제2 본딩층 각각은,
    상기 지지기판 또는 상기 반도체층과의 결합을 강화하기 위한 결합강화층과,
    상기 지지기판 또는 상기 반도체층의 표면의 거칠기를 완화하기 위한 표면평탄화층과,
    상기 제1 본딩층과 상기 제2 본딩층을 서로 접합시키기 위한 접합층을 포함하는, 그룹3족 질화물 반도체 템플릿 제조 방법.
  8. 청구항 1에 있어서,
    상기 지지기판은,
    다결정질 AlN 세라믹 기판인, 그룹3족 질화물 반도체 템플릿 제조 방법.
  9. 성장기판, 임시기판 및 지지기판을 준비하는 제1 단계;
    상기 성장기판 위에 반도체층을 성장시키는 제2 단계;
    상기 반도체층 위에 제1 접착층을 형성시키는 제3 단계;
    상기 임시기판 위에 제2 접착층을 형성시키는 제4 단계;
    상기 제1 접착층과 상기 제2 접착층을 서로 접착시켜 접착층을 형성시키는 제5 단계;
    상기 성장기판을 상기 반도체층으로부터 분리시키는 제6 단계;
    상기 성장기판이 분리된 상기 반도체층의 거친 표면을 경면(Mirror-like Surface)화시키는 제7 단계;
    상기 반도체층 위에 제1 본딩층을 형성시키는 제8 단계;
    상기 지지기판 위에 제2 본딩층을 형성시키는 제9 단계;
    상기 제1 본딩층과 상기 제2 본딩층을 서로 접합시켜 본딩층을 형성시키는 제10 단계;
    상기 임시기판을 상기 접착층으로부터 분리시키는 제11 단계; 및
    상기 접착층을 상기 반도체층으로부터 분리시키는 제12 단계를 포함하는, 그룹3족 질화물 반도체 템플릿 제조 방법.
  10. 청구항 9에 있어서,
    상기 제6 단계는,
    레이저 리프트 오프(Laser Lift Off, LLO) 기법을 이용하여 상기 성장기판을 상기 반도체층으로부터 분리시키고,
    상기 제11 단계는,
    레이저 리프트 오프 기법을 이용하여 상기 임시기판을 상기 접착층으로부터 분리시키는, 그룹3족 질화물 반도체 템플릿 제조 방법.
  11. 청구항 9에 있어서,
    상기 반도체층 위에 소자 활성층을 성장시키는 제13 단계를 더 포함하는, 그룹3족 질화물 반도체 템플릿 제조 방법.
  12. 청구항 9에 있어서,
    상기 제7 단계는,
    상기 반도체층 위에 평탄화층을 형성시킨 후, 상기 평탄화층을 평탄화함으로써 상기 반도체층을 경면화하는, 그룹3족 질화물 반도체 템플릿 제조 방법.
  13. 청구항 9에 있어서,
    상기 제7 단계는,
    상기 반도체층의 상면을 직접 평탄화함으로써 상기 반도체층을 경면화하는, 그룹3족 질화물 반도체 템플릿 제조 방법.
  14. 청구항 9에 있어서,
    상기 제7 단계는,
    상기 반도체층의 상면에 복수의 패턴을 식각시키고, 상기 반도체층의 상기 패턴에 따라 제1 평탄화층을 형성시키고, 상기 제1 평탄화층 위에 제2 평탄화층을 형성시키고, 상기 제1 평탄화층 또는 상기 제2 평탄화층을 평탄화함으로써 상기 반도체층을 경면화하는, 그룹3족 질화물 반도체 템플릿 제조 방법.
  15. 청구항 9에 있어서,
    상기 제1 본딩층과 상기 제2 본딩층 각각은,
    상기 지지기판 또는 상기 반도체층과의 결합을 강화하기 위한 결합강화층과,
    상기 지지기판 또는 상기 반도체층의 표면의 거칠기를 완화하기 위한 표면평탄화층과,
    상기 제1 본딩층과 상기 제2 본딩층을 서로 접합시키기 위한 접합층을 포함하는, 그룹3족 질화물 반도체 템플릿 제조 방법.
  16. 청구항 9에 있어서,
    상기 지지기판은,
    다결정질 AlN 세라믹 기판인, 그룹3족 질화물 반도체 템플릿 제조 방법.
  17. 청구항 1 내지 청구항 16 중에 선택된 어느 한 항에 따른 그룹3족 질화물 반도체 템플릿 제조 방법에 의해 제조된 그룹3족 질화물 반도체 템플릿.
PCT/KR2023/012452 2022-08-23 2023-08-23 그룹3족 질화물 반도체 템플릿 제조 방법 및 이에 따라 제조된 반도체 템플릿 WO2024043675A1 (ko)

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