WO2021201580A1 - 3족 질화물 반도체 소자를 제조하는 방법 - Google Patents

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Definitions

  • an electrode structure eg, a source electrode 11a
  • a group III nitride semiconductor structure 2a bonded to a diamond heat dissipation substrate 3a by a SiO 2 layer 4a
  • a drain electrode 12a and a gate electrode 13a are formed to complete the HEMT
  • 14a is a wiring electrode
  • 15a is a passivation layer.
  • a metal bonding layer 6a is provided on at least one side, preferably on both sides, of the temporary substrate 7a side and the group III nitride semiconductor structure 2a side.
  • materials for metal bonding can be classified according to temperature, and when the bonding process temperature is less than 400 ° C., there are soldering process materials including Eutectic Material System.
  • a material system that is performed based on a bonding process temperature of 400° C. or higher includes a brazing process material.
  • a group III nitride semiconductor structure 2a is provided on the growth substrate 10 , and a protective layer 60 is formed on the cap layer 2g.
  • the protective layer 60 is preferably formed of a dielectric material such as SiO 2 or SiN x in order to protect the group III nitride semiconductor structure 2a in a subsequent process including an etching process.
  • the protective layer 60 can be designed as a single layer or a multilayer, and combinations of dielectric material/conductive material (SiO 2 /Ti) and dielectric material/dielectric material (SiO 2 /SiN x ) are also possible.
  • a material system having a process temperature of 250 ° C or more and 350 ° C or less is preferentially selected, AuSn (300 ° C), AuIn (275 ° C), NiSn (300 ° C), CuSn ( 270°C) and the like.
  • the sacrificial layer 72 strongly absorbs laser light incident through the rear surface of the temporary substrate 7a to easily cause an instantaneous photo-thermochemical decomposition interaction.
  • Compounds (Epitaxial or Polycrystalline Compounds), particularly oxide and nitride semiconductors, having an energy bandgap of less than eV and at the same time having a single crystal or polycrystalline structure are representative compounds.

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Abstract

본 개시는 3족 질화물 반도체 소자를 제조하는 방법(METHOD OF MANUFACTURING A III-NITRIDE SEMICONDUCTER DEVICE)에 있어서, 성장 기판에 채널층과 배리어층을 구비하는 3족 질화물 반도체 구조를 성장시키는 단계; 성장 기판에 대향하는 3족 질화물 반도체 구조 측에 금속 접합층을 통해 임시 기판을 부착하는 단계; 성장 기판을 제거하는 단계; 성장 기판이 제거된 측의 3족 질화물 반도체 구조에 방열 기판을 결합하는 단계; 그리고, 임시 기판을 제거하는 단계;를 포함하는 3족 질화물 반도체 소자를 제조하는 방법에 관한 것이다.

Description

3족 질화물 반도체 소자를 제조하는 방법
본 개시(Disclosure)는 전체적으로 3족 질화물 반도체 소자(METHOD OF MANUFACTURING A III-NITRIDE SEMICONDUCTER DEVICE)를 제조하는 방법에 관한 것으로 특히, 전력소자(예: 트랜지스터, HEMT)와 같은 소자를 구성하는 3족 질화물 반도체 소자를 제조하는 방법에 관한 것이다.
여기서는, 본 개시에 관한 배경기술이 제공되며, 이들이 반드시 공지기술을 의미하는 것은 아니다(This section provides background information related to the present disclosure which is not necessarily prior art).
도 1 및 도 2는 국제 공개특허공보 WO/2018/016350호에 제시된 3족 질화물 반도체 소자의 제조방법의 일 예를 나타내는 도면으로서, 먼저, 도 1(a)에 도시된 바와 같이, 성장 기판(5a)에 3족 질화물 반도체 구조(2a)가 성장된다. 3족 질화물 반도체 구조(2a)는 GaN, AlN, InN, InGaN, or AlGaN과 같은 3족 질화물 반도체(AlInGaN계 반도체)의 에피택시에 의해 형성된 헤테로 구조(heterostructure)를 가질 있으며, 예를 들어, 버퍼층, 채널층, 배리어층, 캡층을 가지는 HEMT일 수 있다. 성장 기판(5a)은 Si 기판, 사파이어 기판, SiC 등일 수 있다. 다음으로, 도 1(b)에 도시된 바와 같이, 3족 질화물 반도체 구조(2a)에 접합층(6a; 예: 레진, 그리스, 왁스, SOG)을 통해 임시 기판(7a; 예: Si 기판, 쿼츠 기판, 사파이어 기판, 세라믹 기판)이 본딩된다. 다음으로, 도 1(c)에 도시된 바와 같이, 성장 기판(5a)이 제거되고, 성장 기판(5a)이 제거된 측의 3족 질화물 반도체 구조(2a)에 SiO2 층(4a)이 CVD법 등으로 형성된다. 이러한 과정에서 얇은 박막의 형성을 위해, 3족 질화물 반도체 구조(2a)의 일부 즉, 버퍼층(예: AlGaN 버퍼층)이 제거되고, 채널층(예: GaN), 배리어층(예: AlGaN) 및 캡층(예: GaN)이 남겨진 후 SiO2 층(4a)이 형성될 수 있다. 다음으로, 도 1(d)에 도시된 바와 같이, 지지 기판(8a)에 마이크로웨이브 플라즈마 CVD법, 스퍼터링법 등을 통해 방열 기판(3a; 예: 다이아몬드 기판)이 형성된다. 다음으로, 도 1(e)에 도시된 바와 같이, 지지 기판(8a)이 제거되고, 방열 기판(3a)에 SiO2 층(4a)이 형성된다. 다음으로, 3족 질화물 반도체 구조(2a) 측의 SiO2 층(4a)과 방열 기판(3a) 측의 SiO2 층(4a)에 CMP 공정을 통해 평탄화 작업이 이루어진다. 다음으로, 도 1(f)에 도시된 바와 같이, 3족 질화물 반도체 구조(2a) 측의 SiO2 층(4a)과 방열 기판(3a) 측의 SiO2 층(4a)이 접착된다. 다음으로, 도 1(g)에 도시된 바와 같이, 임시 기판(7a)이 제거된다. 마지막으로, 도 2에 도시된 바와 같이, SiO2 층(4a)에 의해 다이아몬드로 된 방열 기판(3a)에 접합된 3족 질화물 반도체 구조(2a)에 전극 구조(예: 소스 전극(11a), 드레인 전극(12a), 게이트 전극(13a)을 형성하여, 전력소자(HEMT)를 완성한다. 14a는 배선 전극이고, 15a는 패시베이션층이다.
논문(Transfer of AlGaN/GaN RF-devices onto diamond substrates via van der Waals bonding, International Journal of Microwave and Wireless Technologies, First published online: 25 April 2018)에 의하면, 고출력 및 고주파수를 위한 GaN-based 전력 증폭기(Power Amplifier)의 개발이 wide-bandgap 반도체 소자를 위한 시장을 열고 있으며, 이러한 시장의 형성에 의해 RF 통신시스템이 고집적 밀도(higher intergration densities), 소형화된 시스템, 향상된 시스템 성능 등의 이익을 볼 것이라고 예상했다. 그러나 대면적 GaN 기판의 부족으로 인해, GaN-based 소자는 주로 Silicon carbide(SiC), Si 또는 Sapphire를 성장 기판으로 이용하고 있으며, GaN-on-SiC는 높은 열전도율로 인해 현재로서 가장 높은 전력 밀도(Power Density)를 보이고 있지만, 높은 RF 전력 밀도에도 불구하고, 열관리(Thermal Management)가 여전히 주요한 제한 요소라고 언급하면서, 이보다 4배 높은 열전도율을 가지는 다이아몬드가 기판으로 고려된다고 지적하고 있다. 다이아몬드의 상의 AlGaN/GaN 층 이종결합(heterointegration)에 있어, 기판으로서의 다이아몬드는 성장 또는 본딩을 통해 구현될 수 있으며, 다이아몬드 상의 AlGaN/GaN 성장은 다결정 다이아몬드(Polycrystalline Diamond, PCD) 또는 단결정 다이아몬드(Singlecrystalline Diamond, SCD)는 AlGaN/GaN 층의 빈약한 전자적 특성(poor electronic quality)으로 인해, 에피 성장 과정에서 세심한 인터페이스 컨트롤, 스트레스 제어 및 쿨링-다운(Cooling Down)이 요구된다고 지적하고 있다. 반대로 AlGaN/GaN 위에 다이아몬드를 성장하는 것은 GaN-on-SiC 기술과 경쟁하는 정도의 성과를 보이고 있으며, N-face GaN 버퍼층 위에 PCD를 성장하는 기술이 가장 최신 기술로 알려져 있고, 접합(bonding)을 통한 GaN-on-Diamond 이종결합이 보다 융통성을 제공하는데, AlGaN/GaN과 다이아몬드를 별도로 성장시킨 후, GaN 소자를 저온에서 다이아몬드와 결합시키는 기술들이 제시된다고 지적하고 있다.
본 개시에서는 상기 논문에서 지적한 3족 질화물 구조를 다이아몬드 기판으로 이전(transfer)함에 있어서 더 향상된 방법을 제시하는 것을 목적으로 한다. 상기 논문에 지적된 바와 같이, 다이아몬드 기판은 성장 기판이 제거된 3족 질화물 구조(예: n-face GaN)에 직접 형성되거나 별도로 형성된 후 본딩을 통해 3족 질화물 구조에 부착될 수 있다
여기서는, 본 개시의 전체적인 요약(Summary)이 제공되며, 이것이 본 개시의 외연을 제한하는 것으로 이해되어서는 아니된다(This section provides a general summary of the disclosure and is not a comprehensive disclosure of its full scope or all of its features).
본 개시에 따른 일 태양에 의하면(According to one aspect of the present disclosure), 3족 질화물 반도체 소자를 제조하는 방법에 있어서, 성장 기판에 채널층과 배리어층을 구비하는 3족 질화물 반도체 구조를 성장시키는 단계; 성장 기판에 대향하는 3족 질화물 반도체 구조 측에 금속 접합층을 통해 임시 기판을 부착하는 단계; 성장 기판을 제거하는 단계; 성장 기판이 제거된 측의 3족 질화물 반도체 구조에 방열 기판을 결합하는 단계; 그리고, 임시 기판을 제거하는 단계;를 포함하는 3족 질화물 반도체 소자를 제조하는 방법에 관한 것이다.
이에 대하여 '발명의 실시를 위한 구체적인 내용'의 후단에 기술한다.
도 1 및 도 2는 국제 공개특허공보 WO/2018/016350호에 제시된 3족 질화물 반도체 소자의 제조방법의 일 예를 나타내는 도면,
도 3 내지 도 6은 본 개시에 따른 3족 질화물 반도체 소자를 제조하는 방법의 일 예를 나타내는 도면,
도 7은 본 개시에 따른 3족 질화물 반도체 구조의 일 예를 나타내는 도면,
도 8은 본 개시에 따른 3족 질화물 반도체 구조의 또 다른 예를 나타내는 도면,
도 9 내지 도 11은 본 개시에 따라 3족 질화물 반도체 소자를 제조하는 방법의 일 예를 나타내는 도면,
도 12 내지 도 14는 본 개시에 따라 3족 질화물 반도체 소자를 제조하는 방법의 또 다른 예를 나타내는 도면.
이하, 본 개시를 첨부된 도면을 참고로 하여 자세하게 설명한다(The present disclosure will now be described in detail with reference to the accompanying drawing(s)).
도 3 내지 도 6은 본 개시에 따른 3족 질화물 반도체 소자를 제조하는 방법의 일 예를 나타내는 도면이다.
먼저, 도 3에 도시된 바와 같이, 성장 기판(10; 예: 사파이어 기판, 실리콘 기판)에 3족 질화물 반도체 구조(2a; 예: HEMT((High Electron Mobility Transistor))가 성장된다. 3족 질화물 반도체 구조(2a)는 예를 들어, 버퍼층(2b), 채널층(2c), 2DEG(2d; two-dimensional electron gas), 인터레이어(2e; interlayer) 및 배리어층(2f)을 포함할 수 있으며, 알려진 HEMT 구조라면 특별히 제한되지 않는다(예: 미국 등록특허공보 제10,224,427호).
다음으로, 도 4에 도시된 바와 같이, 성장 기판(10)에 대향하는 3족 질화물 반도체 구조(2a) 측에 금속 결합층(6a)을 통해 임시 기판(7a)이 부착된다. 임시 기판(7a)과 3족 질화물 반도체 구조(2a)의 결합에는 BCB와 Silicone 같은 유기물로 된 접착제(adhesives)를 이용하는 종래기술과 달리, 강력한 결합력을 가지며 건식 및/또는 습식 식각(dry & wet etching) 포함 후속 공정에서 반도체 영역 물성 변화 및 공정 중 기계적 손상(크랙, 깨짐)을 발생하지 않도록 금속결합(예: 유텍틱) 공정을 이용한다. 금속 결합층(6a)이 임시 기판(7a) 측 및 3족 질화물 반도체 구조(2a) 측 중의 적어도 일 측, 바람직하게는 양측에 구비된다. 통상 금속결합을 하는 물질은 온도별로 사용 용도를 구분할 수 있는데, 본딩 공정 온도 400℃ 기준으로 미만에서 행해지는 경우는 유텍틱(Eutectic) 물질 계(Material System)를 포함한 솔더링(Soldering) 공정 물질이 있고, 반면에 본딩 공정 온도 400℃ 이상 기준으로 수행되는 물질 계(Material System)는 브레이징(Brazing) 공정 물질이 있다. 본 개시에서는 솔더링과 브레이징 물질 계에 국한하지 않지만, 250℃ 이상 350℃ 이하 공정 온도를 갖는 물질계를 우선적으로 선택하는데, AuSn(300℃), AuIn(275℃), NiSn(300℃), CuSn(270℃) 등이 바람직하다. 반면에 BCB 유기 접착제 경우는 250℃ 이하에서 본딩하는 것이 바람직하다. 참고로, BCB 유기 접착제 물질 이외에 웨이퍼 본딩용 유기 접착제로 널리 알려진 것들이 많은데, Polyimide(160℃), SU-8(90℃), Parylene(230℃), Epoxy(150℃) 등이 대표적이다.
다음으로, 도 5 및 도 6에 도시된 바와 같이, 성장 기판(10)이 제거된 3족 질화물 반도체 구조(2a) 측, 즉 채널층(2c)에 방열 기판(3a)이 접착층(4a)을 통해 결합되고, 이후 임시 기판(7a)이 LLO, CMP 등의 방법으로 제거된다. 후속하여, 도 2에 도시된 바와 같이, 필요한 구조(예: 소스 전극(11a), 드레인 전극(12a), 게이트 전극(13a), 배선 전극(14a) 및 보호층(15a; 예: SiN))이 추가로 형성될 수 있다. 필요한 구조(예: 소스 전극(11a), 드레인 전극(12a), 게이트 전극(13a), 배선 전극(14a) 및 보호층(15a; 예: SiN))의 다양한 예가 미국 등록특허공보 제10,224,427호에 제시되어 있다.
도 7은 본 개시에 따른 3족 질화물 반도체 구조의 일 예를 나타내는 도면으로서, 성장 기판(10)으로 사파이어 성장 기판(Sapphire Growth Substrate)이 이용될 때의 3족 질화물 구조(2a)의 일 예를 나타내고 있다. 3족 질화물 구조(2a)는 성장 기판(10), 씨앗 및 버퍼 층(2b; Necleation & Buffer layers), 결함 제어 및 억제 층(2h; Defect Contrl Suppression Layer(DCSL), 채널층(2c), 인터레이어(2e), 배리어층(2f) 및 캡층(2g)을 포함한다. 성장 기판(10)은 사파이어로 되어 있으며, 6 인치 또는 8 인치 기판이 사용될 수 있다. 씨앗 및 버퍼 층(2b; Necleation & Buffer layers)은 종래의 방법으로 성장될 수 있다. 결함 제어 및 억제 층(2h)은 고품질 LED 성장 및 스트레스 조절을 위해 Si-doped Al-rich AlGaN으로 이루어질 수 있다. 채널층(2c)은 고품질의 두꺼운 GaN (3um thickness 전후)으로 이루어질 수 있으며, 채널층(2c)의 성장에 앞서 에칭 스탑 층(Etch Stop Layer; 도시 생략)이 도입될 수 있다. 인터레이어(2e)는 초박막(Ultra-thin) AlN (10nm thickness 전후)로 형성될 수 있으며, 생략 가능하다. 배리어층(2f)은 고품질의 얇은 AlxGa1-xN (x; 0.2~0.3, 30nm thickness 전후) 또는 InAlGaN으로 이루질 수 있다. 캡층(2g)은 초박막(Ultra-thin) GaN (5nm thickness 전후)로 형성될 수 있으며, 생략 가능하다.
도 8은 본 개시에 따른 3족 질화물 반도체 구조의 또 다른 예를 나타내는 도면으로서, 성장 기판(10)으로 실리콘 성장 기판(Silicon Growth Substrate)이 이용될 때의 3족 질화물 구조(2a)의 일 예를 나타내고 있다. 3족 질화물 구조(2a)는 인장 스트레스(Tensile Stress)를 줄이기 위한 스트레스 제어층(2i; Stress Control Layer)이 도입된 것을 제외하면 도 4에 제시된 3족 질화물 반도체 구조와 동일하다. GaN-on-Si에 에피택시에 대해서는 미국 공개특허공보 제2020-0035482호 등에 잘 제시되어 있다.
도 9 내지 도 11은 본 개시에 따라 3족 질화물 반도체 소자를 제조하는 방법의 일 예를 나타내는 도면이다. 성장 기판(10)으로 사파이어 성장 기판(Sapphire Growth Substrate)이 이용될 때를 예시한다.
먼저, 도 9(a)에 도시된 바와 같이, 성장 기판(10)에 3족 질화물 반도체 구조(2a)가 구비되어 있으며, 캡층(2g) 위에 보호층(60)이 형성되어 있다. 보호층(60)은 에칭 공정을 포함한 후속 공정에서 3족 질화물 반도체 구조(2a)를 보호하기 위하여 SiO2, SiNx과 같은 유전성 물질로 형성되는 것이 바람직하다. 보호층(60)은 단층 또는 다층으로 설계 가능하며, 유전성 물질/전도성 물질(SiO2/Ti) 및 유전성 물질/유전성 물질(SiO2/SiNx) 등의 조합 등도 가능하다. 여기서 전도성 물질은 향후 제거가 용이하면서 유전성 물질과 접착력이 우수한 금속(Ti, Cr, Ni, 등)이 바람직하며, 투광성 전도성 물질 (In2O3, SnO2,ITO, ZnO, 등)도 적용 가능하다. 씨앗 및 버퍼층(2b)은 성장 기판(10)의 제거를 위해 희생층을 별도로 구비하거나 씨앗층이 희생층으로 이용될 수 있다.
다음으로, 도 9(b)에 도시된 바와 같이, 임시 기판(7a)을 준비하고, 임시 기판(7a)과 3족 질화물 반도체 구조(2a)를 결합한다. 전술한 바와 같이, 임시 기판(7a)과 3족 질화물 반도체 구조(2a)의 결합에는 BCB와 Silicone 같은 유기물로 된 접착제(adhesives)를 이용하는 종래기술과 달리, 강력한 결합력을 가지며 건식 및/또는 습식 식각(dry & wet etching) 포함 후속 공정에서 반도체 영역 물성 변화 및 공정 중 기계적 손상(크랙, 깨짐)을 발생하지 않도록 금속결합(예: 유텍틱) 공정을 이용한다. 금속 결합층(6a)이 임시 기판(7a) 측 및 3족 질화물 반도체 구조(2a) 측 중의 적어도 일 측, 바람직하게는 양측에 구비된다. 또한, 이후 임시 기판(7a)을 레이저 어블레이션(Laser Ablation)을 이용하여 제거하기 위해 임시 기판(7a)에는 희생층(7b)이 구비되어 있다. 결합 과정에서 3족 질화물 반도체 구조(2a)의 크랙 및 깨짐을 방지하는 것이 중요한데, 성장 기판(10)과 열팽창계수의 차이가 크지 않으며, 투광성을 가지는 사파이어(Sapphire)를 임시 기판(7a)으로 이용하는 것이 바람직하다. 금속 결합층(6a) 물질은 기본적으로 Au, Ag, Cu, Pd, Pt, Ni, Ti, TiW, W와 같은 고온용 본딩 금속이 이용될 수 있고, 온도별로 사용 용도를 구분할 수 있는데, 본딩 공정 온도 400℃ 기준으로 미만에서 행해지는 경우는 유텍틱(Eutectic) 물질 계(Material System)를 포함한 솔더링(Soldering) 공정 물질이 있고, 반면에 본딩 공정 온도 400℃ 이상 기준으로 수행되는 물질 계(Material System)는 브레이징(Brazing) 공정 물질이 있다. 본 개시에서는 솔더링과 브레이징 물질 계에 국한하지 않지만, 250℃ 이상 350℃ 이하 공정 온도를 갖는 물질계를 우선적으로 선택하는데, AuSn(300℃), AuIn(275℃), NiSn(300℃), CuSn(270℃) 등이 바람직하다. 희생층(72)은 임시 기판(7a) 후면을 통해 입사되는 레이저 빛(Laser Photon)을 강하게 흡수(Absorption)하여 순간적인 광-열화학 분해 반응(Photon-Thermochemical Decomposition Interaction)을 용이하게 일으킬 수 있는 6.2eV 이하의 에너지 밴드갭을 갖는 동시에 단결정 또는 다결정 구조를 갖는 화합물(Epitaxial or Polycrystalline Compounds), 특히 산화물(Oxide)과 질화물(Nitride) 반도체가 대표 화합물인데 산화물 반도체(Oxide Semiconductor)로는 In2O3, SnO2, ITO, ZnO, CdO, PbO, PZT, 이들의 합금 화합물이 바람직하며, 또한 질화물 반도체(Nitride Semiconductor)로는 InN, GaN, AlN, 이들의 합금 화합물이 최적이다. 임시 기판(7a) 물질은 성장 기판(10; Sapphire)과 열팽창계수 차이가 2ppm 이하이면서 광학적 투명성을 갖는 물질이면 국한되지 않는다.
다음으로, 도 10(a)에 도시된 바와 같이, 성장 기판(10)을 제거한다. 사파이어 기판의 경우에, 레이저 어블레이션(Laser Ablation)이 이용될 수 있다. 임시 기판(7a)과 3족 질화물 반도체 구조(2a)의 결합에 금속결합을 이용하고, 3족 질화물 반도체 구조(2a)에 보호층(60)을 구비하여, 건식 및 습식 식각 또는 레이저 어블레이션의 과정에서 금속 결합층(6a)과 3족 질화물 반도체 구조(2a)가 견딜 수 있게 된다. 성장 기판(10) 제거 후에, 잔류물을 제거 및 씨앗 및 버퍼 층(2b)과 결함 제어 및 억제 층(2h)을 제거하여 채널층(2c)을 노출시키고, 트리밍 식각(Trimming Etch)을 통해 채널층(2c)의 두께를 1nm 스케일 이하로 규모(dimension)로 세심하게 적절하게 조절한다. 바람직하게는 두께가 조절된 채널층(2c)에 절연층(61)을 형성한다. 절연층(61; 예: AlN(O), SiNx, SiO2, 3족 질화물, HfO2, DBR)은 단층 또는 다층 구조의 유전체 물질로 이루어질 수 있으며, PVD. CVD, 스핀 코팅 등으로 형성될 수 있다. 필요에 따라, 탄소(C) 또는/ 및 강자성체 이온(Co, Ni, Fe)을 도핑 또는 합금화하여 도입한다. 고출력 전자 소자 및 통신 소자용으로 사용하기 위해서 다양한 결정 결함(crystalline defects)을 최소화시켜서 전기적으로 강한 절연성을 갖도록 하는 것이 매우 중요한데, 이를 위해서 통상적으로 Epitaxy 성막 시에 인위적으로 탄소(C) 또는/ 및 강자성체 이온(Co, Ni, Fe)을 도핑 또는 합금화하고 있다. 일반적으로 재료공학적 개념에서 봤을 때 Epitaxy 성막 또는 화합물화할 때, 탄소(C) 또는/ 및 강자성체 이온(Co, Ni, Fe)을 도핑 또는 합금화하면 전기적으로 활성된 결정 결함을 억제하여 전기절연성이 강화된다.
다음으로, 도 10(b)에 도시된 바와 같이, 방열 기판(3a)을 준비하고, 방열 기판(3a) 측 및 3족 질화물 반도체 구조(2a) 측 중의 적어도 일 측, 바람직하게는 양측에 접착층(81)을 구비한다. 접착층(81)은 종래와 마찬가지로 BCB 수지와 같은 투광성을 가지는 물질로 형성될 수 있다. 접착층(81)으로는 DWB(Direct Wafer Bonding)되는 SiO2, 유테틱 본딩되는 금속, NPG, Cu to Cu 등이 이용될 수 있다. 방열 기판(3a)으로는 PCD, SCD가 바람직하나, Si, AlN, Cu-filled AAO(Anodized Aluminum Oxide), Via-filled Sapphire, EPCu/Ceramic(Sapphire,Al2O3,AlN))/EPCu, SiC 등을 배제하는 것은 아니다. 접착의 과정에 열(상기 사용된 유기 접착제 물질 공정온도)이 발생하지만, 임시 기판(7a)과 3족 질화물 반도체 구조(2a)는 금속결합을 통해 강력한 결합력을 가지므로, 이들의 결합이 유지되는데 문제가 없다. 한편, 임시 기판(7a)과 3족 질화물 반도체 구조(2a)를 동일한 열팽창계수를 가지는 물질(예: 사파이어)로 형성함으로써, 접착층(81)을 강하게 압착하여 방열 기판(3a)과 3족 질화물 반도체 구조(2a)를 접착하는데 깨짐을 포함한 손상 등의 문제가 전혀 없다.
이와 달리, 도 11(a)에 도시된 바와 같이, 방열 기판(3a)을 본딩하지 않고, 절연층(61) 위에 PVD 또는 CVD 법으로 씨앗층(62; Seeeding Layer, 예: AlN, AlNO, SiNx, AlSiNx, AlGaN)을 형성한 다음, 방열 기판(3a)을 성장 또는 증착할 수 있다. 방열 기판(3a)으로 Microwave Plasma & Hot Filament CVD, Sputtering 등으로 100㎛ 정도의 PCD를 형성할 수 있다. 균일한 PCD를 갖도록 성막 이전에 H2/N2 혼합 가스로 씨앗층(62)을 표면 처리하는 것이 중요하다. 이러한 성장 내지 증착의 과정에서도 상당히 높은 고온의 열이 발생하지 하지만 전술한 바와 같이 금속 결합층(6a)의 존재로 인해 공정을 안정적으로 진행할 수 있게 된다.
다음으로, 도 11(b)에 도시된 바와 같이, 레이저 어블레이션(Laser Ablation)을 이용하여 임시 기판(7a)을 제거하고, 잔류물을 포함하여, 금속 결합층(6a) 및 보호층(60)까지를 제거한다. 레이저 어블레이션(Laser Ablation)을 이용함으로써, 임시 기판(7a)의 분리 과정에서 접착층(81)이 어떠한 물질로 이루어지든 관계없이 접착층(81)의 손상을 방지할 수 있게 된다.
마지막으로, 도 2에 도시된 바와 같이, 필요한 구조(예: 소스 전극(11a), 드레인 전극(12a), 게이트 전극(13a), 배선 전극(14a) 및 보호층(15a; 예: AlN(O), SiO2, SiNx, 3족 질화물, HfO2, DBR)를 형성하여 3족 질화물 반도체 소자를 완성한다.
도 12 내지 도 14는 본 개시에 따라 3족 질화물 반도체 소자를 제조하는 방법의 또 다른 예를 나타내는 도면이다. 성장 기판(10)으로 실리콘 성장 기판(Silicon Growth Substrate)이 이용될 때를 예시한다.
먼저, 도 12(a)에 도시된 바와 같이, 도 9(a)에 도시된 것과 마찬가지로 보호층(60)을 형성한다.
다음으로, 도 12(b)에 도시된 바와 같이, 도 9(b)에 도시된 것과 마찬가지로 금속 결합층(6a)과 임시 기판(7a)을 준비한다. 다만, 실리콘(Si)으로 된 성장 기판(10)의 열팽창계수에 맞추어 임시 기판(7a)으로 실리콘 기판이 이용되는 경우에, 실리콘(Si) 기판은 가시광과 자외선 파장대역에서는 불투명하므로, 통상적인 LLO 공정을 사용하지 못하므로, LLO용 희생층(7b)은 구비되지 않는다. 다만, 사파이어(Sapphire)와 같이 투광성 기판이 사용되는 것을 배제하지 않는다. 바람직하게는 후속하는 성장 기판(10)의 제거 공정(예: Mechanical Polishing; MP, Chemical Mechanical Polishing; CMP)에서 임시 기판(7a)을 보호하기 위하여 보호층(7c; 예: SiO2)이 형성된다.
다음으로, 도 13(a)에 도시된 바와 같이, 도 10(a)에서와 마찬가지로 성장 기판(10)을 제거하고, 절연층(61)을 형성한다. 실리콘 기판의 경우에, MP 및/또는 CMP 공정이 사용될 수 있다.
다음으로, 도 13(b)에 도시된 바와 같이, 도 10(b)에서와 마찬가지로 방열 기판(3a)을 준비하고, 방열 기판(3a) 측 및 3족 질화물 반도체 구조(2a) 측 중의 적어도 일 측, 바람직하게는 양측에 접착층(81)을 구비한다.
이와 달리, 도 14(a)에 도시된 바와 같이, 도 11(a)에서와 마찬가지로 방열 기판(3a)을 본딩하지 않고, 절연층(61) 위에 PVD 또는 CVD 법으로 씨앗층(62; Seeeding Layer, 예: AlN, SiNx, AlSiNx, AlGaN)을 형성한 다음, 방열 기판(3a)을 성장 또는 증착할 수 있다.
다음으로, 도 14(b)에 도시된 바와 같이, 도 11(b)에서와 마찬가지로 임시 기판(7a)을 제거한다. 다만, 임시 기판(7a)이 실리콘(Si) 기판인 경우에, 보호층(7c)을 제거한 다음, LLO 공정이 아니라 MP 및/또는 CMP 공정을 적용하여 임시 기판(7a)을 제거한다.
마지막으로, 도 2에 도시된 바와 같이, 필요한 구조(예: 소스 전극(11a), 드레인 전극(12a), 게이트 전극(13a), 배선 전극(14a) 및 보호층(15a; 예: AlN, AlNO, SiO2, SiNx, 3족 질화물, HfO2, DBR)를 형성하여 3족 질화물 반도체 소자를 완성한다.
이하 본 개시의 다양한 실시 형태에 대하여 설명한다.
(1) 3족 질화물 반도체 소자를 제조하는 방법에 있어서, 성장 기판에 채널층과 배리어층을 구비하는 3족 질화물 반도체 구조를 성장시키는 단계; 성장 기판에 대향하는 3족 질화물 반도체 구조 측에 금속 접합층을 통해 임시 기판을 부착하는 단계; 성장 기판을 제거하는 단계; 성장 기판이 제거된 측의 3족 질화물 반도체 구조에 방열 기판을 결합하는 단계; 그리고, 임시 기판을 제거하는 단계;를 포함하는 3족 질화물 반도체 소자를 제조하는 방법.
(2) 임시 기판을 부착하는 단계에 앞서, 성장 기판에 대향하는 측에서 3족 질화물 반도체 구조에 보호층을 형성하는 단계;를 더 포함하는 3족 질화물 반도체 소자를 제조하는 방법.
(3) 임시 기판은 투광성 기판이며, 임시 기판과 금속 접합층 사이에 임시 기판의 분리를 위한 희생층이 구비되어 있는 3족 질화물 반도체 소자를 제조하는 방법.
(4) 임시 기판과 투광성 기판은 사파이어(Sapphire) 기판인 3족 질화물 반도체 소자를 제조하는 방법.
(5) 임시 기판은 실리콘(Silicon) 기판이며, 임시 기판에 금속 결합층에 대향하는 측에서 성장 기판의 분리 과정에서 임시 기판을 보호하기 위한 보호층이 구비되어 있는 3족 질화물 반도체 소자를 제조하는 방법.
본 개시에 따른 3족 질화물 반도체 소자를 제조하는 방법에 의하면, 금속 결합층을 이용함으로써, 우수한 방열 특성을 가지는 기판으로 성장 기판을 안정적으로 교체할 수 있게 된다.

Claims (5)

  1. 3족 질화물 반도체 소자를 제조하는 방법에 있어서,
    성장 기판에 채널층과 배리어층을 구비하는 3족 질화물 반도체 구조를 성장시키는 단계;
    성장 기판에 대향하는 3족 질화물 반도체 구조 측에 금속 접합층을 통해 임시 기판을 부착하는 단계;
    성장 기판을 제거하는 단계;
    성장 기판이 제거된 측의 3족 질화물 반도체 구조에 방열 기판을 결합하는 단계; 그리고,
    임시 기판을 제거하는 단계;를 포함하는 3족 질화물 반도체 소자를 제조하는 방법.
  2. 청구항 1에 있어서,
    임시 기판을 부착하는 단계에 앞서, 성장 기판에 대향하는 측에서 3족 질화물 반도체 구조에 보호층을 형성하는 단계;를 더 포함하는 3족 질화물 반도체 소자를 제조하는 방법.
  3. 청구항 2에 있어서,
    임시 기판은 투광성 기판이며,
    임시 기판과 금속 접합층 사이에 임시 기판의 분리를 위한 희생층이 구비되어 있는 3족 질화물 반도체 소자를 제조하는 방법.
  4. 청구항 3에 있어서,
    임시 기판과 투광성 기판은 사파이어(Sapphire) 기판인 3족 질화물 반도체 소자를 제조하는 방법.
  5. 청구항 4에 있어서,
    임시 기판은 실리콘(Silicon) 기판이며,
    임시 기판에 금속 결합층에 대향하는 측에서 성장 기판의 분리 과정에서 임시 기판을 보호하기 위한 보호층이 구비되어 있는 3족 질화물 반도체 소자를 제조하는 방법.
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