KR102649711B1 - 초박형 반도체 다이의 제조 방법 - Google Patents

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Abstract

본 발명은 초박형 반도체 다이의 제조 방법에 관한 것으로, 상면에 반도체층이 성장되어 있는 제1 기판을 준비하는 준비단계; 본딩층을 통해 제2 기판을 상기 반도체층과 접합시키는 접합단계; 상기 제1 기판을 초박형(Ultra-thin)으로 성형하는 성형단계; 초박형으로 성형된 상기 제1 기판의 표면 또는 내부에 다이(Die) 단위로 가이드홈을 형성하는 가이드홈형성단계; 및 상기 제2 기판을 제거하고, 상기 본딩층을 제거하는 제거단계를 포함한다.
본 발명에 따르면, 50㎛ 미만의 초박형의 두께를 갖는 반도체 다이(에피택시 다이 또는 칩 다이)를 통해 보다 소형의 반도체 발광 소자를 제조할 수 있는 효과가 있다. 또한, 본 발명에 따르면, 초박형(Ultra-thin Type)의 사파이어 기판에 고방열 지지기판이 접합되거나 방열을 위한 구리(Cu) 전기도금층이 형성됨으로써, 전력반도체 소자의 결함이 대폭적으로 저감될 수 있으며, 고성능의 전력반도체 소자의 제조가 가능한 효과가 있다.

Description

초박형 반도체 다이의 제조 방법{METHOD FOR MANUFACTURING ULTRA-THIN TYPE SEMICONDUCTOR DIE}
본 발명은 초박형 반도체 다이의 제조 방법에 관한 것으로, 보다 소형의 반도체 소자를 제조할 수 있도록 반도체 다이의 사파이어 기판이 초박형(Ultra-thin Type)으로 성형된 초박형 반도체 다이의 제조 방법에 관한 것이다.
먼저, 반도체 발광 소자의 관점에서 살펴보면, Mini 또는 Micro 수준의 반도체 발광 소자 제조를 위해 더욱 작은 소형 다이(Die; 에피택시 다이 또는 칩 다이)가 요구됨에 따라, 더욱 얇은 박형의 사파이어 성형 공정 기술이 필요하게 되었다.
즉, Aspect Ratio 관점에서 에피택시 다이 또는 칩 다이 사이즈 축소를 달성하기 위해서는 기본적으로 최종 성장 기판(또는 지지 기판) 사파이어의 두께 감소가 필수적이나, 현재 성장 기판(또는 지지 기판) 사파이어의 두께는 80㎛ ~ 70㎛ 정도가 한계이며, 50㎛ 미만으로 두께를 감소시키는 경우에는 웨이퍼 내부에 존재하는 스트레스(Residual Stress)로 인해 사파이어 기판 깨짐의 이슈가 발생하고 있다.
이러한 이유로, 처음부터 최초 성장기판 사파이어의 두께를 얇게 성형한 다음 그룹3족 질화물 반도체를 성장시키는 시도가 있으나, 사파이어 성장기판과 그룹3족 질화물 반도체 사이의 격자상수(LC) 및 열팽창계수(CTE) 차이에 의해 발생된 열-기계적 기인성 스트레스(Thermo-mechanical Induced Stress) 때문에 성형 또는 전사 과정에서 마찬가지로 다이 또는 웨이퍼가 변형되고 파손되는 문제점이 존재한다.
또한, 전력반도체 소자의 관점에서 살펴보면, 결정 품질의 고도화를 위해 GaN on GaN 방식으로 제조된 전력반도체 소자 다음으로 결정 품질이 좋은 GaN on Sapphire 방식이 널리 이용되고 있으며, 해당 방식에서의 에피택시 성막 기술은 이미 많이 개발되어 성숙된 상태이나, GaN on Sapphire 방식의 유일한 단점으로 사파이어의 방열능이 좋지 않아 고출력 제품에 응용하기에는 한계가 존재한다.
이를 극복하고자 종래에는 고방열능을 갖춘 SiC, Si 성장기판을 이용하여 고출력 제품을 개발하고 있으나, 성능, 결정 품질, 결함 및 원가 등의 측면에서 사파이어 성장기판 위에서 성장된 에피택시 대비 열위에 있는 실정이다.
나아가 전력반도체 소자의 방열능을 향상시키기 위해 성장기판을 완전히 제거하고 고방열 지지기판을 접합하는 경우에는 전력반도체 소자의 방열능은 대폭 개선될 수 있는 이점은 있지만, 성장기판 제거 및 고방열 지지기판을 접합하는 공정 중에 열-기계적 충격과 잔류 응축 응력(Residual Compressive Stress) 완화 등으로 인하여 전력반도체 소자의 장기 신뢰성에 악영향을 미치게 되는 문제점이 존재한다.
대한민국 등록특허공보 제10-2019-0074774호
본 발명의 목적은, 상술한 종래의 문제점을 해결하기 위한 것으로, 보다 소형의 반도체 소자를 제조할 수 있도록 반도체 다이의 사파이어 기판이 초박형(Ultra-thin Type)으로 성형된 초박형 반도체 다이의 제조 방법을 제공함에 있다.
상기 목적은, 본 발명에 따라, 상면에 반도체층이 성장되어 있는 제1 기판을 준비하는 준비단계; 본딩층을 통해 제2 기판을 상기 반도체층과 접합시키는 접합단계; 상기 제1 기판을 초박형(Ultra-thin)으로 성형하는 성형단계; 초박형으로 성형된 상기 제1 기판의 표면 또는 내부에 다이(Die) 단위로 가이드홈을 형성하는 가이드홈형성단계; 및 상기 제2 기판을 제거하고, 상기 본딩층을 제거하는 제거단계를 포함하는, 초박형 반도체 다이의 제조 방법에 의해 달성된다.
또한, 상기 제거단계는, 상기 제2 기판이 제거됨으로써 상기 제1 기판의 상기 가이드홈으로부터 크랙이 생성된 후 상기 크랙이 상기 반도체층으로 전파되어, 전파된 상기 크랙에 의해 상기 제1 기판과 상기 반도체층이 다이 단위로 분리될 수 있다.
또한, 상기 제1 기판 및 상기 제2 기판은, 사파이어 기판일 수 있다.
또한, 상기 반도체층은, 제1 도전성을 가지는 제1 반도체 영역, 상기 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체 영역 및 상기 제1 반도체 영역과 상기 제2 반도체 영역 사이에 개재되며 전자와 정공의 재결합을 이용하여 빛을 생성하는 활성 영역을 포함할 수 있다.
또한, 상기 준비단계 이후에, 상기 반도체층 위에 전극을 형성시키는 전극형성단계를 더 포함하고, 상기 전극은, p형 오믹전극 및 n형 오믹전극 중 적어도 하나를 포함할 수 있다.
또한, 상기 반도체층에는, 상기 전극의 적어도 일부를 덮는 패시베이션층이 형성될 수 있다.
또한, 상기 접합단계는, 상기 전극을 덮도록 보호층을 형성시키고, 상기 본딩층을 통해 상기 제2 기판을 상기 보호층과 접합시키며, 상기 제거단계는, 상기 제2 기판을 제거하고, 상기 본딩층 및 상기 보호층을 제거할 수 있다.
또한, 성형된 상기 제1 기판의 두께는, 50㎛ 미만일 수 있다.
또한, 상기 제거단계는, 레이저 리프트 오프(Laser Lift Off, LLO) 기법을 이용하여 상기 제2 기판을 제거할 수 있다.
또한, 상기 제2 기판은, 희생분리층이 구비될 수 있다.
상기 목적은, 본 발명에 따라, 상면에 반도체층이 성장되어 있는 제1 기판을 준비하는 준비단계; 본딩층을 통해 제2 기판을 상기 반도체층과 접합시키는 접합단계; 상기 제1 기판을 제거하여 상기 반도체층을 노출시킨 후, 접합층을 통해 제3 기판을 노출된 상기 반도체층과 접합시킨 다음, 상기 제3 기판을 초박형(Ultra-thin)으로 성형시키는 성형단계; 초박형으로 성형된 상기 제3 기판의 표면 또는 내부에 다이(Die) 단위로 가이드홈을 형성하는 가이드홈형성단계; 및 상기 제2 기판을 제거하고, 상기 본딩층을 제거하는 제거단계를 포함하는, 초박형 반도체 다이의 제조 방법에 의해 달성된다.
또한, 상기 제거단계는, 상기 제2 기판이 제거됨으로써 상기 제3 기판의 상기 가이드홈으로부터 크랙이 생성된 후 상기 크랙이 상기 반도체층으로 전파되어, 전파된 상기 크랙에 의해 상기 제3 기판과 상기 반도체층이 다이 단위로 분리될 수 있다.
또한, 상기 제1 기판, 상기 제2 기판 및 상기 제3 기판은, 사파이어 기판일 수 있다.
또한, 상기 반도체층은, 제1 도전성을 가지는 제1 반도체 영역, 상기 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체 영역 및 상기 제1 반도체 영역과 상기 제2 반도체 영역 사이에 개재되며 전자와 정공의 재결합을 이용하여 빛을 생성하는 활성 영역을 포함할 수 있다.
또한, 상기 준비단계 이후에, 상기 반도체층 위에 전극을 형성시키는 전극형성단계를 더 포함하고, 상기 전극은, p형 오믹전극 및 n형 오믹전극 중 적어도 하나를 포함할 수 있다.
또한, 상기 반도체층에는, 상기 전극의 적어도 일부를 덮는 패시베이션층이 형성될 수 있다.
또한, 상기 접합단계는, 상기 전극을 덮도록 보호층을 형성시키고, 상기 본딩층을 통해 상기 제2 기판을 상기 보호층과 접합시키며, 상기 제거단계는, 상기 제2 기판을 제거하고, 상기 본딩층 및 상기 보호층을 제거할 수 있다.
또한, 성형된 상기 제3 기판의 두께는, 50㎛ 미만일 수 있다.
또한, 상기 제거단계는, 레이저 리프트 오프(Laser Lift Off, LLO) 기법을 이용하여 상기 제2 기판을 제거할 수 있다.
또한, 상기 제2 기판은, 희생분리층이 구비될 수 있다.
또한, 상기 성형단계는, 노출된 상기 반도체층에 하부전극을 형성시키고, 상기 접합층을 통해 상기 제3 기판을 상기 하부전극과 접합시킨 다음, 상기 제3 기판을 초박형으로 성형시킬 수 있다.
상기 목적은, 본 발명에 따라, 상면에 반도체층이 성장되어 있는 제1 기판을 준비하는 준비단계; 상기 반도체층을 식각하여 다이(Die) 단위로 분리시킨 후, 본딩층을 통해 제2 기판을 상기 반도체층과 접합시키는 접합단계; 상기 제1 기판을 초박형(Ultra-thin)으로 성형시키는 성형단계; 초박형으로 성형된 상기 제1 기판의 표면 또는 내부에 다이 단위로 가이드홈을 형성하는 가이드홈형성단계; 및 상기 제2 기판을 제거하고, 상기 본딩층을 제거하는 제거단계를 포함하는, 초박형 반도체 다이의 제조 방법에 의해 달성된다.
또한, 상기 제거단계는, 상기 제2 기판이 제거됨으로써 상기 제1 기판의 상기 가이드홈으로부터 크랙이 생성되어, 생성된 상기 크랙에 의해 상기 제1 기판이 다이 단위로 분리될 수 있다.
또한, 상기 제1 기판 및 상기 제2 기판은, 사파이어 기판일 수 있다.
또한, 상기 반도체층은, 제1 도전성을 가지는 제1 반도체 영역, 상기 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체 영역 및 상기 제1 반도체 영역과 상기 제2 반도체 영역 사이에 개재되며 전자와 정공의 재결합을 이용하여 빛을 생성하는 활성 영역을 포함할 수 있다.
또한, 상기 준비단계 이후에, 상기 반도체층 위에 전극을 형성시키는 전극형성단계를 더 포함하고, 상기 전극은, p형 오믹전극 및 n형 오믹전극 중 적어도 하나를 포함할 수 있다.
또한, 상기 접합단계는, 상기 전극을 덮도록 보호층을 형성시키고, 상기 본딩층을 통해 상기 제2 기판을 상기 보호층과 접합시키며, 상기 제거단계는, 상기 제2 기판을 제거하고, 상기 본딩층 및 상기 보호층을 제거할 수 있다.
또한, 성형된 상기 제1 기판의 두께는, 50㎛ 미만일 수 있다.
또한, 상기 반도체층은, 버퍼층, 상기 버퍼층 위에 배치되며 이차원 전자 가스(2DEG)가 형성되는 채널층 및 상기 채널층 위에 배치되는 배리어층을 포함할 수 있다.
또한, 상기 준비단계 이후에, 상기 반도체층 위에 전극을 형성시키는 전극형성단계를 더 포함하고, 상기 전극은, 소스전극, 드레인전극 및 게이트전극 중 적어도 하나를 포함할 수 있다.
또한, 상기 접합단계는, 상기 전극을 덮도록 보호층을 형성시키고, 상기 본딩층을 통해 상기 제2 기판을 상기 보호층과 접합시키며, 상기 제거단계는, 상기 제2 기판을 제거하고, 상기 본딩층 및 상기 보호층을 제거할 수 있다.
또한, 성형된 상기 제1 기판의 두께는, 100㎛ 미만일 수 있다.
또한, 성형된 상기 제1 기판에는, 접합층을 통해 고방열 지지기판이 접합될 수 있다.
또한, 성형된 상기 제1 기판에는, 방열을 위한 금속도금층이 형성될 수 있다.
본 발명에 따르면, 50㎛ 미만의 초박형의 두께를 갖는 반도체 다이(에피택시 다이 또는 칩 다이)를 통해 보다 소형의 반도체 발광 소자를 제조할 수 있는 효과가 있다.
또한, 본 발명에 따르면, 초박형(Ultra-thin Type)의 사파이어 기판에 고방열 지지기판이 접합되거나 방열을 위한 구리(Cu) 전기도금층이 형성됨으로써, 전력반도체 소자의 결함이 대폭적으로 저감될 수 있으며, 고성능의 전력반도체 소자의 제조가 가능한 효과가 있다.
한편, 본 발명의 효과는 이상에서 언급한 효과들로 제한되지 않으며, 이하에서 설명할 내용으로부터 통상의 기술자에게 자명한 범위 내에서 다양한 효과들이 포함될 수 있다.
도 1은 본 발명의 제1 실시예에 따른 초박형 반도체 다이의 제조 방법의 순서도이고,
도 2 내지 도 3은 본 발명의 제1 실시예에 따른 초박형 반도체 다이의 제조 방법에 의해 초박형 반도체 다이가 제조되는 과정을 도시한 것이고,
도 4 내지 도 5는 본 발명의 제1 실시예에 따른 초박형 반도체 다이의 제조 방법에 의해 제조된 초박형 반도체 다이의 예를 도시한 것이고,
도 6은 본 발명의 제2 실시예에 따른 초박형 반도체 다이의 제조 방법의 순서도이고,
도 7 내지 도 8은 본 발명의 제2 실시예에 따른 초박형 반도체 다이의 제조 방법에 의해 초박형 반도체 다이가 제조되는 과정을 도시한 것이고,
도 9은 본 발명의 제3 실시예에 따른 초박형 반도체 다이의 제조 방법의 순서도이고,
도 10 내지 도 11은 본 발명의 제3 실시예에 따른 초박형 반도체 다이의 제조 방법에 의해 초박형 반도체 다이가 제조되는 과정을 도시한 것이고,
도 12은 본 발명의 제4 실시예에 따른 초박형 반도체 다이의 제조 방법의 순서도이고,
도 13 내지 도 14는 본 발명의 제4 실시예에 따른 초박형 반도체 다이의 제조 방법에 의해 초박형 반도체 다이가 제조되는 과정을 도시한 것이고,
도 15는 본 발명의 제5 실시예에 따른 초박형 반도체 다이의 제조 방법의 순서도이고,
도 16 내지 도 17는 본 발명의 제5 실시예에 따른 초박형 반도체 다이의 제조 방법에 의해 초박형 반도체 다이가 제조되는 과정을 도시한 것이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다.
또한, 본 발명의 실시예를 설명함에 있어서, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 실시예에 대한 이해를 방해한다고 판단되는 경우에는 그 상세한 설명은 생략한다.
또한, 본 발명의 실시예의 구성요소를 설명함에 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등이 한정되지 않는다.
지금부터는 첨부된 도면을 참조하여, 본 발명의 제1 실시예에 따른 초박형 반도체 다이의 제조 방법(S100)에 대해 상세히 설명한다.
도 1은 본 발명의 제1 실시예에 따른 초박형 반도체 다이의 제조 방법(S100)의 순서도이고, 도 2 내지 도 3은 본 발명의 제1 실시예에 따른 초박형 반도체 다이의 제조 방법(S100)에 의해 초박형 반도체 다이가 제조되는 과정을 도시한 것이고, 도 4 내지 도 5는 본 발명의 제1 실시예에 따른 초박형 반도체 다이의 제조 방법(S100)에 의해 제조된 초박형 반도체 다이의 예를 도시한 것이다.
도 1 내지 도 3에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 초박형 반도체 다이의 제조 방법(S100)은 기존에 불가능했던 50㎛ 미만의 두께를 갖는 소형 다이(에피택시 다이 또는 칩 다이) 제작을 위한 것으로, 준비단계(S110)와, 전극형성단계(S120)와, 접합단계(S130)와, 성형단계(S140)와, 가이드홈형성단계(S150)와, 제거단계(S160)를 포함한다.
준비단계(S110)는 제1 기판(111)과 제2 기판(112)을 준비하는 단계로, 상면에 반도체층(120)이 성장되어 있는 제1 기판(111)을 준비하는 단계이다.
본 발명에서 제1 기판(111) 및 제2 기판(112)은 사파이어 기판으로 마련되는데, 이러한 사파이어 기판은 후술하는 레이저 리프트 오프(Laser Lift Off, LLO) 공정에서 레이저 빔(단일 파장 광)이 흡수없이 100% 투과(이론 상)될 수 있는 광학적으로 투명하고 고온 내열성을 갖는 기판으로, α-phase Al2O3 사파이어(ScAlMgO4 포함) 등으로 마련될 수 있다.
여기서 반도체층(120)이 청색 또는 녹색을 발광하는 경우 제1 기판(111)은 성장 사파이어(Growth Sapphire) 기판의 역할을 하는 것으로, GaN 등의 그룹3족 질화물 반도체층(120)이 성장되는 면이 상면이 되도록 배치되어야 하며, 고품질로 양면이 폴리싱되어 광학적으로 투명할 것을 요건으로 한다.
또한, 제2 기판(112)은 캐리어 사파이어(Carrier Sapphire) 기판의 역할을 하는 것으로, 제1 기판(111)에 비해 상대적으로 높은 품질을 요건으로 하지 않지만, 양면이 폴리싱되어 광학적으로 투명할 것을 요건으로 하며, 제2 기판(112)에는 희생분리층(112a)이 구비될 수 있다.
여기서 희생분리층(112a)은 후술하는 레이저 리프트 오프(Laser Lift Off, LLO) 기법을 이용하여 제2 기판(112)을 분리하는 경우에 희생되어 분리되는 층으로, 희생분리층(112a)은 열-화학 분해 반응이 일어나 희생 분리가 가능한 물질로 형성되며, 예를 들면 ITO, IGZO, ZnO, TiN, InGaN, GaN, InGaON, GaON, SiO2, SiNx 등의 물질로 형성될 수 있으나, 이에 제한되는 것은 아니다.
한편, 본 발명의 반도체층(120)이 청색 또는 녹색을 발광하는 경우에는, 그룹3족(Al, Ga, In) 질화물 반도체인 InN, InGaN, GaN, AlGaN, AlN, AlGaInN 등의 2원계, 3원계, 4원계 화합물이 제1 기판(111) 위에서 적절한 위치와 순서로 에피택시(Epitaxy) 성장된 구조를 가질 수 있다.
그리고 제1 기판(111)은 상부에 성장되는 그룹3족 질화물 반도체층(120)의 에피택시 박막 내부에 결정결함을 최소화하기 위해 마이크로단위(Microscale) 또는 나노단위(Nanoscale)에서 다양한 디멘션(크기와 형상)으로 규칙 또는 불규칙하게 패터닝된 돌기 형상을 갖는 것도 바람직하다.
또한, 본 발명의 반도체층(120)이 적색을 발광하는 경우에는, 그룹3족(Al, Ga, In) 인화물 반도체인 InP, InGaP, GaP, AlInP, AlGaP, AlP, AlGaInP 등의 2원계, 3원계, 4원계 화합물이 GaAs 최초 성장기판 위에 적절한 위치와 순서로 에피택시(Epitaxy) 성장된 후, 중간 임시기판을 이용하여 최초 성장기판이 제거된 다음, 최초 성장기판 제거면에 사파이어 기판인 제1 기판(111)이 접합됨으로써 GaAs 성장기판이 사파이어 기판으로 치환된 구조를 가질 수 있으며, 이후의 공정은 동일하므로 이하에서는 반도체층(120)이 그룹3족 질화물 반도체인 경우를 기준으로 설명한다.
반도체층(120)은 보다 상세하게, 제1 반도체 영역(121)(예를 들면, p형 반도체 영역), 활성 영역(123)(예를 들면, Multi Quantum Wells, MQWs) 및 제2 반도체 영역(122)(예를 들면, n형 반도체 영역)을 포함하는데, 제1 기판(111) 위에 제2 반도체 영역(122)과, 활성 영역(123)과, 제1 반도체 영역(121)이 순서대로 에피택시(Epitaxy) 성장된 구조를 가질 수 있으며, 최종적으로 여러 다층의 그룹3족 질화물을 포함하여 전체적으로 통상 5.0 ~ 8.0㎛ 정도의 두께를 가질 수 있으나, 이에 제한되지는 않는다.
이러한 제1 반도체 영역(121), 활성 영역(123) 및 제2 반도체 영역(122) 각각은 단층 또는 다층으로 이루어질 수 있으며, 미도시 되었지만 반도체층(120)을 제1 기판(111) 위에 에피택시 성장시키기에 앞서, 에피택시 성장된 반도체층(120)의 고품질화를 위해 버퍼 영역과 같은 필요한 층들이 추가될 수 있다. 예를 들어, 버퍼 영역은 스트레스 완화와 박막 품질 개선을 위해 핵생성층(Nucleation Layer)과 도핑되지 않은 반도체 영역(un-doped Semiconductor Region)으로 구성된 완화층(Compliant Layer) 포함하여 통상 4.0㎛ 전후의 두께로 구성될 수 있다. 또한, 레이저 리프트 오프(Laser Lift Off, LLO) 기법을 이용하여 제1 기판(111)을 제거하는 경우, 핵생성층과 도핑되지 않은 반도체 영역 사이에는 희생분리층(112a)이 구비될 수 있으며, 씨앗층이 희생분리층(112a)으로 기능할 수도 있다.
제2 반도체 영역(122)은 제2 도전성(n형)을 가지는 것으로, 제1 기판(111) 위에 형성된다. 이러한 제2 반도체 영역(122)은 2.0 ~ 3.5㎛의 두께를 가질 수 있다.
활성 영역(123)은 전자와 정공의 재결합을 이용하여 빛을 생성하는 것으로, 제2 반도체 영역(122) 위에 형성된다. 이러한 활성 영역(123)은 InGaN과 GaN 반도체 중심의 다층의 수십 ㎚의 두께를 가질 수 있다.
제1 반도체 영역(121)은 제1 도전성(p형)을 가지는 것으로, 활성 영역(123) 위에 형성된다. 이러한 제1 반도체 영역(121)은 AlGaN과 GaN 반도체 중심의 다층의 수십 ㎚에서 수 ㎛의 두께를 가질 수 있으며, 상부 표면은 갈륨(Ga) 극성을 가진다.
즉, 활성 영역(123)은 제1 반도체 영역(121)과 제2 반도체 영역(122) 사이에 개재되어, p형 반도체 영역인 제1 반도체 영역(121)의 정공과 n형 반도체 영역인 제2 반도체 영역(122)의 전자가 활성 영역(123)에서 재결합되면 빛을 생성한다.
전극형성단계(S120)는 반도체층(120)에 대하여 팹(Fab) 공정을 수행함으로써 반도체층(120) 위에 전극(130)을 형성시키는 단계이다.
즉, 전극형성단계(S120)에서는 수평칩(Lateral Chip), 플립칩(Flip Chip), 수직칩(vertical Chip) 등의 반도체 발광 소자의 구조에 따라 반도체층(120)을 식각한 후(메사 식각 등), 반도체층(120)과 전기적으로 연결되는 오믹접촉(ohmic contact) 전극(130)(p형 오믹전극 또는 n형 오믹전극 중 적어도 어느 하나)을 형성하고, 반도체층(120) 또는 전극(130)의 적어도 일부를 덮는 패시베이션층(P)을 형성시키는 등의 팹 공정을 수행한다.
이때, 본 발명의 제1 실시예에 따른 초박형 반도체 다이의 제조 방법(S100)에 의해 제조된 초박형 반도체 다이는, 도 4에 도시된 바와 같이 p형 오믹전극만이 형성된 구조를 가질 수 있고, 도 5에 도시된 바와 같이 반도체층(120)의 일부가 메사 식각된 후, p형 오믹전극과 n형 오믹전극이 모두 형성된 구조를 가질 수도 있으며, 오믹전극 위에 본딩패드층(B)이 형성된 구조를 가질 수도 있으나, 해당 구조에 제한되지는 않는다. 또한, 후술하는 제2 실시예 내지 제4 실시예에 따른 초박형 반도체 다이의 제조 방법에 의해 제조된 초박형 반도체 다이도 반도체층(120) 및 반도체층(120)의 상부 구조는 동일 내지 유사한 구조를 가질 수 있다.
한편, 전극(130)은 높은 광투명성 또는 광반사성 물질이 적합하며, 물질 사이(間)의 계면에서 전기저항을 최소화하기 위해 고온 열처리(Annealing)를 수행하는 것이 바람직하다. 또한, 광투명성 물질의 예로서 ITO, IGZO, ZnO, TiN, Ni(O)-Au 등이 포함될 수 있고, 광반사성 물질의 예로서 Ag, Al, Rh, Ni, DBR(SiO2/TiO2) 등이 포함될 수 있으며, 광투명성 물질과 광반사성 물질이 결합될 수도 있으나, 이에 제한되지는 않는다.
접합단계(S130)는 전극(130)을 덮도록 보호층(140)을 형성시키고, 본딩층(150)을 통해 제2 기판(112)을 보호층(140)과 접합시키는 단계이다.
Mini 또는 Micro 수준의 반도체 소자 제조를 위해 더욱 작은 소형 다이(Die; 에피택시 다이 또는 칩 다이)가 요구됨에 따라, 더욱 얇은 박형의 사파이어 공정 기술이 필요한 면이 있다.
이때, 처음부터 사파이어 성장기판의 두께를 얇게 성형한 다음 그룹3족 질화물 반도체를 성장시키거나, 그룹3족 질화물 반도체를 성장시킨 후 바로 사파이어 성장기판의 두께를 얇게 성형하는 경우, 성형 과정에서 사파이어 성장기판과 그룹3족 질화물 반도체 사이의 격자상수(LC) 및 열팽창계수(CTE) 차이에 의해 발생된 열-기계적 기인성 스트레스(Thermo-mechanical Induced Stress) 때문에 다이 또는 웨이퍼가 변형되고 파손되는 문제점이 발생하였다.
이에 따라, 본 발명은 사파이어 기판인 제1 기판(111)을 초박형(Ultra-thin)으로 성형하기 이전에, 반도체층(120) 및/또는 전극(130)을 덮도록 보호층(140)을 형성시킨 다음 동일한 사파이어 기판인 제2 기판(112)을 본딩층(150)을 통해 보호층(140)과 접합시켜 놓음으로써, 얇은 사파이어 성장기판과 그룹3족 질화물 반도체 사이의 격자상수(LC) 및 열팽창계수(CTE) 차이에 의해 발생된 열-기계적 기인성 스트레스(Thermo-mechanical Induced Stress)로 웨이퍼가 파손되는 문제점을 해결할 수 있다. 제1 기판(111)을 초박형으로 성형한 이후에는 두꺼운 제2 기판(112)을 제거함으로써 50㎛ 미만의 두께를 갖는 소형 다이(에피택시 다이 또는 칩 다이) 제조를 가능하게 할 수 있다.
여기서 보호층(140)은 소자 구조를 보호하는 역할을 하는 것으로, 예를 들면, SiO2, SiNx, AlN, Al2O3등이 포함될 수 있으나 이에 제한되는 것은 아니다.
또한, 본딩층(150)은 금속 본딩(Metal Bonding), 접착 본딩(Adhesive Bonding), 직접 본딩(Direct Bonding) 등 다양한 접합 방식을 이용할 수 있으나 이에 제한되는 것은 아니며, 가능한 에피택시 웨이퍼의 휨(bow) 현상을 억제할 수 있도록 강한 접합력을 가짐과 동시에 가능한 낮은 온도에서 접합할 수 있는 방식으로 마련되는 것이 바람직하다.
성형단계(S140)는 제1 기판(111)을 초박형(Ultra-thin Type)으로 성형시키는 단계이다.
이때, 기존에 불가능했던 50㎛ 미만의 두께를 갖는 소형 다이(에피택시 다이 또는 칩 다이)의 제조가 가능하도록, 성형된 사파이어 제1 기판(111)의 두께는 50㎛ 미만의 두께를 가지도록 성형되는 것이 바람직하다.
보다 상세하게, 사파이어 제1 기판(111)을 빠른 속도로 기계적 연마하는 랩핑(Lapping) 공정을 거친 다음, 제1 기판(111)이 정확한 초박형(Ultra-thin)의 최종 두께를 갖도록 기계적 연마(Mechanical Polishing) 공정을 시행한다. 이후 필요한 경우, 최종 성형 단계로서 제1 기판(111)의 표면이 0.5nm 이하의 표면 거칠기를 가지도록 화학적-기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 시행하여 성형 공정을 마무리한다. 그러나 본 발명이 상술한 공정 과정에 한정되는 것은 아니며, 제1 기판(111)을 최종 두께로 성형하기 위한 것이라면 제한되지는 않는다.
또한 필요에 따라, CMP 공정을 마친 후에 그룹3족 질화물 반도체층(120)의 에피택시 박막 품질의 고도화와 광추출 효율을 극대화하기 위해, 사파이어 제1 기판(111)의 상면에 마이크로단위(Microscale) 또는 나노단위(Nanoscale)에서 다양한 디멘션(크기와 형상)으로 규칙 또는 불규칙하게 패터닝된 돌기 형상을 갖는 것도 바람직하다.
가이드홈형성단계(S150)는 초박형으로 성형된 제1 기판(111)의 표면 또는 내부에 레이저 빔(Laser Beam)을 통해 가이드홈(G)을 형성하는 단계이다.
여기서 가이드홈(G)은 초박형으로 성형된 제1 기판(111)의 표면 또는 내부에 형성된 가이드홈(Guide Home), 가이드패스(Guide Path), 크랙(Crack), 노치(Notch) 등을 포함하는 개념이며, 이러한 가이드홈(G)은 연속하는 후속공정에서 레이저 리프트 오프 기법을 통해 제2 기판(112)을 분리 제거 할 때, 제1 기판(111)에 존재하는 잔류 응력(Residual Stress)의 해소(Relief)를 통해 제1 기판(111)이 절단(Dicing)될 때 절단면을 가이드하는 역할을 한다.
보다 상세하게, 후술하는 제거단계(S160)에서 제1 기판(111)과 반도체층(120)이 다이 단위로 절단되어 분리될 수 있도록, 가이드홈형성단계(S150)에서는 초박형으로 성형된 제1 기판(111)의 복수의 영역들에 Laser Scribing, Laser Ablation 또는 Patterning & Plasma Dry Etching 등의 공정을 통해 각각의 표면 또는 내부에 가이드홈(G)을 생성시킬 수 있다.
제거단계(S160)는 제2 기판(112)을 제거하고, 본딩층(150) 및 보호층(140)을 제거하는 단계이다.
이때, 제거단계(S160)는 초박형으로 성형된 제1 기판(111)에 캐리어 테이프(T)(Blue Tape, UV-Tape 등의 Pick & Place가 가능한 테이프)를 부착한 다음, 레이저 리프트 오프(Laser Lift Off, LLO) 기법을 이용하여 제2 기판(112)을 제거한 후, 남은 희생분리층(112a), 본딩층(150) 및 보호층(140)을 식각하여 제거한다.
여기서 레이저 리프트 오프(LLO) 기법이란, 균일한 광출력 및 빔 프로파일, 그리고 단일 파장을 갖는 자외선(UV) 레이저 빔을 투명한 성장기판 후면에 조사하여 제2 기판(112)을 분리하는 기법이다. 한편, 제2 기판(112)은 케미컬 리프트 오프(Chemical Lift Off, CLO) 기법을 이용하여 분리될 수도 있다.
나아가, 제거단계(S160)에서는 두꺼운 제2 기판(112)이 제거됨으로써 얇은 사파이어 제1 기판(111)과 반도체층(120)에 격자상수(LC) 및 열팽창계수(CTE) 차이에 의해 발생된 열-기계적 기인성 스트레스(Thermo-mechanical Induced Stress), 즉 잔류 스트레스(Residual Stress) 영향이 나타난다(웨이퍼 휨(bow) 또는 깨짐 등 발생).
이때, 성형단계(S140)에서 초박형으로 성형된 제1 기판(111)의 표면 또는 내부에 레이저 빔(Laser Beam)을 통해 가이드홈(G)이 형성된 경우, 열-기계적 기인성 스트레스에 의해 가이드홈(G)이 형성된 해당 부분에서만 크랙이 반도체층(120) 및 전극(130)으로 전파되어, 전파된 크랙에 의해 제1 기판(111), 반도체층(120) 및 전극(130)이 다이 단위로 절단되어 분리될 수 있다. 즉, 본 발명에서는 가이드홈(G)이 다이 분리 시 가이드 역할을 할 수 있다.
한편, 절단 공정 이후에는 캐리어 테이프(T)의 사방 확장(Expanding)을 통해 다이와 다이 사이(또는 칩과 칩 사이)의 완전한 분리(또는 이격)을 이룰 수 있다.
지금부터는 첨부된 도면을 참조하여, 본 발명의 제2 실시예에 따른 초박형 반도체 다이의 제조 방법(S200)에 대해 상세히 설명한다.
도 6은 본 발명의 제2 실시예에 따른 초박형 반도체 다이의 제조 방법(S200)의 순서도이고, 도 7 내지 도 8은 본 발명의 제2 실시예에 따른 초박형 반도체 다이의 제조 방법(S200)에 의해 초박형 반도체 다이가 제조되는 과정을 도시한 것이다.
도 6 내지 도 8에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 초박형 반도체 다이의 제조 방법(S200)은 기존에 불가능했던 50㎛ 미만의 두께를 갖는 소형 다이(에피택시 다이 또는 칩 다이) 제작을 위한 것으로, 준비단계(S210)와, 전극형성단계(S220)와, 접합단계(S230)와, 성형단계(S240)와, 가이드홈형성단계(S250)와, 제거단계(S260)를 포함한다.
준비단계(S210)는 제1 기판(211), 제2 기판(212) 및 제3 기판(213)을 준비하는 단계로, 상면에 반도체층(220)이 성장되어 있는 제1 기판(211)을 준비하는 단계이다.
본 발명에서 제1 기판(211), 제2 기판(212) 및 제3 기판(213)은 사파이어 기판으로 마련되는데, 이러한 사파이어 기판은 후술하는 레이저 리프트 오프(Laser Lift Off, LLO) 공정에서 레이저 빔(단일 파장 광)이 흡수없이 100% 투과(이론 상)될 수 있는 광학적으로 투명하고 고온 내열성을 갖는 기판으로, α-phase Al2O3 사파이어(ScAlMgO4 포함) 등으로 마련될 수 있다.
이하의 준비단계(S210) 내지 전극형성단계(S220)의 내용은 상술한 본 발명의 제1 실시예에 따른 초박형 반도체 다이의 제조 방법과 동일하므로, 중복 설명은 생략한다.
접합단계(S230)는 전극(230)을 덮도록 보호층(240)을 형성시키고, 본딩층(250)을 통해 제2 기판(212)을 보호층(240)과 접합시키는 단계이다.
Mini 또는 Micro 수준의 반도체 소자 제조를 위해 더욱 작은 소형 다이(Die; 에피택시 다이 또는 칩 다이)가 요구됨에 따라, 더욱 얇은 박형의 사파이어 공정 기술이 필요한 면이 있다.
이때, 처음부터 사파이어 성장기판의 두께를 얇게 성형한 다음 그룹3족 질화물 반도체를 성장시키거나, 그룹3족 질화물 반도체를 성장시킨 후 바로 사파이어 성장기판의 두께를 얇게 성형하는 경우, 성형 과정에서 사파이어 성장기판과 그룹3족 질화물 반도체 사이의 격자상수(LC) 및 열팽창계수(CTE) 차이에 의해 발생된 열-기계적 기인성 스트레스(Thermo-mechanical Induced Stress) 때문에 다이 또는 웨이퍼가 변형되고 파손되는 문제점이 발생하였다.
이에 따라, 본 발명은 사파이어 기판인 제3 기판(213)을 초박형(Ultra-thin)으로 성형하기 이전에, 반도체층(220) 및/또는 전극(230)을 덮도록 보호층(240)을 형성시킨 다음 동일한 사파이어 기판인 제2 기판(212)을 본딩층(250)을 통해 보호층(240)과 접합시켜 놓음으로써, 얇은 사파이어 성장기판과 그룹3족 질화물 반도체 사이의 격자상수(LC) 및 열팽창계수(CTE) 차이에 의해 발생된 열-기계적 기인성 스트레스(Thermo-mechanical Induced Stress)로 웨이퍼가 파손되는 문제점을 해결할 수 있다. 제3 기판(213)을 초박형으로 성형한 이후에는 두꺼운 제2 기판(212)을 제거함으로써 50㎛ 미만의 두께를 갖는 소형 다이(에피택시 다이 또는 칩 다이) 제조를 가능하게 할 수 있다.
여기서 보호층(240)은 소자 구조를 보호하는 역할을 하는 것으로, 예를 들면, SiO2, SiNx, AlN, Al2O3등이 포함될 수 있으나 이에 제한되는 것은 아니다.
또한, 본딩층(250)은 금속 본딩(Metal Bonding), 접착 본딩(Adhesive Bonding), 직접 본딩(Direct Bonding) 등 다양한 접합 방식을 이용할 수 있으나 이에 제한되는 것은 아니며, 가능한 에피택시 웨이퍼의 휨(bow) 현상을 억제할 수 있도록 강한 접합력을 가짐과 동시에 가능한 낮은 온도에서 접합할 수 있는 방식으로 마련되는 것이 바람직하다.
성형단계(S240)는 제1 기판(211)을 제거하여 반도체층(220)을 노출시킨 후, 접합층(260)을 통해 제3 기판(213)을 노출된 반도체층(220)과 접합시킨 다음, 제3 기판(213)을 초박형(Ultra-thin Type)으로 성형시키는 단계이다.
이때, 기존에 불가능했던 50㎛ 미만의 두께를 갖는 소형 다이(에피택시 다이 또는 칩 다이)의 제조가 가능하도록, 성형된 사파이어 제3 기판(213)의 두께는 50㎛ 미만의 두께를 가지도록 성형되는 것이 바람직하다.
보다 상세하게, 사파이어 제3 기판(213)을 빠른 속도로 기계적 연마하는 랩핑(Lapping) 공정을 거친 다음, 제3 기판(213)이 정확한 초박형(Ultra-thin)의 최종 두께를 갖도록 기계적 연마(Mechanical Polishing) 공정을 시행한다. 이후 필요한 경우, 최종 성형 단계로서 제3 기판(213)의 표면이 0.5nm 이하의 표면 거칠기를 가지도록 화학적-기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 시행하여 성형 공정을 마무리한다. 그러나 본 발명이 상술한 공정 과정에 한정되는 것은 아니며, 제3 기판(213)을 최종 두께로 성형하기 위한 것이라면 제한되지는 않는다.
또한 필요에 따라, CMP 공정을 마친 후에 그룹3족 질화물 반도체층(220)의 에피택시 박막 품질의 고도화와 광추출 효율을 극대화하기 위해, 사파이어 제3 기판(213)의 상면에 마이크로단위(Microscale) 또는 나노단위(Nanoscale)에서 다양한 디멘션(크기와 형상)으로 규칙 또는 불규칙하게 패터닝된 돌기 형상을 갖는 것도 바람직하다.
가이드홈형성단계(S250)는 초박형으로 성형된 제3 기판(213)의 표면 또는 내부에 레이저 빔(Laser Beam)을 통해 가이드홈(G)을 형성하는 단계이다.
여기서 가이드홈(G)은 초박형으로 성형된 제3 기판(213)의 표면 또는 내부에 형성된 가이드홈(Guide Home), 가이드패스(Guide Path), 크랙(Crack), 노치(Notch) 등을 포함하는 개념이며, 이러한 가이드홈(G)은 연속하는 후속공정에서 레이저 리프트 오프 기법을 통해 제2 기판(212)을 분리 제거 할 때, 제3 기판(213)에 존재하는 잔류 응력(Residual Stress)의 해소(Relief)를 통해 제3 기판(213)이 절단(Dicing)될 때 절단면을 가이드하는 역할을 한다.
보다 상세하게, 후술하는 제거단계(S260)에서 제3 기판(213)과 반도체층(220)이 다이 단위로 절단되어 분리될 수 있도록, 가이드홈형성단계(S250)에서는 초박형으로 성형된 제3 기판(213)의 복수의 영역들에 Laser Scribing, Laser Ablation 또는 Patterning & Plasma Dry Etching 등의 공정을 통해 각각의 표면 또는 내부에 가이드홈(G)을 생성시킬 수 있다.
제거단계(S260)는 제2 기판(212)을 제거하고, 본딩층(250) 및 보호층(240)을 제거하는 단계이다.
이때, 제거단계(S260)는 초박형으로 성형된 제3 기판(213)에 캐리어 테이프(T)(Blue Tape, UV-Tape 등의 Pick & Place가 가능한 테이프)를 부착한 다음, 레이저 리프트 오프(Laser Lift Off, LLO) 기법을 이용하여 제2 기판(212)을 제거한 후, 남은 희생분리층(212a), 본딩층(250) 및 보호층(240)을 식각하여 제거한다.
여기서 레이저 리프트 오프(LLO) 기법이란, 균일한 광출력 및 빔 프로파일, 그리고 단일 파장을 갖는 자외선(UV) 레이저 빔을 투명한 성장기판 후면에 조사하여 제2 기판(212)을 분리하는 기법이다. 한편, 제2 기판(212)은 케미컬 리프트 오프(Chemical Lift Off, CLO) 기법을 이용하여 분리될 수도 있다.
나아가, 제거단계(S260)에서는 두꺼운 제2 기판(212)이 제거됨으로써 얇은 사파이어 제3 기판(213)과 반도체층(220)에 격자상수(LC) 및 열팽창계수(CTE) 차이에 의해 발생된 열-기계적 기인성 스트레스(Thermo-mechanical Induced Stress), 즉 잔류 스트레스(Residual Stress) 영향이 나타난다(웨이퍼 휨(bow) 또는 깨짐 등 발생).
이때, 성형단계(S240)에서 초박형으로 성형된 제3 기판(213)의 표면 또는 내부에 레이저 빔(Laser Beam)을 통해 가이드홈(G)이 형성된 경우, 열-기계적 기인성 스트레스에 의해 가이드홈(G)이 형성된 해당 부분에서만 크랙이 접합층(260), 반도체층(220) 및 전극(230)으로 전파되어, 전파된 크랙에 의해 제3 기판(213), 접합층(260), 반도체층(220) 및 전극(230)이 다이 단위로 절단되어 분리될 수 있다. 즉, 본 발명에서는 가이드홈(G)이 다이 분리 시 가이드 역할을 할 수 있다.
한편, 절단 공정 이후에는 캐리어 테이프(T)의 사방 확장(Expanding)을 통해 다이와 다이 사이(또는 칩과 칩 사이)의 완전한 분리(또는 이격)을 이룰 수 있다.
지금부터는 첨부된 도면을 참조하여, 본 발명의 제3 실시예에 따른 초박형 반도체 다이의 제조 방법(S300)에 대해 상세히 설명한다.
도 9은 본 발명의 제3 실시예에 따른 초박형 반도체 다이의 제조 방법(S300)의 순서도이고, 도 10 내지 도 11은 본 발명의 제3 실시예에 따른 초박형 반도체 다이의 제조 방법(S300)에 의해 초박형 반도체 다이가 제조되는 과정을 도시한 것이다.
도 9 내지 도 11에 도시된 바와 같이, 본 발명의 제3 실시예에 따른 초박형 반도체 다이의 제조 방법(S300)은 기존에 불가능했던 50㎛ 미만의 두께를 갖는 소형 다이(에피택시 다이 또는 칩 다이) 제작을 위한 것으로, 준비단계(S310)와, 전극형성단계(S320)와, 접합단계(S330)와, 성형단계(S340)와, 가이드홈형성단계(S350)와, 제거단계(S360)를 포함한다.
준비단계(S310)는 제1 기판(311), 제2 기판(312) 및 제3 기판(313)을 준비하는 단계로, 상면에 반도체층(320)이 성장되어 있는 제1 기판(311)을 준비하는 단계이다.
본 발명에서 제1 기판(311), 제2 기판(312) 및 제3 기판(313)은 사파이어 기판으로 마련되는데, 이러한 사파이어 기판은 후술하는 레이저 리프트 오프(Laser Lift Off, LLO) 공정에서 레이저 빔(단일 파장 광)이 흡수없이 100% 투과(이론 상)될 수 있는 광학적으로 투명하고 고온 내열성을 갖는 기판으로, α-phase Al2O3 사파이어(ScAlMgO4 포함) 등으로 마련될 수 있다.
이하의 준비단계(S310) 내지 전극형성단계(S320)의 내용은 상술한 본 발명의 제1 실시예에 따른 초박형 반도체 다이의 제조 방법과 동일하므로, 중복 설명은 생략한다.
접합단계(S330)는 전극(330)을 덮도록 보호층(340)을 형성시키고, 본딩층(350)을 통해 제2 기판(312)을 보호층(340)과 접합시키는 단계이다.
Mini 또는 Micro 수준의 반도체 소자 제조를 위해 더욱 작은 소형 다이(Die; 에피택시 다이 또는 칩 다이)가 요구됨에 따라, 더욱 얇은 박형의 사파이어 공정 기술이 필요한 면이 있다.
이때, 처음부터 사파이어 성장기판의 두께를 얇게 성형한 다음 그룹3족 질화물 반도체를 성장시키거나, 그룹3족 질화물 반도체를 성장시킨 후 바로 사파이어 성장기판의 두께를 얇게 성형하는 경우, 성형 과정에서 사파이어 성장기판과 그룹3족 질화물 반도체 사이의 격자상수(LC) 및 열팽창계수(CTE) 차이에 의해 발생된 열-기계적 기인성 스트레스(Thermo-mechanical Induced Stress) 때문에 다이 또는 웨이퍼가 변형되고 파손되는 문제점이 발생하였다.
이에 따라, 본 발명은 사파이어 기판인 제3 기판(313)을 초박형(Ultra-thin)으로 성형하기 이전에, 반도체층(320) 및/또는 전극(330)을 덮도록 보호층(340)을 형성시킨 다음 동일한 사파이어 기판인 제2 기판(312)을 본딩층(350)을 통해 보호층(340)과 접합시켜 놓음으로써, 얇은 사파이어 성장기판과 그룹3족 질화물 반도체 사이의 격자상수(LC) 및 열팽창계수(CTE) 차이에 의해 발생된 열-기계적 기인성 스트레스(Thermo-mechanical Induced Stress)로 웨이퍼가 파손되는 문제점을 해결할 수 있다. 제3 기판(313)을 초박형으로 성형한 이후에는 두꺼운 제2 기판(312)을 제거함으로써 50㎛ 미만의 두께를 갖는 소형 다이(에피택시 다이 또는 칩 다이) 제조를 가능하게 할 수 있다.
여기서 보호층(340)은 소자 구조를 보호하는 역할을 하는 것으로, 예를 들면, SiO2, SiNx, AlN, Al2O3등이 포함될 수 있으나 이에 제한되는 것은 아니다.
또한, 본딩층(350)은 금속 본딩(Metal Bonding), 접착 본딩(Adhesive Bonding), 직접 본딩(Direct Bonding) 등 다양한 접합 방식을 이용할 수 있으나 이에 제한되는 것은 아니며, 가능한 에피택시 웨이퍼의 휨(bow) 현상을 억제할 수 있도록 강한 접합력을 가짐과 동시에 가능한 낮은 온도에서 접합할 수 있는 방식으로 마련되는 것이 바람직하다.
성형단계(S340)는 제1 기판(311)을 제거하여 반도체층(320)을 노출시킨 후, 노출된 반도체층(320)에 하부전극(331)을 형성시키고, 접합층(360)을 통해 제3 기판(313)을 하부전극(331)과 접합시킨 다음, 제3 기판(313)을 초박형(Ultra-thin Type)으로 성형시키는 단계이다.
이때, 하부전극(331)은 반도체층(320)에 오믹접촉되는 오믹전극일 수 있으며, 반도체층(320) 상부의 전극(330)이 p형 오믹전극인 경우 하부전극(331)은 n형 오믹전극으로, 반도체층(320) 상부의 전극(330)이 n형 오믹전극인 경우 하부전극(331)은 p형 오믹전극으로 형성될 수 있다.
또한, 기존에 불가능했던 50㎛ 미만의 두께를 갖는 소형 다이(에피택시 다이 또는 칩 다이)의 제조가 가능하도록, 성형된 사파이어 제3 기판(313)의 두께는 50㎛ 미만의 두께를 가지도록 성형되는 것이 바람직하다.
보다 상세하게, 사파이어 제3 기판(313)을 빠른 속도로 기계적 연마하는 랩핑(Lapping) 공정을 거친 다음, 제3 기판(313)이 정확한 초박형(Ultra-thin)의 최종 두께를 갖도록 기계적 연마(Mechanical Polishing) 공정을 시행한다. 이후 필요한 경우, 최종 성형 단계로서 제3 기판(313)의 표면이 0.5nm 이하의 표면 거칠기를 가지도록 화학적-기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 시행하여 성형 공정을 마무리한다. 그러나 본 발명이 상술한 공정 과정에 한정되는 것은 아니며, 제3 기판(313)을 최종 두께로 성형하기 위한 것이라면 제한되지는 않는다.
또한 필요에 따라, CMP 공정을 마친 후에 그룹3족 질화물 반도체층(320)의 에피택시 박막 품질의 고도화와 광추출 효율을 극대화하기 위해, 사파이어 제3 기판(313)의 상면에 마이크로단위(Microscale) 또는 나노단위(Nanoscale)에서 다양한 디멘션(크기와 형상)으로 규칙 또는 불규칙하게 패터닝된 돌기 형상을 갖는 것도 바람직하다.
가이드홈형성단계(S350)는 초박형으로 성형된 제3 기판(313)의 표면 또는 내부에 레이저 빔(Laser Beam)을 통해 가이드홈(G)을 형성하는 단계이다.
여기서 가이드홈(G)은 초박형으로 성형된 제3 기판(313)의 표면 또는 내부에 형성된 가이드홈(Guide Home), 가이드패스(Guide Path), 크랙(Crack), 노치(Notch) 등을 포함하는 개념이며, 이러한 가이드홈(G)은 연속하는 후속공정에서 레이저 리프트 오프 기법을 통해 제2 기판(312)을 분리 제거 할 때, 제3 기판(313)에 존재하는 잔류 응력(Residual Stress)의 해소(Relief)를 통해 제3 기판(313)이 절단(Dicing)될 때 절단면을 가이드하는 역할을 한다.
보다 상세하게, 후술하는 제거단계(S360)에서 제3 기판(313)과 반도체층(320)이 다이 단위로 절단되어 분리될 수 있도록, 가이드홈형성단계(S350)에서는 초박형으로 성형된 제3 기판(313)의 복수의 영역들에 Laser Scribing, Laser Ablation 또는 Patterning & Plasma Dry Etching 등의 공정을 통해 각각의 표면 또는 내부에 가이드홈(G)을 생성시킬 수 있다.
제거단계(S360)는 제2 기판(312)을 제거하고, 본딩층(350) 및 보호층(340)을 제거하는 단계이다.
이때, 제거단계(S360)는 초박형으로 성형된 제3 기판(313)에 캐리어 테이프(T)(Blue Tape, UV-Tape 등의 Pick & Place가 가능한 테이프)를 부착한 다음, 레이저 리프트 오프(Laser Lift Off, LLO) 기법을 이용하여 제2 기판(312)을 제거한 후, 남은 희생분리층(312a), 본딩층(350) 및 보호층(340)을 식각하여 제거한다.
여기서 레이저 리프트 오프(LLO) 기법이란, 균일한 광출력 및 빔 프로파일, 그리고 단일 파장을 갖는 자외선(UV) 레이저 빔을 투명한 성장기판 후면에 조사하여 제2 기판(312)을 분리하는 기법이다. 한편, 제2 기판(312)은 케미컬 리프트 오프(Chemical Lift Off, CLO) 기법을 이용하여 분리될 수도 있다.
나아가, 제거단계(S360)에서는 두꺼운 제2 기판(312)이 제거됨으로써 얇은 사파이어 제3 기판(313)과 반도체층(320)에 격자상수(LC) 및 열팽창계수(CTE) 차이에 의해 발생된 열-기계적 기인성 스트레스(Thermo-mechanical Induced Stress), 즉 잔류 스트레스(Residual Stress) 영향이 나타난다(웨이퍼 휨(bow) 또는 깨짐 등 발생).
이때, 성형단계(S340)에서 초박형으로 성형된 제3 기판(313)의 표면 또는 내부에 레이저 빔(Laser Beam)을 통해 가이드홈(G)이 형성된 경우, 열-기계적 기인성 스트레스에 의해 가이드홈(G)이 형성된 해당 부분에서만 크랙이 접합층(360), 하부전극(331), 반도체층(320) 및 전극(330)으로 전파되어, 전파된 크랙에 의해 제3 기판(313), 접합층(360), 하부전극(331), 반도체층(320) 및 전극(330)이 다이 단위로 절단되어 분리될 수 있다. 즉, 본 발명에서는 가이드홈(G)이 다이 분리 시 가이드 역할을 할 수 있다.
한편, 절단 공정 이후에는 캐리어 테이프(T)의 사방 확장(Expanding)을 통해 다이와 다이 사이(또는 칩과 칩 사이)의 완전한 분리(또는 이격)을 이룰 수 있다.
지금부터는 첨부된 도면을 참조하여, 본 발명의 제4 실시예에 따른 초박형 반도체 다이의 제조 방법(S400)에 대해 상세히 설명한다.
도 12은 본 발명의 제4 실시예에 따른 초박형 반도체 다이의 제조 방법(S400)의 순서도이고, 도 13 내지 도 14는 본 발명의 제4 실시예에 따른 초박형 반도체 다이의 제조 방법(S400)에 의해 초박형 반도체 다이가 제조되는 과정을 도시한 것이다.
도 12 내지 도 14에 도시된 바와 같이, 본 발명의 제4 실시예에 따른 초박형 반도체 다이의 제조 방법(S400)은 기존에 불가능했던 50㎛ 미만의 두께를 갖는 소형 다이(에피택시 다이 또는 칩 다이) 제작을 위한 것으로, 준비단계(S410)와, 전극형성단계(S420)와, 접합단계(S430)와, 성형단계(S440)와, 가이드홈형성단계(S450)와, 제거단계(S460)를 포함한다.
준비단계(S410)는 제1 기판(411) 및 제2 기판(412)을 준비하는 단계로, 상면에 반도체층(420)이 성장되어 있는 제1 기판(411)을 준비하는 단계이다.
본 발명에서 제1 기판(411) 및 제2 기판(412)은 사파이어 기판으로 마련되는데, 이러한 사파이어 기판은 후술하는 레이저 리프트 오프(Laser Lift Off, LLO) 공정에서 레이저 빔(단일 파장 광)이 흡수없이 100% 투과(이론 상)될 수 있는 광학적으로 투명하고 고온 내열성을 갖는 기판으로, α-phase Al2O3 사파이어(ScAlMgO4 포함) 등으로 마련될 수 있다.
이하의 준비단계(S410) 내지 전극형성단계(S420)의 내용은 상술한 본 발명의 제1 실시예에 따른 초박형 반도체 다이의 제조 방법과 동일하므로, 중복 설명은 생략한다.
접합단계(S430)는 반도체층(420)과 전극(430)을 식각하여 다이(Die) 단위로 분리시킨 후, 분리된 반도체층(420)과 전극(430)을 덮거나 감싸도록 보호층(440)을 형성시키고, 본딩층(450)을 통해 제2 기판(412)을 보호층(440)과 접합시키는 단계이다.
Mini 또는 Micro 수준의 반도체 소자 제조를 위해 더욱 작은 소형 다이(Die; 에피택시 다이 또는 칩 다이)가 요구됨에 따라, 더욱 얇은 박형의 사파이어 공정 기술이 필요한 면이 있다.
이때, 처음부터 사파이어 성장기판의 두께를 얇게 성형한 다음 그룹3족 질화물 반도체를 성장시키거나, 그룹3족 질화물 반도체를 성장시킨 후 바로 사파이어 성장기판의 두께를 얇게 성형하는 경우, 성형 과정에서 사파이어 성장기판과 그룹3족 질화물 반도체 사이의 격자상수(LC) 및 열팽창계수(CTE) 차이에 의해 발생된 열-기계적 기인성 스트레스(Thermo-mechanical Induced Stress) 때문에 다이 또는 웨이퍼가 변형되고 파손되는 문제점이 발생하였다.
이에 따라, 본 발명은 사파이어 기판인 제1 기판(411)을 초박형(Ultra-thin)으로 성형하기 이전에 반도체층(420) 및 전극(430)을 먼저 식각하여 다이 단위로 분리시켜 놓은 후, 반도체층(420) 및/또는 전극(430)을 덮도록 보호층(440)을 형성시킨 다음 동일한 사파이어 기판인 제2 기판(412)을 본딩층(450)을 통해 보호층(440)과 접합시켜 놓음으로써, 얇은 사파이어 성장기판과 그룹3족 질화물 반도체 사이의 격자상수(LC) 및 열팽창계수(CTE) 차이에 의해 발생된 열-기계적 기인성 스트레스(Thermo-mechanical Induced Stress)로 웨이퍼가 파손되는 문제점을 해결할 수 있다. 제1 기판(411)을 초박형으로 성형한 이후에는 두꺼운 제2 기판(412)을 제거함으로써 50㎛ 미만의 두께를 갖는 소형 다이(에피택시 다이 또는 칩 다이) 제조를 가능하게 할 수 있다.
여기서 보호층(440)은 소자 구조를 보호하는 역할을 하는 것으로, 예를 들면, SiO2, SiNx, AlN, Al2O3등이 포함될 수 있으나 이에 제한되는 것은 아니다.
또한, 본딩층(450)은 금속 본딩(Metal Bonding), 접착 본딩(Adhesive Bonding), 직접 본딩(Direct Bonding) 등 다양한 접합 방식을 이용할 수 있으나 이에 제한되는 것은 아니며, 가능한 에피택시 웨이퍼의 휨(bow) 현상을 억제할 수 있도록 강한 접합력을 가짐과 동시에 가능한 낮은 온도에서 접합할 수 있는 방식으로 마련되는 것이 바람직하다.
성형단계(S440)는 제1 기판(411)을 초박형(Ultra-thin Type)으로 성형시키는 단계이다.
이때, 기존에 불가능했던 50㎛ 미만의 두께를 갖는 소형 다이(에피택시 다이 또는 칩 다이)의 제조가 가능하도록, 성형된 사파이어 제1 기판(411)의 두께는 50㎛ 미만의 두께를 가지도록 성형되는 것이 바람직하다.
보다 상세하게, 사파이어 제1 기판(411)을 빠른 속도로 기계적 연마하는 랩핑(Lapping) 공정을 거친 다음, 제1 기판(411)이 정확한 초박형(Ultra-thin)의 최종 두께를 갖도록 기계적 연마(Mechanical Polishing) 공정을 시행한다. 이후 필요한 경우, 최종 성형 단계로서 제1 기판(411)의 표면이 0.5nm 이하의 표면 거칠기를 가지도록 화학적-기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 시행하여 성형 공정을 마무리한다. 그러나 본 발명이 상술한 공정 과정에 한정되는 것은 아니며, 제1 기판(411)을 최종 두께로 성형하기 위한 것이라면 제한되지는 않는다.
또한 필요에 따라, CMP 공정을 마친 후에 그룹3족 질화물 반도체층(420)의 에피택시 박막 품질의 고도화와 광추출 효율을 극대화하기 위해, 사파이어 제3 기판의 상면에 마이크로단위(Microscale) 또는 나노단위(Nanoscale)에서 다양한 디멘션(크기와 형상)으로 규칙 또는 불규칙하게 패터닝된 돌기 형상을 갖는 것도 바람직하다.
가이드홈형성단계(S450)는 초박형으로 성형된 제1 기판(411)의 표면 또는 내부에 레이저 빔(Laser Beam)을 통해 가이드홈(G)을 형성하는 단계이다.
여기서 가이드홈(G)은 초박형으로 성형된 제1 기판(411)의 표면 또는 내부에 형성된 가이드홈(Guide Home), 가이드패스(Guide Path), 크랙(Crack), 노치(Notch) 등을 포함하는 개념이며, 이러한 가이드홈(G)은 연속하는 후속공정에서 레이저 리프트 오프 기법을 통해 제2 기판(412)을 분리 제거 할 때, 제1 기판(411)에 존재하는 잔류 응력(Residual Stress)의 해소(Relief)를 통해 제1 기판(411)이 절단(Dicing)될 때 절단면을 가이드하는 역할을 한다.
보다 상세하게, 후술하는 제거단계(S460)에서 제1 기판(411)이 다이 단위로 절단되어 분리될 수 있도록, 가이드홈형성단계(S450)에서는 초박형으로 성형된 제1 기판(411)의 복수의 영역들에 Laser Scribing, Laser Ablation 또는 Patterning & Plasma Dry Etching 등의 공정을 통해 각각의 표면 또는 내부에 가이드홈(G)을 생성시킬 수 있다.
제거단계(S460)는 제2 기판(412)을 제거하고, 본딩층(450) 및 보호층(440)을 제거하는 단계이다.
이때, 제거단계(S460)는 초박형으로 성형된 제1 기판(411)에 캐리어 테이프(T)(Blue Tape, UV-Tape 등의 Pick & Place가 가능한 테이프)를 부착한 다음, 보호층(440)을 용해함으로써 제2 기판(412), 본딩층(450) 및 보호층(440)을 동시에 제거하거나, 레이저 리프트 오프(Laser Lift Off, LLO) 기법을 이용하여 제2 기판(412)을 제거한 후, 남은 희생분리층(412a), 본딩층(450) 및 보호층(440)을 식각하여 제거한다.
여기서 레이저 리프트 오프(LLO) 기법이란, 균일한 광출력 및 빔 프로파일, 그리고 단일 파장을 갖는 자외선(UV) 레이저 빔을 투명한 성장기판 후면에 조사하여 제2 기판(412)을 분리하는 기법이다. 한편, 제2 기판(412)은 케미컬 리프트 오프(Chemical Lift Off, CLO) 기법을 이용하여 분리될 수도 있다.
나아가, 제거단계(S460)에서는 두꺼운 제2 기판(412)이 제거됨으로써 얇은 사파이어 제1 기판(411)과 반도체층(420)에 격자상수(LC) 및 열팽창계수(CTE) 차이에 의해 발생된 열-기계적 기인성 스트레스(Thermo-mechanical Induced Stress)가 발생하게 된다(휨(bow) 등이 발생).
이때, 성형단계(S440)에서 초박형으로 성형된 제1 기판(411)의 표면 또는 내부에 레이저 빔(Laser Beam)을 통해 가이드홈(G)이 형성된 경우, 열-기계적 기인성 스트레스에 의해 가이드홈(G)이 형성된 해당 부분에서만 크랙이 전파되어, 전파된 크랙에 의해 제1 기판(411)이 다이 단위로 절단되어 분리될 수 있다. 즉, 본 발명에서는 가이드홈(G)이 다이 분리 시 가이드 역할을 할 수 있다.
한편, 절단 공정 이후에는 캐리어 테이프(T)의 사방 확장(Expanding)을 통해 다이와 다이 사이(또는 칩과 칩 사이)의 완전한 분리(또는 이격)을 이룰 수 있다.
지금부터는 첨부된 도면을 참조하여, 본 발명의 제5 실시예에 따른 초박형 반도체 다이의 제조 방법(S500)에 대해 상세히 설명한다.
도 15는 본 발명의 제5 실시예에 따른 초박형 반도체 다이의 제조 방법(S500)의 순서도이고, 도 16 내지 도 17는 본 발명의 제5 실시예에 따른 초박형 반도체 다이의 제조 방법(S500)에 의해 초박형 반도체 다이가 제조되는 과정을 도시한 것이다.
도 15 내지 도 17에 도시된 바와 같이, 본 발명의 제5 실시예에 따른 초박형 반도체 다이의 제조 방법(S500)은, 준비단계(S510)와, 전극형성단계(S520)와, 접합단계(S530)와, 성형단계(S540)와, 가이드홈형성단계(S550)와, 제거단계(S560)를 포함한다.
준비단계(S510)는 제1 기판(511) 및 제2 기판(512)을 준비하는 단계로, 상면에 반도체층(520)이 성장되어 있는 제1 기판(511)을 준비하는 단계이다.
본 발명에서 제1 기판(511) 및 제2 기판(512)은 사파이어 기판으로 마련되는데, 이러한 사파이어 기판은 후술하는 레이저 리프트 오프(Laser Lift Off, LLO) 공정에서 레이저 빔(단일 파장 광)이 흡수없이 100% 투과(이론 상)될 수 있는 광학적으로 투명하고 고온 내열성을 갖는 기판으로, α-phase Al2O3 사파이어(ScAlMgO4 포함) 등으로 마련될 수 있다.
여기서 제1 기판(511)은 성장 사파이어(Growth Sapphire) 기판의 역할을 하는 것으로, 질화갈륨(GaN) 등의 그룹3족 질화물 반도체층(520)이 성장되는 면이 상면이 되도록 배치되어야 하며, 고품질로 양면이 폴리싱되어 광학적으로 투명할 것을 요건으로 한다.
또한, 제2 기판(512)은 캐리어 사파이어(Carrier Sapphire) 기판의 역할을 하는 것으로, 제1 기판(511)에 비해 상대적으로 높은 품질을 요건으로 하지 않지만, 양면이 폴리싱되어 광학적으로 투명할 것을 요건으로 하며, 제2 기판(512)에는 희생분리층(512a)(Sacrificial Layer)이 구비될 수 있다.
또한, 희생분리층(512a)은 후술하는 레이저 리프트 오프(Laser Lift Off, LLO) 기법을 이용하여 제2 기판(512)을 분리하는 경우에 희생되어 분리되는 층으로, 희생분리층(512a)은 열-화학 분해 반응이 일어나 희생 분리가 가능한 물질로 형성되며, 예를 들면 ITO, IGZO, ZnO, TiN, InGaN, GaN, InGaON, GaON, SiO2, SiNx 등의 물질로 형성될 수 있으나, 이에 제한되는 것은 아니다.
한편, 본 발명의 반도체층(520)은 그룹3족(Al, Ga) 질화물 반도체인 GaN, AlGaN, AlN 등의 2원계, 3원계, 4원계 화합물이 제1 기판(511) 위에서 적절한 위치와 순서로 에피택시(Epitaxy) 성장된 구조를 가질 수 있다.
그리고 제1 기판(511)은 상부에 성장되는 그룹3족 질화물 반도체층(520)의 에피택시 박막 내부에 결정결함을 최소화하기 위해 마이크로단위(Microscale) 또는 나노단위(Nanoscale)에서 다양한 디멘션(크기와 형상)으로 규칙 또는 불규칙하게 패터닝된 돌기 형상을 갖는 것도 바람직하다.
반도체층(520)은 보다 상세하게, 버퍼층(521), 이차원 전자 가스(2DEG)가 형성되는 채널층(522) 및 배리어층(523)을 포함하는데, 제1 기판(511) 위에 버퍼층(521)과, 채널층(522)과, 배리어층(523)이 순서대로 에피택시(Epitaxy) 성장된 구조를 가질 수 있다.
이러한 반도체층(520)은 단층 또는 다층의 그룹3족 질화물 반도체로 구성되며, 고온(HT) 및 고저항(HR) 특성을 갖는 GaN, AlGaN, AlN, AlGaN/GaN SLs(초격자 구조), AlN/GaN SLs, AlGaN/AlN SLs, InGaN, InAlN, GaN/InAlN, AlScN, GaN/AlScN 등으로 구성될 수 있다. 이러한 반도체층(520)은 치명적인 결정결함, 즉 관통 전위(최초 성장기판과의 수직방향으로 존재) 밀도를 저감시키는 것이 결정적인 품질 인자이다(≤ Low 108/㎠). 예를 들면, 본 실시예에서 반도체층(520)의 버퍼층(521)은 GaN 또는 AlN으로, 채널층(522)은 GaN으로, 배리어층(523)은 AlGaN으로 형성될 수 있다.
전극형성단계(S520)는 반도체층(520)에 대하여 팹(Fab) 공정을 수행함으로써 반도체층(520) 위에 전극(530)을 형성시키는 단계이다.
즉, 전극형성단계(S520)에서는 HEMT, MOSFET, JFET 등의 전력반도체 소자의 구조에 따라 필요한 경우 반도체층(520)을 식각한 후, 반도체층(520)과 전기적으로 연결되는 전극(530)(소스 전극, 드레인 전극 및 게이트 전극 중 적어도 어느 하나)을 형성하고, 반도체층(520)의 적어도 일부를 덮거나 감싸는(바람직하게는 반도체층(520)의 상면과 측면이 노출되지 않도록 모두 덮는) 패시베이션층(P)을 형성시키는 등의 팹 공정을 수행한다.
이때, 본 발명의 반도체층(520)은 전력반도체 소자를 목적으로 형성되므로, 도핑이 되어있지 않아 소스 전극 및/또는 드레인 전극이 오믹접촉(ohmic contact)을 형성시키기 어려울 수 있다. 이를 위해 반도체층(520)에 플라즈마 처리를 한 후 소스 전극 및/또는 드레인 전극을 형성시킨 다음, 900℃ 이상의 고온에서 열처리를 수행하는 방식으로 오믹접촉이 형성될 수 있다.
접합단계(S530)는 반도체층(520)을 식각하여 다이(Die) 단위로 분리시킨 후, 분리된 반도체층(520)과 전극(530)을 덮거나 감싸도록 보호층(540)을 형성시키고, 본딩층(550)을 통해 제2 기판(512)을 보호층(540)과 접합시키는 단계이다.
전력반도체 소자에서 사파이어 기판이 하부에 접합되어 있는 경우, 고방열 지지기판(570)을 접합시키거나, 방열을 위한 구리(Cu) 전기도금층(590)을 형성시키는데 유리한 이점은 있지만, 사파이어 기판 자체의 두께로 인해 방열의 관점에서는 불리한 면이 있다. 이를 위해 전력반도체 소자에서도 더욱 얇은 박형의 사파이어 공정 기술이 필요한 면이 있다.
이때, 처음부터 사파이어 성장기판의 두께를 얇게 성형한 다음 그룹3족 질화물 반도체를 성장시키거나, 그룹3족 질화물 반도체를 성장시킨 후 바로 사파이어 성장기판의 두께를 얇게 성형하는 경우, 성형 과정에서 사파이어 성장기판과 그룹3족 질화물 반도체 사이의 격자상수(LC) 및 열팽창계수(CTE) 차이에 의해 발생된 열-기계적 기인성 스트레스(Thermo-mechanical Induced Stress) 때문에 다이 또는 웨이퍼가 변형되고 파손되는 문제점이 발생하였다.
이에 따라, 본 발명은 사파이어 기판인 제1 기판(511)을 초박형(Ultra-thin)으로 성형하기 이전에, 반도체층(520) 및/또는 전극(530)을 덮도록 보호층(540)을 형성시킨 다음 동일한 사파이어 기판인 제2 기판(512)을 본딩층(550)을 통해 보호층(540)과 접합시켜 놓음으로써, 얇은 사파이어 성장기판과 그룹3족 질화물 반도체 사이의 격자상수(LC) 및 열팽창계수(CTE) 차이에 의해 발생된 열-기계적 기인성 스트레스(Thermo-mechanical Induced Stress)로 웨이퍼가 파손되는 문제점을 해결할 수 있다. 제1 기판(511)을 초박형으로 성형한 이후에는 두꺼운 제2 기판(512)을 제거함으로써 100㎛ 미만의 두께를 갖는 소형 다이(에피택시 다이 또는 칩 다이) 제조를 가능하게 할 수 있다.
여기서 보호층(540)은 소자 구조를 보호하는 역할을 하는 것으로, 예를 들면, SiO2, SiNx, AlN, Al2O3 등이 포함될 수 있으나 이에 제한되는 것은 아니다.
또한, 본딩층(550)은 금속 본딩(Metal Bonding), 접착 본딩(Adhesive Bonding), 직접 본딩(Direct Bonding) 등 다양한 접합 방식을 이용할 수 있으나 이에 제한되는 것은 아니며, 가능한 에피택시 웨이퍼의 휨(bow) 현상을 억제할 수 있도록 강한 접합력을 가짐과 동시에 가능한 낮은 온도에서 접합할 수 있는 방식으로 마련되는 것이 바람직하다.
성형단계(S540)는 제1 기판(511)을 초박형(Ultra-thin Type)으로 성형시키는 단계이다.
이때, 제조되는 반도체 다이가 방열의 관점에서도 유리하도록, 성형된 사파이어 제1 기판(511)의 두께는 100㎛ 미만의 두께를 가지도록 성형되는 것이 바람직하다.
보다 상세하게, 사파이어 제1 기판(511)을 빠른 속도로 기계적 연마하는 랩핑(Lapping) 공정을 거친 다음, 제1 기판(511)이 정확한 초박형(Ultra-thin)의 최종 두께를 갖도록 기계적 연마(Mechanical Polishing) 공정을 시행한다. 이후 필요한 경우, 최종 성형 단계로서 제1 기판(511)의 표면이 0.5nm 이하의 표면 거칠기를 가지도록 화학적-기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 시행하여 성형 공정을 마무리한다. 그러나 본 발명이 상술한 공정 과정에 한정되는 것은 아니며, 제1 기판(511)을 최종 두께로 성형하기 위한 것이라면 제한되지는 않는다.
가이드홈형성단계(S550)는 초박형으로 성형된 제1 기판(511)의 표면 또는 내부에 레이저 빔(Laser Beam)을 통해 가이드홈(G)을 형성하는 단계이다.
여기서 가이드홈(G)은 초박형으로 성형된 제1 기판(511)의 표면 또는 내부에 형성된 가이드홈(Guide Home), 가이드패스(Guide Path), 크랙(Crack), 노치(Notch) 등을 포함하는 개념이며, 이러한 가이드홈(G)은 연속하는 후속공정에서 레이저 리프트 오프 기법을 통해 제2 기판(512)을 분리 제거 할 때, 제1 기판(511)에 존재하는 잔류 응력(Residual Stress)의 해소(Relief)를 통해 제1 기판(511)이 절단(Dicing)될 때 절단면을 가이드하는 역할을 한다.
보다 상세하게, 후술하는 제거단계(S560)에서 제1 기판(511)이 다이 단위로 절단되어 분리될 수 있도록, 가이드홈형성단계(S550)에서는 초박형으로 성형된 제1 기판(511)의 복수의 영역들에 Laser Scribing, Laser Ablation 또는 Patterning & Plasma Dry Etching 등의 공정을 통해 각각의 표면 또는 내부에 가이드홈(G)을 생성시킬 수 있다.
제거단계(S560)는 제2 기판(512)을 제거하고, 본딩층(550) 및 보호층(540)을 제거하는 단계이다.
이때, 도 17의 (a)에 도시된 바와 같이, 제거단계(S560)는 초박형으로 성형된 제1 기판(511)에 캐리어 테이프(T)(Blue Tape, UV-Tape 등의 Pick & Place가 가능한 테이프)를 부착한 다음, 보호층(540)을 용해함으로써 제2 기판(512), 본딩층(550) 및 보호층(540)을 동시에 제거하거나, 레이저 리프트 오프(Laser Lift Off, LLO) 기법을 이용하여 제2 기판(512)을 제거한 후, 남은 희생분리층(512a), 본딩층(550) 및 보호층(540)을 식각하여 제거한다.
한편, 성형단계(S540)에서 초박형으로 성형된 제1 기판(511)의 표면 또는 내부에 레이저 빔(Laser Beam)을 통해 가이드홈(G)이 형성된 경우, 제거단계(S560)에서 두꺼운 제2 기판(512)이 제거됨으로써, 가이드홈(G)이 형성된 해당 부분에 열-기계적 기인성 스트레스가 작용하여 크랙이 전파됨으로써 제1 기판(511)이 다이 단위로 절단되어 분리될 수 있다. 한편, 절단 공정 이후에는 캐리어 테이프(T)의 사방 확장(Expanding)을 통해 다이와 다이 사이(또는 칩과 칩 사이)의 완전한 분리(또는 이격)을 이룰 수 있다.
또한, 도 17의 (b)에 도시된 바와 같이, 제거단계(S560)는 전력반도체 소자의 방열능을 향상시키기 위해 초박형으로 성형된 제1 기판(511)에 금속접합층(570)을 통해 고방열 지지기판(570)을 접합할 수 있다.
여기서 금속접합층(570)은 예를 들면, 구리(Cu), 금(Au), 은(Ag), 팔라듐(Pd), 인듐(In), 주석(Sn) 등의 금속 또는 이들로 구성되는 합금을 포함하나, 이에 제한되지는 않는다.
또한, 고방열 지지기판(570)은 예를 들면, 탄화실리콘(SiC), 실리콘(Si), 다이아몬드(Diamond), AlNcera 등으로 마련될 수 있으나 이에 제한되지는 않으며, 기판 중 제조하고자 하는 전력반도체 소자의 목적에 맞는 기판을 선택할 수 있다. 이 중에서 AlNcera 기판은 HEMT 적층 구조와 열팽창계수가 매칭되어 적층 구조 두께 증가와, 조성 균일도 개선, 고방열능과 원가 절감, IC 공정 가능 등의 이점으로 인해 우선적으로 선택될 수 있다.
이후에는 보호층(540)을 용해함으로써 제2 기판(512), 본딩층(550) 및 보호층(540)을 동시에 제거하거나, 레이저 리프트 오프(Laser Lift Off, LLO) 기법을 이용하여 제2 기판(512)을 제거한 후, 남은 희생분리층(512a), 본딩층(550) 및 보호층(540)을 식각하여 제거한다.
한편, 성형단계(S540)에서 초박형으로 성형된 제1 기판(511)의 표면 또는 내부에 레이저 빔(Laser Beam)을 통해 가이드홈(G)이 형성된 경우, 제거단계(S560)에서 두꺼운 제2 기판(512)이 제거됨으로써, 가이드홈(G)이 형성된 해당 부분에 열-기계적 기인성 스트레스가 작용하여 크랙이 전파됨으로써 제1 기판(511)이 다이 단위로 절단되어 분리될 수 있다.
또한, 도 17의 (c)에 도시된 바와 같이, 제거단계(S560)는 초박형으로 성형된 제1 기판(511)에 가이드홈(G)이 형성된 부분에 Photo Resist 등을 이용하여 100㎛ 정도의 두께로 마스킹(PR)(masking)을 한 후, 마스킹(PR) 부분을 제외한 제1 기판(511)의 전면에 도금시드층(580)을 형성시킨 다음, 마스킹(PR) 부분을 제외한 도금시드층(580) 위에 전기도금 기법을 이용하여 전기도금층(590)을 형성시킬 수 있다. 이때, 도금시드층(580)은 Cr/Cu 또는 Ti/Cu로 형성될 수 있으며, 전기도금층(590)은 구리(Cu)로 형성될 수 있다. 이후에는 보호층(540)을 용해함으로써 제2 기판(512), 본딩층(550) 및 보호층(540)을 동시에 제거하거나, 레이저 리프트 오프(Laser Lift Off, LLO) 기법을 이용하여 제2 기판(512)을 제거한 후 남은 희생분리층(512a), 본딩층(550) 및 보호층(540)을 식각하여 제거하며, 마스킹(PR)도 제거한다.
한편, 성형단계(S540)에서 초박형으로 성형된 제1 기판(511)의 표면 또는 내부에 레이저 빔(Laser Beam)을 통해 가이드홈(G)이 형성된 경우, 제거단계(S560)에서 두꺼운 제2 기판(512)이 제거되고 마스킹(PR)이 제거됨으로써, 가이드홈(G)이 형성된 해당 부분에 열-기계적 기인성 스트레스가 작용하여 크랙이 전파됨으로써 제1 기판(511)이 다이 단위로 절단되어 분리될 수 있으며, 도금시드층(580)과 전기도금층(590)은 마스킹(PR)이 제거됨에 따라 다이 단위로 분리될 수 있다.
이상에서, 본 발명의 실시 예를 구성하는 모든 구성 요소들이 하나로 결합하거나 결합하여 동작하는 것으로 설명되었다고 해서, 본 발명이 반드시 이러한 실시 예에 한정되는 것은 아니다. 즉, 본 발명의 목적 범위 안에서라면, 그 모든 구성요소들이 하나 이상으로 선택적으로 결합하여 동작할 수도 있다.
또한, 이상에서 기재된 "포함하다", "구성하다" 또는 "가지다" 등의 용어는, 특별히 반대되는 기재가 없는 한, 해당 구성 요소가 내재할 수 있음을 의미하는 것이므로, 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것으로 해석되어야 한다. 기술적이거나 과학적인 용어를 포함한 모든 용어들은, 다르게 정의되지 않는 한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미와 일치하는 것으로 해석되어야 하며, 본 발명에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
그리고 이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다.
따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
S100 : 본 발명의 제1 실시예에 따른 초박형 반도체 다이의 제조 방법
S110 : 준비단계
S120 : 전극형성단계
S130 : 접합단계
S140 : 성형단계
S150 : 가이드홈형성단계
S160 : 제거단계
111 : 제1 기판
112 : 제2 기판
112a : 희생분리층
120 : 반도체층
121 : 제1 반도체 영역
122 : 제2 반도체 영역
123 : 활성 영역
130 : 전극
P : 패시베이션층
B : 본딩패드층
140 : 보호층
150 : 본딩층
G : 가이드홈
T : 캐리어 테이프
S200 : 본 발명의 제2 실시예에 따른 초박형 반도체 다이의 제조 방법
S210 : 준비단계
S220 : 전극형성단계
S230 : 접합단계
S240 : 성형단계
S250 : 가이드홈형성단계
S260 : 제거단계
211 : 제1 기판
212 : 제2 기판
213 : 제3 기판
212a : 희생분리층
220 : 반도체층
221 : 제1 반도체 영역
222 : 제2 반도체 영역
223 : 활성 영역
230 : 전극
240 : 보호층
250 : 본딩층
260 : 접합층
G : 가이드홈
T : 캐리어 테이프
S300 : 본 발명의 제3 실시예에 따른 초박형 반도체 다이의 제조 방법
S310 : 준비단계
S320 : 전극형성단계
S330 : 접합단계
S340 : 성형단계
S350 : 가이드홈형성단계
S360 : 제거단계
311 : 제1 기판
312 : 제2 기판
313 : 제3 기판
312a : 희생분리층
320 : 반도체층
321 : 제1 반도체 영역
322 : 제2 반도체 영역
323 : 활성 영역
330 : 전극
331 : 하부전극
340 : 보호층
350 : 본딩층
360 : 접합층
G : 가이드홈
T : 캐리어 테이프
S400 : 본 발명의 제4 실시예에 따른 초박형 반도체 다이의 제조 방법
S410 : 준비단계
S420 : 전극형성단계
S430 : 접합단계
S440 : 성형단계
S450 : 가이드홈형성단계
S460 : 제거단계
411 : 제1 기판
412 : 제2 기판
412a : 희생분리층
420 : 반도체층
421 : 제1 반도체 영역
422 : 제2 반도체 영역
423 : 활성 영역
430 : 전극
440 : 보호층
450 : 본딩층
G : 가이드홈
T : 캐리어 테이프
S500 : 본 발명의 제5 실시예에 따른 초박형 반도체 다이의 제조 방법
S510 : 준비단계
S520 : 전극형성단계
S530 : 접합단계
S540 : 성형단계
S550 : 가이드홈형성단계
S560 : 제거단계
511 : 제1 기판
512 : 제2 기판
512a : 희생분리층
520 : 반도체층
521 : 버퍼층
522 : 채널층
523 : 배리어층
530 : 전극
P : 패시베이션층
540 : 보호층
550 : 본딩층
G : 가이드홈
T : 캐리어 테이프
560 : 금속접합층
570 : 지지기판
PR : 마스킹
580 : 도금시드층
590 : 전기도금층

Claims (34)

  1. 상면에 반도체층이 성장되어 있는 제1 기판을 준비하는 준비단계;
    본딩층을 통해 제2 기판을 상기 반도체층과 접합시키는 접합단계;
    상기 제1 기판을 초박형(Ultra-thin)으로 성형하는 성형단계;
    초박형으로 성형된 상기 제1 기판의 표면 또는 내부에 다이(Die) 단위로 가이드홈을 형성하는 가이드홈형성단계; 및
    상기 제2 기판을 제거하고, 상기 본딩층을 제거하는 제거단계를 포함하는, 초박형 반도체 다이의 제조 방법.
  2. 청구항 1에 있어서,
    상기 제거단계는,
    상기 제2 기판이 제거됨으로써 상기 제1 기판의 상기 가이드홈으로부터 크랙이 생성된 후 상기 크랙이 상기 반도체층으로 전파되어, 전파된 상기 크랙에 의해 상기 제1 기판과 상기 반도체층이 다이 단위로 분리되는 것을 특징으로 하는, 초박형 반도체 다이의 제조 방법.
  3. 청구항 1에 있어서,
    상기 제1 기판 및 상기 제2 기판은,
    사파이어 기판인 것을 특징으로 하는, 초박형 반도체 다이의 제조 방법.
  4. 청구항 1에 있어서,
    상기 반도체층은,
    제1 도전성을 가지는 제1 반도체 영역, 상기 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체 영역 및 상기 제1 반도체 영역과 상기 제2 반도체 영역 사이에 개재되며 전자와 정공의 재결합을 이용하여 빛을 생성하는 활성 영역을 포함하는, 초박형 반도체 다이의 제조 방법.
  5. 청구항 1에 있어서,
    상기 준비단계 이후에,
    상기 반도체층 위에 전극을 형성시키는 전극형성단계를 더 포함하고,
    상기 전극은,
    p형 오믹전극 및 n형 오믹전극 중 적어도 하나를 포함하는, 초박형 반도체 다이의 제조 방법.
  6. 청구항 5에 있어서,
    상기 반도체층에는,
    상기 전극의 적어도 일부를 덮는 패시베이션층이 형성되는 것을 특징으로 하는, 초박형 반도체 다이의 제조 방법.
  7. 청구항 5에 있어서,
    상기 접합단계는,
    상기 전극을 덮도록 보호층을 형성시키고, 상기 본딩층을 통해 상기 제2 기판을 상기 보호층과 접합시키며,
    상기 제거단계는,
    상기 제2 기판을 제거하고, 상기 본딩층 및 상기 보호층을 제거하는 것을 특징으로 하는, 초박형 반도체 다이의 제조 방법.
  8. 청구항 1에 있어서,
    성형된 상기 제1 기판의 두께는,
    50㎛ 미만인 것을 특징으로 하는, 초박형 반도체 다이의 제조 방법.
  9. 청구항 1에 있어서,
    상기 제거단계는,
    레이저 리프트 오프(Laser Lift Off, LLO) 기법을 이용하여 상기 제2 기판을 제거하는 것을 특징으로 하는, 초박형 반도체 다이의 제조 방법.
  10. 청구항 9에 있어서,
    상기 제2 기판은,
    희생분리층이 구비되는 것을 특징으로 하는, 초박형 반도체 다이의 제조 방법.
  11. 상면에 반도체층이 성장되어 있는 제1 기판을 준비하는 준비단계;
    본딩층을 통해 제2 기판을 상기 반도체층과 접합시키는 접합단계;
    상기 제1 기판을 제거하여 상기 반도체층을 노출시킨 후, 접합층을 통해 제3 기판을 노출된 상기 반도체층과 접합시킨 다음, 상기 제3 기판을 초박형(Ultra-thin)으로 성형시키는 성형단계;
    초박형으로 성형된 상기 제3 기판의 표면 또는 내부에 다이(Die) 단위로 가이드홈을 형성하는 가이드홈형성단계; 및
    상기 제2 기판을 제거하고, 상기 본딩층을 제거하는 제거단계를 포함하는, 초박형 반도체 다이의 제조 방법.
  12. 청구항 11에 있어서,
    상기 제거단계는,
    상기 제2 기판이 제거됨으로써 상기 제3 기판의 상기 가이드홈으로부터 크랙이 생성된 후 상기 크랙이 상기 반도체층으로 전파되어, 전파된 상기 크랙에 의해 상기 제3 기판과 상기 반도체층이 다이 단위로 분리되는 것을 특징으로 하는, 초박형 반도체 다이의 제조 방법.
  13. 청구항 11에 있어서,
    상기 제1 기판, 상기 제2 기판 및 상기 제3 기판은,
    사파이어 기판인 것을 특징으로 하는, 초박형 반도체 다이의 제조 방법.
  14. 청구항 11에 있어서,
    상기 반도체층은,
    제1 도전성을 가지는 제1 반도체 영역, 상기 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체 영역 및 상기 제1 반도체 영역과 상기 제2 반도체 영역 사이에 개재되며 전자와 정공의 재결합을 이용하여 빛을 생성하는 활성 영역을 포함하는, 초박형 반도체 다이의 제조 방법.
  15. 청구항 11에 있어서,
    상기 준비단계 이후에,
    상기 반도체층 위에 전극을 형성시키는 전극형성단계를 더 포함하고,
    상기 전극은,
    p형 오믹전극 및 n형 오믹전극 중 적어도 하나를 포함하는, 초박형 반도체 다이의 제조 방법.
  16. 청구항 15에 있어서,
    상기 반도체층에는,
    상기 전극의 적어도 일부를 덮는 패시베이션층이 형성되는 것을 특징으로 하는, 초박형 반도체 다이의 제조 방법.
  17. 청구항 15에 있어서,
    상기 접합단계는,
    상기 전극을 덮도록 보호층을 형성시키고, 상기 본딩층을 통해 상기 제2 기판을 상기 보호층과 접합시키며,
    상기 제거단계는,
    상기 제2 기판을 제거하고, 상기 본딩층 및 상기 보호층을 제거하는 것을 특징으로 하는, 초박형 반도체 다이의 제조 방법.
  18. 청구항 11에 있어서,
    성형된 상기 제3 기판의 두께는,
    50㎛ 미만인 것을 특징으로 하는, 초박형 반도체 다이의 제조 방법.
  19. 청구항 11에 있어서,
    상기 제거단계는,
    레이저 리프트 오프(Laser Lift Off, LLO) 기법을 이용하여 상기 제2 기판을 제거하는 것을 특징으로 하는, 초박형 반도체 다이의 제조 방법.
  20. 청구항 19에 있어서,
    상기 제2 기판은,
    희생분리층이 구비되는 것을 특징으로 하는, 초박형 반도체 다이의 제조 방법.
  21. 청구항 11에 있어서,
    상기 성형단계는,
    노출된 상기 반도체층에 하부전극을 형성시키고, 상기 접합층을 통해 상기 제3 기판을 상기 하부전극과 접합시킨 다음, 상기 제3 기판을 초박형으로 성형시키는 것을 특징으로 하는, 초박형 반도체 다이의 제조 방법.
  22. 상면에 반도체층이 성장되어 있는 제1 기판을 준비하는 준비단계;
    상기 반도체층을 식각하여 다이(Die) 단위로 분리시킨 후, 본딩층을 통해 제2 기판을 상기 반도체층과 접합시키는 접합단계;
    상기 제1 기판을 초박형(Ultra-thin)으로 성형시키는 성형단계;
    초박형으로 성형된 상기 제1 기판의 표면 또는 내부에 다이 단위로 가이드홈을 형성하는 가이드홈형성단계; 및
    상기 제2 기판을 제거하고, 상기 본딩층을 제거하는 제거단계를 포함하는, 초박형 반도체 다이의 제조 방법.
  23. 청구항 22에 있어서,
    상기 제거단계는,
    상기 제2 기판이 제거됨으로써 상기 제1 기판의 상기 가이드홈으로부터 크랙이 생성되어, 생성된 상기 크랙에 의해 상기 제1 기판이 다이 단위로 분리되는 것을 특징으로 하는, 초박형 반도체 다이의 제조 방법.
  24. 청구항 22에 있어서,
    상기 제1 기판 및 상기 제2 기판은,
    사파이어 기판인 것을 특징으로 하는, 초박형 반도체 다이의 제조 방법.
  25. 청구항 22에 있어서,
    상기 반도체층은,
    제1 도전성을 가지는 제1 반도체 영역, 상기 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체 영역 및 상기 제1 반도체 영역과 상기 제2 반도체 영역 사이에 개재되며 전자와 정공의 재결합을 이용하여 빛을 생성하는 활성 영역을 포함하는, 초박형 반도체 다이의 제조 방법.
  26. 청구항 25에 있어서,
    상기 준비단계 이후에,
    상기 반도체층 위에 전극을 형성시키는 전극형성단계를 더 포함하고,
    상기 전극은,
    p형 오믹전극 및 n형 오믹전극 중 적어도 하나를 포함하는, 초박형 반도체 다이의 제조 방법.
  27. 청구항 26에 있어서,
    상기 접합단계는,
    상기 전극을 덮도록 보호층을 형성시키고, 상기 본딩층을 통해 상기 제2 기판을 상기 보호층과 접합시키며,
    상기 제거단계는,
    상기 제2 기판을 제거하고, 상기 본딩층 및 상기 보호층을 제거하는 것을 특징으로 하는, 초박형 반도체 다이의 제조 방법.
  28. 청구항 25에 있어서,
    성형된 상기 제1 기판의 두께는,
    50㎛ 미만인 것을 특징으로 하는, 초박형 반도체 다이의 제조 방법.
  29. 청구항 22에 있어서,
    상기 반도체층은,
    버퍼층, 상기 버퍼층 위에 배치되며 이차원 전자 가스(2DEG)가 형성되는 채널층 및 상기 채널층 위에 배치되는 배리어층을 포함하는, 초박형 반도체 다이의 제조 방법.
  30. 청구항 29에 있어서,
    상기 준비단계 이후에,
    상기 반도체층 위에 전극을 형성시키는 전극형성단계를 더 포함하고,
    상기 전극은,
    소스전극, 드레인전극 및 게이트전극 중 적어도 하나를 포함하는, 초박형 반도체 다이의 제조 방법.
  31. 청구항 30에 있어서,
    상기 접합단계는,
    상기 전극을 덮도록 보호층을 형성시키고, 상기 본딩층을 통해 상기 제2 기판을 상기 보호층과 접합시키며,
    상기 제거단계는,
    상기 제2 기판을 제거하고, 상기 본딩층 및 상기 보호층을 제거하는 것을 특징으로 하는, 초박형 반도체 다이의 제조 방법.
  32. 청구항 29에 있어서,
    성형된 상기 제1 기판의 두께는,
    100㎛ 미만인 것을 특징으로 하는, 초박형 반도체 다이의 제조 방법.
  33. 청구항 29에 있어서,
    성형된 상기 제1 기판에는,
    접합층을 통해 고방열 지지기판이 접합되는 것을 특징으로 하는, 초박형 반도체 다이의 제조 방법.
  34. 청구항 29에 있어서,
    성형된 상기 제1 기판에는,
    방열을 위한 금속도금층이 형성되는 것을 특징으로 하는, 초박형 반도체 다이의 제조 방법.
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