CN111223927B - GaN-金刚石-Si半导体结构、器件及制备方法 - Google Patents
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Abstract
本发明提供一种GaN‑金刚石‑Si半导体结构、器件及制备方法，在键合工艺前，通过较厚的AlxGa1‑xN叠层作为缓冲层使用；在键合工艺后，仅保留临近GaN沟道层的最小x值的AlxGa1‑xN层，以作为AlxGa1‑xN势垒层；通过金刚石薄膜键合，并通过新的第二Si衬底取代第一Si衬底，且优选第二Si衬底采用Si（100）衬底。本发明在解决应力问题的同时，制备工艺简单，适用性较强，且制备的结构及器件具有良好的散热性及可靠性，且可降低单位成本，提高产量。
Description
技术领域
本发明属于半导体技术领域，涉及一种GaN-金刚石-Si半导体结构、器件及制备方法。
背景技术
作为第三代半导体材料的代表，氮化镓（GaN）具有如高临界击穿电场、高电子迁移率、高二维电子气浓度和良好的高温工作能力等许多优良的特性。因此，基于GaN的第三代半导体器件，如高电子迁移率晶体管（HEMT）、异质结场效应晶体管（HFET）等已经得到了应用，尤其在射频、微波等需要大功率和高频率的领域具有明显优势。
在现有的GaN半导体结构或器件的制造中，通常采用SiC或Si作为衬底，以进行异质外延薄膜的生长。虽然SiC材料的有效晶格常数（0.31nm）更接近于GaN材料（失配3.5%），但由于Si衬底可提供更大的尺寸选择，同时价格更为低廉，所以在Si衬底上外延GaN薄膜是一种首选。但由于Si衬底与GaN材料的晶格不匹配（失配17%）以及热膨胀系数不匹配的问题，在Si衬底上通常需要外延AlGaN过渡缓冲层，用以进行应力调节，而后再依次外延GaN沟道及势垒层等。其中，为了释放应力及限制缺陷，AlGaN过渡缓冲层通常需要2μm-5μm的厚度，但较厚的AlGaN过渡缓冲层，同时会带来导热性能差的问题，而GaN半导体结构通常应用于大功率放大器件，如果无法及时有效的散热，器件工作稳定性就会受到严重影响，从而散热性差的AlGaN过渡缓冲层是一个令人困扰的问题。
因此，提供一种GaN-金刚石-Si半导体结构、器件及制备方法，实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种GaN-金刚石-Si半导体结构、器件及制备方法，用于解决现有技术在GaN半导体结构中，由于AlGaN过渡缓冲层较厚所带来的散热性差的问题。
为实现上述目的及其他相关目的，本发明提供一种GaN-金刚石-Si半导体结构的制备方法，包括以下步骤：
提供第一Si衬底；
于所述第一Si衬底上形成AlN成核层；
于所述AlN成核层上形成AlxGa1-xN叠层，0＜x＜1，且远离所述AlN成核层的AlxGa1- xN层的x值小于临近所述AlN成核层的AlxGa1-xN层的x值；
于所述AlxGa1-xN叠层上形成GaN沟道层；
于所述GaN沟道层上形成AlyGa1-yN背势垒层，0＜y＜1；
于所述AlyGa1-yN背势垒层上形成金刚石薄膜；
提供第二Si衬底，并将所述金刚石薄膜与所述第二Si衬底进行键合；
去除所述第一Si衬底、AlN成核层及部分所述AlxGa1-xN叠层，且保留最小x值的所述AlxGa1-xN层，以形成AlxGa1-xN势垒层。
可选地，形成的所述AlxGa1-xN势垒层的厚度范围包括20nm~30nm；形成的所述AlyGa1-yN背势垒层的厚度范围包括20nm~100nm；以减薄AlGaN层的厚度，提高散热性。
可选地，形成的所述AlxGa1-xN叠层中包括与所述GaN沟道层相接触的Al0.3Ga0.7N层，所述Al0.3Ga0.7N层的厚度范围包括50nm~100nm，且所述Al0.3Ga0.7N层经减薄后形成Al0.3Ga0.7N势垒层，所述Al0.3Ga0.7N势垒层的厚度范围包括20nm~30nm；形成的所述AlyGa1-yN背势垒层包括Al0.3Ga0.7N背势垒层，且所述Al0.3Ga0.7N背势垒层的厚度范围包括20nm~100nm；从而在所述GaN沟道层的相对两面提供接触性能良好，且自极化能力较强的AlGaN层，以具有较高浓度的二维电子气，提高可靠性。
可选地，采用CVD法，以包括CH4和H2的原料，在650℃~950℃下，于所述AlyGa1-yN背势垒层上形成厚度范围包括1μm~5μm的所述金刚石薄膜；以通过金刚石薄膜提高散热性。
可选地，通过渐变的所述AlxGa1-xN层，可进行良好的应力的调节，其中，形成所述AlxGa1-xN叠层的步骤包括：
于所述AlN层上形成第一AlxGa1-xN层，0.5＜x≤0.8；
于所述第一AlxGa1-xN层上形成第二AlxGa1-xN层，0.3＜x≤0.5；
于所述第二AlxGa1-xN层上形成第三AlxGa1-xN层，0＜x≤0.3。
可选地，为使所述金刚石薄膜及第二Si衬底进行良好的键合，其中，键合所述金刚石薄膜及第二Si衬底的方法包括：
在真空条件下，分别对所述金刚石薄膜及第二Si衬底进行表面激活处理；
在室温及压强范围为1MPa~2MPa的条件下，键合所述金刚石薄膜及第二Si衬底。
可选地，去除所述第一Si衬底的方法包括CMP法；为获得精准控制的所述AlxGa1-xN势垒层的厚度，去除部分所述AlxGa1-xN叠层的方法包括等离子干法刻蚀法。
可选地，所述第一Si衬底为Si（111）衬底，以便于后续制备高温外延层；所述第二Si衬底为Si（100）衬底，以便于在大尺寸晶圆上实现器件的制备，以节省单位成本，大幅提高产量。
本发明提供一种GaN-金刚石-Si半导体结构，所述半导体结构包括：
第二Si衬底；
金刚石薄膜，所述金刚石薄膜位于所述第二Si衬底上；
AlyGa1-yN背势垒层，0＜y＜1，所述AlyGa1-yN背势垒层位于所述金刚石薄膜上；
GaN沟道层，所述GaN沟道层位于所述AlyGa1-yN背势垒层上；
AlxGa1-xN势垒层，0＜x＜1，所述AlxGa1-xN势垒层位于所述GaN沟道层上。
可选地，所述AlxGa1-xN势垒层的厚度范围包括20nm~30nm；所述AlyGa1-yN背势垒层的厚度范围包括20nm~100nm。
可选地，x的取值范围包括0＜x≤0.3，y的取值围包括0＜y≤0.3。
可选地，x=y，其中，所述AlxGa1-xN势垒层包括Al0.3Ga0.7N势垒层，所述AlyGa1-yN背势垒层包括Al0.3Ga0.7N背势垒层。
可选地，所述第二Si衬底为Si（100）衬底；所述金刚石薄膜的厚度范围包括1μm~5μm。
本发明还提供一种GaN-金刚石-Si半导体器件的制备方法，包括以下步骤：
采用任一上述的制备方法制备GaN-金刚石-Si半导体结构；
于所述AlxGa1-xN势垒层上形成电极。
可选地，在形成所述电极之前还包括采用数字刻蚀技术对所述AlxGa1-xN势垒层进行表面清洗的步骤，以去除污染物等，从而与所述电极形成良好的欧姆接触；在形成所述电极之后还包括形成钝化层的步骤，以形成良好的保护作用。
本发明还提供一种GaN-金刚石-Si半导体器件，所述半导体器件包括：
任一上述GaN-金刚石-Si半导体结构；
电极，位于所述AlxGa1-xN势垒层上。
可选地，所述半导体器件还包括与所述电极及AlxGa1-xN势垒层相接触的钝化层。
如上所述，本发明的GaN-金刚石-Si半导体结构、器件及制备方法，包括以下有益效果：
在键合工艺前，通过较厚的AlxGa1-xN叠层作为缓冲层使用，可解决第一Si衬底与GaN沟道层之间晶格不匹配以及热膨胀系数不匹配的问题，以释放应力及限制缺陷；在键合工艺后，通过去除较厚的AlxGa1-xN叠层中存在大量位错、缺陷、热导率也大为受损的部分AlxGa1-xN层，仅保留临近GaN沟道层的最小x值的AlxGa1-xN层，以作为AlxGa1-xN势垒层，从而可大幅提高最终所制备的GaN半导体结构与器件的可靠性及散热性能；
在键合工艺前，由于在进行高温外延异质GaN沟道层时，第一Si衬底经过高温外延工艺，因此相对比较脆弱，而在键合工艺后，通过新的第二Si衬底取代第一Si衬底，从而可降低工艺过程中晶圆碎裂的可能性，且优选第二Si衬底采用Si（100）衬底，从而可在大尺寸晶圆上实现器件的制备，以节省单位成本，大幅提高产量；
通过金刚石薄膜键合，可大幅缓解GaN器件的散热问题；
本发明的GaN-金刚石-Si半导体结构、器件及制备方法，在解决应力问题的同时，制备工艺简单，适用性较强，且制备的结构及器件具有良好的散热性及可靠性，且可降低单位成本，提高产量。
附图说明
图1显示为实施例中制备GaN-金刚石-Si半导体结构的工艺流程图。
图2显示为实施例中形成金刚石薄膜后的结构示意图。
图3显示为实施例中将金刚石薄膜与第二Si衬底进行键合时的操作示意图。
图4显示为实施例中将金刚石薄膜与第二Si衬底进行键合后的结构示意图。
图5显示为实施例中去除第一Si衬底、AlN成核层及部分AlxGa1-xN叠层的操作示意图。
图6显示为实施例中制备的GaN-金刚石-Si半导体结构的结构示意图。
图7显示为实施例中制备的GaN-金刚石-Si半导体器件的结构示意图。
元件标号说明
100-Si（111）衬底；200-AlN成核层；300-AlxGa1-xN叠层；310-Al0.8Ga0.2N层；320-Al0.5Ga0.5N层；330、330a-Al0.3Ga0.7N层；330b-Al0.3Ga0.7N势垒层；400-GaN沟道层；500-Al0.3Ga0.7N背势垒层；600-金刚石薄膜；700-Si（100）衬底；800-电极；810-源极；820-漏极；830-栅极；900-钝化层。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1~图7。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
参阅图1，本实施例提供一种GaN-金刚石-Si半导体结构的制备方法，其中：
在键合工艺前，通过较厚的AlxGa1-xN叠层作为缓冲层使用，可解决第一Si衬底与GaN沟道层之间晶格不匹配以及热膨胀系数不匹配的问题，以释放应力及限制缺陷；在键合工艺后，通过去除较厚的AlxGa1-xN叠层中存在大量位错、缺陷、热导率也大为受损的部分AlxGa1-xN层，仅保留临近GaN沟道层的最小x值的AlxGa1-xN层，以作为AlxGa1-xN势垒层，从而可大幅提高最终所制备的GaN半导体结构与器件的可靠性及散热性能；
在键合工艺前，由于在进行高温外延异质GaN沟道层时，第一Si衬底经过高温外延工艺，因此相对比较脆弱，而在键合工艺后，通过新的第二Si衬底取代第一Si衬底，从而可降低工艺过程中晶圆碎裂的可能性；
通过金刚石薄膜键合，可大幅缓解GaN器件的散热问题；
本实施例的GaN-金刚石-Si半导体结构的制备方法，在解决应力问题的同时，制备工艺简单，适用性较强，且制备的结构及器件具有良好的散热性及可靠性，且可降低单位成本，提高产量。
具体的，参阅图2~图6，显示为制备GaN-金刚石-Si半导体结构各步骤的结构示意图。
首先，形成键合前的第一Si衬底/AlN成核层/AlxGa1-xN叠层/GaN沟道层/AlyGa1-yN背势垒层/金刚石薄膜的复合结构。
具体的，参阅图2，提供第一Si衬底，其中为满足后续高温外延工艺的需求，所述第一Si衬底优选为Si（111）衬底100，但并非局限于此。
接着，在所述Si（111）衬底100上形成外延AlN成核层200，以作为种子层；而后再外延所述AlxGa1-xN叠层300，其中，所述AlxGa1-xN叠层300，0＜x＜1，且远离所述AlN成核层200的AlxGa1-xN层的x值小于临近所述AlN成核层200的AlxGa1-xN层的x值，以缓解所述Si（111）衬底100与GaN沟道层400晶格不匹配及热膨胀系数不匹配的问题。
作为示例，形成所述AlxGa1-xN叠层300的步骤包括：
于所述AlN层上形成第一AlxGa1-xN层，0.5＜x≤0.8；
于所述第一AlxGa1-xN层上形成第二AlxGa1-xN层，0.3＜x≤0.5；
于所述第二AlxGa1-xN层上形成第三AlxGa1-xN层，0＜x≤0.3。
具体的，所述AlxGa1-xN叠层300的层数并非局限于3层，也可为2层、4层、5层等，具体可根据x值、各AlxGa1-xN层的厚度及工艺制程的需要进行选择，以使所述AlxGa1-xN叠层300中，自所述AlN成核层200向所述GaN沟道层400延伸的方向上，x值逐渐减小，从而通过渐变的x值，形成Al组分渐变的AlxGa1-xN层，以通过渐变的AlxGa1-xN层进行应力的调节。参阅图2，本实施例中，所述AlxGa1-xN叠层300优选具有3层，以在满足应力调节的前提下，减少工艺步骤；进一步的，优选所述第一AlxGa1-xN层采用x=0.8的Al0.8Ga0.2N层310，所述第二AlxGa1-xN层采用x=0.5的Al0.5Ga0.5N层320，所述第三AlxGa1-xN层采用x=0.3的Al0.3Ga0.7N层330，但并非局限于此，x值也可采用其对应取值范围的任何值，此处不作过分限制。
接着，于所述AlxGa1-xN叠层300上形成所述GaN沟道层400。
作为示例，形成的所述AlN层200的厚度范围包括100nm~400nm；形成的所述GaN沟道层400的厚度范围包括0.3μm~1μm，以满足后续工艺制程的需求，且通过所述AlxGa1-xN叠层300可作为所述AlN层200及GaN沟道层400的过渡缓冲层，从而释放应力及限制缺陷。
接着，于所述GaN沟道层400上形成AlyGa1-yN背势垒层，0＜y＜1。
作为示例，形成的所述AlyGa1-yN背势垒层包括Al0.3Ga0.7N背势垒层500，且所述Al0.3Ga0.7N背势垒层500的厚度范围包括20nm~100nm。
具体的，所述AlyGa1-yN背势垒层中y值并非局限于y=0.3，也可采用如0.2、0.4、0.5、0.6、0.8、0.9等值，本实施例中，采用所述Al0.3Ga0.7N背势垒层500可在所述GaN沟道层400的相对两面形成相同材料层，从而便于形成良好的界面接触，调节应力。所述AlyGa1-yN背势垒层的层数也并非局限于1层，根据y值、形成的所述AlyGa1-yN背势垒层的厚度及工艺需求，也可采用叠层结构，如2层、3层等，此处不作过分限制。本实施例中，为简化工艺仅采用1层所述AlyGa1-yN背势垒层，且优选y值与x值相等，即x=y=0.3的所述Al0.3Ga0.7N背势垒层500，以通过Al0.3Ga0.7N层提供具有较强的自极化能力，提高二维电子气浓度，制备具有良好的防漏电性能及较高的击穿电压的GaN半导体结构及器件。进一步的优选所述Al0.3Ga0.7N背势垒层500与所述Al0.3Ga0.7N层330具有相同的厚度，以在所述GaN沟道层400的相对两面形成对称结构，以进一步的提高应力调节性能。
接着，于所述AlyGa1-yN背势垒层上形成金刚石薄膜600。
作为示例，采用CVD法，以包括CH4和H2的原料，在650℃~950℃下，于所述AlyGa1-yN背势垒层上形成厚度范围包括1μm~5μm的所述金刚石薄膜600。
具体的，形成所述金刚石薄膜600的方法包括在低温低压下利用CVD法，以CH4和H2作为主要原料，以通过CH4提供碳源，H2提供原子态的氢，以促使更多的碳转变为sp3的金刚石结构，从而在650℃~950℃下，可于所述AlyGa1-yN背势垒层上形成所述金刚石薄膜600。其中，优选所述金刚石薄膜600的厚度范围包括1μm~5μm，如2μm、3μm、4μm等任何界限范围内的值，以通过具有良好导热性的所述金刚石薄膜600解决散热问题。
接着，参阅图3及图4，提供第二Si衬底，并将所述金刚石薄膜600与所述第二Si衬底进行键合。
作为示例，所述第二Si衬底优选为Si（100）衬底700，以通过所述Si（100）衬底700与所述金刚石薄膜600形成良好的界面接触性能，且通过新的所述Si（100）衬底700可降低工艺过程中晶圆碎裂的可能性，以及可在大尺寸晶圆上实现器件的制备，以节省单位成本，大幅提高产量，但所述第二Si衬底的材质并非局限于此。
作为示例，键合所述金刚石薄膜600及第二Si衬底的方法包括：
在真空条件下，分别对所述金刚石薄膜600及第二Si衬底进行表面激活处理；
在室温及压强范围为1MPa~2MPa的条件下，键合所述金刚石薄膜600及第二Si衬底。
具体的，在真空条件下，先分别对所述Si（100）衬底700及金刚石薄膜600的表面进行原子或离子刻蚀，诸如氩气快速原子轰击来激活材料表面，以去除表面污染物或有机、氧化物，使表面纯净清洁；然后在室温且利用一定压力，如1MPa~2MPa，将所述Si（100）衬底700及金刚石薄膜600进行直接接触键合。由于键合表面通过活化处理，因此极易直接成键，从而后续无需进行高温退火工艺，从而可降低对所述Si（100）衬底700的损伤，以便于后续在以所述Si（100）衬底700作为新的衬底使用时，可降低工艺过程中晶圆碎裂的可能性，可在大尺寸晶圆上实现器件的制备，以节省单位成本，大幅提高产量。
接着，参阅图5及图6，去除所述第一Si衬底、AlN成核200及部分所述AlxGa1-xN叠层300，且保留最小x值的所述AlxGa1-xN层，以形成AlxGa1-xN势垒层。
作为示例，去除所述第一Si衬底的方法包括CMP法；去除部分所述AlxGa1-xN叠层300的方法包括等离子干法刻蚀法，如利用氯基Cl2/Ar等离子干法刻蚀技术刻蚀所述AlxGa1-xN叠层300，以精确控制好刻蚀厚度，获得所期望保留的最小x值的所述AlxGa1-xN层，以降低缺陷，将保留下来的所述AlxGa1-xN层直接作为势垒层使用。
具体的，参阅图5及图6，本实施例中，最小x值的所述AlxGa1-xN层采用x=0.3，厚度范围包括50nm~100nm的所述Al0.3Ga0.7N层330，且在减薄过程中，将部分所述Al0.3Ga0.7N层330a去除，而保留厚度范围包括20nm~30nm的Al0.3Ga0.7N层，从而可进一步的去除可能存在损伤及缺陷的所述Al0.3Ga0.7N层330a，以将保留下来的所述Al0.3Ga0.7N层直接作为Al0.3Ga0.7N势垒层330b。因此，在键合工艺前，通过较厚的所述AlxGa1-xN叠层300作为缓冲层使用，可解决所述Si（111）衬底100与所述GaN沟道层400之间的晶格不匹配以及热膨胀系数不匹配的问题，以释放应力及限制缺陷；而在键合工艺后，通过去除较厚的所述AlxGa1-xN叠层300中存在的大量位错、缺陷、热导率也大为受损的部分AlxGa1-xN层，仅保留部分厚度的所述Al0.3Ga0.7N层，以作为所述AlxGa1-xN势垒层，从而可大幅提高最终所制备的GaN半导体结构与器件的可靠性及散热性能。
本实施例还提供一种GaN-金刚石-Si半导体结构，所述半导体结构自下而上包括第二Si衬底、金刚石薄膜、AlyGa1-yN背势垒层、GaN沟道层及AlxGa1-xN势垒层。其中，所述GaN-金刚石-Si半导体结构可采用上述制备方法形成，但并非局限于此。参阅图6，本实施例中的所述GaN-金刚石-Si半导体结构采用上述制备方法获得，从而有关所述GaN-金刚石-Si半导体结构的制备工艺，此处不再赘述。
作为示例，所述第二Si衬底为Si（100）衬底700，以通过所述Si（100）衬底700与金刚石薄膜600形成良好的界面接触性能，从而可在大尺寸晶圆上实现器件的制备，以节省单位成本，大幅提高产量。
作为示例，所述AlxGa1-xN势垒层的厚度范围包括20nm~30nm；所述AlyGa1-yN背势垒层的厚度范围包括20nm~100nm；以减小AlxGa1-xN层的厚度，可大幅提高最终所制备的GaN半导体结构与器件的可靠性及散热性能。
作为示例，x的取值范围包括0＜x≤0.3，y的取值围包括0＜y≤0.3，以便于在GaN沟道层400的相对两面形成良好的界面接触，降低晶格不匹配以及热膨胀系数不匹配的问题，以进行应力调节，且可提供具有较强的自极化能力，提高二维电子气浓度，制备具有良好的防漏电性能及较高的击穿电压的GaN半导体结构及器件。
作为示例，x=y，其中，所述AlxGa1-xN势垒层包括Al0.3Ga0.7N势垒层330b，所述AlyGa1-yN背势垒层包括Al0.3Ga0.7N背势垒层500，以进一步的降低晶格不匹配、热膨胀系数不匹配及提高器件防漏电性能，提高器件可靠性；且进一步的优选所述Al0.3Ga0.7N背势垒层500与所述Al0.3Ga0.7N势垒层330b具有相同的厚度，以在所述GaN沟道层400的相对两面形成对称结构，以进一步的提高应力调节性能。
作为示例，所述GaN沟道层400的厚度范围包括0.3μm~1μm；所述金刚石薄膜600的厚度范围包括1μm~5μm，以满足器件性能的需求，且通过具有良好导热性的所述金刚石薄膜600解决散热问题。
本实施例还提供一种GaN-金刚石-Si半导体器件的制备方法，其中，有关所述GaN-金刚石-Si半导体结构的制备、材质此处不再赘述，形成所述GaN-金刚石-Si半导体器件包括以下步骤：
采用上述的制备方法制备GaN-金刚石-Si半导体结构；
于所述AlxGa1-xN势垒层上形成电极。
作为示例，参阅图7，所述电极800包括源极810、漏极820及栅极830；优选地，所述源极810包括Ti/Al/Ni/Au源极，所述漏极820包括Ti/Al/Ni/Au漏极，所述栅极830包括Ni/Au栅极。
具体的，可通过在所述GaN-金刚石-Si半导体结构中的所述AlxGa1-xN势垒层上形成光刻胶，通过曝光显影，形成源漏区，而后可通过蒸镀、溅镀等工艺，在源漏区依次淀积金属Ti/Al/Ni/Au，以形成具有良好欧姆接触的所述源极810及漏极820。同样的，采用光刻法可形成所述栅极830，其中，所述栅极830优选具有良好欧姆接触性能的Ni/Au。
作为示例，在形成所述电极800之前还包括采用数字刻蚀技术对所述AlxGa1-xN势垒层进行表面清洗的步骤，如采用氧气等离子体氧化及酸刻蚀进行表面清洗，以提高所述AlxGa1-xN势垒层表面的清洁度，便于形成具有良好欧姆接触的所述电极800。在形成所述电极800之后还包括形成钝化层900的步骤，以便于对所述GaN-金刚石-Si半导体器件进行保护，其中所述钝化层900可采用SiN材料，但所述钝化层900的材料的选择并非局限与此。
在完成上述工艺后，可采用激光切片的方法形成单个的GaN-金刚石-Si半导体器件，完成所述GaN-金刚石-Si半导体器件的制备，但切割方式并非局限于此，如也可采用刀片切割的方式。
本实施例还提供一种GaN-金刚石-Si半导体器件，所述半导体器件包括：
上述GaN-金刚石-Si半导体结构；
电极，位于所述AlxGa1-xN势垒层上。
如图7，有关所述GaN-金刚石-Si半导体结构的制备、材质此处不再赘述。其中，所述半导体器件可包括如HEMT器件等，但并非局限于此，也可将所述GaN-金刚石-Si半导体结构应用于其他大功率器件，此处不作过分限制。其中，所述电极800包括源极810、漏极820及栅极830；优选地，所述源极810包括Ti/Al/Ni/Au源极，所述漏极820包括Ti/Al/Ni/Au漏极，所述栅极830包括Ni/Au栅极，以形成具有良好欧姆接触的电极，但所述电极的材质及位置并非局限于此，具体根据制备的器件的需求进行选择。
综上所述，本发明的GaN-金刚石-Si半导体结构、器件及制备方法，包括以下有益效果：
在键合工艺前，通过较厚的AlxGa1-xN叠层作为缓冲层使用，可解决第一Si衬底与GaN沟道层之间晶格不匹配以及热膨胀系数不匹配的问题，以释放应力及限制缺陷；在键合工艺后，通过去除较厚的AlxGa1-xN叠层中存在的大量位错、缺陷、热导率也大为受损的部分AlxGa1-xN层，仅保留临近GaN沟道层的最小x值的AlxGa1-xN层，以作为AlxGa1-xN势垒层，从而可大幅提高最终所制备的GaN半导体结构与器件的可靠性及散热性能；
在键合工艺前，由于在进行高温外延异质GaN沟道层时，第一Si衬底经过高温外延工艺，因此相对比较脆弱，而在键合工艺后，通过新的第二Si衬底取代第一Si衬底，从而可降低工艺过程中晶圆碎裂的可能性，且优选第二Si衬底采用Si（100）衬底，可在大尺寸晶圆上实现器件的制备，以节省单位成本，大幅提高产量；
通过金刚石薄膜键合，可大幅缓解GaN器件的散热问题；
本发明的GaN-金刚石-Si半导体结构、器件及制备方法，在解决应力问题的同时，制备工艺简单，适用性较强，且制备的结构及器件具有良好的散热性及可靠性，且可降低单位成本，提高产量。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (4)
1.一种GaN-金刚石-Si半导体结构的制备方法，其特征在于，包括以下步骤：
提供第一Si衬底，所述第一Si衬底为Si（111）衬底；
于所述第一Si衬底上形成AlN成核层；
于所述AlN成核层上形成AlxGa1-xN叠层，形成所述AlxGa1-xN叠层的步骤包括于所述AlN成核层上形成Al0.8Ga0.2N层，于所述Al0.8Ga0.2N层上形成Al0.5Ga0.5N层以及于所述Al0.5Ga0.5N层上形成Al0.3Ga0.7N层，其中，所述Al0.3Ga0.7N层的厚度范围包括50nm~100nm；
于所述Al0.3Ga0.7N层上形成GaN沟道层；
于所述GaN沟道层上形成Al0.3Ga0.7N背势垒层，且所述Al0.3Ga0.7N背势垒层与所述Al0.3Ga0.7N层具有相同的厚度，以在所述GaN沟道层的相对两面形成对称结构；
采用CVD法，以包括CH4和H2的原料，在650℃~950℃下，于所述Al0.3Ga0.7N背势垒层上形成金刚石薄膜，所述金刚石薄膜的厚度范围包括1μm~5μm；
提供第二Si衬底，所述第二Si衬底为Si（100）衬底，并将所述金刚石薄膜与所述第二Si衬底进行键合，所述键合的步骤包括在真空条件下，分别对所述金刚石薄膜及第二Si衬底进行表面激活处理，在室温及压强范围为1MPa~2MPa的条件下，键合所述金刚石薄膜及第二Si衬底；
以所述Al0.3Ga0.7N层作为分离层，去除所述第一Si衬底、AlN成核层及部分所述AlxGa1-xN叠层，且保留部分所述Al0.3Ga0.7N层，以形成Al0.3Ga0.7N势垒层，且所述Al0.3Ga0.7N势垒层的厚度范围包括20nm~30nm。
2.根据权利要求1所述的制备方法，其特征在于：去除所述第一Si衬底的方法包括CMP法；去除部分所述AlxGa1-xN叠层的方法包括等离子干法刻蚀法。
3.一种GaN-金刚石-Si半导体器件的制备方法，其特征在于，包括以下步骤：
采用权利要求1~2中任一所述的制备方法制备GaN-金刚石-Si半导体结构；
于所述Al0.3Ga0.7N势垒层上形成电极。
4.根据权利要求3所述的制备方法，其特征在于：在形成所述电极之前还包括采用数字刻蚀技术对所述Al0.3Ga0.7N势垒层进行表面清洗的步骤；在形成所述电极之后还包括形成钝化层的步骤。
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