JP7016445B2 - 半導体素子の製造方法 - Google Patents

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Description

本発明は、半導体素子の製造方法に関する。
半導体産業の分野では、小型化のための高密度パッケージ化、並びに、高性能化するための半導体素子の薄肉化ひいては放熱向上化などが求められている。薄肉化は、半導体パターンなどの回路素子を形成した半導体基板の裏面を、機械的及び化学的に研磨することを含む。この薄肉化を行うためには、半導体の回路素子が形成された表面と支持基板とを接着した後に、研磨工程だけでなく、研磨工程後の支持基板剥離工程及び分割（切断）工程において、回路素子にクラック及び破損が生じることがないようにする必要がある。
なお、従来の接着、研磨、分割、剥離工程では、（ｉ）複数の回路素子が形成された表面を、低融点ワックス、有機接着剤、無機接着剤、粘着テープ等の接着材料で支持基板に接着させ、（ｉｉ）裏面から半導体基板を薄肉化（研磨）した後に、複数の回路素子を別の基板に接合する転写を行い、（ｉｉｉ）複数の回路素子を分割し、（ｉｖ）光照射、加熱、化学的エッチング等で支持基板を回路素子から剥離すること、が行われる（例えば特許文献１及び２）。
特開２００３－２０３８８６号公報 特開２００５－１５９１５５号公報
上述したように、半導体基板の、複数の回路素子が形成された表面と、支持基板とを接着した後に、半導体基板の裏面の薄肉化が行われる。薄肉後の半導体基板の厚さが５０μｍ以上であれば、回路素子に破損等の不良がない状態で半導体素子を作製することができる。しかしながら、薄肉後の半導体基板の厚さが２０μｍ以下程度になると、回路素子を支持していた半導体基板がほとんどなくなり、回路素子の強度が弱くなってしまう。この場合、分割及び剥離を行うときに回路素子にクラック、破損、膜剥離などの不具合が発生しやすくなるため、不良になる半導体素子が多くなり、良品率が低下するという問題があった。
そこで、本発明は、上記のような問題点を鑑みてなされたものであり、半導体素子の不良を抑制可能な技術を提供することを目的とする。
本発明に係る半導体素子の製造方法は、（ａ）半導体基板の、複数の回路素子が形成された第１主面上に、接着保護層、接着層、剥離層、支持基板がこの順に配設された積層体を形成する工程と、（ｂ）前記半導体基板の第１主面と逆側の第２主面から研磨を行うことによって、前記複数の回路素子が形成された部分以外の前記半導体基板を除去する工程と、（ｃ）前記回路素子が形成された部分を転写基板に接合する工程と、（ｄ）前記剥離層を光照射することによって、前記剥離層及び前記支持基板を除去する工程と、（ｅ）前記接着層を加熱処理によって除去する工程と、（ｆ）前記接着保護層を化学処理によって除去する工程と、（ｇ）前記複数の回路素子を分割する工程とを備える。
本発明によれば、接着保護層を形成することによって半導体素子の不良を抑制することができる。
本発明の目的、特徴、態様及び利点は、以下の詳細な説明と添付図面とによって、より明白となる。
実施の形態１に係る半導体素子の製造工程を示すフローチャートである。 実施の形態１に係る半導体素子の製造工程を示す断面図である。 実施の形態１に係る半導体素子の製造工程を示す断面図である。 実施の形態１に係る半導体素子の製造工程を示す断面図である。 実施の形態１に係る半導体素子の製造工程を示す断面図である。 実施の形態１に係る半導体素子の製造工程を示す断面図である。 実施の形態１に係る半導体素子の製造工程を示す断面図である。 実施の形態１に係る半導体素子の製造工程を示す断面図である。 実施の形態１に係る半導体素子の製造工程を示す断面図である。 実施の形態１に係る半導体素子の製造工程を示す断面図である。 実施の形態１に係る半導体素子の製造工程を示す断面図である。 実施の形態１に係る半導体素子の製造工程を示す断面図である。 実施の形態２に係る半導体素子の製造工程を示すフローチャートである。 実施の形態２に係る半導体素子の製造工程を示す断面図である。 実施の形態２に係る半導体素子の製造工程を示す断面図である。 実施の形態２に係る半導体素子の製造工程を示す断面図である。 実施の形態２に係る半導体素子の製造工程を示す断面図である。
＜実施の形態１＞
以下、本発明の実施の形態１に係る半導体素子の製造方法について説明する。図１は、本実施の形態１に係る半導体素子の製造工程を示すフローチャートである。図２から図１２は、その製造工程を示す断面図である。本実施の形態１では、複数の回路素子が形成された半導体基板上における接着保護層及び接着層の形成、接着層と支持基板との接着（貼り合わせ）、基板薄膜化（研磨）、ダイシングなどによる分割（切断）、転写基板の接合、支持基板の剥離、接着層の剥離、接着保護層の剥離をこの順に行う。
以下では一例として、窒化ガリウム半導体からなる高周波回路素子が形成された半導体基板の裏面を薄肉化（研磨）し、放熱基板としてダイヤモンド膜が形成された基板に高周波回路素子を転写することによって、放熱効率が高められた高出力半導体素子を作成する製造方法について説明する。
ここで、回路素子の放熱効率を向上して高出力を得るためには熱伝導性を高める必要がある。そのためには、半導体基板の回路素子が形成された部分以外の半導体基板を、薄肉化によって除去することが考えられる。しかしながら、回路素子の厚さが１０μｍ程度になると、その強度が低くなるため、回路素子ひいては半導体素子が、分割、接合、剥離工程の間に破損などによって不良となってしまうことがある。これに対して、以下で説明する本実施の形態１によれば、そのような半導体素子の不良を抑制することが可能となっている。なお、以下の本実施の形態１は、以下の製造方法に限ったものではなく、半導体回路素子を薄肉化（研磨）するあらゆる半導体素子の製造方法に適用することができる。
まず図２に示すように、シリコンウエハやＳｉＣ（炭化珪素）ウエハ等の半導体基板１の第１主面（表面）に複数の回路素子２を形成する。回路素子２は、例えば、金属からなる電極、及び、半導体基板１のうちの不純物領域などを含む。なお、図２などでは、複数の回路素子２が簡略化されており、複数の回路素子２が形成された部分が図示されている。
次に図３に示すように、半導体基板１の上記第１主面上に接着保護層３を塗布形成し、回路素子２を接着保護層３によって覆う（図１のステップＳ１）。接着保護層３は、後工程において薄肉化された回路素子２が膜応力などによって変形したり破損したりするのを抑制するための、膜強度を補強する層であり、回路素子２に対して比較的強い接着力を持つ層である。回路素子２が、エアブリッジ構造のような中空構造の電極（図示せず）を含む高周波回路素子である場合、当該電極は後の剥離工程などで損傷しないように接着保護層３によって保護される。
接着保護層３は、例えば、加熱硬化型樹脂または光硬化型樹脂と有機溶剤とからなる材料であって、化学処理で除去可能な材料からなる接着剤を含む。当該材料は、例えばアクリル樹脂、オレフィン樹脂、フェノール樹脂、ポリプロピレン樹脂、ポリエチレン樹脂、ポリエチレン樹脂等を含む。
接着保護層３の塗布方法には、例えば、半導体基板１の回路素子２が形成された第１主面上に、接着保護層３となる接着剤を乗せてから、半導体基板１の面内の中心を基準にして高速回転させるスピンコート法が用いられる。接着保護層３の塗布厚は例えば５～８μｍである。接着保護層３の塗布方法は、印刷法、スプレー法などであってもよい。塗布された接着保護層３を、ホットプレート等で９０～１２０℃に加熱することによって、接着保護層３の溶剤成分を蒸発させ、接着保護層３を硬化させる。接着保護層３が光硬化性樹脂を含む場合には、乾燥させた接着保護層３を光照射して硬化させてもよい。
それから図４に示すように、これまで加工された半導体基板１とは別に、支持基板６上に剥離層５を形成して第１構造体を形成する（図１のステップＳ２）。剥離層５は、例えば、光照射されたときに吸収発熱し熱分解するようなカーボン材料からなる樹脂と有機溶剤とからなる接着剤を含む。剥離層５は、例えば、スピンコート法、印刷法、スプレー法などで塗布した後に加熱乾燥することによって形成される。支持基板６には、例えば無アルカリガラスやサファイヤガラスなどの、硬質かつ光透過性を持つウエハが用いられる。
また図４に示すように、接着保護層３上に接着層４を形成した第２構造体を形成する（図１のステップＳ２）。本実施の形態１では、接着層４は、ウレタンアクリレート、アクリル樹脂アクリレート、エポキシアクリレート等の紫外線硬化性樹脂と有機溶剤等とからなる接着剤を含む。接着層４は、例えば、スピンコート法、印刷法、スプレー法などで塗布した後に加熱乾燥することによって形成される。
それから図５に示すように、第１構造体と第２構造体とを重ね合わせて、剥離層５と接着層４とを接触させる。その状態で、光透過性を持つ支持基板６側から紫外線照射して接着層４を樹脂硬化させることによって、第１構造体と第２構造体とを接着させて貼り合わせる（図１のステップＳ３）。
なお、接着層４は、紫外線硬化樹脂を含まなくてもよい。しかしながら本実施の形態１のように、接着層４が紫外線硬化樹脂を含む場合には、比較的短時間で接着層４の硬化が可能となるため、工程時間の短縮、及び、位置合わせのズレ抑制が期待できる。
上記接着（貼り合わせ）の際、接着層４及び剥離層５に空気などが入ると、その部分が未接着部分となり接着強度を低下させる要因となる。このため、重ね合わせ後、接着前に、真空中で接着層４及び剥離層５を脱泡し、その後に接着を行うと、未接着部分を低減することができるので、接着強度の低下を抑制することができる。
以上により、半導体基板１の、複数の回路素子２が形成された第１主面上に、接着保護層３、接着層４、剥離層５、支持基板６がこの順に配設された積層体が形成される。なお、この積層体の形成は、以上に限ったものではない。例えば、半導体基板１の第１主面上に、接着保護層３、接着層４、剥離層５、支持基板６をこの順に形成することによって積層体を形成してもよい。
次に図６に示すように、半導体基板１の第１主面と逆側の第２主面（裏面）から研磨を含む薄肉化を行うことによって、複数の回路素子２が形成された部分以外の半導体基板１を除去する（図１のステップＳ４）。
研磨前の半導体基板１の厚さは例えば５００μｍであり、研磨後の半導体基板１の厚さは例えば２０μｍである。半導体基板１の研磨方法には、例えば、機械研磨、化学研磨、機械化学研磨等が用いられる。その後、例えば、ＲＩＥ（リアクティブイオンエッチング）などのドライエッチングを用いて半導体基板１をさらに薄肉化することによって、半導体基板１の厚さを例えば１０μｍにする。
それから図７及び図８に示すように、ダイシングなどによる分割工程（切断工程）によって、複数の回路素子２、接着保護層３、接着層４、剥離層５、支持基板６を分割してチップ化する（図１のステップＳ５）。これにより、複数の回路素子２のそれぞれが個別化される。なお、ダイシング方法には、例えば、ダイシングブレードを用いた機械的なダイシング、レーザーダイシング、プラズマダイシング等が用いられる。
ここで、接着保護層３を設けない製造方法では、複数の回路素子２を保持していた半導体基板１が概ね除去されているため、膜強度が低下し、残留膜応力で変形する力が働く。このため、分割工程時などにおいて膜のクラック、剥離、欠けなどが発生し、回路素子２が不良となることがある。しかし、本実施の形態１では、薄肉化された回路素子２は接着保護層３に強く密着されて、回路素子２などの膜強度が接着保護層３によって高められるため、回路素子２の残留膜応力などによる変形が抑制される。よって、分割工程などにおけるクラック、剥離、欠けによる回路素子２の不良、ひいては半導体素子の不良を抑制することができる。
次に図９に示すように、回路素子２が形成された部分を放熱用の転写基板７に接合する（図１のステップＳ６）。本実施の形態１では、個別化された回路素子２ごとに回路素子２が転写基板７に接合される。転写基板７は、例えばシリコン基板上に厚さ１００μｍのダイヤモンド層を形成し、当該ダイヤモンド層の表面粗さ（例えば二乗平均平方根粗さＲｑ）を精密研磨によって１ｎｍ以下にした基板が用いられる。
回路素子２と転写基板７との接合には、例えば常温接合が用いられる。具体的には、真空チャンバー内で、回路素子２側の研磨面と転写基板７側のダイヤ接合面とにアルゴンイオンビームを照射して、それら表面の酸化物除去（清浄化）を行う。その後、酸化物除去された表面同士の位置合わせを行い、当該表面同士を接触させた状態において真空中で加圧することによって常温接合が行われる。この常温接合は、支持基板６や転写基板７に対して温度ストレスが発生する加熱が不要となるため、回路素子２の反りなどの変形を抑制することができる点で優れている。
その後、以下に説明する工程（図１のステップＳ７～Ｓ９）によって、これまでの工程によって形成された構造体から支持基板６、剥離層５、接着層４、接着保護層３を剥離（除去）する。
まず図１０に示すように、剥離層５を光照射して加熱分解することによって、剥離層５及び支持基板６を剥離する（図１のステップＳ７）。本実施の形態１では、これまでの工程によって形成された構造体に対し、支持基板６側からの光照射を行うことによって、剥離層５の樹脂を加熱分解して剥離層５とともに支持基板６を剥離する。光照射には、例えば剥離層５全面をスキャンするレーザーが用いられる。剥離層５にレーザーを照射することで、剥離層５のカーボンなどが光を吸収し加熱されて熱分解される。その結果、支持基板６と接着層４との間の密着力（密着度、接着力、接着度）が低下するため、剥離層５及び支持基板６を容易に剥離することができる。
次に図１１に示すように、接着層４を加熱処理によって剥離する（図１のステップＳ８）。接着層４は接着保護層３と強固に接着されているため、粘着テープを用いて接着層４を剥離することはできない。そこで、接着層４と接着保護層３との密着力を低下させて剥離するために加熱処理を行う。この加熱処理により、接着層４及び接着保護層３から有機成分がガスとして放出し、接着層４と接着保護層３との密着力が低下するため、接着層４を剥離することができる。
なお、加熱処理の温度は、接着保護層３を形成した硬化温度以上であってもよい。例えば、ステップＳ１においてホットプレートを用いて９０℃での硬化された接着保護層３を、２００℃に設定されたホットプレート上で１０分間加熱すると、容易に接着層４を剥離することができる。なお、接着層４を剥離するための加熱温度が１５０℃より低い場合には、ガスの放出が少ないため、上記密着力は大きくは低下せず、接着層４の剥離に大きな力が必要になる。逆に、接着層４を剥離するための加熱温度が２２０℃を大きく超えると、回路素子２の反りなどの変形が発生し、後の剥離工程での破損、クラックの原因となる。このため、接着層４を剥離するための加熱温度は例えば１７０～２２０℃が好ましい。加熱処理後、接着層４に粘着テープを貼り付けてピールすることで、接着層４を簡単に、かつ残渣もなく剥離することができる。
最後に図１２に示すように、接着保護層３を化学処理によって剥離する（図１のステップＳ９）。剥離は、例えば、アルカリ性、酸性、有機溶剤等の剥離液に、接着保護層３を浸漬して分解することにより行われる。接着保護層３の除去後、回路素子２及び転写基板７からなる半導体素子を洗浄及び乾燥することによって、半導体素子を作成することができる。
＜実施の形態１のまとめ＞
以上のような本実施の形態１に係る半導体素子の製造方法によれば、接着保護層３を形成することによって、高周波デバイス素子などの半導体素子の不良を抑制することができる。
＜実施の形態２＞
以下、本発明の実施の形態２に係る半導体素子の製造方法について説明する。図１３は、本実施の形態２に係る半導体素子の製造工程を示すフローチャートであり、図１４から図１７は、その一部の製造工程を示す断面図である。以下、本実施の形態２に係る構成要素のうち、上述の構成要素と同じまたは類似する構成要素については同じ参照符号を付し、異なる構成要素について主に説明する。
図１３の製造工程では、実施の形態１の製造工程（図１）においてステップＳ５をステップＳ８とステップＳ９との間に移動させた製造工程と同様である。本実施の形態２では、複数の回路素子が形成された半導体基板上における接着保護層及び接着層の形成、接着層と支持基板との接着（貼り合わせ）、基板薄膜化（研磨）、転写基板の接合、支持基板の剥離、接着層の剥離、ダイシングなどによる分割（切断）、接着保護層の剥離をこの順に行う。
本実施の形態２では、まず図１３のステップＳ１～Ｓ４において、本実施の形態１で説明した図１のステップＳ１～Ｓ４の工程（図２～図６の工程）と同様の工程を行う。その後、本実施の形態１で説明した図１のステップＳ６～Ｓ８の工程と同様の工程を行う。以下、ステップＳ６以降の工程について主要な内容のみ説明する。
まず図１４に示すように、複数の回路素子２が形成された部分を放熱用の転写基板７に接合する（図１３のステップＳ６）。回路素子２と転写基板７との接合には、例えば常温接合が用いられる。次に図１５に示すように、これまでの工程によって形成された構造体のうち、剥離層５を光照射して加熱分解することによって、剥離層５及び支持基板６を剥離する（図１３のステップＳ７）。それから図１６に示すように、接着層４を加熱処理によって剥離する（図１３のステップＳ８）。
次に図１７及び図１１に示すように、ダイシングなどによる分割工程（切断工程）によって、複数の回路素子２、接着保護層３、転写基板７を分割してチップ化する（図１３のステップＳ５）。ダイシングには、例えば、転写基板７からレーザー照射するレーザーダイシングが用いられる。これは、ダイシングブレードを用いた機械的ダイシング方法では、硬度の高いダイヤモンド層からなる転写基板７を分割（切断）できないためである。なお、このレーザーの比較的大きな出力のパワーが、回路素子２に影響することも考えられる。そのため、接着保護層３の除去前に分割工程を行えば、回路素子２の欠けやクラック等の破損を接着保護層３によって抑制することができる。ただし、レーザーパワーによる回路素子２への影響が小さい場合には、接着保護層３の除去後に分割工程を行ってもよい。
最後に、図１２に示すように、接着保護層３を化学処理によって剥離する（図１３のステップＳ９）ことによって、回路素子２及び転写基板７からなる半導体素子を作成することができる。
＜実施の形態２のまとめ＞
本実施の形態２でも実施の形態１と同様に、接着保護層３を形成することによって、高周波デバイス素子などの半導体素子の不良を抑制することができる。
また、実施の形態１では、分割工程によって個別チップ化した回路素子２に、当該回路素子２と同じ大きさの転写基板７を接合した（図９）。これに対して本実施の形態２では、先に回路素子２に転写基板７を接合して接着層４などを剥離してから、分割工程を行う。このような本実施の形態２の製造方法によれば、例えば複数の回路素子２を一括して転写基板７に接合することができる。このため、工程時間の短縮、及び、支持基板６の再利用が可能となるので、プロセスコストを削減することができる。また、放熱用の転写基板７であるダイヤモンド層の成膜を大型基板で均一に作製できる観点からも、プロセスコストを削減することができる。また、剥離層５及び接着層４の剥離工程を一括して行うことができるため、個別にチップ化された回路素子２からこれら層を剥離する場合に比べて、剥離時の回路素子２の膜強度を強くすることができる。このため、剥離工程で回路素子２が破損することを抑制することができる。
＜実施の形態３＞
接着層４と接着保護層３とは強固に接着しており、研磨、分割工程時にはほぼ剥離しないので、回路素子２の破損等は発生しない。しかしながら、接着層４は剥離しにくく、剥離テープを貼ってピールする方法では簡単に剥離できない。そこで実施の形態１及び２のステップＳ８（図１及び図１３）の加熱処理では、接着保護層３から有機溶剤成分を放出し、接着層４と接着保護層３との間の界面の接合力を低下させることによって、ピール法などで簡単に接着層４を剥離することを可能にしている。
さて、接着保護層３の有機成分は、その形成工程でほとんど蒸発するが、完全には蒸発せず、より高温で加熱することでほぼ完全に蒸発する。接着保護層３の有機溶剤には、沸点が１２０～２００℃のものを使用することを想定しているが、接着保護層３の有機溶剤に沸点が比較的低いものを使用すると、接着層４の剥離に寄与する接着保護層３が少なくなってしまう。一方、接着保護層３の有機溶剤に沸点が高いものを用いた場合には、乾燥温度を高くしないと有機溶剤が蒸発せず、膜強度が低い接着保護層３が形成されてしまう。
そこで本発明の実施の形態３では、接着保護層３は、沸点が異なる複数種類の有機溶剤成分を含んでいる。これにより、同じ乾燥温度でも高沸点の溶剤は低沸点の溶剤よりも残留するので、接着層４の剥離時に蒸発する接着保護層３の有機成分が多くなり、接着層４の剥離をより容易に行うことができる。その一方で、膜強度が高い接着保護層３を形成することができる。なお、接着保護層３の有機溶剤には、例えば、ポリプロピレングリコール、モノメチルエーテル、３－メトキシブチルアセテート、エチルラクテート、２－エトキシエチルアセテート、Ｎ－ブチルアセテート、キシレン、トルエン等のうち、沸点の異なる２種類以上の溶剤を混合した溶剤が用いられる。
＜実施の形態３のまとめ＞
以上のような本実施の形態３に係る半導体素子の製造方法によれば、接着層４の剥離をより容易に行うことができる。
＜変形例＞
実施の形態１の製造方法（図１）では、分割工程（ステップＳ５）は、半導体基板１の研磨を含む薄膜化工程（ステップＳ４）と、転写基板７の接合工程（ステップＳ６）との間に行われた。また実施の形態２の製造方法（図１３）では、分割工程（ステップＳ５）は、接着層４の剥離工程（ステップＳ８）と、接着保護層３の剥離工程（ステップＳ９）との間に行われた。しかしこれらに限ったものではなく、分割工程（ステップＳ５）は、薄膜化工程（ステップＳ４）の後で行われればよい。
なお、本発明は、その発明の範囲内において、各実施の形態及び各変形例を自由に組み合わせたり、各実施の形態及び各変形例を適宜、変形、省略したりすることが可能である。
本発明は詳細に説明されたが、上記した説明は、すべての態様において、例示であって、本発明がそれに限定されるものではない。例示されていない無数の変形例が、本発明の範囲から外れることなく想定され得るものと解される。
１ 半導体基板、２ 回路素子、３ 接着保護層、４ 接着層、５ 剥離層、６ 支持基板、７ 転写基板。

Claims (7)

  1. （ａ）半導体基板の、複数の回路素子が形成された第１主面上に、接着保護層、接着層、剥離層、支持基板がこの順に配設された積層体を形成する工程と、
    （ｂ）前記半導体基板の第１主面と逆側の第２主面から研磨を行うことによって、前記複数の回路素子が形成された部分以外の前記半導体基板を除去する工程と、
    （ｃ）前記回路素子が形成された部分を転写基板に接合する工程と、
    （ｄ）前記剥離層を光照射することによって、前記剥離層及び前記支持基板を除去する工程と、
    （ｅ）前記接着層を加熱処理によって除去する工程と、
    （ｆ）前記接着保護層を化学処理によって除去する工程と、
    （ｇ）前記複数の回路素子を分割する工程と
    を備える、半導体素子の製造方法。
  2. 請求項１に記載の半導体素子の製造方法であって、
    前記工程（ｇ）は、前記工程（ｂ）と前記工程（ｃ）との間、または、前記工程（ｅ）と前記工程（ｆ）との間にて行われる、半導体素子の製造方法。
  3. 請求項１または請求項２に記載の半導体素子の製造方法であって、
    前記工程（ｅ）の前記加熱処理の温度は、前記工程（ａ）の前記接着保護層を形成する温度よりも高い、半導体素子の製造方法。
  4. 請求項１から請求項３のうちのいずれか１項に記載の半導体素子の製造方法であって、
    前記回路素子は、エアブリッジ構造の電極を含む、半導体素子の製造方法。
  5. 請求項１から請求項４のうちのいずれか１項に記載の半導体素子の製造方法であって、
    前記工程（ｃ）は前記回路素子を転写基板に接合する常温接合を含む、半導体素子の製造方法。
  6. 請求項１から請求項５のうちのいずれか１項に記載の半導体素子の製造方法であって、
    前記接着保護層は、沸点が異なる複数種類の有機溶剤成分を含む、半導体素子の製造方法。
  7. 請求項１から請求項６のうちのいずれか１項に記載の半導体素子の製造方法であって、
    前記接着層は、紫外線硬化樹脂を含む、半導体素子の製造方法。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3113771B1 (fr) * 2020-08-27 2022-10-21 Commissariat Energie Atomique Procédé de fabrication d'un substrat-poignée destiné au collage temporaire d'un substrat.
TW202324523A (zh) * 2021-11-30 2023-06-16 群創光電股份有限公司 電子裝置的製造方法
CN114551323B (zh) * 2022-02-25 2023-06-16 广东芯粤能半导体有限公司 半导体器件及形成方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013232459A (ja) 2012-04-27 2013-11-14 Shin Etsu Chem Co Ltd ウエハ加工体、ウエハ加工用部材、ウエハ加工用仮接着材、及び薄型ウエハの製造方法
JP2013243275A (ja) 2012-05-22 2013-12-05 Pawdec:Kk ＧａＮ系半導体素子およびその製造方法
JP2014130853A (ja) 2012-12-27 2014-07-10 Fujifilm Corp 半導体装置製造用仮接着剤、並びに、それを用いた接着性支持体、及び、半導体装置の製造方法
WO2018016350A1 (ja) 2016-07-19 2018-01-25 三菱電機株式会社 半導体基板及びその製造方法
WO2018083961A1 (ja) 2016-11-01 2018-05-11 信越化学工業株式会社 デバイス層を転写基板に転写する方法および高熱伝導性基板
WO2019013212A1 (ja) 2017-07-14 2019-01-17 信越化学工業株式会社 高熱伝導性のデバイス基板およびその製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4478268B2 (ja) * 1999-12-28 2010-06-09 セイコーエプソン株式会社 薄膜デバイスの製造方法
US6603191B2 (en) * 2000-05-18 2003-08-05 Casio Computer Co., Ltd. Semiconductor device and method of manufacturing the same
JP3906962B2 (ja) * 2000-08-31 2007-04-18 リンテック株式会社 半導体装置の製造方法
US6982184B2 (en) * 2001-05-02 2006-01-03 Silverbrook Research Pty Ltd Method of fabricating MEMS devices on a silicon wafer
JP4284911B2 (ja) 2002-01-09 2009-06-24 ソニー株式会社 素子の転写方法
JP2004221187A (ja) * 2003-01-10 2004-08-05 Toshiba Corp 半導体装置の製造装置及びその製造方法
JP4405246B2 (ja) 2003-11-27 2010-01-27 スリーエム イノベイティブ プロパティズ カンパニー 半導体チップの製造方法
JP2006049800A (ja) * 2004-03-10 2006-02-16 Seiko Epson Corp 薄膜デバイスの供給体、薄膜デバイスの供給体の製造方法、転写方法、半導体装置の製造方法及び電子機器
JP4776188B2 (ja) * 2004-08-03 2011-09-21 古河電気工業株式会社 半導体装置製造方法およびウエハ加工用テープ
US7727875B2 (en) * 2007-06-21 2010-06-01 Stats Chippac, Ltd. Grooving bumped wafer pre-underfill system
KR100963675B1 (ko) * 2008-03-14 2010-06-15 제일모직주식회사 반도체 패키징용 복합기능 테이프 및 이를 이용한 반도체소자의 제조방법
US20090311849A1 (en) * 2008-06-17 2009-12-17 International Business Machines Corporation Methods of separating integrated circuit chips fabricated on a wafer
JP4766180B2 (ja) * 2009-05-13 2011-09-07 日立化成工業株式会社 接着剤組成物
JP2015032797A (ja) * 2013-08-06 2015-02-16 日本電信電話株式会社 窒化物半導体装置とその製造方法
JP6595296B2 (ja) * 2015-10-19 2019-10-23 デクセリアルズ株式会社 保護テープ、及び半導体装置の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013232459A (ja) 2012-04-27 2013-11-14 Shin Etsu Chem Co Ltd ウエハ加工体、ウエハ加工用部材、ウエハ加工用仮接着材、及び薄型ウエハの製造方法
JP2013243275A (ja) 2012-05-22 2013-12-05 Pawdec:Kk ＧａＮ系半導体素子およびその製造方法
JP2014130853A (ja) 2012-12-27 2014-07-10 Fujifilm Corp 半導体装置製造用仮接着剤、並びに、それを用いた接着性支持体、及び、半導体装置の製造方法
WO2018016350A1 (ja) 2016-07-19 2018-01-25 三菱電機株式会社 半導体基板及びその製造方法
WO2018083961A1 (ja) 2016-11-01 2018-05-11 信越化学工業株式会社 デバイス層を転写基板に転写する方法および高熱伝導性基板
WO2019013212A1 (ja) 2017-07-14 2019-01-17 信越化学工業株式会社 高熱伝導性のデバイス基板およびその製造方法

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