JP2011142213A - 薄膜電子素子の個片化方法及びその方法により製造された電子素子搭載粘着性シート - Google Patents

Abstract

【課題】性能の劣化が抑制可能な薄膜電子素子の個片化方法及びその方法により製造された電子素子搭載粘着性シートを提供する。
【解決手段】互いに離間する２つの電子素子１３がその上に形成された基板を準備する工程と、サポート基板Ｓ２が電子素子１３を介して基板と対向するように、接着層１５を介して基板とサポート基板Ｓ２とを貼り合わせる工程と、基板を除去して電子素子１３及び接着層１５を露出させる工程と、露出された電子素子１３及び接着層１５と加熱により粘着力が低下する材料を含むダイシングテープ１１とを貼り付ける工程と、サポート基板Ｓ２を除去する工程と、接着層１５をダイシングテープ１１及び電子素子１３から剥離して電子素子１３を露出させる工程と、ダイシングテープ１１を加熱することで電子素子１３をダイシングテープ１１から分離する工程と、を備える。
【選択図】図５

Description

本発明は、薄膜電子素子の個片化方法に関するもので、特に単一の基板に複数個の薄膜電子素子を形成し、個片化する方法に関する。また、本発明は、その方法により製造された電子素子搭載粘着性シートに関する。

単一の基板上に形成された複数個の電子素子を個片化する方法を開示するものとしては、例えば下記の特許文献１がある。特許文献１の方法では、完成された複数の分割チップが第二の接着性シート上の接着剤層に互いに離間して埋め込まれるように形成される。続いて、第二の接着性シートの背面側から対象の分割チップを突き上げピンで突き上げる。その後、吸着機能を有するピックアップ用のコレットで対象の分割チップをピックアップする。

しかし、特許文献１に記載の個片化方法では、分割チップが第二の接着性シートの背面側から押圧して突き上げられる。そのため、分割チップに応力が与えられ、分割チップが損傷する場合がある。その結果、分割チップの性能が劣化してしまうため、この方法を薄膜電子素子にそのまま適用することはできない。

特開２００８−０１０４６４号公報

本発明は、このような問題を鑑みなされたものであり、性能の劣化が抑制可能な薄膜電子素子の個片化方法及びその方法により製造された電子素子搭載粘着性シートを提供することを課題としている。

本発明に係る薄膜電子素子の個片化方法は、互いに離間する２つの薄膜電子素子部がその上に形成された第１基板を準備する工程と、第２基板を準備し、該第２基板が薄膜電子素子部を介して第１基板と対向するように、接着層を介して第１基板と第２基板とを貼り合わせる工程と、第１基板を除去して薄膜電子素子部及び接着層を露出させる工程と、露出された薄膜電子素子部及び接着層と、加熱により粘着力が低下する材料を含む粘着性シートとを貼り付ける工程と、粘着性シートが貼り付けられた薄膜電子素子部及び接着層から第２基板を除去する工程と、接着層を粘着性シート及び薄膜電子素子部から剥離して薄膜電子素子部を露出させる工程と、粘着性シートを加熱することで露出された薄膜電子素子部を粘着性シートから分離する工程と、を備える。

本発明に係る薄膜電子素子の個片化方法では、露出された薄膜電子素子部及び接着層と粘着性シートとを貼り付けて、接着層を粘着性シート及び薄膜電子素子部から剥離する。また、加熱により粘着力が低下する材料を含む粘着性シートを加熱して、薄膜電子素子部を粘着性シートから分離する。このように、本発明に係る薄膜電子素子の個片化方法によれば、個片化の対象となる薄膜電子素子部を粘着性シートの背面側から物理的に押圧することなく薄膜電子素子部を粘着性テープから分離することができるので、薄膜電子素子部に加わる応力が著しく低減される。その結果、外部応力による薄膜電子素子部の性能の劣化が抑制できる。また、それに伴い、製造工程における歩留まりの低下が抑制される。

また、粘着性シートが発泡性の材料を含むことが好適である。この場合、粘着性シートを加熱すると、粘着材層が加熱発泡して多孔体となり、粘着性シートの粘着力が低下する。そのため、薄膜電子素子部が粘着性シートから簡単に分離される。また、２つの薄膜電子素子部間の間隔が接着層の厚みより大きいことが好適である。これにより、薄膜電子素子部に加わる応力を抑制しつつ、粘着性シート及び薄膜電子素子部から接着層を容易に剥離することができる。

また、本発明に係る電子素子搭載粘着性シートは、粘着性シートと、粘着性シート上に設けられた２つの薄膜電子素子部と、を備え、粘着性シートが、加熱により粘着力が低下する材料を含む。

本発明に係る電子素子搭載粘着性シートでは、粘着性シートが加熱により粘着力が低下する材料を含むので、個片化の対象となる薄膜電子素子部を粘着性シートの背面側から物理的に押圧することなく、粘着性シートを加熱して薄膜電子素子部を粘着性シートから分離することができる。そのため、薄膜電子素子部に加わる外部応力を大きく低減することができる。従って、本発明に係る電子素子搭載粘着性シートによれば、外部応力による薄膜電子素子部の性能の劣化を抑制することができる。また、薄膜電子素子部を粘着性シートから分離する前においても、以下のような効果が得られる。すなわち、２つの薄膜電子素子部が粘着性シート上に設けられているので、２つの薄膜電子素子部を単体で取り扱う必要がなく、粘着性シートと共に取り扱われることができる。そのため、搬送等が容易となり、薄膜電子素子部が損傷することが抑制できる。また、薄膜電子素子部が接着された状態で検査に掛けることが可能であるので、従来のように薄膜電子素子部を個々に取り出して検査をする方法と比べると費用が削減でき、更に検査データを付加して出荷することも可能となる。

本発明によれば、性能の劣化が抑制可能な薄膜電子素子の個片化方法及びその方法により製造された電子素子搭載粘着性シートが提供される。

図１の（ａ）は、本実施形態に係る薄膜電子素子の個片化方法によって製造された電子素子搭載テープを模式的に示す模式図であり、図１の（ｂ）は、本実施形態に係る薄膜電子素子を模式的に示す模式図である。 図２の（ａ）及び（ｂ）はそれぞれ、本実施形態に係る薄膜電子素子の個片化方法の一工程を模式的に示す図である。 図３の（ａ）及び（ｂ）はそれぞれ、本実施形態に係る薄膜電子素子の個片化方法の一工程を模式的に示す図である。 図４の（ａ）及び（ｂ）はそれぞれ、本実施形態に係る薄膜電子素子の個片化方法の一工程を模式的に示す図である。 図５の（ａ）及び（ｂ）はそれぞれ、本実施形態に係る薄膜電子素子の個片化方法の一工程を模式的に示す図である。

以下、添付図面を参照しながら本発明の実施形態を詳細に説明する。なお、図面の説明において、同一又は同等の要素には同一符号を用い、重複する説明を省略する。なお、各図面における寸法、形状は必ずしも実際のものと同一ではなく、理解を容易にするため誇張して描かれている部分がある。図１（ａ）は、本実施形態に係る電子素子搭載テープ（電子素子搭載粘着性シート）１を模式的に示す模式図である。電子素子搭載テープ１は、ダイシングテープ（粘着性シート）１１と、ダイシングテープ１１上に設けられた複数の電子素子（薄膜電子素子部）１３とを備える。また、電子素子搭載テープ１では、ダイシングテープ１１を例えば１２０℃で加熱すると複数の電子素子１３がダイシングテープ１１から容易に分離される。

ダイシングテープ１１は、例えばポリエステル箔の基材１１ａとその基材１１ａ上の粘着性の粘着材層１１ｂを有する。粘着材層１１ｂは、高温になると粘着力が低下する発泡性の材料を含むことが好ましい。ダイシングテープ１１の粘着材層１１ｂの粘着力は、室温で０．５〜５Ｎ／ｃｍ程度であり、１２０℃で０．０５〜０．２Ｎ／ｃｍ程度であることが好ましい。ダイシングテープ１１としては、例えば、日東電工株式会社の熱はく離シート“リバアルファ（登録商標）”を用いることができる。

複数の電子素子１３は、間隔Ｐで互いに離間している。電子素子１３は、例えば薄膜圧電アクチュエータである。図１（ｂ）に示されているように、薄膜圧電アクチュエータは、例えば、厚さが１０μｍ程度、長さ、幅が１００〜２００μｍ程度で所定の面積を有する薄膜構造体であり、例えば、駆動電圧が印加されると互いに異なる方向に伸縮する、分離された領域１３ａ及び領域１３ｂを有する。領域１３ａと領域１３ｂとの間の分離距離である間隔Ｄは、例えは電子素子１３間の間隔Ｐと同じである。また、領域１３ａ、１３ｂの各々は、例えば、順次に積層されたバッファ層、第１電極層、圧電体層及び第２電極層からなる積層体と、その積層体を覆う樹脂層とを備えており、樹脂層上には、第１及び第２の電極層に電気的に接続されている複数の電極が設けられている。

本実施形態に係る電子素子搭載テープ１では、個片化の対象となる電子素子１３をダイシングテープ１１の背面側から物理的に押圧することなく、加熱により粘着力が低下する材料を含むダイシングテープ１１を加熱して電子素子１３をダイシングテープ１１から容易に分離することができる。そのため、電子素子１３に加わる外部応力を大きく低減することができる。電子素子１３は小型及び薄型の電子素子であるので、素子に対する押圧が行われないことによる応力低減は高性能化のため特に重要である。従って、本実施形態に係る電子素子搭載テープ１によれば、外部応力による電子素子１３の性能の劣化を抑制することができる。

また、電子素子１３をダイシングテープ１１から分離する前においても、以下のような効果が得られる。完成された複数の電子素子１３がダイシングテープ１１上に設けられているので、電子素子１３を単体で取り扱う必要がなく、ダイシングテープ１１と共に取り扱われることができる。そのため、搬送等が容易となり、電子素子１３が損傷することが抑制できる。また、電子素子１３が接着された状態で検査工程に掛けることが可能であるので、従来のように薄膜電子素子を個々に取り出して検査をする方法と比べると費用が削減でき、更に検査データを付加して電子素子搭載テープ１を出荷することも可能となる。

次に、図２（ａ）〜図５（ｂ）を参照して、単一の基板に複数個の電子素子１３を形成して個片化し、電子素子搭載テープ１を製造する工程について説明する。

（第１基板準備工程）
まず、互いに離間する複数の電子素子１３がその上に形成された基板（第１基板）Ｓ１を準備する。このような基板Ｓ１は、市販されているものを準備し、そこに複数の電子素子１３を固定してもよいが、図２（ａ）に示されているように、基板Ｓ１を用意し、基板Ｓ１上に複数の電子素子１３を同時に形成することで得ることができる。また、複数の電子素子１３は、例えば、以下の方法で形成される。すなわち、エピタキシャル成長法、スパッタ法、蒸着法、ＣＶＤ法等を用いて、基板Ｓ１上にバッファ層、第１電極層、圧電体層及び第２電極層を順次に形成する（図示せず）。その後、フォトリソグラフィー及びエッチング技術等を用いてそれらの層のパターニングを行い、所定の間隔で互いに離間する複数の積層体を形成して、各積層体を覆うように保護層を形成する。その後、各積層体の保護層上に、第１電極層又は第２電極層に電気的に接続された複数の電極を形成する。これによって、基板Ｓ１上に領域１３ａ及び領域１３ｂが間隔Ｄで互いに分離された複数の電子素子１３が間隔Ｐで形成される。間隔Ｐ及び間隔Ｄは、電子素子１３の大きさに応じて、例えば１０〜１０００μｍの範囲内であることが好ましい。間隔Ｐ及びＤがこの範囲内であれば、基板Ｓ１の所定の面積から十分多くの電子素子１３を得ることができる。

基板Ｓ１の材料は、その上に複数の電子素子１３が形成可能なものであれば特に限定されず、エピタキシャル成長が必要な場合は、例えば、Ｓｉ、ＭｇＯ等を用いることができる。基板Ｓ１の厚さは特に限定されず、例えば、１００〜５０００μｍ程度とすることができる。

（貼り合わせ工程）
引き続き、複数の電子素子１３を覆うように基板Ｓ１上に接着層１５を形成する。接着層１５は、紫外線（ＵＶ）硬化型の一液性アクリル系樹脂であることができ、最高の耐熱温度が、例えば２００℃である。接着層１５は、例えばスピンコート法により形成される。接着層１５の材料は、上記の紫外線（ＵＶ）硬化型のアクリル樹脂でなくても剥離層１７上に基板Ｓ１を固定できるものであれば特に限定されず、例えば、エポキシ樹脂、アクリル樹脂、シリコーン樹脂、ポリイミド樹脂、フッ素樹脂、ポリイミドシリコン樹脂等の樹脂接着剤を用いることができる。剥離層１７との境界を基準とした接着層１５の厚みＴは、間隔Ｐ及び間隔Ｄより小さく、例えば５〜５００μｍ程度とすることができる。これにより、電子素子１３に加わる外部応力を抑制しつつ、その後の工程において接着層１５を容易に剥離することができる。

また、図２（ｂ）に示されているように、サポート基板（第２基板）Ｓ２を用意して、サポート基板Ｓ２上に、剥離層１７を形成する。剥離層１７は、例えばスピンコート法により形成される。サポート基板Ｓ２の材料は、接着層１５、電子素子１３及び剥離層１７を保持可能なものであれば特に限定されず、Ｓｉ、ガラス、セラミックス等を用いることができる。サポート基板Ｓ２の厚みは特に限定されず、０．１〜２ｍｍ程度とすることができる。剥離層１７の材料は、光・熱変換層として機能するものであれば特に限定されず、アクリル系の粘着材等を含むものとすることができる。

その後、サポート基板Ｓ２が複数の電子素子１３を介して基板Ｓ１と対向するように、接着層１５を介してサポート基板Ｓ２及び剥離層１７と基板Ｓ１とを貼り合わせる。具体的には、接着層１５と剥離層１７とを接触させて、ＵＶ照射等を用いて接着層１５を硬化させる。これにより、基板Ｓ１、複数の電子素子１３、接着層１５、剥離層１７及びサポート基板Ｓ２からなる積層体Ｍが形成される。

（基板除去工程）
次に、図３（ａ）及び図３（ｂ）に示されているように、積層体Ｍから基板Ｓ１を除去して電子素子１３及び接着層１５を露出させる。これにより、積層体Ｍから基板Ｓ１が除去され、積層体Ｎが得られる。基板Ｓ１の除去は、例えば、前段階の粗削り（図３（ａ）を参照）及び後段階のエッチングによって行うことができる。この場合、前段階の粗削りとしては、砥石研削（バーチカル）やコロイダルシリカ（ＣＭＰ）によるポリッシングや、軟質金属定盤（スズ定盤など）を使ったダイヤスラリーによるポリッシングを用いることができる。後段階のエッチングは、基板Ｓ１としてＳｉの単結晶基板が用いられる場合には、フッ硝酸によるウェットエッチング、または反応性イオンエッチング法（ＲＩＥ法）等によるドライエッチングを用いることができる。

（ダイシングテープ貼り付け工程）
次に、図４（ａ）に示されているように、露出された電子素子１３及び接着層１５がダイシングテープ１１の粘着材層１１ｂ側に位置するように、積層体Ｎをダイシングテープ１１の粘着材層１１ｂ側に貼り付ける。具体的には、リング状のフレーム１９にダイシングテープ１１を付着する。その後、露出された電子素子１３及び接着層１５がダイシングテープ１１の粘着材層１１ｂ上に位置するように積層体Ｎをダイシングテープ１１上に載せて吸着固定する。

（サポート基板除去工程）
その後、サポート基板Ｓ２を除去する。サポート基板Ｓ２を除去は、図４（ｂ）に示されているように、レーザー、例えばＹＡＧレーザーのレーザー光Ｌを照射して剥離層１７を溶解し、剥離層１７を剥離することで行われる。図５（ａ）に示されているように、レーザー光Ｌの照射後に剥離層１７を剥離すると、剥離層１７の剥離と同時にサポート基板Ｓ２も剥離される。

ＹＡＧレーザーの好適な照射条件は、例えば、以下の通りである。
波長：１０６４ｎｍ
レーザー出力パワー：１０〜２０Ｗ
ビーム径：１００〜５００μｍ
走査ピッチ： ５０〜４５０μｍ
走査速度：１〜３ｍ／ｓｅｃ

（接着層剥離工程）
次に、図５（ｂ）に示されているように、ダイシングテープ１１及び複数の電子素子１３から接着層１５を剥離する。接着層１５の剥離の際、接着層１５のダイシングテープ１１に対する接着力は０．０５〜０．２Ｎ／ｃｍ程度であり、接着層１５の電子素子１３に対する接着力は０．０５〜０．２Ｎ／ｃｍ程度であることが好ましい。また、接着層１５の剥離の際、電子素子１３のダイシングテープ１１に対する接着力は０．１〜０．５Ｎ／ｃｍ程度であることが好ましい。引き続き、リング状のフレーム１９からダイシングテープ１１を取り外す。これによって、本実施形態に係る電子素子搭載テープ１が完成される。

（電子素子分離工程）
その後、ダイシングテープ１１をホットプレート上において１２０℃で５分間熱処理する。これにより、ダイシングテープ１１の粘着材層１１ｂの粘着力が０．０５〜０．２Ｎ／ｃｍ程度まで低下してダイシングテープ１１から電子素子１３が分離される。

本実施形態に係る個片化方法では、露出された複数の電子素子１３がダイシングテープ１１の粘着材層１１ｂ上に位置するように、積層体Ｎをダイシングテープ１１に貼り付けて、剥離層１７及びサポート基板Ｓ２と接着層１５とを順に剥離する。また、加熱により粘着力が低下する材料を含むダイシングテープ１１を加熱して、電子素子１３をダイシングテープ１１から分離する。このように、本実施形態に係る個片化方法によれば、個片化の対象となる電子素子１３をダイシングテープ１１の背面側から物理的に押圧することなく電子素子１３をダイシングテープ１１から分離することができるので、電子素子１３に加わる応力が著しく低減される。電子素子１３は小型及び薄型の電子素子であるので、素子に対する押圧が行われないことによる応力低減は高性能化のため特に重要である。従って、本個片化方法によれば、外部応力による電子素子１３の性能の劣化が抑制できる。また、それに伴い、製造工程における歩留まりの低下が抑制される。

また、ダイシングテープ１１が発泡性の材料を含むので、ダイシングテープ１１を加熱すると、加熱発泡して多孔体となり、ダイシングテープ１１の粘着力が低下する。そのため、電子素子１３がダイシングテープ１１から簡単に分離される。剥離される接着層１５の厚みＴは、電子素子１３間の間隔Ｐより小さい。そのため、電子素子１３に加わる外部応力を抑制しつつ、容易に接着層１５を剥離することができる。

以上、本発明の好適な実施形態について説明してきたが、上記実施形態は本発明の要旨を逸脱しない範囲で様々な変更が可能である。本実施形態に係る個片化方法では、基板Ｓ１及びサポート基板Ｓ２のそれぞれの上に接着層１５及び剥離層１７を形成して基板Ｓ１及びサポート基板Ｓ２を貼り合わせているが、接着層１５上に剥離層１７を形成して基板Ｓ１及びサポート基板Ｓ２を貼り合わせてもよい。ダイシングテープ１１の粘着材層１１ｂは、発泡性の材料を含むものであるが、熱処理によって粘着力が低下されるものであれば、発泡性の材料を含まなくてもよい。本実施形態において、電子素子１３を構成する２つの領域間の間隔Ｄは、電子素子１３間の間隔Ｐと同じであるが、間隔Ｐと異なってもよく、また接着層１５の厚みＴより小さくてもよい。複数の電子素子１３において、隣接する２つの電子素子は何れも、間隔Ｐで離間しているが、隣接する２つの電子素子１３間の間隔が異なってもよく、また接着層１５の厚みＴより小さくてもよい。本実施形態において、電子素子１３は、薄膜圧電アクチュエータであるが、薄膜電子素子である限り、薄膜コンデンサー等であってもよい。

１…電子素子搭載テープ、Ｓ１…基板、Ｓ２…サポート基板、Ｐ，Ｄ…間隔、１１…ダイシングテープ、１３…電子素子、１５…接着層、１７…剥離層。

Claims (4)

1. 互いに離間する２つの薄膜電子素子部がその上に形成された第１基板を準備する工程と、
   第２基板を準備し、該第２基板が前記薄膜電子素子部を介して前記第１基板と対向するように、接着層を介して前記第１基板と前記第２基板とを貼り合わせる工程と、
   前記第１基板を除去して前記薄膜電子素子部及び前記接着層を露出させる工程と、
   露出された前記薄膜電子素子部及び前記接着層と、加熱により粘着力が低下する材料を含む粘着性シートとを貼り付ける工程と、
   前記粘着性シートが貼り付けられた前記薄膜電子素子部及び前記接着層から前記第２基板を除去する工程と、
   前記接着層を前記粘着性シート及び前記薄膜電子素子部から剥離して前記薄膜電子素子部を露出させる工程と、
   前記粘着性シートを加熱することで露出された前記薄膜電子素子部を前記粘着性シートから分離する工程と、
   を備える、薄膜電子素子の個片化方法。
2. 前記粘着性シートが発泡性の材料を含む、請求項１に記載の薄膜電子素子の個片化方法。
3. 前記２つの薄膜電子素子部間の間隔が前記接着層の厚みより大きい、請求項１又は２に記載の薄膜電子素子の個片化方法。
4. 粘着性シートと、
   前記粘着性シート上に設けられた２つの薄膜電子素子部と、
   を備え、
   前記粘着性シートが、加熱により粘着力が低下する材料を含む、電子素子搭載粘着性シート。

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