JP4908597B2 - 電子素子の個片化方法 - Google Patents

電子素子の個片化方法 Download PDF

Info

Publication number
JP4908597B2
JP4908597B2 JP2010002045A JP2010002045A JP4908597B2 JP 4908597 B2 JP4908597 B2 JP 4908597B2 JP 2010002045 A JP2010002045 A JP 2010002045A JP 2010002045 A JP2010002045 A JP 2010002045A JP 4908597 B2 JP4908597 B2 JP 4908597B2
Authority
JP
Japan
Prior art keywords
electronic
substrate
adhesive
layer
adhesive layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2010002045A
Other languages
English (en)
Other versions
JP2011142213A (ja
Inventor
和彦 前島
克行 倉知
Original Assignee
Tdk株式会社
新科實業有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tdk株式会社, 新科實業有限公司 filed Critical Tdk株式会社
Priority to JP2010002045A priority Critical patent/JP4908597B2/ja
Publication of JP2011142213A publication Critical patent/JP2011142213A/ja
Application granted granted Critical
Publication of JP4908597B2 publication Critical patent/JP4908597B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Description

本発明は、電子素子の個片化方法に関するもので、特に単一の基板に複数個の電子素子を形成し、個片化する方法に関する
単一の基板上に形成された複数個の電子素子を個片化する方法を開示するものとしては、例えば下記の特許文献1がある。特許文献1の方法では、完成された複数の分割チップが第二の接着性シート上の接着剤層に互いに離間して埋め込まれるように形成される。続いて、第二の接着性シートの背面側から対象の分割チップを突き上げピンで突き上げる。その後、吸着機能を有するピックアップ用のコレットで対象の分割チップをピックアップする。
しかし、特許文献1に記載の個片化方法では、分割チップが第二の接着性シートの背面側から押圧して突き上げられる。そのため、分割チップに応力が与えられ、分割チップが損傷する場合がある。その結果、分割チップの性能が劣化してしまうため、この方法を薄膜電子素子にそのまま適用することはできない。
特開2008−010464号公報
本発明は、このような問題を鑑みなされたものであり、性能の劣化が抑制可能な電子素子の個片化方法を提供することを課題としている。
本発明に係る薄膜電子素子の個片化方法は、互いに離間する2つの薄膜電子素子部がその上に形成された第1基板を準備する工程と、第2基板を準備し、該第2基板が薄膜電子素子部を介して第1基板と対向するように、接着層を介して第1基板と第2基板とを貼り合わせる工程と、第1基板を除去して薄膜電子素子部及び接着層を露出させる工程と、露出された薄膜電子素子部及び接着層と、加熱により粘着力が低下する材料を含む粘着性シートとを貼り付ける工程と、粘着性シートが貼り付けられた薄膜電子素子部及び接着層から第2基板を除去する工程と、接着層を粘着性シート及び薄膜電子素子部から剥離して薄膜電子素子部を露出させる工程と、粘着性シートを加熱することで露出された薄膜電子素子部を粘着性シートから分離する工程と、を備える。
本発明に係る薄膜電子素子の個片化方法では、露出された薄膜電子素子部及び接着層と粘着性シートとを貼り付けて、接着層を粘着性シート及び薄膜電子素子部から剥離する。また、加熱により粘着力が低下する材料を含む粘着性シートを加熱して、薄膜電子素子部を粘着性シートから分離する。このように、本発明に係る薄膜電子素子の個片化方法によれば、個片化の対象となる薄膜電子素子部を粘着性シートの背面側から物理的に押圧することなく薄膜電子素子部を粘着性テープから分離することができるので、薄膜電子素子部に加わる応力が著しく低減される。その結果、外部応力による薄膜電子素子部の性能の劣化が抑制できる。また、それに伴い、製造工程における歩留まりの低下が抑制される。
また、粘着性シートが発泡性の材料を含むことが好適である。この場合、粘着性シートを加熱すると、粘着材層が加熱発泡して多孔体となり、粘着性シートの粘着力が低下する。そのため、薄膜電子素子部が粘着性シートから簡単に分離される。また、2つの薄膜電子素子部間の間隔が接着層の厚みより大きいことが好適である。これにより、薄膜電子素子部に加わる応力を抑制しつつ、粘着性シート及び薄膜電子素子部から接着層を容易に剥離することができる。
本発明によれば、性能の劣化が抑制可能な電子素子の個片化方法が提供される。
図1の(a)は、本実施形態に係る薄膜電子素子の個片化方法によって製造された電子素子搭載テープを模式的に示す模式図であり、図1の(b)は、本実施形態に係る薄膜電子素子を模式的に示す模式図である。 図2の(a)及び(b)はそれぞれ、本実施形態に係る薄膜電子素子の個片化方法の一工程を模式的に示す図である。 図3の(a)及び(b)はそれぞれ、本実施形態に係る薄膜電子素子の個片化方法の一工程を模式的に示す図である。 図4の(a)及び(b)はそれぞれ、本実施形態に係る薄膜電子素子の個片化方法の一工程を模式的に示す図である。 図5の(a)及び(b)はそれぞれ、本実施形態に係る薄膜電子素子の個片化方法の一工程を模式的に示す図である。
以下、添付図面を参照しながら本発明の実施形態を詳細に説明する。なお、図面の説明において、同一又は同等の要素には同一符号を用い、重複する説明を省略する。なお、各図面における寸法、形状は必ずしも実際のものと同一ではなく、理解を容易にするため誇張して描かれている部分がある。図1(a)は、本実施形態に係る電子素子搭載テープ(電子素子搭載粘着性シート)1を模式的に示す模式図である。電子素子搭載テープ1は、ダイシングテープ(粘着性シート)11と、ダイシングテープ11上に設けられた複数の電子素子(薄膜電子素子部)13とを備える。また、電子素子搭載テープ1では、ダイシングテープ11を例えば120℃で加熱すると複数の電子素子13がダイシングテープ11から容易に分離される。
ダイシングテープ11は、例えばポリエステル箔の基材11aとその基材11a上の粘着性の粘着材層11bを有する。粘着材層11bは、高温になると粘着力が低下する発泡性の材料を含むことが好ましい。ダイシングテープ11の粘着材層11bの粘着力は、室温で0.5〜5N/cm程度であり、120℃で0.05〜0.2N/cm程度であることが好ましい。ダイシングテープ11としては、例えば、日東電工株式会社の熱はく離シート“リバアルファ(登録商標)”を用いることができる。
複数の電子素子13は、間隔Pで互いに離間している。電子素子13は、例えば薄膜圧電アクチュエータである。図1(b)に示されているように、薄膜圧電アクチュエータは、例えば、厚さが10μm程度、長さ、幅が100〜200μm程度で所定の面積を有する薄膜構造体であり、例えば、駆動電圧が印加されると互いに異なる方向に伸縮する、分離された領域13a及び領域13bを有する。領域13aと領域13bとの間の分離距離である間隔Dは、例えは電子素子13間の間隔Pと同じである。また、領域13a、13bの各々は、例えば、順次に積層されたバッファ層、第1電極層、圧電体層及び第2電極層からなる積層体と、その積層体を覆う樹脂層とを備えており、樹脂層上には、第1及び第2の電極層に電気的に接続されている複数の電極が設けられている。
本実施形態に係る電子素子搭載テープ1では、個片化の対象となる電子素子13をダイシングテープ11の背面側から物理的に押圧することなく、加熱により粘着力が低下する材料を含むダイシングテープ11を加熱して電子素子13をダイシングテープ11から容易に分離することができる。そのため、電子素子13に加わる外部応力を大きく低減することができる。電子素子13は小型及び薄型の電子素子であるので、素子に対する押圧が行われないことによる応力低減は高性能化のため特に重要である。従って、本実施形態に係る電子素子搭載テープ1によれば、外部応力による電子素子13の性能の劣化を抑制することができる。
また、電子素子13をダイシングテープ11から分離する前においても、以下のような効果が得られる。完成された複数の電子素子13がダイシングテープ11上に設けられているので、電子素子13を単体で取り扱う必要がなく、ダイシングテープ11と共に取り扱われることができる。そのため、搬送等が容易となり、電子素子13が損傷することが抑制できる。また、電子素子13が接着された状態で検査工程に掛けることが可能であるので、従来のように薄膜電子素子を個々に取り出して検査をする方法と比べると費用が削減でき、更に検査データを付加して電子素子搭載テープ1を出荷することも可能となる。
次に、図2(a)〜図5(b)を参照して、単一の基板に複数個の電子素子13を形成して個片化し、電子素子搭載テープ1を製造する工程について説明する。
(第1基板準備工程)
まず、互いに離間する複数の電子素子13がその上に形成された基板(第1基板)S1を準備する。このような基板S1は、市販されているものを準備し、そこに複数の電子素子13を固定してもよいが、図2(a)に示されているように、基板S1を用意し、基板S1上に複数の電子素子13を同時に形成することで得ることができる。また、複数の電子素子13は、例えば、以下の方法で形成される。すなわち、エピタキシャル成長法、スパッタ法、蒸着法、CVD法等を用いて、基板S1上にバッファ層、第1電極層、圧電体層及び第2電極層を順次に形成する(図示せず)。その後、フォトリソグラフィー及びエッチング技術等を用いてそれらの層のパターニングを行い、所定の間隔で互いに離間する複数の積層体を形成して、各積層体を覆うように保護層を形成する。その後、各積層体の保護層上に、第1電極層又は第2電極層に電気的に接続された複数の電極を形成する。これによって、基板S1上に領域13a及び領域13bが間隔Dで互いに分離された複数の電子素子13が間隔Pで形成される。間隔P及び間隔Dは、電子素子13の大きさに応じて、例えば10〜1000μmの範囲内であることが好ましい。間隔P及びDがこの範囲内であれば、基板S1の所定の面積から十分多くの電子素子13を得ることができる。
基板S1の材料は、その上に複数の電子素子13が形成可能なものであれば特に限定されず、エピタキシャル成長が必要な場合は、例えば、Si、MgO等を用いることができる。基板S1の厚さは特に限定されず、例えば、100〜5000μm程度とすることができる。
(貼り合わせ工程)
引き続き、複数の電子素子13を覆うように基板S1上に接着層15を形成する。接着層15は、紫外線(UV)硬化型の一液性アクリル系樹脂であることができ、最高の耐熱温度が、例えば200℃である。接着層15は、例えばスピンコート法により形成される。接着層15の材料は、上記の紫外線(UV)硬化型のアクリル樹脂でなくても剥離層17上に基板S1を固定できるものであれば特に限定されず、例えば、エポキシ樹脂、アクリル樹脂、シリコーン樹脂、ポリイミド樹脂、フッ素樹脂、ポリイミドシリコン樹脂等の樹脂接着剤を用いることができる。剥離層17との境界を基準とした接着層15の厚みTは、間隔P及び間隔Dより小さく、例えば5〜500μm程度とすることができる。これにより、電子素子13に加わる外部応力を抑制しつつ、その後の工程において接着層15を容易に剥離することができる。
また、図2(b)に示されているように、サポート基板(第2基板)S2を用意して、サポート基板S2上に、剥離層17を形成する。剥離層17は、例えばスピンコート法により形成される。サポート基板S2の材料は、接着層15、電子素子13及び剥離層17を保持可能なものであれば特に限定されず、Si、ガラス、セラミックス等を用いることができる。サポート基板S2の厚みは特に限定されず、0.1〜2mm程度とすることができる。剥離層17の材料は、光・熱変換層として機能するものであれば特に限定されず、アクリル系の粘着材等を含むものとすることができる。
その後、サポート基板S2が複数の電子素子13を介して基板S1と対向するように、接着層15を介してサポート基板S2及び剥離層17と基板S1とを貼り合わせる。具体的には、接着層15と剥離層17とを接触させて、UV照射等を用いて接着層15を硬化させる。これにより、基板S1、複数の電子素子13、接着層15、剥離層17及びサポート基板S2からなる積層体Mが形成される。
(基板除去工程)
次に、図3(a)及び図3(b)に示されているように、積層体Mから基板S1を除去して電子素子13及び接着層15を露出させる。これにより、積層体Mから基板S1が除去され、積層体Nが得られる。基板S1の除去は、例えば、前段階の粗削り(図3(a)を参照)及び後段階のエッチングによって行うことができる。この場合、前段階の粗削りとしては、砥石研削(バーチカル)やコロイダルシリカ(CMP)によるポリッシングや、軟質金属定盤(スズ定盤など)を使ったダイヤスラリーによるポリッシングを用いることができる。後段階のエッチングは、基板S1としてSiの単結晶基板が用いられる場合には、フッ硝酸によるウェットエッチング、または反応性イオンエッチング法(RIE法)等によるドライエッチングを用いることができる。
(ダイシングテープ貼り付け工程)
次に、図4(a)に示されているように、露出された電子素子13及び接着層15がダイシングテープ11の粘着材層11b側に位置するように、積層体Nをダイシングテープ11の粘着材層11b側に貼り付ける。具体的には、リング状のフレーム19にダイシングテープ11を付着する。その後、露出された電子素子13及び接着層15がダイシングテープ11の粘着材層11b上に位置するように積層体Nをダイシングテープ11上に載せて吸着固定する。
(サポート基板除去工程)
その後、サポート基板S2を除去する。サポート基板S2を除去は、図4(b)に示されているように、レーザー、例えばYAGレーザーのレーザー光Lを照射して剥離層17を溶解し、剥離層17を剥離することで行われる。図5(a)に示されているように、レーザー光Lの照射後に剥離層17を剥離すると、剥離層17の剥離と同時にサポート基板S2も剥離される。
YAGレーザーの好適な照射条件は、例えば、以下の通りである。
波長:1064nm
レーザー出力パワー:10〜20W
ビーム径:100〜500μm
走査ピッチ: 50〜450μm
走査速度:1〜3m/sec
(接着層剥離工程)
次に、図5(b)に示されているように、ダイシングテープ11及び複数の電子素子13から接着層15を剥離する。接着層15の剥離の際、接着層15のダイシングテープ11に対する接着力は0.05〜0.2N/cm程度であり、接着層15の電子素子13に対する接着力は0.05〜0.2N/cm程度であることが好ましい。また、接着層15の剥離の際、電子素子13のダイシングテープ11に対する接着力は0.1〜0.5N/cm程度であることが好ましい。引き続き、リング状のフレーム19からダイシングテープ11を取り外す。これによって、本実施形態に係る電子素子搭載テープ1が完成される。
(電子素子分離工程)
その後、ダイシングテープ11をホットプレート上において120℃で5分間熱処理する。これにより、ダイシングテープ11の粘着材層11bの粘着力が0.05〜0.2N/cm程度まで低下してダイシングテープ11から電子素子13が分離される。
本実施形態に係る個片化方法では、露出された複数の電子素子13がダイシングテープ11の粘着材層11b上に位置するように、積層体Nをダイシングテープ11に貼り付けて、剥離層17及びサポート基板S2と接着層15とを順に剥離する。また、加熱により粘着力が低下する材料を含むダイシングテープ11を加熱して、電子素子13をダイシングテープ11から分離する。このように、本実施形態に係る個片化方法によれば、個片化の対象となる電子素子13をダイシングテープ11の背面側から物理的に押圧することなく電子素子13をダイシングテープ11から分離することができるので、電子素子13に加わる応力が著しく低減される。電子素子13は小型及び薄型の電子素子であるので、素子に対する押圧が行われないことによる応力低減は高性能化のため特に重要である。従って、本個片化方法によれば、外部応力による電子素子13の性能の劣化が抑制できる。また、それに伴い、製造工程における歩留まりの低下が抑制される。
また、ダイシングテープ11が発泡性の材料を含むので、ダイシングテープ11を加熱すると、加熱発泡して多孔体となり、ダイシングテープ11の粘着力が低下する。そのため、電子素子13がダイシングテープ11から簡単に分離される。剥離される接着層15の厚みTは、電子素子13間の間隔Pより小さい。そのため、電子素子13に加わる外部応力を抑制しつつ、容易に接着層15を剥離することができる。
以上、本発明の好適な実施形態について説明してきたが、上記実施形態は本発明の要旨を逸脱しない範囲で様々な変更が可能である。本実施形態に係る個片化方法では、基板S1及びサポート基板S2のそれぞれの上に接着層15及び剥離層17を形成して基板S1及びサポート基板S2を貼り合わせているが、接着層15上に剥離層17を形成して基板S1及びサポート基板S2を貼り合わせてもよい。ダイシングテープ11の粘着材層11bは、発泡性の材料を含むものであるが、熱処理によって粘着力が低下されるものであれば、発泡性の材料を含まなくてもよい。本実施形態において、電子素子13を構成する2つの領域間の間隔Dは、電子素子13間の間隔Pと同じであるが、間隔Pと異なってもよく、また接着層15の厚みTより小さくてもよい。複数の電子素子13において、隣接する2つの電子素子は何れも、間隔Pで離間しているが、隣接する2つの電子素子13間の間隔が異なってもよく、また接着層15の厚みTより小さくてもよい。本実施形態において、電子素子13は、薄膜圧電アクチュエータであるが、薄膜電子素子である限り、薄膜コンデンサー等であってもよい。
1…電子素子搭載テープ、S1…基板、S2…サポート基板、P,D…間隔、11…ダイシングテープ、13…電子素子、15…接着層、17…剥離層。

Claims (3)

  1. 互いに離間する2つの電子素子部がその上に形成された第1基板を準備する工程と、
    第2基板を準備し、該第2基板が前記電子素子部を介して前記第1基板と対向するように、接着層を介して前記第1基板と前記第2基板とを貼り合わせる工程と、
    前記第1基板を除去して前記電子素子部及び前記接着層を露出させる工程と、
    露出された前記電子素子部及び前記接着層と、加熱により粘着力が低下する材料を含む粘着性シートとを貼り付ける工程と、
    前記粘着性シートが貼り付けられた前記電子素子部及び前記接着層から前記第2基板を除去する工程と、
    前記接着層を前記粘着性シート及び前記電子素子部から剥離して前記電子素子部を露出させる工程と、
    前記粘着性シートを加熱することで露出された前記電子素子部を前記粘着性シートから分離する工程と、
    を備える、電子素子の個片化方法。
  2. 前記粘着性シートが発泡性の材料を含む、請求項1に記載の電子素子の個片化方法。
  3. 前記2つの電子素子部間の間隔が前記接着層の厚みより大きい、請求項1又は2に記載の電子素子の個片化方法。
JP2010002045A 2010-01-07 2010-01-07 電子素子の個片化方法 Expired - Fee Related JP4908597B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2010002045A JP4908597B2 (ja) 2010-01-07 2010-01-07 電子素子の個片化方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2010002045A JP4908597B2 (ja) 2010-01-07 2010-01-07 電子素子の個片化方法
CN201110005767.XA CN102163542B (zh) 2010-01-07 2011-01-07 薄膜电子元件的单片化方法及由其制造的电子元件搭载粘着性薄片

Publications (2)

Publication Number Publication Date
JP2011142213A JP2011142213A (ja) 2011-07-21
JP4908597B2 true JP4908597B2 (ja) 2012-04-04

Family

ID=44457866

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010002045A Expired - Fee Related JP4908597B2 (ja) 2010-01-07 2010-01-07 電子素子の個片化方法

Country Status (2)

Country Link
JP (1) JP4908597B2 (ja)
CN (1) CN102163542B (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6060479B2 (ja) * 2011-11-24 2017-01-18 Jsr株式会社 基材の処理方法、半導体装置および仮固定用組成物
KR101527379B1 (ko) * 2014-07-14 2015-06-09 와이엠티 주식회사 반도체 패키지 및 이의 제조방법
JP2019153730A (ja) * 2018-03-06 2019-09-12 株式会社リコー 実装基板の配置構造、撮像素子基板の配置構造、撮像装置及び撮像装置の製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002083785A (ja) * 2000-09-07 2002-03-22 Nec Kansai Ltd 半導体素子の製造方法
JP2002093830A (ja) * 2000-09-14 2002-03-29 Sony Corp チップ状電子部品の製造方法、及びその製造に用いる疑似ウェーハの製造方法
JP2004153052A (ja) * 2002-10-31 2004-05-27 Sharp Corp 半導体装置の製造方法
JP2005019571A (ja) * 2003-06-24 2005-01-20 Canon Inc チップの実装方法及び実装基板の製造装置
JP2005050997A (ja) * 2003-07-28 2005-02-24 Matsushita Electric Ind Co Ltd 半導体素子分離方法
JP2007180252A (ja) * 2005-12-28 2007-07-12 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP4970863B2 (ja) * 2006-07-13 2012-07-11 日東電工株式会社 被加工物の加工方法
JP2008159998A (ja) * 2006-12-26 2008-07-10 Nitta Ind Corp ダイシングテープ
JP2008258412A (ja) * 2007-04-05 2008-10-23 Shinko Electric Ind Co Ltd シリコンウエハの個片化方法

Also Published As

Publication number Publication date
CN102163542A (zh) 2011-08-24
CN102163542B (zh) 2014-05-28
JP2011142213A (ja) 2011-07-21

Similar Documents

Publication Publication Date Title
TWI446420B (zh) 用於半導體製程之載體分離方法
TWI283457B (en) Manufacturing method of semiconductor device
US8772070B2 (en) Method for manufacturing solid-state imaging device
US20100155936A1 (en) Method of thinning a semiconductor substrate
JP2002100588A (ja) 半導体装置の製造方法
JP5289484B2 (ja) 積層型半導体装置の製造方法
JP2005303158A (ja) デバイスの形成方法
JP2011181822A (ja) 半導体装置の製造方法
JP2005191218A (ja) 固体撮像装置の製造方法
JP4908597B2 (ja) 電子素子の個片化方法
JP4284911B2 (ja) 素子の転写方法
JP4462940B2 (ja) 半導体装置の製造方法
JP4725638B2 (ja) 半導体装置の製造方法
JP2005045023A (ja) 半導体装置の製造方法および半導体製造装置
JP6067348B2 (ja) ウェーハの加工方法
JP2005277103A (ja) 半導体ウェハ、支持体および半導体ウェハ製造方法ならびにスペーサ製造方法および半導体素子製造方法
JP2001523046A (ja) 回路を備える半導体ウェハをシンニングするための方法および同方法によって作られるウェハ
JP2005260043A (ja) 湾曲実装固体撮像素子装置およびその製造方法
JP2009095962A (ja) 薄膜半導体装置の製造方法
JP2004266062A (ja) 半導体装置の製造方法及び保護テープ及び半導体装置
KR20140104295A (ko) 기판 연마 방법 및 이를 이용한 반도체 발광소자 제조방법
JP2006140303A (ja) 半導体装置の製造方法
JP2009289809A (ja) 半導体装置の製造方法
JP2010087280A (ja) 機能性デバイスの製造方法および、それにより製造された機能性デバイスを用いた半導体装置の製造方法
JP2010147293A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111025

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20111027

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111118

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120110

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120112

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150120

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4908597

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees