KR20210114489A - 반도체 소자의 제조 방법 - Google Patents

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마사히로 후지카와
구니히코 니시무라
슈이치 히자
에이지 야규
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미쓰비시덴키 가부시키가이샤
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Abstract

반도체 소자의 불량을 억제 가능한 기술을 제공하는 것을 목적으로 한다. 반도체 장치의 제조 방법은, 반도체 기판의 제 1 주면 상에, 접착 보호층, 접착층, 박리층, 지지 기판이 이 순서로 배치된 적층체를 형성하는 공정과, 복수의 회로 소자가 형성된 부분 이외의 반도체 기판을 제거하는 공정과, 회로 소자가 형성된 부분을 전사 기판에 접합하는 공정과, 박리층, 지지 기판 및 접착층을 제거하는 공정과, 접착 보호층을 화학 처리에 의해서 제거하는 공정과, 복수의 회로 소자를 분할하는 공정을 구비한다.

Description

반도체 소자의 제조 방법
본 발명은, 반도체 소자의 제조 방법에 관한 것이다.
반도체 산업의 분야에서는, 소형화를 위한 고밀도 패키지화, 및, 고성능화하기 위한 반도체 소자의 박육화(thinning) 나아가서는 방열 향상화 등이 요구되고 있다. 박육화는, 반도체 패턴 등의 회로 소자를 형성한 반도체 기판의 이면을, 기계적 및 화학적으로 연마하는 것을 포함한다. 이 박육화를 행하기 위해서는, 반도체의 회로 소자가 형성된 표면과 지지 기판을 접착한 후에, 연마 공정뿐만이 아니라, 연마 공정 후의 지지 기판 박리 공정 및 분할(절단) 공정에서, 회로 소자에 크랙 및 파손이 생기는 일이 없게 할 필요가 있다.
또한, 종래의 접착, 연마, 분할, 박리 공정에서는, (i) 복수의 회로 소자가 형성된 표면을, 저융점 왁스, 유기 접착제, 무기 접착제, 점착 테이프 등의 접착 재료로 지지 기판에 접착시키고, (ii) 이면으로부터 반도체 기판을 박육화(연마)한 후에, 복수의 회로 소자를 다른 기판에 접합하는 전사를 행하고, (iii) 복수의 회로 소자를 분할하고, (iｖ) 광 조사, 가열, 화학적 에칭 등으로 지지 기판을 회로 소자로부터 박리하는 것이 행해진다(예를 들면 특허 문헌 1 및 2).
특허 문헌 1: 일본 특개 2003－203886호 공보 특허 문헌 2: 일본 특개 2005－159155호 공보
상술한 바와 같이, 반도체 기판의, 복수의 회로 소자가 형성된 표면과, 지지 기판을 접착한 후에, 반도체 기판의 이면의 박육화가 행해진다. 박육 후의 반도체 기판의 두께가 50μm 이상이면, 회로 소자에 파손 등의 불량이 없는 상태로 반도체 소자를 제작할 수가 있다. 그렇지만, 박육 후의 반도체 기판의 두께가 20μm 이하 정도가 되면, 회로 소자를 지지하고 있던 반도체 기판이 거의 없어져, 회로 소자의 강도가 약해져 버린다. 이 경우, 분할 및 박리를 행할 때 회로 소자에 크랙, 파손, 막 박리 등의 결함이 발생하기 쉬워지기 때문에, 불량이 되는 반도체 소자가 많아져, 양품율이 저하한다고 하는 문제가 있었다.
그래서, 본 발명은, 상기와 같은 문제점을 감안하여 된 것으로, 반도체 소자의 불량을 억제 가능한 기술을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자의 제조 방법은, (a) 반도체 기판의, 복수의 회로 소자가 형성된 제 1 주면 상에, 접착 보호층, 접착층, 박리층, 지지 기판이 이 순서로 배치된 적층체를 형성하는 공정과, (b) 상기 반도체 기판의 제 1 주면과 반대 측의 제 2 주면으로부터 연마를 행하는 것에 의해서, 상기 복수의 회로 소자가 형성된 부분 이외의 상기 반도체 기판을 제거하는 공정과, (c) 상기 회로 소자가 형성된 부분을 전사 기판에 접합하는 공정과, (d) 상기 박리층을 광 조사하는 것에 의해서, 상기 박리층 및 상기 지지 기판을 제거하는 공정과, (e) 상기 접착층을 가열 처리에 의해서 제거하는 공정과, (f) 상기 접착 보호층을 화학 처리에 의해서 제거하는 공정과, (g) 상기 복수의 회로 소자를 분할하는 공정을 구비한다.
본 발명에 의하면, 접착 보호층을 형성하는 것에 의해서 반도체 소자의 불량을 억제할 수가 있다.
본 발명의 목적, 특징, 태양 및 이점은, 이하의 상세한 설명과 첨부 도면에 의해서, 보다 명백하게 된다.
도 1은 실시의 형태 1에 따른 반도체 소자의 제조 공정을 나타내는 플로차트(flow chart)이다.
도 2는 실시의 형태 1에 따른 반도체 소자의 제조 공정을 나타내는 단면도이다.
도 3은 실시의 형태 1에 따른 반도체 소자의 제조 공정을 나타내는 단면도이다.
도 4는 실시의 형태 1에 따른 반도체 소자의 제조 공정을 나타내는 단면도이다.
도 5는 실시의 형태 1에 따른 반도체 소자의 제조 공정을 나타내는 단면도이다.
도 6은 실시의 형태 1에 따른 반도체 소자의 제조 공정을 나타내는 단면도이다.
도 7은 실시의 형태 1에 따른 반도체 소자의 제조 공정을 나타내는 단면도이다.
도 8은 실시의 형태 1에 따른 반도체 소자의 제조 공정을 나타내는 단면도이다.
도 9는 실시의 형태 1에 따른 반도체 소자의 제조 공정을 나타내는 단면도이다.
도 10은 실시의 형태 1에 따른 반도체 소자의 제조 공정을 나타내는 단면도이다.
도 11은 실시의 형태 1에 따른 반도체 소자의 제조 공정을 나타내는 단면도이다.
도 12는 실시의 형태 1에 따른 반도체 소자의 제조 공정을 나타내는 단면도이다.
도 13은 실시의 형태 2에 따른 반도체 소자의 제조 공정을 나타내는 플로차트이다.
도 14는 실시의 형태 2에 따른 반도체 소자의 제조 공정을 나타내는 단면도이다.
도 15는 실시의 형태 2에 따른 반도체 소자의 제조 공정을 나타내는 단면도이다.
도 16은 실시의 형태 2에 따른 반도체 소자의 제조 공정을 나타내는 단면도이다.
도 17은 실시의 형태 2에 따른 반도체 소자의 제조 공정을 나타내는 단면도이다.
＜실시의 형태 1＞
이하, 본 발명의 실시의 형태 1에 따른 반도체 소자의 제조 방법에 대해 설명한다. 도 1은, 본 실시의 형태 1에 따른 반도체 소자의 제조 공정을 나타내는 플로차트이다. 도 2 내지 도 12는, 그 제조 공정을 나타내는 단면도이다. 본 실시의 형태 1에서는, 복수의 회로 소자가 형성된 반도체 기판 상에 있어서의 접착 보호층 및 접착층의 형성, 접착층과 지지 기판의 접착(겹쳐서 맞붙임), 기판 박막화(연마), 다이싱 등에 의한 분할(절단), 전사 기판의 접합, 지지 기판의 박리, 접착층의 박리, 접착 보호층의 박리를 이 순서로 행한다.
이하에서는 일례로서 질화 갈륨 반도체로 이루어지는 고주파 회로 소자가 형성된 반도체 기판의 이면을 박육화(연마)하고, 방열 기판으로서 다이아몬드막이 형성된 기판에 고주파 회로 소자를 전사하는 것에 의해서, 방열 효율이 높아진 고출력 반도체 소자를 작성하는 제조 방법에 대해 설명한다.
여기서, 회로 소자의 방열 효율을 향상하여 고출력을 얻기 위해서는 열전도성을 높일 필요가 있다. 그것을 위해서는, 반도체 기판의 회로 소자가 형성된 부분 이외의 반도체 기판을, 박육화에 의해서 제거하는 것이 생각된다. 그렇지만, 회로 소자의 두께가 10μm 정도가 되면, 그 강도가 낮아지기 때문에, 회로 소자 나아가서는 반도체 소자가, 분할, 접합, 박리 공정의 사이에 파손 등에 의해서 불량이 되어 버리는 일이 있다. 이것에 대해서, 이하에서 설명하는 본 실시의 형태 1에 의하면, 그러한 반도체 소자의 불량을 억제하는 것이 가능해진다. 또한, 이하의 본 실시의 형태 1은, 이하의 제조 방법으로 한정된 것은 아니고, 반도체 회로 소자를 박육화(연마)하는 모든 반도체 소자의 제조 방법에 적용할 수가 있다.
우선 도 2에 나타내는 바와 같이, 실리콘 웨이퍼나 SiC(탄화규소) 웨이퍼 등의 반도체 기판(1)의 제 1 주면(표면)에 복수의 회로 소자(2)를 형성한다. 회로 소자(2)는, 예를 들면, 금속으로 이루어지는 전극, 및, 반도체 기판(1) 내의 불순물 영역 등을 포함한다. 또한, 도 2 등에서는, 복수의 회로 소자(2)가 간략화되어 있고, 복수의 회로 소자(2)가 형성된 부분이 도시되어 있다.
다음에 도 3에 나타내는 바와 같이, 반도체 기판(1)의 상기 제 1 주면 상에 접착 보호층(3)을 도포 형성하고, 회로 소자(2)를 접착 보호층(3)에 의해서 덮는다(도 1의 스텝 S1). 접착 보호층(3)은, 이후 공정에서 박육화된 회로 소자(2)가 막 응력 등에 의해서 변형하거나 파손하거나 하는 것을 억제하기 위한, 막 강도를 보강하는 층으로, 회로 소자(2)에 대해서 비교적 강한 접착력을 가지는 층이다. 회로 소자(2)가, 에어 브릿지 구조와 같은 중공 구조의 전극(도시하지 않음)을 포함하는 고주파 회로 소자인 경우, 해당 전극은 이후의 박리 공정 등에서 손상하지 않도록 접착 보호층(3)에 의해서 보호된다.
접착 보호층(3)은, 예를 들면, 가열 경화형 수지 또는 광 경화형 수지와 유기용제로 이루어지는 재료로서, 화학 처리로 제거 가능한 재료로 이루어지는 접착제를 포함한다. 해당 재료는, 예를 들면 아크릴 수지, 올레핀 수지, 페놀 수지, 폴리프로필렌 수지, 폴리에틸렌 수지, 폴리에틸렌 수지 등을 포함한다.
접착 보호층(3)의 도포 방법에는, 예를 들면, 반도체 기판(1)의 회로 소자(2)가 형성된 제 1 주면 상에, 접착 보호층(3)이 되는 접착제를 얹고 나서, 반도체 기판(1)의 면 내의 중심을 기준으로 하여 고속 회전시키는 스핀 코트법이 이용된다. 접착 보호층(3)의 도포 두께는 예를 들면 5~8μm이다. 접착 보호층(3)의 도포 방법은, 인쇄법, 스프레이법 등이어도 좋다. 도포된 접착 보호층(3)을, 핫 플레이트 등으로 90~120℃로 가열하는 것에 의해서, 접착 보호층(3)의 용제 성분을 증발시키고, 접착 보호층(3)을 경화시킨다. 접착 보호층(3)이 광 경화성 수지를 포함하는 경우에는, 건조시킨 접착 보호층(3)을 광 조사하여 경화시켜도 좋다.
그 다음에 도 4에 나타내는 바와 같이, 지금까지 가공된 반도체 기판(1)과는 별도로, 지지 기판(6) 상에 박리층(5)을 형성하여 제 1 구조체를 형성한다(도 1의 스텝 S2). 박리층(5)은, 예를 들면, 광 조사되었을 때에 흡수 발열해 열 분해하는 카본 재료로 이루어지는 수지와 유기용제로 이루어지는 접착제를 포함한다. 박리층(5)은, 예를 들면, 스핀 코트법, 인쇄법, 스프레이법 등으로 도포한 후에 가열 건조하는 것에 의해서 형성된다. 지지 기판(6)에는, 예를 들면 무알칼리 유리나 사파이어 유리 등의, 경질 또한 광 투과성을 가지는 웨이퍼가 이용된다.
또 도 4에 나타내는 바와 같이, 접착 보호층(3) 상에 접착층(4)을 형성한 제 2 구조체를 형성한다(도 1의 스텝 S2). 본 실시의 형태 1에서는, 접착층(4)은, 우레탄 아크릴레이트, 아크릴 수지 아크릴레이트, 엑폭시 아크릴레이트 등의 자외선 경화성 수지와 유기용제 등으로 이루어지는 접착제를 포함한다. 접착층(4)은, 예를 들면, 스핀 코트법, 인쇄법, 스프레이법 등으로 도포한 후에 가열 건조하는 것에 의해서 형성된다.
그 다음에 도 5에 나타내는 바와 같이, 제 1 구조체와 제 2 구조체를 서로 겹쳐서, 박리층(5)과 접착층(4)을 접촉시킨다. 그 상태에서, 광 투과성을 가지는 지지 기판(6) 측에서 자외선 조사하여 접착층(4)을 수지 경화시키는 것에 의해서, 제 1 구조체와 제 2 구조체를 접착시켜 겹쳐서 맞붙인다(도 1의 스텝 S3).
또한, 접착층(4)은, 자외선 경화 수지를 포함하지 않아도 좋다. 그렇지만 본 실시의 형태 1과 같이, 접착층(4)이 자외선 경화 수지를 포함하는 경우에는, 비교적 단시간에 접착층(4)의 경화가 가능해지기 때문에, 공정 시간의 단축, 및, 위치 맞춤의 어긋남 억제를 기대할 수 있다.
상기 접착(겹쳐서 맞붙임) 시, 접착층(4) 및 박리층(5)에 공기 등이 들어가면, 그 부분이 미접착 부분이 되어 접착 강도를 저하시키는 요인이 된다. 이 때문에, 서로 겹친 후, 접착 전에, 진공 중에 접착층(4) 및 박리층(5)을 탈포(degas)하고, 그 후에 접착을 행하면, 미접착 부분을 저감할 수가 있으므로, 접착 강도의 저하를 억제할 수가 있다.
이상에 의해, 반도체 기판(1)의, 복수의 회로 소자(2)가 형성된 제 1 주면 상에, 접착 보호층(3), 접착층(4), 박리층(5), 지지 기판(6)이 이 순서로 배치된 적층체가 형성된다. 또한, 이 적층체의 형성은, 이상으로 한정된 것은 아니다. 예를 들면, 반도체 기판(1)의 제 1 주면 상에, 접착 보호층(3), 접착층(4), 박리층(5), 지지 기판(6)을 이 순서로 형성하는 것에 의해서 적층체를 형성해도 좋다.
다음에 도 6에 나타내는 바와 같이, 반도체 기판(1)의 제 1 주면과 반대 측의 제 2 주면(이면)으로부터 연마를 포함하는 박육화를 행하는 것에 의해서, 복수의 회로 소자(2)가 형성된 부분 이외의 반도체 기판(1)을 제거한다(도 1의 스텝 S4).
연마 전의 반도체 기판(1)의 두께는 예를 들면 500μm이며, 연마 후의 반도체 기판(1)의 두께는 예를 들면 20μm이다. 반도체 기판(1)의 연마 방법에는, 예를 들면, 기계 연마, 화학 연마, 기계 화학 연마 등이 이용된다. 그 후, 예를 들면, RIE(리엑티브 이온 에칭) 등의 드라이 에칭을 이용하여 반도체 기판(1)을 더 박육화하는 것에 의해서, 반도체 기판(1)의 두께를 예를 들면 10μm로 한다.
그 다음에 도 7 및 도 8에 나타내는 바와 같이, 다이싱 등에 의한 분할 공정(절단 공정)에 의해서, 복수의 회로 소자(2), 접착 보호층(3), 접착층(4), 박리층(5), 지지 기판(6)을 분할하여 칩화한다(도 1의 스텝 S5). 이것에 의해, 복수의 회로 소자(2)의 각각이 개별화된다. 또한, 다이싱 방법에는, 예를 들면, 다이싱 브레이드를 이용한 기계적인 다이싱, 레이저 다이싱, 플라즈마 다이싱 등이 이용된다.
여기서, 접착 보호층(3)을 마련하지 않는 제조 방법에서는, 복수의 회로 소자(2)를 유지하고 있던 반도체 기판(1)이 대체로 제거되어 있기 때문에, 막 강도가 저하하고, 잔류막 응력으로 변형하는 힘이 작동한다. 이 때문에, 분할 공정 시 등에 있어서 막의 크랙, 박리, 깨짐(chipping) 등이 발생하여, 회로 소자(2)가 불량이 되는 일이 있다. 그러나, 본 실시의 형태 1에서는, 박육화된 회로 소자(2)는 접착 보호층(3)에 강하게 밀착되어, 회로 소자(2) 등의 막 강도가 접착 보호층(3)에 의해서 높아지기 때문에, 회로 소자(2)의 잔류막 응력 등에 의한 변형이 억제된다. 따라서, 분할 공정 등에 있어서의 크랙, 박리, 깨짐에 의한 회로 소자(2)의 불량, 나아가서는 반도체 소자의 불량을 억제할 수가 있다.
다음에 도 9에 나타내는 바와 같이, 회로 소자(2)가 형성된 부분을 방열용의 전사 기판(7)에 접합한다(도 1의 스텝 S6). 본 실시의 형태 1에서는, 개별화된 회로 소자(2)마다 회로 소자(2)가 전사 기판(7)에 접합된다. 전사 기판(7)은, 예를 들면 실리콘 기판 상에 두께 100μm의 다이아몬드층을 형성하고, 해당 다이아몬드층의 표면 거칠기(예를 들면 제곱 평균 평방근 거칠기 Rq)를 정밀 연마에 의해서 1nm 이하로 한 기판이 이용된다.
회로 소자(2)와 전사 기판(7)의 접합에는, 예를 들면 상온 접합이 이용된다. 구체적으로는, 진공 챔버 내에서, 회로 소자(2) 측의 연마면과 전사 기판(7) 측의 다이아 접합면에 아르곤 이온 빔을 조사하여, 그들 표면의 산화물 제거(청정화)를 행한다. 그 후, 산화물 제거된 표면끼리의 위치 맞춤을 행하고, 해당 표면끼리를 접촉시킨 상태에서 진공 중에서 가압하는 것에 의해서 상온 접합이 행해진다. 이 상온 접합은, 지지 기판(6)이나 전사 기판(7)에 대해서 온도 스트레스가 발생하는 가열이 불필요해지기 때문에, 회로 소자(2)의 휨 등의 변형을 억제할 수가 있다는 점에서 우수하다.
그 후, 이하에 설명하는 공정(도 1의 스텝 S7~S9)에 의해서, 지금까지의 공정에 의해서 형성된 구조체로부터 지지 기판(6), 박리층(5), 접착층(4), 접착 보호층(3)을 박리(제거)한다.
우선 도 10에 나타내는 바와 같이, 박리층(5)을 광 조사하여 가열 분해하는 것에 의해서, 박리층(5) 및 지지 기판(6)을 박리한다(도 1의 스텝 S7). 본 실시의 형태 1에서는, 지금까지의 공정에 의해서 형성된 구조체에 대해, 지지 기판(6) 측에서의 광 조사를 행하는 것에 의해서, 박리층(5)의 수지를 가열 분해하여 박리층(5)과 함께 지지 기판(6)을 박리한다. 광 조사에는, 예를 들면 박리층(5) 전면을 스캔하는 레이저가 이용된다. 박리층(5)에 레이저를 조사하는 것으로, 박리층(5)의 카본 등이 광을 흡수해 가열되어 열 분해된다. 그 결과, 지지 기판(6)과 접착층(4)의 사이의 밀착력(밀착도, 접착력, 접착도)이 저하하기 때문에, 박리층(5) 및 지지 기판(6)을 용이하게 박리할 수가 있다.
다음에 도 11에 나타내는 바와 같이, 접착층(4)을 가열 처리에 의해서 박리한다(도 1의 스텝 S8). 접착층(4)은 접착 보호층(3)과 강고하게 접착되어 있기 때문에, 점착 테이프를 이용하여 접착층(4)을 박리할 수 없다. 그래서, 접착층(4)과 접착 보호층(3)의 밀착력을 저하시켜 박리하기 위해서 가열 처리를 행한다. 이 가열 처리에 의해, 접착층(4) 및 접착 보호층(3)으로부터 유기 성분이 가스로서 방출하고, 접착층(4)과 접착 보호층(3)의 밀착력이 저하하기 때문에, 접착층(4)을 박리할 수가 있다.
또한, 가열 처리의 온도는, 접착 보호층(3)을 형성한 경화 온도 이상이어도 좋다. 예를 들면, 스텝 S1에서 핫 플레이트를 이용하여 90℃에서의 경화된 접착 보호층(3)을, 200℃로 설정된 핫 플레이트 상에서 10분간 가열하면, 용이하게 접착층(4)을 박리할 수가 있다. 또한, 접착층(4)을 박리하기 위한 가열 온도가 150℃보다 낮은 경우에는, 가스의 방출이 적기 때문에, 상기 밀착력은 크게 저하하지 않고, 접착층(4)의 박리에 큰 힘이 필요하게 된다. 반대로, 접착층(4)을 박리하기 위한 가열 온도가 220℃를 크게 넘으면, 회로 소자(2)의 휨 등의 변형이 발생하고, 이후의 박리 공정에서의 파손, 크랙의 원인이 된다. 이 때문에, 접착층(4)을 박리하기 위한 가열 온도는 예를 들면 170~220℃이 바람직하다. 가열 처리 후, 접착층(4)에 점착 테이프를 붙여 필링(peeling)하는 것으로, 접착층(4)을 간단하게, 또한 잔사도 없게 박리할 수가 있다.
최후로 도 12에 나타내는 바와 같이, 접착 보호층(3)을 화학 처리에 의해서 박리한다(도 1의 스텝 S9). 박리는, 예를 들면, 알칼리성, 산성, 유기용제 등의 박리액에, 접착 보호층(3)을 침지하여 분해하는 것에 의해 행해진다. 접착 보호층(3)의 제거 후, 회로 소자(2) 및 전사 기판(7)으로 이루어지는 반도체 소자를 세정 및 건조하는 것에 의해서, 반도체 소자를 작성할 수가 있다.
＜실시의 형태 1의 요약＞
이상과 같은 본 실시의 형태 1에 따른 반도체 소자의 제조 방법에 의하면, 접착 보호층(3)을 형성하는 것에 의해서, 고주파 디바이스 소자 등의 반도체 소자의 불량을 억제할 수가 있다.
＜실시의 형태 2＞
이하, 본 발명의 실시의 형태 2에 따른 반도체 소자의 제조 방법에 대해 설명한다. 도 13은, 본 실시의 형태 2에 따른 반도체 소자의 제조 공정을 나타내는 플로차트(flow chart)로, 도 14 내지 도 17은, 그 일부의 제조 공정을 나타내는 단면도이다. 이하, 본 실시의 형태 2에 따른 구성 요소 중, 상술한 구성 요소와 동일 또는 유사한 구성 요소에 대해서는 동일 참조 부호를 부여하고, 다른 구성 요소에 대해 주로 설명한다.
도 13의 제조 공정에서는, 실시의 형태 1의 제조 공정(도 1)에서 스텝 S5를 스텝 S8과 스텝 S9의 사이로 이동시킨 제조 공정과 같다. 본 실시의 형태 2에서는, 복수의 회로 소자가 형성된 반도체 기판 상에 있어서의 접착 보호층 및 접착층의 형성, 접착층과 지지 기판의 접착(겹쳐서 맞붙임), 기판 박막화(연마), 전사 기판의 접합, 지지 기판의 박리, 접착층의 박리, 다이싱 등에 의한 분할(절단), 접착 보호층의 박리를 이 순서로 행한다.
본 실시의 형태 2에서는, 우선 도 13의 스텝 S1~S4에 있어서, 본 실시의 형태 1에서 설명한 도 1의 스텝 S1~S4의 공정(도 2~도 6의 공정)과 동일한 공정을 행한다. 그 후, 본 실시의 형태 1에서 설명한 도 1의 스텝 S6~S8의 공정과 동일한 공정을 행한다. 이하, 스텝 S6 이후의 공정에 대해 주요한 내용만 설명한다.
우선 도 14에 나타내는 바와 같이, 복수의 회로 소자(2)가 형성된 부분을 방열용의 전사 기판(7)에 접합한다(도 13의 스텝 S6). 회로 소자(2)와 전사 기판(7)의 접합에는, 예를 들면 상온 접합이 이용된다. 다음에 도 15에 나타내는 바와 같이, 지금까지의 공정에 의해서 형성된 구조체 중, 박리층(5)을 광 조사하여 가열 분해하는 것에 의해서, 박리층(5) 및 지지 기판(6)을 박리한다(도 13의 스텝 S7). 그 다음에 도 16에 나타내는 바와 같이, 접착층(4)을 가열 처리에 의해서 박리한다(도 13의 스텝 S8).
다음에 도 17 및 도 11에 나타내는 바와 같이, 다이싱 등에 의한 분할 공정(절단 공정)에 의해서, 복수의 회로 소자(2), 접착 보호층(3), 전사 기판(7)을 분할하여 칩화한다(도 13의 스텝 S5). 다이싱에는, 예를 들면, 전사 기판(7)에서 레이저 조사하는 레이저 다이싱이 이용된다. 이것은, 다이싱 브레이드를 이용한 기계적 다이싱 방법에서는, 경도가 높은 다이아몬드층으로 이루어지는 전사 기판(7)을 분할(절단)할 수 없기 때문이다. 또한 이 레이저의 비교적 큰 출력의 파워가, 회로 소자(2)에 영향을 주는 것도 생각된다. 그 때문에, 접착 보호층(3)의 제거 전에 분할 공정을 행하면, 회로 소자(2)의 깨짐이나 크랙 등의 파손을 접착 보호층(3)에 의해서 억제할 수가 있다. 다만, 레이저 파워에 의한 회로 소자(2)에의 영향이 작은 경우에는, 접착 보호층(3)의 제거 후에 분할 공정을 행해도 좋다.
최후로, 도 12에 나타내는 바와 같이, 접착 보호층(3)을 화학 처리에 의해서 박리하는(도 13의 스텝 S9) 것에 의해서, 회로 소자(2) 및 전사 기판(7)으로 이루어지는 반도체 소자를 작성할 수가 있다.
＜실시의 형태 2의 요약＞
본 실시의 형태 2에서도 실시의 형태 1과 마찬가지로, 접착 보호층(3)을 형성하는 것에 의해서, 고주파 디바이스 소자 등의 반도체 소자의 불량을 억제할 수가 있다.
또, 실시의 형태 1에서는, 분할 공정에 의해서 개별 칩화한 회로 소자(2)에, 해당 회로 소자(2)와 동일한 크기의 전사 기판(7)을 접합했다(도 9). 이것에 대해서 본 실시의 형태 2에서는, 먼저 회로 소자(2)에 전사 기판(7)을 접합하여 접착층(4) 등을 박리하고 나서, 분할 공정을 행한다. 이러한 본 실시의 형태 2의 제조 방법에 의하면, 예를 들면 복수의 회로 소자(2)를 일괄하여 전사 기판(7)에 접합할 수가 있다. 이 때문에, 공정 시간의 단축, 및, 지지 기판(6)의 재이용이 가능해지므로, 프로세스 코스트를 삭감할 수가 있다. 또, 방열용의 전사 기판(7)인 다이아몬드층의 성막을 대형 기판에서 균일하게 제작할 수 있는 관점으로부터도, 프로세스 코스트를 삭감할 수가 있다. 또, 박리층(5) 및 접착층(4)의 박리 공정을 일괄해 행할 수가 있기 때문에, 개별적으로 칩화된 회로 소자(2)로부터 이들 층을 박리하는 경우에 비해, 박리 시의 회로 소자(2)의 막 강도를 강하게 할 수가 있다. 이 때문에, 박리 공정에서 회로 소자(2)가 파손하는 것을 억제할 수가 있다.
＜실시의 형태 3＞
접착층(4)과 접착 보호층(3)은 강고하게 접착하고 있고, 연마, 분할 공정 시에는 거의 박리하지 않기 때문에, 회로 소자(2)의 파손 등은 발생하지 않는다. 그렇지만, 접착층(4)은 박리하기 어렵고, 박리 테이프를 붙여 필링하는 방법에서는 간단하게 박리할 수 없다. 그래서 실시의 형태 1 및 2의 스텝 S8(도 1및 도 13)의 가열 처리에서는, 접착 보호층(3)으로부터 유기용제 성분을 방출해, 접착층(4)과 접착 보호층(3)의 사이의 계면의 접합력을 저하시키는 것에 의해서, 필링법 등으로 간단하게 접착층(4)을 박리하는 것을 가능하게 하고 있다.
그런데, 접착 보호층(3)의 유기 성분은, 그 형성 공정에서 거의 증발하지만, 완전히 증발하지 않고, 보다 고온으로 가열하는 것으로 거의 완전히 증발한다. 접착 보호층(3)의 유기용제로는, 비점이 120~200℃의 것을 사용하는 것을 상정하고 있지만, 접착 보호층(3)의 유기용제로 비점이 비교적 낮은 것을 사용하면, 접착층(4)의 박리에 기여하는 접착 보호층(3)이 적게 되어 버린다. 한편, 접착 보호층(3)의 유기용제로 비점이 높은 것을 이용한 경우에는, 건조 온도를 높게 하지 않으면 유기용제가 증발하지 않고, 막강도가 낮은 접착 보호층(3)이 형성되어 버린다.
그래서 본 발명의 실시의 형태 3에서는, 접착 보호층(3)은, 비점이 다른 복수 종류의 유기용제 성분을 포함하고 있다. 이것에 의해, 동일한 건조 온도에서도 고비점의 용제가 저비점의 용제보다 많이 잔류하므로, 접착층(4)의 박리 시에 증발하는 접착 보호층(3)의 유기 성분이 많아져, 접착층(4)의 박리를 보다 용이하게 행할 수가 있다. 그 한편으로, 막 강도가 높은 접착 보호층(3)을 형성할 수가 있다. 또한, 접착 보호층(3)의 유기용제로는, 예를 들면, 폴리프로필렌 글리콜, 모노메틸 에테르, 3－메톡시 부틸 아세테이트, 에틸 라크테이트, 2－에톡시에틸 아세테이트, N－부틸 아세테이트, 크실렌, 톨루엔 등 중, 비점이 다른 2 종류 이상의 용제를 혼합한 용제가 이용된다.
＜실시의 형태 3의 요약＞
이상과 같은 본 실시의 형태 3에 따른 반도체 소자의 제조 방법에 의하면, 접착층(4)의 박리를 보다 용이하게 행할 수가 있다.
＜변형예＞
실시의 형태 1의 제조 방법(도 1)에서는, 분할 공정(스텝 S5)은, 반도체 기판(1)의 연마를 포함하는 박막화 공정(스텝 S4)과, 전사 기판(7)의 접합 공정(스텝 S6)의 사이에 행해졌다. 또 실시의 형태 2의 제조 방법(도 13)에서는, 분할 공정(스텝 S5)은, 접착층(4)의 박리 공정(스텝 S8)과, 접착 보호층(3)의 박리 공정(스텝 S9)의 사이에 행해졌다. 그러나 이들에 한정한 것은 아니고, 분할 공정(스텝 S5)은, 박막화 공정(스텝 S4)의 이후에 행해지면 좋다.
또한, 본 발명은, 그 발명의 범위 내에 있어서, 각 실시의 형태 및 각 변형예를 자유롭게 조합하거나 각 실시의 형태 및 각 변형예를 적의, 변형, 생략하거나 하는 것이 가능하다.
본 발명은 상세하게 설명되었지만, 상기한 설명은, 모든 태양에 있어서, 예시이며, 본 발명이 그것에 한정되는 것은 아니다. 예시되어 있지 않은 무수한 변형예가, 본 발명의 범위로부터 벗어나는 일없이 상정될 수 있는 것이라고 이해된다.
1　반도체 기판, 2 회로 소자, 3 접착 보호층, 4 접착층, 5 박리층, 6 지지 기판, 7 전사 기판.

Claims (7)

  1. (a) 반도체 기판의, 복수의 회로 소자가 형성된 제 1 주면 상에, 접착 보호층, 접착층, 박리층, 지지 기판이 이 순서로 배치된 적층체를 형성하는 공정과,
    (b) 상기 반도체 기판의 제 1 주면과 반대 측의 제 2 주면으로부터 연마를 행하는 것에 의해서, 상기 복수의 회로 소자가 형성된 부분 이외의 상기 반도체 기판을 제거하는 공정과,
    (c) 상기 회로 소자가 형성된 부분을 전사 기판에 접합하는 공정과,
    (d) 상기 박리층을 광 조사하는 것에 의해서, 상기 박리층 및 상기 지지 기판을 제거하는 공정과,
    (e) 상기 접착층을 가열 처리에 의해서 제거하는 공정과,
    (f) 상기 접착 보호층을 화학 처리에 의해서 제거하는 공정과,
    (g) 상기 복수의 회로 소자를 분할하는 공정
    을 구비하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 공정 (g)는, 상기 공정 (b)와 상기 공정 (c)의 사이, 또는, 상기 공정 (e)와 상기 공정 (f)의 사이에서 행해지는 반도체 소자의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 공정 (e)의 상기 가열 처리의 온도는, 상기 공정 (a)의 상기 접착 보호층을 형성하는 온도보다 높은 반도체 소자의 제조 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 회로 소자는, 에어 브릿지 구조의 전극을 포함하는 반도체 소자의 제조 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 공정 (c)는, 상기 회로 소자를 전사 기판에 접합하는 상온 접합을 포함하는 반도체 소자의 제조 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 접착 보호층은, 비점이 다른 복수 종류의 유기용제 성분을 포함하는 반도체 소자의 제조 방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 접착층은, 자외선 경화 수지를 포함하는 반도체 소자의 제조 방법.
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