KR101143797B1 - 반도체 기판을 얇게 하는 방법 - Google Patents

반도체 기판을 얇게 하는 방법 Download PDF

Info

Publication number
KR101143797B1
KR101143797B1 KR1020090115009A KR20090115009A KR101143797B1 KR 101143797 B1 KR101143797 B1 KR 101143797B1 KR 1020090115009 A KR1020090115009 A KR 1020090115009A KR 20090115009 A KR20090115009 A KR 20090115009A KR 101143797 B1 KR101143797 B1 KR 101143797B1
Authority
KR
South Korea
Prior art keywords
semiconductor substrate
tape
adhesive layer
semiconductor
substrate
Prior art date
Application number
KR1020090115009A
Other languages
English (en)
Other versions
KR20100073984A (ko
Inventor
티모시 찰스 크리와지크
스티븐 로스 코딩
에드먼드 주리스 스프로지스
티모시 이. 니어리
Original Assignee
인터내셔널 비지네스 머신즈 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인터내셔널 비지네스 머신즈 코포레이션 filed Critical 인터내셔널 비지네스 머신즈 코포레이션
Publication of KR20100073984A publication Critical patent/KR20100073984A/ko
Application granted granted Critical
Publication of KR101143797B1 publication Critical patent/KR101143797B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68318—Auxiliary support including means facilitating the separation of a device or wafer from the auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6834—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/274—Manufacturing methods by blanket deposition of the material of the layer connector
    • H01L2224/2743—Manufacturing methods by blanket deposition of the material of the layer connector in solid form
    • H01L2224/27436—Lamination of a preform, e.g. foil, sheet or layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Dicing (AREA)
  • Laser Beam Processing (AREA)

Abstract

C4 연마 테이프 및 레이저 제거가능 층은 반도체 기판의 전면(front side)에 형성된다. 캐리어 기판이 그 후 레이저 제거가능 접착층에 부착된다. 반도체 기판의 배면(back side)는 폴리싱 혹은 연마에 의해서 얇게 되는데, 그동안 캐리어 기판은 기계적 서포트를 제공하여 상기 반도체 기판을 약 25μm의 두께까지 얇게 하는 것을 가능하게 해 준다. 필름 프레임 테이프가 얇게 된 반도체 기판의 배면에 부착되고 레이저 제거 가능 접착층은 레이저로 절제되며, 이에 의하여 캐리어 기판은 C4 연마 테이프 배면으로부터 분리된다. 상기 필름 프레임 테이프, 상기 얇게 된 반도체 기판, 및 상기 C4 연마 테이프의 어셈블리는 잘라진다. 상기 C4 연마 테이프는 자외선을 받아서 접착력이 감소되며 그 다음에는 제거된다.

Description

반도체 기판을 얇게 하는 방법{METHOD OF THINING A SEMICONDUCTOR SUBSTRATE}
본 발명은 반도체 구조들(semiconductor structures)을 제조하는 방법에 관한 것으로, 특히 반도체 기판을 얇게 하는 방법과 그 방법을 실현하는 구조들에 관한 것이다.
3차원(3D) 칩 스택(stacking) 기술에서 최근의 발전은 얇은 반도체 칩들을 사용하는 것이며, 이는 다수 반도체 칩들의 수직(vertical) 스택을 가능하게 한다. 정상적인 반도체 프로세싱 시퀀스(processing sequence)에서 제조되는 전형적인 반도체 기판은 약 500μm에서 약 1000μm의 두께를 갖기 때문에, 반도체 기판 두께 전체를 관통하는(extend through) 웨이퍼 관통공들(through-wafer vias : TWVs)을 만드는 것(formation)은 과도한 프로세싱 시퀀스들과 높은 프로세싱 비용을 요구한다. 이에 대한 대안(alternative)은 반도체 기판 상에서 반도체 디바이스들 및 배선들(interconnects)이 만들어진 후 그 반도체가 반도체 칩들 혹은“다이들(dies)”들로 잘라지기(dicing) 전에 반도체 기판을 얇게 하는 것이다. 반도체 기판을 두께 300μm 이하로 얇게 함으로써, 반도체 제조 시퀀스 동안 사용되는 반도체 기판 의 전체 두께(full thickness)보다 낮은 높이(less height)를 갖는 웨이퍼 관통공들(TWVs)이 사용될 수 있어 다수 반도체 칩들 사이에 전기적 접속을 가능하게 한다. 이에 더하여, 얇게 된 반도체 기판은 추가적인 이점들(advanatages)을 제공하는데, 이들에는 열 소산의 개선(improved thermal dissipation), 및 수직적으로 스택된 다른 반도체 칩들에 위치하는 반도체 디바이스들간의(across) 디바이스 커플링 개선(improved device coupling) 등이 있다.
제어된 컬렙스 칩 연결(Controlled Collapse Chip Connection : C4) 패키징은 고급 반도체 칩들(advanced semiconductor chips)에서 사용되는데, 이는 5000개에 달하는, 높은 수의 입력/출력 노드들을 수용한다. 여기서 C4 패키징은 C4 볼들(balls)을 사용하는 패키징을 말하는데, 이 C4 볼들은 각각 반도체 칩 상의 하나의 C4 패드(pad)와 패키징 기판 상의 다른 C4 패드를 접촉한다. 이들 입력/출력 노드들은 각각 2차원 어레이(two dimensional array) 반도체 칩의 상부 표면 상의 C4 패드에 전기적으로 접속된다.
감소된 두께를 갖는 웨이퍼 관통공들(TWVs)로 칩 스택을 가능하게 하는 것이 바람직하기는 하지만, C4 볼들을 포함하는 반도체 기판을 얇게 하는 것은 산업계에서 제한된 성공을 달성했을 뿐이다. 도 1A-1D는 제1의 전형적인 종래 기술의 반도체 구조 수직 단면도들의 시퀀스를 보여준다.
도 1A를 참조하면, C4 반도체 기판은 반도체 기판(110), C4 패드들의 어레이(112), 및 C4 볼들의 어레이(120)을 포함한다. 반도체 기판(110)은 적어도 하나의 반도체 디바이스 및 C4 패들의 어레이(112)에 접속된 적어도 하나의 금속 배선 구조를 포함한다. 반도체 기판(110)의 두께(이하 “ 초기 두께 “ ti‘라 한다.)는 통상적으로 약 500μm에서 약 1000μm 이며, 이는 통상적으로 반도체 기판(110)의 직경에 따라 달라진다. C4 볼들의 직경은 100μm 정도이다.
도 1B를 참조하면, 테이프 접착층(130A)와 테이프 베이스 층(130B)을 포함하는, C4 연마 테이프(grind tape)(130)가 C4 볼들(120)을 포함하는 반도체 기판(110)의 상부 표면에 인가된다. 테이프 베이스 층(130B)은 폴리머 재료 혹은 플라스틱 재료를 포함한다. 테이프 접착층(130A)은 자외선(UV) 감광성 접착 재료를 포함하며, 이는 자외선에 노출되면 접착 성질을 상실한다. 이 때문에, 반도체 기판(110) 상에 C4 연마(grind) 테이프(130)를 인가한 후(upon application) 상기 반도체 기판을 얇게 하는 작업이 완료되기 전까지는 C4 연마 테이프(130)가 자외선에 노출되지 않도록 하여야 한다. 테이프 접착층(130A)의 두께는 직경이 100μm 정도인 C4 볼(120)의 높이 보다 더 크다.
도 1C를 참조하면, 반도체 기판(110)은 폴리싱(polishing) 및/혹은 연마(grinding)에 의해서 얇아지게 된다. C4 연마 테이프(130)는 반도체 기판(110)의 두께를 얇게 하는 그러한 프로세스를 진행하는 동안 반도체 기판(110)을 위해 기계적 서포트(mechanical support)를 제공한다. C4 연마 테이프(130)는 강체 구조(rigid structure)도 아니고 테이프 접착층(130A)의 두께도 통상적으로 100μm를 넘는 정도이므로, 반도체 기판(110)에 관한 서포트는 견고하지(firm) 않으며 따라서 C4 연마 테이프(130)과 얇게 된 반도체 기판(110)의 어셈블리(assembly)를 다루는 동안 얇게 된 반도체 기판(110)은 다양한 스트레스를 받을 수 있다. 이 때문에, 반도체 기판(110)의 두께를 얇게 하는 데는 한계가 있다(얇게 된 반도체의 두께를 이하에서 “최종 두께” tf’라 한다). 최종 두께 tf’에 관한 실용적 하한(practical lower limit)은 약 150μm이다.
도 1D를 참조하면, C4 연마 테이프(130)에는 자외선이 조사되고, 그러면 테이프 접착층(130A)의 올리거머(oligomer)는 불활성이 되어(deactivated), 접착력(cross linking therein)이 제거된다. 따라서 테이프 접착층(130A)은 자외선 조사로 접착 성질을 상실하게 되고, C4 연마 테이프(130)는 얇게 된 반도체 기판(110) 및 C4 볼들(120)으로부터 벗겨져 나온다(peeled off). 최종 두께 tf’가 초기 두께 ti’보다는 적다고 하더라도, 테이프 접착층(130A)의 기계적 특성은 최종 두께 tf’에 실용적 제한(practical limitation)을 가져오는데, 즉, 최종 두께 tf’를 약 200μm보다 더 크게 한다는 것이다. 반도체 기판의 두께를 약 200μm보다 더 얇게 만들면, 쉽게(readily) 기판의 파손이 일어나므로, 그 얇게 만드는 프로세스는 상업적으로 실용적 가치를 갖지 못하게 된다.
C4 볼들 대신에 와이어본드 패드들(wirebond pads)을 포함하여 반도체 기판을 얇게 만드는 대체 방안이 종래 기술에서 알려져 있다. 도 2A-2G는 제2의 전형적인 종래 기술의 반도체 구조 수직 단면도들의 시퀀스를 보여준다.
도 2A를 참조하면, 와이어본드(wirebond) 반도체 기판은 반도체 기판(210)과 와이어본드 패드들 어레이(214)를 포함한다. 반도체 기판(210)은 적어도 하나의 반도체 디바이스와 와이어본드 패드들 어레이(214)에 접속되는 적어도 하나의 금속 배선구조(one metal interconnect structure)를 포함한다. 반도체 기판(210)의 두 께(이하 “초기 두께 “ ti’라 한다)는 통상적으로 약 500μm에서 1,000μm이며 통상적으로 반도체 기판(210)의 직경에 따라 결정된다. 와이어본드 패드들(214)의 높이는 2μm 정도이다.
도 2B를 참조하면, 불활성화 가능(deactivatable) 접착층(230)이 와이어본드 패드들(214)를 포함하는 반도체 기판(210)의 상부 표면에 인가된다. 불활성화 가능 접착층(230)은 접착 재료를 포함하는데, 이는 열 혹은 화학적 처리에 노출되면 그 다음에 그 접착성은 불활성화 될 수 있다. 불활성화 가능 접착층(230)의 두께는 통상적으로 약 10μm에서 약 20μm이다.
도 2C를 참조하며, 캐리어(carrier) 기판(240)이 불활성화 가능 접착층(230)에 결합된다(bonded). 캐리어 기판(240)은 그 다음에 오는 반도체 기판(210)의 얇게 하는 프로세스 동안 구조적 서포트(structural support)를 제공하는 고체 재료(solid material)를 포함한다.
도 2D를 참조하면, 반도체 기판(210)은 폴리싱 및/혹은 연마에 의해서 얇게 된다. 여기서 캐리어 기판(240)은 이러한 얇게 하는 프로세스(반도체 기판(210)은 이 프로세스에 의해서 얇게 된다) 동안 반도체 기판(210)을 위한 기계적 서포트를 제공한다. 얇게 된 반도체 기판(210)의 두께(이하 “최종 두께” tf”라 한다), 즉 최종 두께 tf”는 50μm이하가 될 것이다.
도 2E를 참조하면, 불활성화 가능 접착층(230)은 열 처리 혹은 화학적 처리에 노출되면 불활성화되어 접착 성질을 상실하게 된다. 열 처리가 사용되는 경우, 불활성가능 접착층(230)의 온도는 약 160ºC까지 올라갈 것이다. 화학적 처리가 사 용되는 경우, 반응에 의해서 불활성화 가능 접착층(230)의 성질을 변화시킬 수 있는 화학물질이 사용된다. 이 경우에, 불활성화 가능 접착층(230)은 그러한 화학물질의 침투(percolation)를 허용하기 위해서 다공성(porous)일 것이다. 불활성화 처리에 의해서, 불활성화 가능 접착층(230)은 불활성화된 층(230’)이 되는데, 이는 불활성화 처리 전의 불활성화 가능 접착층(230)보다 실질적으로(substantially) 덜 접착력을 갖게 된다. 열 처리 혹은 화학적 처리 동안 열적, 화학적 혹은 구조적 침식(degradation) 때문에 얇게 된 반도체 기판(210)에는 나쁜 영향(adverse impact)을 가져올 수 있다.
도 2F를 참조하면, 캐리어 기판(240)은 불활성화된 층(230’)으로부터 제거된다. 도 2G를 참조하면, 불활성화된 층(230’)은 얇게 된 반도체 기판(210)으로부터 분리된다(delaminated).
C4 반도체 기판들, 즉 C4 볼들(통상적으로 약 100μm의 직경을 갖는다)을 갖는 반도체 기판들의 경우, 얇게 된 반도체 기판들의 두께는 약 200μm 보다 더 큰 두께로 제한된다. 왜냐하면 도 1B의 C4 연마 테이프(130)는 C4 반도체 기판(110)과 C4 연마 테이프(130)의 어셈블리로(in the assembly) 반도체 기판을 얇게 하는 프로세스 동안 충분한 기계적 서포트를 제공하지 않기 때문이다. 이러한 관점에서, C4 반도체 기판을 얇게 하여도 파손(breakage)의 심각한 위험에 빠뜨리지 않으면서도 200μm보다 더 적은 두께로 얇게 하는 방법이 필요하다.
와이어본드 반도체 기판들, 즉 와이어본드 패드들을 갖는 반도체 기판들의 경우, 얇게 된 반도체 기판(210’)은 해로운 열 처리 혹은 화학적 처리에 노출된다 (subjected). 여기서 열 처리 혹은 화학적 처리는 불활성화 가능 접착층(230)을 불활성화시켜서 불활성화된 층(230’)을 형성하기 위해 필요하지만, 이는 얇게 된 반도체 기판에 열적으로, 구조적으로, 및/혹은 화학적으로 손상을 가져온다. 이러한 관점에서, 와이어본드 반도체 기판을 열 처리 혹은 화학적 처리에 노출시키지 않고 얇게 하는 방법이 필요하다.
본 발명은 전술한 필요사항을 해결하기 위해 C4 연마 테이프, 레이저 제거가능(laser - ablative) 접착층 및 캐리어 기판을 사용하여 반도체 기판을 얇게 하는 방법을 제공한다. 여기서, 레이저 제거가능 접착층은 레이저 절제(laser ablation)에 의해서 제거된다.
본 발명에서, C4 연마 테이프는 C4 볼들 혹은 와이어본드 패드들을 포함하는 반도체 기판의 전면(the front side)에 부착된다. 레이저 제거가능 재료를 포함하는 레이저 제거가능 접착층은 C4 연마 테이프의 배면(the back side)에 형성된다. 캐리어 기판은 레이저 제거가능 접착층에 부착된다. 반도체 기판의 배면(the back side)은 폴리싱 혹은 연마에 의해서 얇게 된다. 이 프로세스 기간 동안 캐리어 기판은 기계적 서포트를 제공하는데, 이는 반도체 기판의 두께를 약 25μm까지 얇게 하는 것을 가능하게 한다. 필름 프레임 테이프(a film frame tape)가 얇게 된 반도체 기판의 배면에 부착되고 레이저 제거가능 층이 레이저에 의해서 제거된다. 이에 의해서 캐리어 기판이 상기 C4 연마 테이프의 배면으로부터 분리된다 (dissociating). 그 다음 상기 필름 프레임 테이프, 상기 얇게 된 반도체 기판 및 상기 C4 연마 테이프의 어셈블리는 잘라지게 된다(diced). C4 연마 테이프에는 자외선이 조사되고, 그 결과 접착성이 떨어지게 되며 그 다음에는 제거된다.
본 발명의 한 예는 반도체 구조의 형성 방법을 제공하는 것이며, 그 방법은 다음의 단계를 포함한다. 즉,
반도체 기판에 접착 테이프를 인가하는 단계 ;
캐리어 기판에 레이저 제거가능 접착층을 인가하는 단계 ;
상기 접착 테이프를 상기 레이저 제거 가능 접착층에 결합하는 단계 ;
상기 반도체 기판의 배면을 얇게 하는 단계 ; 및
상기 레이저 제거가능 접착층을 레이저로 제거함으로써 상기 접착 테이프로부터 상기 캐리어 기판을 분리하는 단계를 포함한다.
한 실시 예에서, 상기 반도체 기판은 C4 볼들을 포함하는 C4 반도체 기판이다. 상기 접착 테이프는 상기 C4 볼들과 접촉할 것이다.
다른 실시 예에서, 상기 반도체 기판은 와이어본드 패드들을 포함하는 와이어본드 반도체 기판이다. 상기 접착 테이프는 상기 와이어본드 반도체 기판과 접촉할 것이다.
또 다른 실시 예에서, 상기 접착 테이프는 테이프 기초 층과 테이프 접착층을 포함하며, 여기서 상기 테이프 접착층은 상기 반도체 기판과 접촉하고, 상기 캐리어 기판은 상기 테이프 기초 층에 접촉한다.
또 다른 실시 예에서, 상기 테이프 기초 층은 폴리머 재료(polymer material)혹은 플라스틱 재료(a plastic material)을 포함한다.
또 다른 실시 예에서, 상기 테이프 접착층은 자외선(UV) 감광성 접착 재료를 포함하며, 이는 자외선 노출에 의하여 접착 성질을 상실하게 된다.
또 다른 실시 예에서, 상기 테이프 접착층은 적어도 100μm의 두께를 갖는다.
또 다른 실시 예에서, 상기 접착 테이프는 C4 연마 테이프(grind tape)이다.
또 다른 실시 예에서, 상기 레이저 제거가능 접착층은 폴리머 재료(ploimeric material)를 포함한다.
또 다른 실시 예에서, 상기 레이저 제거가능 접착층에 조사되는(impinging) 레이저의 빔 에너지는 적어도 50mJ/cm²이다.
또 다른 실시 예에서, 상기 레이저 제거 가능 접착층은 약 5μm에서 약 25μm의 두께를 갖는다.
또 다른 실시 예에서, 상기 캐리어 기판은 수정(quartz)기판, 유리 기판, 반도체 기판, 세라믹(ceramic) 기판, 및 금속(metallic) 기판 중 하나이다.
또 다른 실시 예에서, 상기 캐리어 기판과 상기 반도체 기판은 실질적으로 같은 영역(the same area)를 갖는다.
또 다른 실시 예에서, 상기 반도체 기판은 얇게 하는 프로세스 전에는 약 500μm에서 약 1000μm의 두께를 가지며, 얇게 하는 프로세스 후에는 약 20μm에서 약 150μm의 두께를 갖는다.
또 다른 실시 예에서, 상기 방법은 상기 얇게 된 반도체 기판의 배면에 필름 프레임 테이프를 인가하는 단계를 더 포함한다.
또 다른 실시 예에서, 상기 방법은 상기 필름 프레임 테이프, 상기 반도체 기판, 및 상기 접착 테이프의 어셈블리를 자르는(dicing) 단계를 더 포함한다.
또 다른 실시 예에서, 상기 방법은 상기 접착 테이프를 불활성화하는 단계 - 이에 의하여 상기 접착 테이프의 접착 강도가 감소됨 ; 및 상기 접착 테이프를 상기 반도체 기판으로부터 분리하는(delaminating) 단계를 더 포함한다.
본 발명의 다른 예는 반도체 구조를 제공하는 것이며, 그 구조는 다음을 포함한다. 즉,
반도체 기판과 접촉하는 접착 테이프 ;
상기 접착 테이프와 접촉하는 레이저 제거가능 접착층 ; 및
상기 레이저 제거가능 접착층과 접촉하는 캐리어 기판을 포함한다.
한 실시 예에서, 상기 반도체 기판은 C4 볼들을 포함하는 C4 반도체 기판이다.
다른 실시 예에서, 상기 반도체 기판은 와이어본드 패드들을 포함하는 와이어본드 반도체 기판이다.
또 다른 실시 예에서, 상기 접착 테이프는 테이프 기초 층과 테이프 접착층을 포함하며, 여기서 상기 테이프 접착층은 상기 반도체 기판과 접촉하고, 상기 캐리어 기판은 상기 테이프 기초 층에 접촉한다.
또 다른 실시 예에서, 상기 테이프 기초 층은 폴리머 재료(polymer material)혹은 플라스틱 재료(a plastic material)을 포함한다.
또 다른 실시 예에서, 상기 테이프 접착층은 자외선(UV) 감광성 접착 재료를 포함하며, 이는 자외선 노출에 의하여 접착 성질을 상실하게 된다.
또 다른 실시 예에서, 상기 테이프 접착층은 적어도 100μm의 두께를 갖는다.
또 다른 실시 예에서, 상기 레이저 제거가능 접착층은 약 5μm에서 약 25μm의 두께를 갖는 폴리머 재료(polymeric material)를 포함한다.
또 다른 실시 예에서, 상기 캐리어 기판은 수정(quartz)기판, 유리 기판, 반도체 기판, 세라믹(ceramic) 기판, 및 금속(metallic) 기판 중 하나이다.
또 다른 실시 예에서, 상기 캐리어 기판과 상기 반도체 기판은 실질적으로 같은 영역(the same area)를 갖는다.
또 다른 실시 예에서, 상기 반도체 구조는 상기 반도체 기판의 배면과 접촉하는 필름 프레임 테이프를 포함하며, 여기서 상기 반도체 기판은 약 20μm에서 약 150μm의 두께를 갖는다.
전술한 바와 같이, 본 발명은 반도체 기판을 얇게 하는 방법과 그 방법을 적용하여 만든 구조들에 관한 것으로서, 이하에서 첨부된 도면들을 참조하여 상세히 설명한다. 명세서 및 도면들에서 언급되는 동일 및 해당 엘리멘트들(elements)은 동일 참조 번호들로 참조될 것이다. 본 발명 혹은 바람직한 실시 예들의 엘리멘트들을 소개할 때, “a”, “an”(한국어 번역에서는 생략), “the”(한국어 번역에서는 상기 혹은 생략) 및 “said(상기)”는 하나 혹은 그 이상의 엘리멘트들을 의 미하는 것으로 의도되었다. 도면들 전체를 통해서, 동일 참조 번호 혹은 문자들은 동일 혹은 균등의 엘리멘트들을 지정하기 위해 사용된다. 본 발명의 주제를 불필요하게 혼란스럽게 하는 공지의 기능들 및 구성들에 관한 상세한 설명들은 설명의 명확을 위해 생략되었다. 도면들은 반드시 실제 크기로 그려진 것은 아니다.
도 3A를 참조하면, 본 발명의 제1의 실시 예에 따른 제1의 반도체 구조는 C4 반도체 기판을 포함하는데, 이는 C4 볼들(20)을 그 위에 가지고 있는 반도체 기판이다. 더 구체적으로 설명하면, 상기 제1의 반도체 구조는 반도체 기판(10), C4 패드들의 어레이(12), 및 C4 볼들의 어레이(20)을 포함한다. 반도체 기판(10은 반도체 재료를 포함하는 기판이다. 반도체 기판(10)은 적어도 하나의 금속 배선 구조(도시되지 않음)를 통해서 C4 패드들의 어레이(12)에 전기적으로 접속된 적어도 하나의 반도체 디바이스(도시되지 않음)를 포함한다. 반도체 기판(10)의 두께(이하 “ 초기 두께 “ ti ‘라 한다.)는, 여기서 더 두껍거나 혹은 더 얇은 것을 생각할 수 있지만, 통상적으로 약 500μm에서 약 1,000μm 이다. 통상적으로, 초기 두께 ti는 반도체 기판(10)의 재료 및 크기, 예를 들어 직경에 의하여 결정된다.
C4 패드들(12)를 위한 전형적인 2차원 어레이 구성들(typical two dimensional array configurations)은 8 구성 상에서 4(4 on 8 configuration) 및 6 구성 상에서 3(3 on 6 configuration) 을 포함한다. 8 구성상의 4는 C4 볼들(12)를 사용하는데, 이는 직사각형 어레이에서 약4mils(~100microns)의 직경과 약 8mils(~200microns)의 피치(pitch)를 갖는다. 6 구성상의 3도 C4 볼들(12)를 사용하는데, 이는 직사각형 어레이에서 약3mils(~75microns)의 직경과 약 6mils(~150microns)의 피치(pitch)를 갖는다. 따라서, 5,000이상의 C4 볼들이, 통상적으로 약 2cm X 2cm 크기의, 하나의 반도체 칩 상에 형성될 수 있다. 반도체 기판(10)은 다수의 반도체 칩들을 포함한다. 반도체 기판(10)의 상부 표면과 C4 볼들의 상부 표면들 사이의 거리는 C4 볼들(20)의 직경 정도이다. 왜냐하면 C4 패드들의 두께가 전형적으로 약 1μm에서 약 5μm이고, C4 볼들(20)의 직경이 약 75μm에서 약 100μm이기 때문이다.
도 3B를 참조하면, 접착 테이프(adhesive tape)(30)은 반도체 기판(10) 및 C4 볼들(20)의 상부 표면 위에 인가된다(applied). 접착 테이프(30)은 테이프 기초 층(tape base layor)(30B)와 테이프 접착층(tape adhesive layor)(30A)를 포함한다. 접착 테이프(30)은 테이프 기초 층(30B) 상에 접착 재료(adhesive material)를 코팅함(coating)으로서 형성된다. 접착 재료는 테이프 접착층(30A)를 구성한다.
테이프 기초 층(30B)는 테이프 접착층(30A)에 대하여 구조적 서포트(structural support)를 제공하는 재료를 포함하며, 폴리머 재료 혹은 플라스틱 재료를 포함할 수 있다. 테이프 접착층(30A)는 외부 힘의 인가나 혹은 다른 활성화 메커니즘들(activation mechanisms)없이 본래의(intrinsic) 접착 성질을 나타내거나 혹은 압력, 열 혹은 기타 활성화 메커니즘에 의해서 작동하여 접착 성질을 나타낼 수 있다. 테이프 접착층(30A)는 불활성화가능 접착 재료를 포함 할 수 있는데, 이는 불활성화 되기 전에는 접착 강도를 제공하지만 불활성화에 노출되면 접착 성질을 실질적으로 상실한다. 이러한 불활성화 메커니즘의 한 사례가 자외선에 노출 시키는 것이 될 수 있다. 예를 들어, 테이프 접착층(30A)에서 접착 재료는 올리가 머(olygamer)를 포함할 수 있는데, 이는 자외선에 대한 노출에서 접착력(cross-linkage)을 상실한다. 불활성화의 다른 대안으로는 열, 저온, 화학적 노출 등이 사용될 수 있다.
테이프 접착층(30A)의 두께는 C4 볼들(20)의 직경보다 더 두꺼우며, 통상적으로 약 75μm에서 약 100μm이다. 바람직하기는, 테이프 접착층(30A)의 두께가 적어도 약 100μm되는 것이며, 더 바람직하기는, 테이프 접착층(30A)의 두께가 적어도 약 100μm보다 더 두껍게 되는 것이다. 예를 들어, 테이프 접착층(30A)의 두께는 약 100μm에서 약 1,000μm가 될 수 있다. C4 볼들(20)의 직경을 갖는 테이프 접착층(30A)의 두께의 조정(adjustment)도 또한 여기서 고려될 수 있다(contemplated). 테이프 기초 층(30B)의 두께는 약 50μm에서 약 300μm이며, 통상적으로 약 100μm에서 약 200μm이다. 물론, 이들보다 덜 두껍거나 더 두꺼운 두께도 여기서 고려될 수 있다.
접착 테이프(30)의 예들에는 상업적으로 이용 가능한 C4 연마 테이프들이 포함될 수 있는데, 이들에는 테이프 기초 층(30B)로 100μm 두께의 폴리에스터 필름(polyester film)을 사용하는 Nitto™ 자외선 감광성의 C4 연마 테이프와 테이프 기초 층(30B)로 100μm 두께의 폴리올레핀 필름(polyolefin film)을 사용하는 Furukawa™ 자외선 감광성의 C4 연마 테이프가 있다. 상업적으로 이용 가능한 C4 연마 테이프들에서 아크릴 접착 재료들(acrylic adhesive materials)이 통상적으로 테이프 접착층(30A)의 자외선 감광성 재료로서 사용되는데, 이는 자외선 노출에 의하여 접착 성질을 불활성화하고 그 성질이 상당히 상실되게 된다.
테이프 접착층(30A)을 반도체 기판(10) 및 C4 볼(20) 위에 인가해 나갈 때 컨포멀 매너로(in conformal manner) 하는데, 이는 테이프 접착층(30A) 및 C4 볼(20) 및/혹은 반도체 기판(10) 사이에 기포들(air bubbles)이 형성되는 것을 피하기 위해서이다. 이것은 테이프 접착층의 배면(back side), 즉 테이프 기초 층(30B)의 노출된 표면에 압력을 가하면서 반도체 기판의 한쪽 끝(one side) 로 부터 다른 쪽 끝(another side)을 향하여 접착 테이프(30)를 인가해 나감으로써 달성될 수 있다(effected). 테이프 접착층(30A)의 두께는 C4 볼들(20)의 상부 표면과 반도체 기판(10)의 상부 표면 사이의 거리를 초과하므로, C4 볼들(20)은 테이프 접착층(30A)에 임베드(embedded)되기는 하지만, 테이프 기초 층(30B)에 닿지는 않는다.
도 3C를 참조하면, 캐리어 기판(40)이 제공되는데, 이 기판은 수정(quartz) 기판, 유리 기판, 반도체 기판, 세라믹 기판, 혹은 금속 기판이 될 수 있다. 캐리어 기판(40)은 강체 재료(rigid material)를 포함하며 이는 충분한 기계적 강도(strength)를 가지고 있어서 일단 캐리어 기판(40)이 반도체 기판(10)에 결합되고 나면 반도체 기판을 얇게 하는 프로세싱 후에도 반도체 기판(10)을 다루는 것이 가능하게 된다.
캐리어 기판(40)의 두께는 약 100μm에서 약 1,000μm 될 수 있지만, 이보다 덜 그리고더 두꺼운 두께도 또한 여기서 고려될 수 있다. 캐리어 기판(40)의 크기와 반도체 기판(10)의 크기가 실질적으로 동일한 것이 바람직하다. 더 구체적으로는 캐리어 기판(40)의 측면 치수들(the lateral dimensions)과 반도체 기판(10)의 측면 치수들이 실질적으로 동일한 것이 바람직하다. 예를 들어, 캐리어 기판(40)의 직경이 200mm라면, 반도체 기판(10)의 직경도 실질적으로 200mm으로 동일하게 하는 것이다.
레이저 제거가능 접착층(36)은 캐리어 기판(40)의 한 면 위에 인가된다. 레이저 제거가능 접착층(36)은 레이저 절제(ablation)에 의해서 제거될 수 있는 접착 재료를 포함한다. 레이저 제거가능 접착층(36)은 접착 성질을 갖는 폴리머 재료를 포함할 수 있다.
레이저 제거가능 접착 재료의 인가와 레이저 절제는 공지의 기술이다. 미국특허 번호 5,258,236 및 Arjavalingam et al. 및 Donelon et al 의, “레이저 절제에 의해 생성된 리프트 오프 스텐실(Lift-Off Stencil)”(IBM 기술 공개 공보, 1985년 10월, 2034 페이지)는 레이저 제거가능 접착 재료들에 관하여 보여주는 것으로서 여기서 참조 자료로 포함된다.
레이저 제거가능 접착 재료들도 또한 상업적으로도 이용 가능하다. 상업적으로 이용 가능한 레이저 제거가능 접착 재료들에는 Microsystems™에서 나오는 HD3003-X1 및 HD3007이 있다. HD3003-X1은 폴러 솔벤트(polar solvent) 엔-메틸피롤리돈(N-methylpyrrolidone(NMP))를 포함하며, HD3007는 프로필렌 글리콜 메틸 에테르 아세테이트(Propylene Glycol Methyl Ether Acetate(PGMEA)) 및 부티롤렉톤(butyrolactone(BLO))을 포함한다.
레이저 제거가능 접착층(36)은 스핀 코팅(spin coating), 페인팅(painting), 스프레잉(spraying), 혹은 기타 처리방법에 의해서 형성될 수 있다. 레이저 제거가 능 접착층(36)의 두께는 약 5μm에서 약 25μm이지만, 이보다 덜 그리고 더 두꺼운 두께도 또한 여기서 고려될 수 있다.
도 3D를 참조하면, 레이저 제거가능 접착층(36)을 갖는 캐리어 기판(40)의 한 면(side)과, 테이프 기초 층(30B)의 노출된 표면인, 접착 테이프(30)의 상부 표면은 접촉하게 된다.(그 다음) 캐리어 기판(40)과 반도체 기판(10)은 서로를 향하여 눌려지게 된다. 이렇게 하여, 캐리어 기판(40)은 접착 테이프(30), 반도체 기판(10), C4 패드들(12) 및 C4 볼들(20)의 어셈블리와 그 사이에 레이저 제거가능 접착층(36)을 통해서 결합된다(bond). 기포가 형성되는 것을 방지하기 위해서, 캐리어 기판(40)과 접착 테이프(30)의 결합은 레이저 제거가능 접착층(36)의 한 쪽(one side)으로부터 시작하여 레이저 제거가능 접착층(36)의 다른 쪽(another side)을 향하여 진행될 수 있다.
도 3E를 참조하면, 반도체 기판(10)은 폴리싱, 연마, 혹은 다른 균등한 방법에 의해서 얇게 되며, 이 과정에서 반도체 기판(10)의 바닥 표면으로부터 재료가 제거된다. 반도체 기판(10)의 두께는 초기 두께 ti(도 3A 참조)로부터 감소하여 최종 두께 tf에 이르게 된다. 여기서 최종 두께 tf를 갖는 반도체 기판(10)을 지금부터 얇게 된 반도체 기판(10’)으로 칭한다. 캐리어 기판(40)은 반도체 기판(10)을 얇게 하는 프로세스 전 과정을 통해 반도체 기판(10)에 기계적 서포트를 제공하며, 이것은 반도체 기판(10)의 두께를 150μm이하로 얇게 하는 것을 가능하게 한다. 얇게 된 반도체 기판(10’)의 최종 두께 tf는 반도체 기판(10)을 얇게 하는 프로세스 동안 혹은 얇게 하는 프로세스 이후에도 파손에 관한 과도한 위험(undue risk)없이 약 20μm에서 약 150μm로 될 수 있다. 따라서 본 발명은 C4 반도체 기판(10, 12, 20)의 반도체 기판(10)의 두께를 상업적 제조환경에서의 150μm보다 더 얇게 할 수 있게 한다.
도 3F를 참조하면, 필름 프레임 테이프(film frame tape)(50)은 얇게 된 반도체 기판(10’)의 바닥 면(the back side)에 인가된다. 필름 프레임 테이프(50)은 접착 면을 포함하는데 이 접착 면이 얇게 된 반도체 기판(10’)의 바닥 면(the bottom surface)에 인가되어 부착된다. 그 다음에 접착 테이프(30)로부터 캐리어 기판(40)이 제거되면, 필름 프레임 테이프(50)은 얇게 된 반도체 기판(10’)을 서포트 하는데 필요한 기계적 강도(strength)를 제공한다. 상기 필름 프레임 테이프의 두께는 약 50μm에서 약 600μm가 될 수 있으며, 통상적으로 약 100μm에서 약 300μm이지만, 이보다 덜 그리고 더 두꺼운 두께도 여기서 또한 고려될 수 있다.
도 3G를 참조하면, 레이저 제거가능 접착층(36)은 레이저 절제(ablation)에 의해서 제거된다. 위에서 언급한 미국특허 5,258,236 및 Donelon et al에서 기술한 방법들도 사용될 수 있다. 레이저 제거가능 접착층(36)에 가해지는 레이저의 빔 에너지는 레이저 제거가능 접착층(36)의 재료를 절제할 수 있는 수준에 맞춘다(set). 레이저 절제를 일으키는데 요구되는 레이저의 빔 에너지는 레이저 제거가능 접착층(36)의 재료에 의해서 결정되지만(depend), 레이저 제거가능 접착층(36)에서 레이저 절제가 일어나려면 통상적으로 적어도 50mJ/cm²의 빔 에너지가 필요하다. 그러나 레이저 제거가능 접착층(36)을 위한 새로운 재료들에 대해서는 더 적은 범위의 에너지(lesser energy ranges)도 여기서 또한 고려될 수 있다. 상기 레이저 절 제는 레이저 제거가능 접착층(36)의 전부를 제거하거나 혹은 레이저 제거가능 접착층(36)과 캐리어 기판(40) 사이의 접착 강도를 감소시켜서 캐리어 기판(40)이 접착 테이프(30)로부터 제거될 수 있을 정도로 레이저 제거가능 접착층(36)의 상당한 부분을 제거한다. 레이저 빔의 방향은 “LA”라고 붙여진 화살로 도시되어 있다. 상업적 제조 계획에서는 캐리어 기판(40)은 다른 반도체 기판 상의 다른 접착 테이프와 결합하기 위해 재사용될 수 있다. 다시 말하면, 캐리어 기판(40)은 소비되는 것이 아니라, 추가적 사용을 위해서 재활용된다(recycled).
도 3H를 참조하면, 제1의 예시적 반도체 구조가, 다이싱 장비(dicing equipment)를 사용하여 잘라져 있는 상태를 볼 수 있다. 이 시점에서, 상기 반도체 구조는 필름 프레임 테이프(50), C4 패드들(12) 및 C4 볼들(20)을 자신의 위에(thereupon) 갖는 얇게 된 반도체 기판(10’), 및 접착 테이프(30)의 수직 스택(vertical stack)을 포함한다. 얇게 된 반도체 기판(10’)은 그 자체로서 다이싱 프로세스를 견딜 충분한 기계적 강도를 가지고 있지않지만, 필름 프레임 테이프(50)가 얇게 된 반도체 기판(10’)에 기계적 강도를 제공하여, 이에 의하여 얇게 된 반도체 기판(10’)의 구조적 완전성(structural integrity)을 유지할 수 있고, 얇게 된 반도체 기판(10’)의 파괴를 피할 수 있게 된다. 다이싱은 반도체 다이들(dies)을 개별적으로 분리하기 위하여 다이싱 채널들(dicing channels)을 따라 수행된다. 얇게 된 반도체 기판(10’)의 각각 잘라진 부분은 반도체 다이들(10”)을 포함한다. 통상적으로, 각각의 반도체 다이(10”)은 적어도 하나의 기능을 수행할 수 있는(functional) 반도체 칩을 포함한다.
도 3I를 참조하면, 접착 테이프(30)은 테이프 접착층(30A)(도 3B 참조)에 제공하는 적절한 불활성화 메커니즘으로 접착 테이프(30)을 처리함으로써 불활성화되며, 이는 그러한 처리를 하기 전보다 접착성이 실질적으로 감소하게 됨을 의미한다. 테이프 접착층(30A)의 불활성화 가능 접착 재료(불활성화되기 전에는 접착 강도를 제공한다)는 자외선(UV)의 조사, 열, 저온, 화학 노출, 등에 의해서 불활성화될 수 있다.
예를 들어, 불활성화 가능 접착 재료가 자외선(UV) 노출에 접착력(cross linkage)를 상실하는 올리거머(olygamer)를 포함한다면, 테이프 접착층(36A)의 접착 성질을 실질적으로 상실하도록 하기 위해서 자외선(UV)에 노출시킬 수 있다. 접착 테이프(30)을 불활성화하기 위한 상업적으로 이용 가능한 예시적 장비에는 다이싱 프로세스용 Nitto™ UA8400 UV 조사기(irradiator)가 포함되며, 이 장비는 자외선 조사(radiation)를 사용하여 UV 불활성화 가능 C4 연마 테이프들의 접착 강도를 감소시킨다.
접착 테이프(30)이 C4 볼들(20) 및 반도체 다이들(10”)에 대한 접착력(adhesion)을 실질적으로 상실하게 되면, 접착 테이프(30)은 분리(delamination), 즉 껍질 벗기기(peeling off)에 의하여 제거된다. 그런 다음에 반도체 다이들(10”)은 패키징 기판(packaging substrate)(도시되지 않음)에 장착(mount)되고, 그 후에 필름 프레임 테이프(50)이 제거된다. 또는 어떠한 다른 방법으로(in any other manner) 반도체 다이들(10”)을 고정된 위치에 고정시키고 필름 프레임 테이프(50)을 제거할 수도 있다.
반도체 다이들(10”)는 150μm이하의 두께를 가질 수 있는데, 바람직하기는 약 20μm에서 약 150μm 정도이다. C4 볼들(20) 및 C4 패드들(12)는 반도체 다이들(10”)이 패키징 기판에 결합 가능하도록 하기 위해 반도체 다이들(10”) 상에 형성된다. 약 20μm에서 약 150μm인, 반도체 다이들(10”)의 두께 범위(range)는 반도체 제조 프로세싱 시퀀스 동안 약 20μm에서 약 150μm 깊이로 트렌치(a trench)를 형성 함으로서(이렇게 함으로서 반도체 기판에 더 깊은 트렌치를 형성할 필요가 없게 한다.) 웨이퍼 관통공들(through wafer vias : TWVs)의 형성을 가능하게 한다. 따라서, 본 발명은, 수직 스택과 같은 TWVs의 완전한 혜택(full benefit)를 누리는 것을 가능하게 하면서도, 저렴한 비용으로 그리고 프로세싱이 복잡하지 않으면서(reduced processing complexity) TWVs를 형성하는 것을 용이하게 한다.
도 4A를 참조하면, 본 발명의 제2의 실시 예에 따른 제2의 예시적(exemplary) 반도체 구조는 와이어본드 반도체 기판을 포함하는데, 이는 그 위에 와이어본드 패드들(14)를 갖는 반도체기판이다. 더 구체적으로 설명하면, 제2의 예시적 반도체 구조는 반도체 기판(10) 및 와이어 본들 패드들 어레이(14)를 포함한다. 반도체 기판(10)은 제1의 실시 예에서 처럼 반도체 재료를 포함하는 기판이다. 반도체 기판(10)은 적어도 하나의 반도체 디바이스(도시되지 않음)를 포함하는데, 이는 와이어본드 패드들 어레이(14)에 적어도 하나의 금속 배선 구조(도시되지 않음)를 통해서 전기적으로 접속된다. 반도체 기판(10)의 두께는 여기서도 초기두께 ti라 일컬어 지며, 이는 약 500μm에서 약 1,000μm가 될 수 있지만, 그 두께보다 덜 그리고 더 두꺼운 두께도 여기서 고려될 수 있다. 통상적으로, 초기 두께 ti는 반도체 기판(10)의 재료와 크기, 즉 반도체 기판(10)의 직경, 에 의해서 결정된다.
와이어본드 패드들(14)의 전형적인 두께는 약 1mm에서 약 5mm이지만, 이보다 덜 그리고 더 두꺼운 두께도 여기서 고려될 수 있다. 와이어본드 패드들의 측면 치수들(the lateral dimensions)는 약 50μm에서 약 100μm이지만, 이보다 덜 그리고 더 두꺼운 두께도 여기서 또한 고려될 수 있다.
도 4B를 참조하면, 접착 테이프(30)이 반도체 층(10) 및 와이어본드 패드들의 상부 표면 위에 인가된다. 접착 테이프(30)은 제1의 실시 예에서처럼 테이프 기초 층(30B)와 테이프 접착층(30A)를 포함한다. 테이프 기초 층(30B)의 조성(composition)과 두께도 제1의 실시 예와 동일하다. 마찬가지로 테이프 접착층(30A)의 조성(composition)과 두께도 제1의 실시 예와 동일할 수 있다. 또한 테이프 접착층(30A)의 두께는 100μm 이하가 될 수 있다. 예를 들어, 테이프 접착층(30A)의 두께는 약 10μm에서 약 1,000μm 일 수 있다. 테이프 기초 층(30B)의 두께는 약 100μm에서 약 200μm가 될 수 있지만, 이보다 덜 그리고 더 두꺼운 두께도 여기서 또한 고려될 수 있다. 전술한 상업적으로 이용 가능한 C4 연마 테이프들이 접착 테이프(30)로 사용될 수 있다. 테이프 접착층(30A)을 반도체 기판(10) 및 C4 볼(20) 위에 인가해 나갈 때 컨포멀 매너로(in conformal manner) 하는데, 이는 테이프 접착층(30A) 및 와이어본드 패드들(14) 및/혹은 반도체 기판(10) 사이에 기포들(bubbles)이 형성되는 것을 피하기 위해서이다.
도 4C를 참조하면, 제1의 실시 예에서와 동일한 조성 및 구조적 특성을 갖는, 캐리어 기판(40)이 제공된다. 캐리어 기판(40)의 크기와 반도체 기판(10)의 크 기는 실질적으로 동일한 것이 바람직하다. 레이저 제거가능 접착층(36)이 제1의 실시 예에서와 동일한 방식으로 캐리어 기판(40)의 표면 위에 인가된다.
도 4D를 참조하면, 레이저 제거가능 접착층(36)을 갖는 캐리어 기판(40)의 한 면(the side)과, 테이프 기초 층(30B)의 노출된 표면인, 접착 테이프(30)의 상부 표면은 접촉하게 된다.(그 다음) 캐리어 기판(40)과 반도체 기판(10)은 서로를 향하여 눌려지게 된다. 이렇게 하여, 캐리어 기판(40)은 접착 테이프(30), 반도체 기판(10), 및 와이어본드 패드들(14)의 어셈블리와 그 사이에 레이저 제거가능 접착층(36)을 통해서 결합된다(bond). 기포가 형성되는 것을 방지하기 위해서, 캐리어 기판(40)과 접착 테이프(30)의 결합은 레이저 제거가능 접착층(36)의 한쪽으로부터 시작하여 레이저 제거가능 접착층(36)의 다른 쪽을 향하여 진행될 수 있다.
도 4E를 참조하면, 제1의 실시 예에서와 동일한 방식으로 반도체 기판(10)은 폴리싱, 연마, 혹은 다른 균등한 방법에 의해서 얇게 되며, 이 과정에서 반도체 기판(10)의 바닥 표면으로부터 재료가 제거된다. 반도체 기판(10)의 두께는 초기 두께 ti(도 4A 참조)로부터 감소하여 최종 두께 tf에 이르게 된다. 여기서 최종 두께 tf를 갖는 반도체 기판(10)을 지금부터 얇게 된 반도체 기판(10’)으로 칭한다. 캐리어 기판(40)은 반도체 기판(10)을 얇게 하는 프로세스 전 과정을 통해 반도체 기판(10)에 기계적 서포트를 제공한다. 얇게 된 반도체 기판(10’)의 최종 두께 tf는 반도체 기판(10)을 얇게 하는 프로세스 동안 혹은 얇게 하는 프로세스 이후에도 반도체 기판(10)의 파손에 관한 과도한 위험(undue risk)없이 약 20μm에서 약 150μm로 될 수 있다.
도 4F를 참조하면, 필름 프레임 테이프(film frame tape)(50)이 제1의 실시 예에서와 동일한 방식으로 얇게 된 반도체 기판(10’)의 바닥 면(the back side)에 인가된다.
도 4G를 참조하면, 레이저 제거가능 접착층(36)은 제1의 실시 예에서와 동일한 방식으로레이저 절제(ablation)에 의해서 제거된다. 레이저 빔의 방향은 “LA”라고 붙여진 화살로 도시되어 있다. 상업적 제조 계획에서는 캐리어 기판(40)은 제1의 실시 예에서처럼 다른 반도체 기판상의 다른 접착 테이프와 결합하기 위해 재사용될 수 있다.
도 4H를 참조하면, 제2의 예시적 적 반도체 구조가, 다이싱 장비(dicing equipment)를 사용하여 잘라져 있는 상태를 볼 수 있다. 이 시점에서, 상기 반도체 구조는 필름 프레임 테이프(50), 와이어본드 패드들(14)를 자신의 위에(thereupon) 갖는 얇게 된 반도체 기판(10’), 및 접착 테이프(30)의 수직 스택(vertical stack)을 포함한다. 얇게 된 반도체 기판(10’)은 그 자체로서 다이싱 프로세스를 견딜 충분한 기계적 강도를 가지고 있지않지만, 필름 프레임 테이프(50)가 얇게 된 반도체 기판(10’)에 기계적 강도를 제공하여, 이에 의하여 얇게 된 반도체 기판(10’)의 구조적 완전성(structural integrity)을 유지할 수 있고, 얇게 된 반도체 기판(10’)의 파괴를 피할 수 있게 된다. 다이싱은 반도체 다이들(10”)을 형성하기 위해 제1의 실시 예에서와 동일한 방식으로 수행된다.
도 4I를 참조하면, 접착 테이프(30)은 제1의 실시 예에서처럼 불활성화된다. 접착 테이프(30)이 와이어본드 패드들(14) 및 반도체 다이들(10”)에 대한 접착 력(adhesion)을 실질적으로 상실하게 되면, 접착 테이프(30)은 분리(delamination)에 의하여 제거된다. 그런 다음에 반도체 다이들(10”)은 와이어본드 패키지(a wirebond package)(도시되지 않음)에 장착(mount)되고, 그 후에 필름 프레임 테이프(50)이 제거된다. 또는 어떠한 다른 방법으로(in any other manner) 반도체 다이들(10”)을 고정된 위치에 고정시키고 필름 프레임 테이프(50)을 제거할 수도 있다.
반도체 다이들(10”)는 150μm이하의 두께를 가질 수 있는데, 약 20μm에서 약 150μm가 바람직하다. 와이어본드 패드들(14)은 와이어본드 패키지 상의 장착(mounting)을 가능하도록 하기 위해 반도체 다이들(10”) 상에 제공된다 (present). 약 20μm에서 약 150μm인, 반도체 다이들(10”)의 두께 범위(range)는 반도체 제조 프로세싱 시퀀스 동안 약 20μm에서 약 150μm 깊이로 트렌치(a trench)를 형성 함으로서(이렇게 함으로서 반도체 기판에 더 깊은 트렌치를 형성할 필요가 없게 한다.) 웨이퍼 관통공들(through wafer vias : TWVs)의 형성을 가능하게 하며, 이는 제1의 실시 예에서와 비슷한 혜택을 제공한다.
본 발명을 구체적인 실시 예들을 중심으로 설명하였지만, 다양한 대안들, 수정들 및 변경들이 당업자에게 자명하다는 것이 전술한 설명에 비추어 명백하다. 따라서, 본 발명은 그러한 모든 대안들, 수정들 및 변경들을 포함하도록 의도된 것이며, 이들은 본 발명의 범위와 정신 및 첨부된 청구항들에 포함된다.
도 1a-1d는 제1의 전형적인 종래 기술의 반도체 구조의 수직적 단면도들을 순차로 보여준다. 도 1A는 C4 반도체 기판의 형성 후 스텝에 해당한다. 도 1B는 C4 연마 테이프(130)를 C4 반도체 기판상에 인가한 후의 스텝에 해당한다. 도 1C는 C4 반도체 기판을 얇게 하는 프로세스 후의 스텝에 해당한다. 도 1D는 C4 연마 테이프를 제거한 후의 스텝에 해당한다.
도 2a-2g는 제2의 전형적인 종래 기술의 반도체 구조의 수직적 단면도들을 순차로 보여준다. 도 2A는 와이어본드 반도체 기판의 형성 후 스텝에 해당한다. 도 2B는 불활성화가능 접착층(230)을 인가한 후의 스텝에 해당한다. 도 2C는 캐리어 기판(240)을 결합한 후의 스텝에 해당한다. 도 2D는 상기 와이어본드 반도체 기판을 얇게 하는 프로세스 후의 스텝에 해당한다. 도 2E는 불활성화가능 접착층(230)이 불활성화되어 불활성 층(230’)을 형성한 후의 스텝에 해당한다. 도 2F는 캐리어 기판(240)을 제거한 후의 스텝에 해당한다. 도 2G는 불활성 층(230’)이 분리된 후의 스텝에 해당한다.
도 3a-3i는 본 발명의 제1의 실시 예에 따른 제1의 반도체 구조의 수직적 단면도들을 순차로 보여준다. 도 3A는 C4 반도체 기판의 형성 후 스텝에 해당한다. 도 3B는 접착 테이프(30)를 인가한 후의 스텝에 해당한다. 도 3C는 캐리어 기판(40) 상에 레이저 제거가능 접착층(36)을 인가한 후의 스텝에 해당한다. 도 3D는 접착 테이프(30)에 레이저 제거가능 접착층(36)을 결합한 후의 스텝에 해당한다. 도 3E는 상기 C4 반도체 기판을 얇게 하는 프로세스 후의 스텝에 해당한다. 도 3F 는 상기 C4 반도체 기판의 배면에 필름 프레임 테이프를 인가한 후의 스텝에 해당한다. 도 3G는 상기 레이저 제거가능 접착층(36)의 레이저 제거의 스텝에 해당한다. 도 3H는 상기 C4 반도체 기판의 자르기 프로세스 후의 스텝에 해당한다. 도 3I는 상기 접착 테이프(30)의 불활성화와 제거 후의 스텝에 해당한다.
도 4a-4i는 본 발명의 제2의 실시 예에 따른 제2의 반도체 구조의 수직적 단면도들을 순차로 보여준다. 도 4A는 와이어본드 반도체 기판의 형성 후 스텝에 해당한다. 도 4B는 접착 테이프(30)를 인가한 후의 스텝에 해당한다. 도 4C는 캐리어 기판(40) 상에 레이저 제거가능 접착층(36)을 인가한 후의 스텝에 해당한다. 도 4D는 접착 테이프(30)에 레이저 제거가능 접착층(36)을 결합한 후의 스텝에 해당한다. 도 4E는 상기 와이어본드 반도체 기판을 얇게 하는 프로세스 후의 스텝에 해당한다. 도 4F는 상기 와이어본드 반도체 기판의 배면에 필름 프레임 테이프를 인가한 후의 스텝에 해당한다. 도 4G는 상기 레이저 제거가능 접착층(36)의 레이저 제거의 스텝에 해당한다. 도 4H는 상기 와이어본드 반도체 기판의 자르기 프로세스 후의 스텝에 해당한다. 도 4I는 상기 접착 테이프(30)의 불활성화와 제거 후의 스텝에 해당한다.

Claims (30)

  1. 반도체 구조를 형성하는 방법에서,
    접착 테이프를 반도체 기판의 전면(front side)에 인가하는 단계 ;
    레이저 제거가능 접착층을 캐리어 기판에 인가하는 단계 ;
    상기 접착 테이프를 상기 레이저 제거가능 접착층에 결합하는 단계 ;
    상기 반도체 기판의 배면(back side)을 얇게 하는 단계 ; 및
    상기 레이저 제거가능 접착층에 관하여 레이저 절제(laser ablation)를 함으로써 상기 접착 테이프로부터 상기 캐리어 기판을 분리하는 단계를 포함하는
    반도체 구조 형성 방법.
  2. 제 1항에서, 상기 반도체 기판은 C4 볼들을 포함하는 C4 반도체 기판인
    반도체 구조 형성 방법.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제 1항에서, 상기 접착 테이프는 테이프 기초 층 및 테이프 접착층을 포함하며, 상기 테이프 접착층은 상기 반도체 기판의 전면과 접촉하고, 그리고 상기 캐리어 기판은 상기 테이프 기초 층과 접촉하는
    반도체 구조 형성 방법.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 제 1항에서, 상기 얇게 된 반도체 기판의 상기 배면에 필름 프레임 테이프(a film frame tape)를 인가하는 단계를 더 포함하는
    반도체 구조 형성 방법.
  18. 제 17항에서, 상기 필름 프레임 테이프, 상기 반도체 기판, 및 상기 접착 테이프의 어셈블리(assembly)를 자르는(dicing) 단계를 더 포함하는
    반도체 구조 형성 방법.
  19. 제 18항에서, 상기 접착 테이프를 불활성화하는 단계 - 이에 의하여 상기 접착 테이프의 접착 강도가 감소됨 ; 및 상기 접착 테이프를 상기 반도체 기판으로부터 분리하는(delaminating) 단계를 더 포함하는
    반도체 구조 형성 방법.
  20. 반도체 구조에 있어서,
    반도체 기판의 전면(front side)과 접촉하는 접착 테이프 ;
    상기 접착 테이프와 접촉하는 레이저 제거가능 접착층 ; 및
    상기 레이저 제거가능 접착층과 접촉하는 캐리어 기판을 포함하는
    반도체 구조.
  21. 삭제
  22. 삭제
  23. 제 20항에서, 상기 접착 테이프는 테이프 기초 층 및 테이프 접착층을 포함하며, 상기 테이프 접착층은 상기 반도체 기판의 전면과 접촉하고, 그리고 상기 캐리어 기판은 상기 테이프 기초 층과 접촉하는
    반도체 구조.
  24. 삭제
  25. 삭제
  26. 삭제
  27. 제 20항에서, 상기 레이저 제거가능 접착층은 5μm에서 25μm의 두께를 갖는 폴리머릭(polymeric) 재료를 포함하는
    반도체 구조.
  28. 삭제
  29. 삭제
  30. 제 20항에서, 상기 반도체 기판의 배면(back side)과 접촉하는 필름 프레임 테이프(a film frame tape)를 더 포함하되, 상기 반도체 기판은 20μm 에서 150μm의 두께를 갖는
    반도체 구조.
KR1020090115009A 2008-12-23 2009-11-26 반도체 기판을 얇게 하는 방법 KR101143797B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/342,393 2008-12-23
US12/342,393 US7867876B2 (en) 2008-12-23 2008-12-23 Method of thinning a semiconductor substrate

Publications (2)

Publication Number Publication Date
KR20100073984A KR20100073984A (ko) 2010-07-01
KR101143797B1 true KR101143797B1 (ko) 2012-05-11

Family

ID=42264831

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090115009A KR101143797B1 (ko) 2008-12-23 2009-11-26 반도체 기판을 얇게 하는 방법

Country Status (4)

Country Link
US (2) US7867876B2 (ko)
JP (1) JP5618522B2 (ko)
KR (1) KR101143797B1 (ko)
CN (1) CN101764047B (ko)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9263314B2 (en) 2010-08-06 2016-02-16 Brewer Science Inc. Multiple bonding layers for thin-wafer handling
JP2012109538A (ja) 2010-10-29 2012-06-07 Tokyo Ohka Kogyo Co Ltd 積層体、およびその積層体の分離方法
JP5802106B2 (ja) * 2010-11-15 2015-10-28 東京応化工業株式会社 積層体、および分離方法
KR20130000211A (ko) * 2011-06-22 2013-01-02 삼성전자주식회사 기판 가공 방법
US20130049214A1 (en) * 2011-08-29 2013-02-28 Infineon Technologies Ag Method of processing at least one die and die arrangement
JP5580806B2 (ja) * 2011-11-01 2014-08-27 東京エレクトロン株式会社 剥離装置、剥離システム、剥離方法、プログラム及びコンピュータ記憶媒体
CN102779912A (zh) * 2012-07-09 2012-11-14 厦门飞德利照明科技有限公司 一种白光发光二极管的结构及其制造方法
WO2014037829A1 (en) 2012-09-05 2014-03-13 Koninklijke Philips N.V. Laser de-bond of carrier wafer from device wafer
US20140103499A1 (en) * 2012-10-11 2014-04-17 International Business Machines Corporation Advanced handler wafer bonding and debonding
KR102075635B1 (ko) 2013-01-03 2020-03-02 삼성전자주식회사 웨이퍼 지지 구조물, 웨이퍼 지지 구조물을 포함하는 반도체 패키지의 중간 구조물, 및 중간 구조물을 이용한 반도체 패키지의 제조 방법
KR101803790B1 (ko) 2013-04-18 2017-12-04 한화테크윈 주식회사 웨이퍼의 시닝 방법 및 장치
US9929025B2 (en) * 2013-06-06 2018-03-27 John Cleaon Moore Cassette fixture for holding film frames with affixed thin substrates during liquid chemical batch removal of carriers
US9013039B2 (en) * 2013-08-05 2015-04-21 Globalfoundries Inc. Wafer support system for 3D packaging
US9359198B2 (en) * 2013-08-22 2016-06-07 Massachusetts Institute Of Technology Carrier-substrate adhesive system
US10046550B2 (en) 2013-08-22 2018-08-14 Massachusetts Institute Of Technology Carrier-substrate adhesive system
JP6147631B2 (ja) * 2013-09-26 2017-06-14 株式会社ディスコ 加工方法
US9171749B2 (en) * 2013-11-13 2015-10-27 Globalfoundries U.S.2 Llc Handler wafer removal facilitated by the addition of an amorphous carbon layer on the handler wafer
CN106165074B (zh) * 2014-03-19 2020-05-12 三星电子株式会社 制造半导体装置的方法
US9379097B2 (en) * 2014-07-28 2016-06-28 Apple Inc. Fan-out PoP stacking process
KR102259259B1 (ko) 2014-10-14 2021-06-02 삼성전자주식회사 가변 저항 메모리 장치의 제조 방법
US9324601B1 (en) 2014-11-07 2016-04-26 International Business Machines Corporation Low temperature adhesive resins for wafer bonding
US10550907B2 (en) * 2016-08-18 2020-02-04 Textron Innovations Inc. Liquid inertia vibration elimination system
EP3563411B1 (en) * 2016-12-28 2021-04-14 Invensas Bonding Technologies, Inc. Method of processing a substrate on a temporary substrate
KR101832894B1 (ko) 2017-06-08 2018-02-27 엘지디스플레이 주식회사 경량 박형의 액정표시장치의 제조 방법
US10964664B2 (en) 2018-04-20 2021-03-30 Invensas Bonding Technologies, Inc. DBI to Si bonding for simplified handle wafer
US10431519B1 (en) * 2018-05-03 2019-10-01 Micron Technology, Inc. Carrier removal by use of multilayer foil
CN109037083A (zh) * 2018-07-27 2018-12-18 星科金朋半导体（江阴）有限公司 一种qfn指纹识别芯片的封装方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5258236A (en) 1991-05-03 1993-11-02 Ibm Corporation Multi-layer thin film structure and parallel processing method for fabricating same
US6030485A (en) 1997-08-25 2000-02-29 Fujitsu Limited Method and apparatus for manufacturing a semiconductor device
US6507092B1 (en) 2000-04-03 2003-01-14 Fujitsu Limited Semiconductor device having increased reliability and method of producing the same and semiconductor chip suitable for such a semiconductor device and method of producing the same
US7256108B2 (en) 2004-10-21 2007-08-14 Chippac, Inc. Method for reducing semiconductor die warpage

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001044144A (ja) * 1999-08-03 2001-02-16 Tokyo Seimitsu Co Ltd 半導体チップの製造プロセス
US6361923B1 (en) 1999-08-17 2002-03-26 International Business Machines Corporation Laser ablatable material and its use
FR2817395B1 (fr) * 2000-11-27 2003-10-31 Soitec Silicon On Insulator Procede de fabrication d'un substrat notamment pour l'optique, l'electronique ou l'optoelectronique et substrat obtenu par ce procede
US6506681B2 (en) 2000-12-06 2003-01-14 Micron Technology, Inc. Thin flip—chip method
JP4284911B2 (ja) * 2002-01-09 2009-06-24 ソニー株式会社 素子の転写方法
JP4565804B2 (ja) * 2002-06-03 2010-10-20 スリーエム イノベイティブ プロパティズ カンパニー 被研削基材を含む積層体、その製造方法並びに積層体を用いた極薄基材の製造方法及びそのための装置
JP2004253483A (ja) * 2003-02-18 2004-09-09 Dainippon Printing Co Ltd 半導体ウエハの製造方法
US7186629B2 (en) * 2003-11-19 2007-03-06 Advanced Materials Sciences, Inc. Protecting thin semiconductor wafers during back-grinding in high-volume production
JP4405246B2 (ja) * 2003-11-27 2010-01-27 スリーエム イノベイティブ プロパティズ カンパニー 半導体チップの製造方法
TWI234211B (en) * 2003-12-26 2005-06-11 Advanced Semiconductor Eng Method for forming an underfilling layer on a bumped wafer
TWI320583B (en) 2003-12-26 2010-02-11 Advanced Semiconductor Eng Process for backside grinding a bumped wafer
US7226812B2 (en) * 2004-03-31 2007-06-05 Intel Corporation Wafer support and release in wafer processing
US7141487B2 (en) 2004-07-01 2006-11-28 Agency For Science Technology And Research Method for ultra thinning bumped wafers for flip chip
US7232740B1 (en) 2005-05-16 2007-06-19 The United States Of America As Represented By The National Security Agency Method for bumping a thin wafer
JP2007019113A (ja) * 2005-07-05 2007-01-25 Canon Inc 半導体チップの製造方法及びテープ
JP4847255B2 (ja) * 2006-08-30 2011-12-28 株式会社テオス 半導体ウエーハの加工方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5258236A (en) 1991-05-03 1993-11-02 Ibm Corporation Multi-layer thin film structure and parallel processing method for fabricating same
US6030485A (en) 1997-08-25 2000-02-29 Fujitsu Limited Method and apparatus for manufacturing a semiconductor device
US6507092B1 (en) 2000-04-03 2003-01-14 Fujitsu Limited Semiconductor device having increased reliability and method of producing the same and semiconductor chip suitable for such a semiconductor device and method of producing the same
US7256108B2 (en) 2004-10-21 2007-08-14 Chippac, Inc. Method for reducing semiconductor die warpage

Also Published As

Publication number Publication date
US7932614B2 (en) 2011-04-26
JP2010153812A (ja) 2010-07-08
CN101764047A (zh) 2010-06-30
CN101764047B (zh) 2011-09-28
KR20100073984A (ko) 2010-07-01
US20100155936A1 (en) 2010-06-24
US7867876B2 (en) 2011-01-11
US20110031620A1 (en) 2011-02-10
JP5618522B2 (ja) 2014-11-05

Similar Documents

Publication Publication Date Title
KR101143797B1 (ko) 반도체 기판을 얇게 하는 방법
KR101561359B1 (ko) 적층체, 및 그 적층체의 분리 방법
US6680241B2 (en) Method of manufacturing semiconductor devices by dividing wafer into chips and such semiconductor devices
KR101493872B1 (ko) 백그라인딩-언더필 필름, 그 형성방법, 이를 이용한 반도체패키지 및 그 형성방법
JP2006135272A (ja) 基板のサポートプレート及びサポートプレートの剥離方法
US9355881B2 (en) Semiconductor device including a dielectric material
US6777310B2 (en) Method of fabricating semiconductor devices on a semiconductor wafer using a carrier plate during grinding and dicing steps
US9412663B1 (en) Dies for RFID devices and sensor applications
JP2011181822A (ja) 半導体装置の製造方法
JP5902114B2 (ja) 半導体装置及びその製造方法
JP2021048407A (ja) ウェハの処理方法
KR20190119031A (ko) 칩들을 본딩하기 위한 방법 및 디바이스
JP2006196705A (ja) 回路素子の形成方法および多層回路素子
CN101752272A (zh) 半导体器件的制造方法
KR20140107141A (ko) 반도체 칩의 제조 방법
JP7016445B2 (ja) 半導体素子の製造方法
JP4781874B2 (ja) サポートプレートの剥離方法
JP2005302982A (ja) 半導体チップの製造方法
CN111834277A (zh) 用于晶片处置和处理的方法和设备
JP2005311345A (ja) 半導体装置及びその製造方法
JP2006120850A (ja) 半導体チップの製造方法
JP7456654B2 (ja) 基板を処理する方法
US20230086253A1 (en) Method for manufacturing semiconductor package and protective film used therefor
JP2010147353A (ja) 半導体装置の製造方法
JP2010147292A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee