JPH0430467A - Ｓｒａｍメモリセル構造 - Google Patents
Ｓｒａｍメモリセル構造Info
- Publication number
- JPH0430467A JPH0430467A JP2135715A JP13571590A JPH0430467A JP H0430467 A JPH0430467 A JP H0430467A JP 2135715 A JP2135715 A JP 2135715A JP 13571590 A JP13571590 A JP 13571590A JP H0430467 A JPH0430467 A JP H0430467A
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- JP
- Japan
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- memory cell
- transistor
- active
- layer
- sram memory
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- Pending
Links
- 238000009792 diffusion process Methods 0.000 claims abstract description 10
- 238000000034 method Methods 0.000 claims abstract 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 10
- 229920005591 polysilicon Polymers 0.000 abstract description 10
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 8
- 229910052782 aluminium Inorganic materials 0.000 abstract description 8
- 230000007423 decrease Effects 0.000 abstract description 2
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 238000005728 strengthening Methods 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はＳＲＡＭメモリの大容量化に伴う高密度構造
に関するものである。
に関するものである。
第４図は従来のＳＲＡＭメモリの高抵抗負荷型メモリの
場合の回路図、第５図は第３図の回路のパターン構造の
平面図を示す。図において、（１）は拡散層、（２）は
第１ポリシリコンゲート、（３）は第２ポリシリコン、
（４）はアルミ配線、（１２）はドライバートランジス
タ、（１３）はアクティブトランジスタを示す。
場合の回路図、第５図は第３図の回路のパターン構造の
平面図を示す。図において、（１）は拡散層、（２）は
第１ポリシリコンゲート、（３）は第２ポリシリコン、
（４）はアルミ配線、（１２）はドライバートランジス
タ、（１３）はアクティブトランジスタを示す。
次に動作について説明する。第４図に示すように高抵抗
負荷型メモリセルは高抵抗部と、データをラッチするド
ライバートランジスタ（１２）と、データの書き込み、
読み出しに使用するアクティブトランジスタ（１３）と
から構成され、各一対の対応となっている。第５図にお
いて、第１ポリシリコンゲート（２）がアクティブトラ
ンジスタの“オン”オフ”信号を伝達する信号線で、“
オン”時ドライバートランジスタ（１２）のトレイン部
のデータをアクティブトランジスタ（１３）を介し、ア
ルミ配線（４）に伝達する構造となっている。
負荷型メモリセルは高抵抗部と、データをラッチするド
ライバートランジスタ（１２）と、データの書き込み、
読み出しに使用するアクティブトランジスタ（１３）と
から構成され、各一対の対応となっている。第５図にお
いて、第１ポリシリコンゲート（２）がアクティブトラ
ンジスタの“オン”オフ”信号を伝達する信号線で、“
オン”時ドライバートランジスタ（１２）のトレイン部
のデータをアクティブトランジスタ（１３）を介し、ア
ルミ配線（４）に伝達する構造となっている。
（発明が解決しようとする課題〕
従来のＳＲＡＭメモリセル構造は以上のように構成され
ていたので、メモリを構成する４つのトランジスタを同
一平面上で構成しているためメモリセルの面積縮小にも
限界かあり、大容量メモリの開発におけるチップサイズ
等に問題点があった。
ていたので、メモリを構成する４つのトランジスタを同
一平面上で構成しているためメモリセルの面積縮小にも
限界かあり、大容量メモリの開発におけるチップサイズ
等に問題点があった。
又、ソフトエラーの問題においても、モールド樹脂と相
対し２だ構造でメモリセルがあり、ソフトエラーに弱い
などの問題点もあった。
対し２だ構造でメモリセルがあり、ソフトエラーに弱い
などの問題点もあった。
この発明は上記のような問題点を解消するためになされ
たもので、メモリセルの対称性をくうすことなくメモリ
セルサイズを小さくでき、大容量で小面積の半導体を得
るとともにソフトエラーにおいても強いＳＲＡＭメモリ
セル構造を得る事を目的とする。
たもので、メモリセルの対称性をくうすことなくメモリ
セルサイズを小さくでき、大容量で小面積の半導体を得
るとともにソフトエラーにおいても強いＳＲＡＭメモリ
セル構造を得る事を目的とする。
Ｃ課題を解決するための手段〕
この発明に係るＳＲＡＭメモリセル構造は、平面上に構
成されたトランジスタをアクティブトランジスタとドラ
イバートランジスタに２分割し、多層に向い合う構成と
し、従来必要であった２次元領域を小さくしたものであ
る。
成されたトランジスタをアクティブトランジスタとドラ
イバートランジスタに２分割し、多層に向い合う構成と
し、従来必要であった２次元領域を小さくしたものであ
る。
この発明における多層構造は、アクティブトランジスタ
構成部をドライバートランジスタ構成部に重ねる様に配
置する事によりメモリ構成面が縮小され、小面積て大容
量を集積てき、又、上層部に構成される素子によりソフ
トエラーの原因であるα線の進入確率も低下し、ソフト
エラー強化にもなる。
構成部をドライバートランジスタ構成部に重ねる様に配
置する事によりメモリ構成面が縮小され、小面積て大容
量を集積てき、又、上層部に構成される素子によりソフ
トエラーの原因であるα線の進入確率も低下し、ソフト
エラー強化にもなる。
以下、この発明の一実施例を図について説明する。第１
図、第２図はこの発明の一実施例であるＳＲＡＭメモリ
セルを上部より見たパターン構成を示す平面図、第３図
は第１図と第２図の断面図を示す。なお第１図は１層目
のトランジスタの構成を示し、第２図は２層目のトラン
ジスタ構成を示している。図中、Ａ−Ａ線は１層目及び
２層目との重ね合せ基準を示す。図において、（１）は
１層目拡散、（２）は第１ポリシリコン層、（３）は第
２ポリシリコン層、（４）は第３ポリシリコン層、（５
）は第４ポリシリコン層、（６）は２層目拡散、（７）
は第１アルミ配線、（８）は２層拡散（６）と、１層能
動領域を接続するスルーホール、（９）は基板、（１０
）は第２アルミ配線、（１１）は保護酸化膜である。
図、第２図はこの発明の一実施例であるＳＲＡＭメモリ
セルを上部より見たパターン構成を示す平面図、第３図
は第１図と第２図の断面図を示す。なお第１図は１層目
のトランジスタの構成を示し、第２図は２層目のトラン
ジスタ構成を示している。図中、Ａ−Ａ線は１層目及び
２層目との重ね合せ基準を示す。図において、（１）は
１層目拡散、（２）は第１ポリシリコン層、（３）は第
２ポリシリコン層、（４）は第３ポリシリコン層、（５
）は第４ポリシリコン層、（６）は２層目拡散、（７）
は第１アルミ配線、（８）は２層拡散（６）と、１層能
動領域を接続するスルーホール、（９）は基板、（１０
）は第２アルミ配線、（１１）は保護酸化膜である。
この構成では、メモリセルの対称性をくずすことなく、
メモリセル安定性を確保できる。
メモリセル安定性を確保できる。
次に動作について説明する。このＳＲＡＭメモリ回路で
は信号伝達においては前記従来の回路と同様の動作を行
うが、本実施例においてはアクティブトランジスタから
のデータをスルーホール（８）を介し下層能動領域へ伝
搬するところにある。
は信号伝達においては前記従来の回路と同様の動作を行
うが、本実施例においてはアクティブトランジスタから
のデータをスルーホール（８）を介し下層能動領域へ伝
搬するところにある。
以上のようにこの発明によれば、メモリセル構成を対称
性をくづすことなくメモリセルサイズを小さくでき、大
容量化に伴うチップサイズの拡大を低減でき高集積化に
役立つとともに、ソフトエラ一対策としても、最上位ア
ルミ配線によるシールド作用及び下層部へのアルファー
線到達確率の低下によりソフトエラーの強化にも効果が
ある。
性をくづすことなくメモリセルサイズを小さくでき、大
容量化に伴うチップサイズの拡大を低減でき高集積化に
役立つとともに、ソフトエラ一対策としても、最上位ア
ルミ配線によるシールド作用及び下層部へのアルファー
線到達確率の低下によりソフトエラーの強化にも効果が
ある。
第１図、第２図は、この発明の一実施例であるＳＲＡＭ
メモリセル各層の構成を示す平面図、第３図は第１図と
第２図の断面図、第４図は従来の高抵抗負荷型ＳＲＡＭ
メモリ回路の回路図、第５図は第４図の回路の平面図で
ある。 図において、（１）は１層目拡散、（２）〜（５）は各
層ポリシリ層、（６）は２層目拡散、（７）は第１アル
ミ配線、（８）はスルーホール、（９）は基板、（１０
）は第２アルミ配線、（１１）は保護酸化膜を示す。 なお、図中、同一符号は同一、又は相当部分を示す。
メモリセル各層の構成を示す平面図、第３図は第１図と
第２図の断面図、第４図は従来の高抵抗負荷型ＳＲＡＭ
メモリ回路の回路図、第５図は第４図の回路の平面図で
ある。 図において、（１）は１層目拡散、（２）〜（５）は各
層ポリシリ層、（６）は２層目拡散、（７）は第１アル
ミ配線、（８）はスルーホール、（９）は基板、（１０
）は第２アルミ配線、（１１）は保護酸化膜を示す。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- ＳＲＡＭメモリを構成する多層構造プロセスにおいて
、高抵抗型メモリセルを４ｐｏｌｙ・２Ａｌ・２拡散構
造により、ドライバートランジスタ部とアクセストラン
ジスタ部を上下に積み重ねたことを特徴とするＳＲＡＭ
メモリセル構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2135715A JPH0430467A (ja) | 1990-05-25 | 1990-05-25 | Ｓｒａｍメモリセル構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2135715A JPH0430467A (ja) | 1990-05-25 | 1990-05-25 | Ｓｒａｍメモリセル構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0430467A true JPH0430467A (ja) | 1992-02-03 |
Family
ID=15158192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2135715A Pending JPH0430467A (ja) | 1990-05-25 | 1990-05-25 | Ｓｒａｍメモリセル構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0430467A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4326822A1 (de) * | 1992-08-11 | 1994-03-10 | Mitsubishi Electric Corp | Halbleitervorrichtung |
-
1990
- 1990-05-25 JP JP2135715A patent/JPH0430467A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4326822A1 (de) * | 1992-08-11 | 1994-03-10 | Mitsubishi Electric Corp | Halbleitervorrichtung |
| US5517038A (en) * | 1992-08-11 | 1996-05-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including three-dimensionally disposed logic elements for improving degree of integration |
| DE4326822C2 (de) * | 1992-08-11 | 2000-10-19 | Mitsubishi Electric Corp | Halbleiterspeichervorrichtung und Speicherzellenstruktur |
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