KR19990062589A - 다층 회로 기판 - Google Patents

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에이지 요다
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모기 쥰이찌
신꼬오덴기 고교 가부시키가이샤
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Abstract

본 발명은 실장면에 격자상으로 전극을 배치한 전자 부품을 탑재하는 다층 회로 기판의 적층수를 줄이고, 다층 회로 기판의 제조를 용이하게 해서 제조 수율을 향상시키는 것에 관한 것이다.
회로 기판에 형성된 회로 패턴이 랜드 피치, 랜드 지름, 패턴 폭, 패턴간 스페이스, 인접하는 랜드간에 배치할 수 있는 회로 패턴의 수 a로부터 n을 파라미터로 해서 얻어지는 m={(랜드 피치)×(n-1)-(랜드 지름)-(패턴간 스페이스)}÷(패턴 폭+패턴간 스페이스), k=a(n-1)+(n-2)의 양쪽 값 중에서 m〉k를 만족시키는 n의 값에 대해서 연속하는 n개의 랜드를 저변으로 하고 대각 방향을 사변으로 하는 이등변 삼각형의 사변 상에 회로 패턴을 인출하는 인출용 랜드를 배치한 것을 특징으로 한다.

Description

다층 회로 기판
본 발명은 격자상으로 배열된 접속 전극을 갖는 반도체 칩 혹은 에리어어레이(area array)상으로 외부 접속 단자가 배열된 반도체 장치 등의 전자 부품을 탑재하기 위한 다층 회로 기판에 관한 것이다.
최근의 반도체 장치에서는 로직 디바이스의 고기능화, 고밀도화가 진행하여, 입출력수가 증대해서 실장 밀도가 더욱 높아지고 있다. 이 때문에 반도체 칩의 전극 형성면에서 격자상으로 전극을 배열해서 전극을 형성하는 스페이스의 부족을 보완하는 제품이 제공되고 있다.
도 26은 통상의 플립플롭 접속에 의해 반도체 칩(4)을 회로 기판(5)에 탑재한 예이다. 이 반도체 칩(4)은 가장자리에 전극(6)을 배열한 것으로서, 1개의 평면에서 전체 전극(6)과 회로 패턴(7)을 접속하고 있다.
도 27은 반도체 칩을 탑재하는 회로 기판에 설치한 랜드(8)와 회로 패턴(7)의 형성례이다. 이 예에서는 랜드(8)를 2열로 배열하고, 내측의 랜드(8)에 접속하는 회로 패턴(7)을 외측의 인접하는 랜드(8)의 중간으로부터 인출함으로써 한 평면에서 전체 랜드(8)로부터 회로 패턴(7)을 인출하고 있다.
그러나 전극 형성면에 다수 열로 전극을 배열한 경우에는 랜드 간격이나 랜드 수에 따라 다르지만, 1개의 평면에서 전체 랜드로부터 배선을 인출할 수 없게 된다.
이와 같은 문제를 해결하는 방법으로서, 반도체 칩을 탑재하는 회로 기판을 다층으로 형성하고, 적층하는 각 회로 기판에서 회로 패턴을 적절히 배치함으로써 반도체 칩의 모든 전극에 회로 패턴을 접속하는 방법이 있다. 도 28은 격자상으로 다수개의 전극(6)을 배열한 반도체 칩(4)을 다층 회로 기판에 탑재한 예이다. 이와 같은 다층 회로 기판을 사용하면 격자상으로 배열된 모든 전극(6)과 회로 패턴(7, 7a)을 전기적으로 접속해서 외부 접속 단자(9)와 전극(6)을 전기적으로 접속할 수 있다. 동 도면에서 7a는 내층의 회로 패턴, 5a∼5d는 제 1층∼제 4층의 회로 기판이다.
상기한 바와 같이 전극을 격자상으로 배열한 반도체 칩을 회로 기판에 탑재할 경우, 전극 수가 그다지 많지 않을 경우에는 회로 기판을 2층 정도 적층한 다층 회로 기판이면 되지만, 30×30핀, 40×40핀처럼 극히 많은 전극을 배열한 반도체 칩을 탑재할 경우에는 6∼10층과 같이 많은 층수가 필요하게 된다.
고밀도로 회로 패턴이 형성된 회로 기판을 적층해서 다층 회로 기판을 구성할 경우에는 빌드업(build-up)법 등의 고밀도 배선 방법이 이용된다. 그러나 다층 회로 기판의 제조에서는 제품의 수율, 신뢰성, 제조 비용의 점에서 큰 문제가 있다. 즉 회로 기판을 다층으로 형성할 경우에는 1층마다 회로 패턴과 층간(層間)에서 회로 패턴을 전기적으로 접속하기 위한 비어(via hole)를 형성해서 순차적으로 쌓아 올리도록 하므로, 그 제조 프로세스에는 극히 고정밀도가 요구되어서, 현재로서는 반드시 신뢰성이 높은 것은 아니다. 그리고 다층으로 형성할 경우에는 전체 층에서 불량이 없을 것이 요구되기 때문에, 기술적인 곤란함이 증대하는 문제점이 있다.
따라서 다층 회로 기판을 좋은 수율로 제조하는 방법으로서, 배선층의 층수를 줄이는 것이 극히 유효하게 된다.
본 발명은 실장면 측에 40×40핀과 같은 다(多)핀으로 격자상으로 전극을 배치한 반도체 칩, 혹은 실장면 측에 격자상으로 전극을 배치한 반도체 장치 등의 전자 부품을 탑재하는 다층 회로 기판에 관한 것으로서, 이들 반도체 칩 혹은 반도체 장치 등을 탑재하는 다층 회로 기판으로서, 회로 기판의 적층수를 줄이고, 이에 의해서 다층 회로 기판의 제조 수율을 향상시켜, 신뢰성이 높은 제품으로서 제공할 수 있도록 하는 것을 목적으로 하고 있다.
도 1은 회로 패턴의 인출 방법을 설명하는 설명도.
도 2는 n=7인 경우의 회로 패턴의 인출례를 나타내는 설명도.
도 3은 n=4인 경우의 회로 패턴의 인출 방법을 나타내는 설명도.
도 4는 n=5인 경우의 회로 패턴의 인출 방법을 나타내는 설명도.
도 5는 n=6인 경우의 회로 패턴의 인출 방법을 나타내는 설명도.
도 6은 n=7인 경우의 회로 패턴의 인출 방법을 나타내는 설명도.
도 7은 n=7인 경우의 제 1층의 회로 패턴의 인출례를 나타내는 설명도.
도 8은 n=7인 경우의 제 2층 및 제 3층의 회로 패턴의 인출례를 나타내는 설명도.
도 9는 랜드 영역 내에서의 접지용 랜드와 배선용 랜드의 배치예를 나타내는 설명도.
도 10은 랜드 영역 내에서의 접지용 랜드와 배선용 랜드의 종래의 배치를 나타내는 설명도.
도 11은 스태거(stagger)상으로 배열된 랜드를 나타내는 설명도.
도 12는 실시예에서의 제 1층째의 회로 패턴의 배치를 나타내는 설명도.
도 13은 실시예에서의 제 2층째의 회로 패턴의 배치를 나타내는 설명도.
도 14는 실시예에서의 제 3층째의 회로 패턴의 배치를 나타내는 설명도.
도 15는 실시예에서의 제 4층째의 회로 패턴의 배치를 나타내는 설명도.
도 16은 실시예에서의 제 5층째의 회로 패턴의 배치를 나타내는 설명도.
도 17은 실시예에서의 제 6층째의 회로 패턴의 배치를 나타내는 설명도.
도 18은 실시예에서의 제 7층째의 회로 패턴의 배치를 나타내는 설명도.
도 19는 비교예에서의 제 1층째의 회로 패턴의 배치를 나타내는 설명도.
도 20은 비교예에서의 제 2층째의 회로 패턴의 배치를 나타내는 설명도.
도 21은 비교예에서의 제 3층째의 회로 패턴의 배치를 나타내는 설명도.
도 22는 비교예에서의 제 4층째의 회로 패턴의 배치를 나타내는 설명도.
도 23은 비교예에서의 제 5층째의 회로 패턴의 배치를 나타내는 설명도.
도 24는 비교예에서의 제 6층째의 회로 패턴의 배치를 나타내는 설명도.
도 25는 비교예에서의 제 7층째의 회로 패턴의 배치를 나타내는 설명도.
도 26은 플립플롭 접속의 예를 나타내는 설명도.
도 27은 랜드의 외주측으로부터 회로 패턴을 인출하는 종래예를 나타내는 설명도.
도 28은 다층 회로 기판에 반도체 칩을 탑재한 종래예를 나타내는 설명도.
(부호의 설명)
4 반도체 칩
5 회로 기판
6 전극
7 회로 패턴
10 랜드
10a 접지용 또는 전원용 랜드
본 발명은 상기 목적을 달성하기 위해 다음의 구성을 구비한다.
즉, 실장면 측에 격자상 배열 혹은 스태거(stagger)상 배열의 배치로 형성된 랜드와, 일단이 상기 랜드에 접속되고 타단이 상기 랜드가 배열된 평면 영역 내로부터 외측으로 인출되어서 형성된 회로 패턴을 갖는 회로 기판을 복수개 적층해서 형성된 다층 회로 기판으로서, 상기 회로 기판에 형성된 회로 패턴이 랜드 피치, 랜드 지름, 패턴 폭, 패턴간 스페이스, 인접하는 랜드간에 배치할 수 있는 회로 패턴의 수 a로부터 n을 파라미터로 해서 얻어지는 m={(랜드 피치)×(n-1)-(랜드 지름)-(패턴간 스페이스)}÷(패턴 폭+패턴간 스페이스), k=a(n-1)+(n-2)의 양쪽 값 중에서 m〉k를 만족시키는 n의 값에 대해서 연속하는 n개의 랜드를 저변으로 하고 대각 방향을 사변으로 하는 이등변 삼각형의 사변 상에 회로 패턴을 인출하는 인출용 랜드를 배치한 것을 특징으로 한다.
또 상기 n이 짝수값일 경우에, 인출용 랜드의 배치를 ((n/2)+1)개의 랜드를 한쪽의 사변 상에 배치한 이등변 삼각형에 근사한 도형 배치로 하는 것을 특징으로 한다.
또 상기 n의 값에 대하여, k+(n-1)개 또는 m개의 회로 패턴이 인출되어 있는 것을 특징으로 한다.
(발명의 개요)
본 발명은 다수개의 전극을 배열한 반도체 칩 혹은 반도체 장치 등의 전자 부품을 탑재하기 위해서, 회로 기판을 복수개 적층해서 형성한 다층 회로 기판에 관한 것으로, 각 회로 기판에서의 회로 패턴의 배치를 궁리함으로써 보다 적은 회로 기판(배선층)의 적층수로 다층 회로 기판을 구성하는 것을 목적으로 한다. 또한 회로 기판을 다층 형성하기 위한 제조 방법은 특별히 한정되지 않고 빌드업법 등의 여러가지 제법을 적용할 수 있다.
전자 부품의 전극 배치로서는 정규 격자상 배열과 스태거상 배열이 통례이다. 여기서 문제가 되는 것은 전극이 정규 격자상 또는 스태거상으로 배열되어 있을 경우에 회로 패턴의 배치(인출)를 어떻게 설계하면 회로 기판의 적층수를 가장 적게 해서 효율적인 회로 패턴의 인출이 가능한가이다.
회로 패턴을 인출할 경우에는 랜드와 랜드간을 통과시키도록 하기 때문에, 실제로 회로 패턴을 설계할 경우에는 미리 결정되어 있는 랜드 피치, 랜드 지름, 패턴 폭, 패턴 간의 간격 등의 각 조건에 따라서 회로 패턴의 인출 방법을 설계하여야 한다.
본 발명에 의한 다층 회로 기판은 다층 회로 기판을 구성하는 각 회로 기판에서의 회로 패턴을 설계하는 방법에 관한 것으로서, 이하와 같은 기준에 따라서 설계함으로써 효율적인 패턴의 설계를 가능하게 한 것이다.
회로 패턴을 설계하는 예로서, 먼저 랜드가 가로세로로 균등 간격으로 배열된 정규 격자상 배열의 경우에 대해서 생각한다.
랜드가 n개 균등 간격으로 배열된 배치로, 양단의 랜드를 제외한 중간의 (n-2)개의 랜드를 뺄 경우에, 양단의 랜드를 제외한 양단의 랜드간으로 통과시킬(배치할) 수 있는 배선의 수를 m으로 하면, m은 다음 식으로 주어진다.
m={(랜드 피치)×(n-1)-(랜드 지름)-(패턴간 스페이스)}÷(패턴 폭+스페이스)
랜드 피치란 랜드의 중심간 거리, 랜드 지름이란 랜드의 직경, 패턴간 스페이스란 인접하는 회로 패턴간에 설정하는 최소 간격이다.
여기서는 먼저, 인접하는 랜드간에는 1개의 회로 패턴밖에 통과시킬 수 없는 조건으로 랜드가 배열되어 있는 경우에 대해서 생각한다. 이 경우, 양단의 랜드에 끼인 중간으로 통과시킬 수 있는 회로 패턴의 개수 k는
k=(n-1)+(n-2)=2n-3
이다. 이것은 n개의 랜드간에는 회로 패턴을 통과시키는 채널이 (n-1)개이고, 양단의 랜드를 제외한 중간에 (n-2)개의 랜드가 있으며, 이들 랜드로부터 1개씩 회로 패턴이 인출되는 것에 기인한다.
따라서 상기 m과 k를 비교하여, m=k의 경우에는 n개의 랜드중, 중간의 모든 랜드를 지우도록 회로 패턴을 배열하여도 랜드를 지움으로써 회로 패턴이 증가하는 효과를 얻지 못하며, m〉k인 경우에는 중간의 랜드를 지우도록 회로 패턴을 배열함으로써 회로 패턴을 증가시키는 효과가 얻어지게 된다.
회로 기판의 적층수를 적게 하려면, 랜드가 배치되어 있는 영역 내로부터 보다 많은 회로 패턴을 인출하도록 설계하는 것이 유효하다. 상술한 바와 같이, m〉k가 될 경우에는 양단의 랜드를 뺀 중간 랜드를 뺌으로써 회로 패턴의 인출 개수를 늘릴 수가 있으므로, 정수 n을 파라미터로 해서 m〉k가 되는 n의 값을 선택하고, 그 n 값에 따라서 회로 패턴을 배열하도록 디자인하는 방법이 하나의 방법이 된다.
이 방법에서는 주어진 랜드 피치, 랜드 지름, 패턴 폭 등의 조건으로부터 m값을 구하고, 이것과 k값을 비교해서 m〉k가 되는 n값(정수)을 구하고 나서, 이 n값에 대해서 (n-2)개의 랜드열을 지우는 조건을 정하고, 이에 따라서 (n-2)개의 랜드열로부터 우선적으로 회로 패턴을 인출하는 방법으로 회로 패턴을 디자인하게 된다.
도 1은 n=3인 경우로서 회로 패턴의 인출수가 증가하는 예이다.
도면에서 L-L간은 랜드 피치로 2개분이고, L-L간에 랜드(10)가 있었던 경우에는 중간에 있는 1개의 랜드로부터 나오는 1개의 회로 패턴과, 양쪽의 랜드와 중간 랜드에 끼인 2개의 랜드 스페이스(2개의 채널)를 통과하는 2개의 회로 패턴의, 3개의 회로 패턴을 배치할 수 있다.
이에 대해서 도 1과 같이 L-L간에 있는 1개의 랜드를 지우고 원래의 랜드가 있던 부위에 회로 패턴을 통과시키도록 하면, L-L간에는 도면과 같이 4개의 회로 패턴을 통과시킬 수 있다. 즉 연속해서 배치되어 있는 3개의 랜드중 중간의 1개의 랜드를 지우고 그 스페이스에 회로 패턴을 통과시킴으로써, 랜드가 있었던 경우에 비해서 회로 패턴을 여분으로 1개 통과시킬 수 있다. 이 예에서는 랜드열에서 1열건너서 랜드를 지움으로써 회로 패턴의 인출 효율이 향상됨을 알 수 있다.
이상 설명한 예는 인접하는 랜드간에는 1개의 회로 패턴밖에 통과시킬 수 없는 조건의 경우이지만, 인접하는 랜드간에 a개의 회로 패턴을 통과시킬 수 있는 경우에도 완전히 같은 고찰법을 적용할 수 있다.
즉, 이 경우에서도 랜드가 n개 균등 간격으로 배열된 배치로 양단의 랜드를 제외한 중간의 (n-2)개의 랜드가 없다고 하였을 경우에, 양단의 랜드에 끼인 스페이스에 통과시킬 수 있는 회로 패턴의 수 m은
m={(랜드 피치)×(n-1)-(랜드 지름)-(패턴간 스페이스)}÷(패턴 폭+ 패턴간 스페이스)이다. 또 중간의 랜드가 모두 존재하고 있는 n개의 랜드열에서 양단의 랜드간에 배치할 수 있는 회로 패턴의 수는
k=a(n-1)+(n-2)
이 된다.
따라서 n을 파라미터로 해서 m과 k의 값을 비교해서 m〉k가 되는 n값(정수)을 구하고, 이 n값에 대해서 중간의 랜드를 지워나가는 설계 방법에 의해서 효율적으로 회로 패턴을 인출할 수 있게 된다.
즉 인접하는 랜드간(채널 부분)에 복수개의 회로 패턴을 통과시킬 수 있는 조건인 경우라도 랜드간으로 1개만 회로 패턴을 통과시킬 수 있는 조건의 경우와 완전히 같은 고찰법을 적용해서 효율적인 회로 패턴의 배치로 할 수 있다.
이상 설명한 바와 같이, n을 파라미터로 해서 m과 k값을 비교해서 m〉k가 되는 n값(정수)을 구하고, 이 n값에 대해서 중간 랜드를 지우도록 회로 패턴을 설계하는 방법은 회로 패턴을 효율적으로 배치하는 방법으로서 유효하다. 그런데 m은 n개의 랜드열에서 양단의 랜드 이외의 중간의 랜드를 모두 뺀 경우에, 양단의 랜드간으로 통과시킬 수 있는 회로 패턴의 수이므로, 통상은 n값을 크게 함에 따라서 m값도 커지고, 이에 따라서 보다 효율적인 회로 패턴의 인출이 가능하다고 생각된다.
도 2는 n=7의 경우로서, 랜드간에 회로 패턴이 1개 인출할 수 있는 가장 단순한 배치예이다. 상술한 바와 같이, n값을 크게 하면 m값은 커지지만, 실제로는 단순히 n을 크게 취해서 m값을 크게 하는 것은 반드시 효율적인 회로 패턴의 설계 방법은 아니다.
도 2에서 7개의 랜드중 중간의 5개의 랜드를 빼서 인출할 수 있는 회로 패턴의 개수는 13개이다. 이것은 중간의 랜드가 존재할 경우에 인출할 수 있는 개수인 11개에 비해서 2개 증가한 것에 지나지 않다. 중간의 5개의 랜드를 뺌으로써 보다 많은 회로 패턴을 통과시킬 수 있는 충분한 스페이스가 확보되어 있음에도 불구하고 스페이스에 걸맞은 수의 회로 패턴을 인출할 수 없는 것은 회로 패턴을 공급하는 측이 제약되어 있기 때문이다.
실제로는 도 2에 나타낸 바와 같이, 내측의 랜드가 모두 채워져 있는 상태에서 회로 패턴을 인출할 경우, 회로 패턴의 인출 개수의 증가에 기여하는 것은 상기 랜드열의 양단 부분에 배치된 회로 패턴이다. 도 2에서 랜드 A, B간으로부터는 2개의 회로 패턴이 인출되어 있지만, 이 예에서는 이 랜드 A, B간에서 2개의 회로 패턴이 인출되어 있는 부분만이 회로 패턴의 증가에 기여하고 있다.
이상으로부터 m값이 가능한 한 커지도록 n값을 선택하는 경우라도, 실제로 유효한 m값은 m=k+2, 즉 랜드를 빼기 전에 인출할 수 있던 회로 패턴의 개수에 대해서 회로 패턴의 개수가 2 증가하는 n값을 구해서 회로 패턴을 설계하면 충분하다는 것을 알 수 있다.
또 상술한 바와 같이, 회로 패턴의 인출수의 증가에 가장 효과적으로 기여하는 것은 랜드열의 양단 부분에서 대각선 방향(도 2의 A-B선 방향)으로 배치된 랜드 부분이다. 따라서 바꾸어 말해 회로 패턴을 인출하는 랜드를 선택할 때에, 대각 방향으로 배치되는 랜드를 선택해서 이들 랜드간으로부터 회로 패턴을 인출하는 것이 유효하다고 말할 수 있다.
도 3은 n=4인 경우에서의 회로 패턴의 인출례를 나타낸다. 도 3a는 회로 패턴을 인출하는 랜드(10)를 단순히 가로로 1렬로 하여 인출한 예, 도 3b, 도 3c는 회로 패턴을 인출하는 랜드(10)가 대각 배치가 되도록 선택해서 회로 패턴(7)을 인출한 예이다. 회로 패턴(7)의 인출 조건은 랜드 피치, 랜드 지름, 패턴 폭, 패턴간 스페이스에 의거한다. 도 3은 랜드 피치 350㎛, 랜드 지름 200㎛의 경우로서, 도 3a, 도 3b는 패턴 폭 50㎛, 패턴간 스페이스 50㎛의 경우, 도 3c는 패턴 폭 43㎛, 패턴간 스페이스 43㎛의 경우이다.
이들의 인출례를 보면, 단순히 인출용 랜드를 선택한 도 3a의 경우는 회로 패턴을 7개밖에 인출할 수 없는 것에 대해서, 도 3b와 같이 대각 배치의 랜드로부터 회로 패턴을 인출한 경우는 8개 인출할 수 있고, 도 3c의 조건에서는 9개 인출할 수 있다. 즉 대각 배치의 랜드로부터 우선적으로 회로 패턴을 인출하도록 함으로써 유효한 인출이 가능해진다. 또한 도 3b와 도 3c에서 회로 패턴의 배치가 다른 것은 도 3c의 경우는 랜드 지름, 피치에 대해서 패턴 폭, 패턴간 스페이스가 좁아서 보다 많은 회로 패턴을 인출할 수 있는 데에 기인한다.
도 4는 n=5인 경우에서의 회로 패턴의 인출례를 나타낸다. 랜드 피치 350㎛, 랜드 지름 200㎛, 패턴 폭 50㎛, 패턴간 스페이스 50㎛이다. 도 4a는 단순히 회로 패턴을 인출한 경우로서, 양단에서 1개씩 회로 패턴의 인출수를 늘릴 수 있어서 9개의 회로 패턴이 인출됨을 나타낸다. 도 4b는 대각 배치로 한 랜드로부터 회로 패턴을 인출한 경우로서, 전부 11개의 회로 패턴을 인출할 수 있다.
도 5는 n=6인 경우에서의 회로 패턴의 인출례이다. 랜드 피치 350㎛, 랜드 지름 200㎛, 패턴 폭 50㎛, 패턴간 스페이스 50㎛이다. 도 5a는 단순히 회로 패턴을 인출한 경우로서, 11개의 회로 패턴을 인출한 예, 도 5b는 3열째까지의 대각 배치에 의해서 13개의 회로 패턴을 인출한 예, 도 5c는 4열째까지의 대각 배치에 의해서 14개의 회로 패턴을 인출한 예이다.
도 5b와 도 5c를 비교하면, 도 5c에서의 인출용 랜드의 배열 쪽이 대각 방향으로의 랜드 배치가 보다 완전하므로, 회로 패턴의 인출 개수를 효과적으로 증가시킬 수 있게 된다. 그러므로 인출용 랜드를 선택할 경우에는 랜드가 가능한 한 대각 방향으로 배열되는 배치, 바꾸어 말해서 인출용 랜드가 이등변삼각형(저각 45。)의 변 상에 위치하게 해서 대각 관계에 있는 랜드조(組)의 수가 커지도록 선택하는 것이 유효하게 된다(도 5b는 4조, 도 5c는 5조인 예).
도 6은 n=7인 경우에서의 회로 패턴의 인출례이다. 랜드 피치 350㎛, 랜드 지름 200㎛, 패턴 폭 50㎛, 패턴간 스페이스 50㎛이다. 도 6a는 단순히 회로 패턴을 인출한 경우로서, 13개의 회로 패턴을 인출한 예, 도 6b는 인출용 랜드를 대각 배치하도록 선택한 예로서 17개의 패턴을 인출하고 있다.
도 5에 나타낸 예와 마찬가지로, 인출용 랜드를 대각 배치가 되게 선택함으로써 극히 효율적인 인출이 가능해짐을 알 수 있다. 또한 n이 홀수인 경우에는 도 6b에 나타낸 바와 같이 인출용 랜드를 대각 배치로 선택해서 완전한 이등변삼각형의 변 상에 랜드가 배열되지만, n이 짝수인 경우에는 완전한 이등변삼각형이 되지 않는다. 따라서 n이 짝수인 경우에는 정부(頂部)를 이등변삼각형으로 한 근사 형상의 배열이 되도록 선택하면 된다.
이상 설명한 도 3∼ 도 6에서의 회로 패턴의 인출례로부터 알 수 있듯이, 격자상으로 다수개의 랜드가 배열된 영역 내로부터 회로 패턴을 인출할 경우에는 인출용 랜드를 대각 방향을 사변 방향으로 한 저각 45。의 이등변 삼각형 혹은 이에 근사한 삼각형의 변 상에 배치되도록 선택해서 회로 패턴을 설계하는 방법이 효과적이다.
따라서 이와 같은 배열을 취한 경우, 인접하는 랜드간에 1개의 회로 패턴을 통과시키는 조건하에서는 연속한 n개의 랜드열로부터 k+(n-1)개의 회로 패턴을 인출할 수 있다. n개의 랜드열에는 (n-1)개의 채널이 존재하고, 상기와 같은 배열을 취한 경우에는 이들 채널의 각각으로부터 1개씩 회로 패턴을 인출할 수 있기 때문이다.
실제로 회로 패턴을 설계할 때에는, 랜드 피치나 랜드 지름, 패턴 폭, 랜드수 등의 개별적인 조건이 있어서, 회로 패턴이 어느 정도 효율적으로 인출되는가의 정도는 경우에 따라 다르지만, 상기와 같이 인출용 랜드를 이등변삼각형의 변 상에 배치하도록 설계하는 방법은 가장 효율적인 설계 방법이라고 할 수 있다.
또한 회로 패턴을 설계할 때에는 n값을 선정해서 설계하게 되지만, 이 경우에는 적어도 m〉k를 만족하는 적당한 n값을 선택하고, 상기와 같이 인출용 랜드를 선택해서 설계하면 된다.
단, 회로 패턴을 설계할 경우, 제 1층째로부터 인출용 랜드를 완전한 이등변삼각형의 변 상에 배치해서 설계할 수 있는 것만은 아니다. 도 7은 n=7의 경우에서의 제 1층째의 회로 패턴의 설계예를 나타낸다. 도면과 같이, 제 1층째로부터 완전한 이등변삼각형의 배열을 취할 수 없을 경우에는 다음 층 혹은 다음다음 층 이후에서 이등변삼각형 형상의 배열이 되도록 인출용 랜드를 선택한다.
도 8a는 n=7인 경우로서, 이 방법에 따라서 인출용 랜드를 선택해서 설계한 경우의 제 2층째의 회로 패턴, 도 8b는 제 3층째의 회로 패턴을 나타낸다. 이 예에서는 제 3층째까지 진행함으로써, 이등변삼각형의 변 상에 인출용 랜드가 배열되어 있다.
이와 같이 인출용 랜드를 이등변삼각형의 변 상에 배열해서 회로 패턴을 인출하는 방법에 의한 경우에는, 이 설계 방법을 유효하게 이용할 수 있는 방법으로서 격자상으로 배열되어 있는 랜드 영역에서 회로 패턴을 인출할 필요가 있는 랜드와 회로 패턴을 인출할 필요가 없는 접지용 또는 전원용 랜드(10a)의 배열을 설계할 때에, 미리 도 9에 나타낸 지그재그상의 배치가 되도록 설계하여 두는 방법이 고려된다.
도 10은 통상의 랜드 배치로서, 랜드 영역의 중앙 부분에 접지용 또는 전원용 랜드(10a)가 배열되어 있는 것을 나타낸다. 랜드 영역의 중앙 부분으로부터는 회로 패턴을 인출하기 어려우므로, 접지용 또는 전원용 랜드는 중앙 부분에 모아서 배치되어 있다. 이에 대해서 도 9에 나타내는 예는 중앙 부분과 랜드 영역의 외주 부분에 접지용 또는 전원용 랜드(10a)를 배치하고, 랜드 영역의 외주 부분에 배치하는 접지용 또는 전원용 랜드(10a)는 도면과 같이 지그재그상(삼각형 형상)으로 배치해서 회로 패턴을 인출하는 랜드(10)가 미리 대각 위치(이등변 삼각형의 변 상의 위치)에 배열되도록 하고 있다.
이와 같이 회로 패턴을 인출할 필요가 있는 랜드(10)를 지그재그 배치하여 두면, 제 1층째로부터 상기 방법에 따라서 회로 패턴을 인출할 수 있으므로, 전체적으로 극히 효율적으로 회로 패턴을 인출할 수 있다. 또한 도 9, 도 10은 랜드 영역 전체의 4분의 1 영역을 나타낸다. 도 9에서 랜드 영역의 코너부 근방에 접지용 또는 전원용 랜드(10a)를 배치하고 있지 않은 것은 코너부에 있는 랜드는 용이하게 회로 패턴을 인출할 수 있으므로 굳이 접지용 또는 전원용 랜드(10a)를 배치하여 둘 필요가 없기 때문이다.
이상의 설명에서는 랜드가 정규 격자상으로 배열되어 있는 경우에 대해서 설명했지만, 랜드가 스태거상으로 배열되어 있는 경우도 상술한 회로 패턴의 설계 사상을 적용할 수 있다. 즉 도 11에 나타낸 바와 같이 스태거상의 배열은 대각선 방향으로부터 보면 격자상 배열로 간주할 수 있으므로 대각선 방향으로부터 본 격자상 배열에서의 랜드 피치, 랜드 지름, 패턴 폭, 패턴간 스페이스에 기인해서 상기 설명과 마찬가지로 인출용 랜드가 대각 배치가 되도록 선택해서 회로 패턴을 설계하면 된다. 즉 본 발명은 랜드가 정규 격자상 배열이어도 스태거 배열이어도 적용할 수 있다.
(실시 형태)
(실시예)
도 12∼ 도 18에 하기 조건의 40×40핀의 정규 격자상으로 전극이 배열된 전자 부품을 탑재하는 다층 회로 기판에서의 회로 패턴의 배치예를 나타낸다.
랜드 피치 :350㎛,
랜드 지름 :120㎛,
패턴 폭 :50㎛,
패턴간 스페이스:50㎛
이 조건인 경우는 a=1로서, 예를 들어 n=5로 하면,
k=a(n-1)+(n-2)=2n-3=7
m={350×(5-1)-120-50}/(50+50)
≒12.3
이 된다. 이것은 m〉k의 조건을 만족하고 있다. 도 12∼ 도 18은 n=5로 한 경우의 회로 패턴의 설계예이다.
도 12∼ 도 18은 각각 제 1층∼ 제 7층의 각 층에서의 회로 패턴을 나타낸다. 각 층마다 5개의 랜드열을 1그룹으로 해서 회로 패턴을 인출하고 있다. 또한 이 예에서는 인출 그룹의 양단의 랜드를 중복시켜서 그룹을 배열하고 있다. 회로 패턴을 설계할 경우에는 이와 같이 인출 그룹의 양단의 랜드가 중복하도록 배치하여도 좋고, 양단의 랜드가 서로 이웃하도록 배치하여도 좋다.
회로 패턴의 인출은 동일 그룹 내에서 층이 진행함에 따라서 차례로 외측으로부터 내측으로 진행해 간다. 회로 패턴의 인출이 진행함에 따라 랜드 영역이 좁아진다.
이 실시 형태에서는 전부의 랜드로부터 회로 패턴을 인출하기 때문에 7층을 필요로 하고 있지만, 최후의 제 7층째에 남아 있는 랜드수는 근소해서, 실제적으로는 6층에서 인출이 완료하고 있다. 제 7층째의 빈 스페이스 부분에 대해서는 접지층 등의 공통으로 사용하는 층을 배치하는 등의 이용이 가능하다.
(비교예)
도 19∼ 도 25에 상기 실시예에 대한 비교예로서 40×40핀의 정규 격자상으로 전극이 배열된 전자 부품을 탑재하는 다층 회로 기판에서의 회로 패턴의 배치예를 나타낸다. 랜드 피치 등의 조건은 상기예와 동일하며, 5개의 랜드를 1그룹으로 해서 회로 패턴을 인출하도록 설계한 것이다.
이 비교예의 경우도 전부의 랜드로부터 회로 패턴을 인출하기 때문에 7층을 필요로 하고 있다.
이 비교예의 회로 패턴의 인출 방법은 상당히 인출 효율이 높은 것이지만, 제 7층째에 남아 있는 랜드수를 비교하면 알 수 있는 바와 같이, 상기 실시예와 비교해서 회로 패턴의 인출 효율은 떨어지고 있다.
반대로 비교예와 비교해서 상기 실시예의 회로 패턴의 설계 방법은 극히 인출 효율이 높음을 알 수 있다.
본 발명에 의한 다층 회로 기판은 상술한 바와 같이 랜드를 배열한 영역 내로부터 극히 효율적으로 회로 패턴을 인출할 수 있으므로, 이에 따라서 다층 회로 기판의 층수를 줄일 수 있고, 다층 회로 기판의 제조 수율을 향상시킴과 동시에, 신뢰성이 높은 다층 회로 기판으로서 제공하는 것을 가능하게 하는 등의 두드러진 효과를 발휘한다.

Claims (3)

  1. 실장면 측에 격자 형상 배열 혹은 스태거 형상 배열의 배치로 형성된 랜드와, 일단이 상기 랜드에 접속되고 타단이 상기 랜드가 배열된 평면 영역 내로부터 외측으로 인출되어서 형성된 회로 패턴을 갖는 회로 기판을 복수개 적층해서 형성된 다층 회로 기판으로서,
    상기 회로 기판에 형성된 회로 패턴이 랜드 피치, 랜드 지름, 패턴 폭, 패턴간 스페이스, 인접하는 랜드간에 배치할 수 있는 회로 패턴의 수 a로부터 n을 파라미터로 해서 얻어지는
    m={(랜드 피치)×(n-1)-(랜드 지름)-(패턴간 스페이스)}÷(패턴 폭+패턴간 스페이스),
    k=a(n-1)+(n-2)
    의 양쪽 값 중에서 m〉k를 만족시키는 n의 값에 대해서 연속하는 n개의 랜드를 저변으로 하고 대각 방향을 사변으로 하는 이등변 삼각형의 사변 상에 회로 패턴을 인출하는 인출용 랜드를 배치한 것을 특징으로 하는 다층 회로 기판.
  2. 제 1항에 있어서,
    상기 n이 짝수값일 경우에, 인출용 랜드의 배치를 ((n/2)+1)개의 랜드를 한쪽의 사변 상에 배치한 이등변 삼각형에 근사한 도형 배치로 하는 것을 특징으로 하는 다층 회로 기판.
  3. 제 1항 또는 제 2항에 있어서,
    상기 n의 값에 대하여, k+(n-1)개 또는 m개의 회로 패턴이 인출되어 있는 것을 특징으로 하는 다층 회로 기판.
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