JP3825943B2 - 半導体パッケージ及び半導体パッケージ用プリント配線板 - Google Patents
半導体パッケージ及び半導体パッケージ用プリント配線板 Download PDFInfo
- Publication number
- JP3825943B2 JP3825943B2 JP25185199A JP25185199A JP3825943B2 JP 3825943 B2 JP3825943 B2 JP 3825943B2 JP 25185199 A JP25185199 A JP 25185199A JP 25185199 A JP25185199 A JP 25185199A JP 3825943 B2 JP3825943 B2 JP 3825943B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring pattern
- pattern
- cavity
- semiconductor package
- wiring board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49838—Geometry or layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
- H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49822—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01028—Nickel [Ni]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01047—Silver [Ag]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Geometry (AREA)
- Manufacturing & Machinery (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、電源層等を内層に有する多層構造の半導体パッケージ用プリント配線板、あるいはこの配線板を用いて半導体チップのパッケージングを行った半導体パッケージに関する。
【０００２】
【従来の技術】
半導体パッケージ構造として、信号の電気的特性を向上させるために、べた状の電源層及び接地層を内層に有する多層プリント配線板を用いたものがある。
【０００３】
図５に、従来の半導体パッケージに用いられていた半導体パッケージ用プリント配線板１１０の平面構造を示す。半導体チップを載置する箇所が、キャビティ１４３として除去されている。このキャビティ１４３を囲むように接地パターン１１２が形成され、この接地パターン１１２の外周に電源パターン１１３が形成されている。これらの接地パターン１１２及び電源パターン１１３はそれぞれ一体にリング状に形成されており、ワイヤボンディングを行う部分の表面が露出し他の部分はソルダーレジスト等の絶縁膜で覆われている。
【０００４】
電源ライン１１３の外周には、複数の信号ピン１１４が放射状に形成されている。信号ピン１１４の外周には、配線領域１５４を隔ててボールグリッドアレイ（以下、ＢＧＡという）１１１が形成されている。このＢＧＡ１１１は、半導体パッケージを図示されていないプリント配線基板上に搭載するときの接続手段である。
【０００５】
この半導体パッケージ用プリント配線板１１０を搭載板上に搭載し、キャビティ１４３内に半導体チップを搭載した場合におけるキャビティ１４３の側面周辺を部分的に拡大した平面図が図７であり、図７におけるＢ−Ｂ線に沿う縦断面図が図６である。
【０００６】
導電性材料から成る搭載板１３１上に、絶縁性材料から成る両面テープ１３２で半導体パッケージ用プリント配線板１１０が接着されている。プリント配線板１１０のキャビティ１４３内には、半導体チップ１４１が銀ペースト１４２で接着されている。プリント配線板１１０は、表面に接地パターン１１２、電源パターン１１３、信号ピン１１４が形成され、内層として接地層１２１、電源層１２２が形成されている。接地パターン１１２、あるいは電源パターン１１３は、スルーホール１２３を介して接地層１２１、電源層１２２にそれぞれ接続されている。半導体チップ１４１のパッドとプリント配線板１１０の接地パターン１１２、電源パターン１１３、信号ピン１１４とは、ボンディングワイヤ１５１〜１５３によって接続されている。
【０００７】
【発明が解決しようとする課題】
しかし、従来の半導体パッケージ用プリント配線板には、次のような問題があった。
【０００８】
キャビティ１４３の内側面に、スルーホール１２３と同様のめっきが施され、サイドウォールめっき１１５を構成している。このようなサイドウォールめっき１１５は、キャビティ１４３近傍の接地パターン１１２を内層の接地層１２１に接続する役割を果たす。これにより、接地パターン１１２と接地層１２１とを短い配線長で接続することができ、また接続面積も大きいことから、電気的特性を向上させることができる。
【０００９】
しかしながら、サイドウォールめっき１１５は通常のスルーホールめっきと異なり、キャビティ１４３の内側面全体という極めて広い面積を均一にカバーしなければならない。しかも、キャビティ１４３の側面はキャビティ１４３の領域を切断した際にバリ等が存在する。よって、このような凹凸のある端面に均一にめっきを施すことは困難であり、歩留まりの低下及びコスト上昇を招いていた。
【００１０】
また、接地パターン１１２は接地層１２１とサイドウォールめっき１１５を介して接続することができるが、接地パターン１１２の外周に設けられた電源パターン１１３と電源層１２２との接続は、スルーホール１２３を介して行う必要がある。この結果、配線長が長くなり、また穴数も限られるため電気的特性が悪化し高速信号の伝達に支障をきたしていた。
【００１１】
さらに、図７に示されたように、電源パターン１１３にワイヤ１５２をボンディングする必要上、電源パターン１１３の直下にスルーホール１２３を設けることはできない。このため、電源パターン１１３から外側へずらした位置にスルーホール１２３を形成しなければならない。よって、電源パターン１１３の外周に配置する信号ピン１１４が半導体チップ１４１から遠い距離に位置することとなる。この結果、信号ピン１１４と半導体チップ１４１とを接続するボンディングワイヤ１５３の長さが長くなり、電気特性の悪化を引き起こしていた。
【００１２】
本発明は上記事情に鑑みてなされたもので、電気的特性の向上及びコスト低減を共に達成することが可能な半導体パッケージ及び半導体パッケージ用プリント配線板を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明の半導体パッケージは、平面状の搭載板と、前記搭載板に搭載されたプリント配線板と、前記搭載板上における前記プリント配線板のキャビティ内に搭載され、前記プリント配線板と電気的に接続された半導体チップとを備えた半導体パッケージであって、前記プリント配線板は、表面に形成された、ワイヤボンディングを行うための配線パターンと、少なくとも１層の内層と、前記配線パターンの直下に配置され、前記配線パターンと前記内層とを電気的に接続するバンプとを有することを特徴としている。
【００１４】
また、本発明の半導体パッケージ用プリント配線板は、半導体チップを載置するようにキャビティが形成され、前記半導体チップと電気的に接続される半導体パッケージ用プリント配線板であって、表面に形成された、ワイヤボンディングを行うための配線パターンと、少なくとも１層の内層と、前記配線パターンの直下に配置され、前記配線パターンと前記内層とを電気的に接続するバンプとを備えたことを特徴とする。
【００１５】
ここで、前記配線パターンには、前記キャビティを囲むように配置された第１の配線パターンと、前記キャビティを囲むように前記第１の配線パターンの外周に配置された第２の配線パターンと、前記キャビティを囲むように前記第２の配線パターンの外周に配置された複数の信号ピンとが含まれ、前記内層には、前記バンプを介して前記第１の配線パターンに接続されたべた状の第１の内層と、前記バンプを介して前記第２の配線パターンに接続されたべた状の第２の内層とが含まれてもよい。
【００１６】
【発明の実施の形態】
以下、本発明の一実施の形態について図面を参照して説明する。
【００１７】
図３に、本実施の形態による半導体パッケージ１０の平面構造を示す。半導体チップを載置するため除去されたキャビティ４３の周囲を囲むように接地パターン１２が形成され、その外周に電源パターン１３が形成されている。接地パターン１２及び電源パターン１３はそれぞれ一体にリング状に形成され、ワイヤボンディングを行う部分の表面が露出した状態で他の部分が絶縁膜で覆われている。電源パターン１３の外周に、放射状の信号ピン１４が複数本配置されている。信号ピン１４の外周に、配線領域５４を隔ててＢＧＡ１１が配置されている。
【００１８】
このような半導体パッケージ用プリント配線板１０を搭載板上に搭載し、キャビティ４３内に半導体チップを搭載したときのキャビティ４３の側面周辺における平面構造を部分的に拡大したものを図２に示し、図２のＡ−Ａ線に沿う縦断面を図１に示す。
【００１９】
導電性材料から成る搭載板３１上に、絶縁性材料から成る両面テープ３２で半導体パッケージ用プリント配線板１０が接着されている。プリント配線板１０上のキャビティ４３内において、半導体チップ４１が銀ペースト４２で接着されている。
【００２０】
プリント配線板１０は、上述のように表面に接地パターン１２、電源パターン１３、信号ピン１４が形成され、さらに内層として接地層２１、電源層２２が形成されている。接地パターン１２、電源パターン１３は、バンプ２４ａ、２４ｂを介して接地層２１、電源層２２にそれぞれ接続されている。半導体チップ４１のパッドとプリント配線板１０の接地パターン１２、電源パターン１３、信号ピン１４とは、ボンディングワイヤ５１〜５３によって接続されている。
【００２１】
ところで、従来のプリント配線板は、上述したようにキャビティ１４３の内側面にめっきが施されており、このサイドウォールめっき１１５によって接地パターン１１２と内層の接地層１２１とを接続していた。このサイドウォールめっき１１５は均一に形成することが難しく、歩留まりの低下やコスト上昇を招いていた。
【００２２】
これに対し、本実施の形態によるプリント配線板は、キャビティ４３の内側面にはめっきが施されておらず、接地パターン１２と接地層２１とはバンプ２４ａにより接続されている。同様に、電源パターン１３と電源層２２とはバンプ２４ｂにより接続されている。このため、サイドウォールめっきがもたらす問題が解消され、歩留まりの向上及びコスト低減に寄与することができる。
【００２３】
また、従来のプリント配線板では、電源パターン１１３と電源層１２２とがスルーホール１２３とで接続されており、電源パターン１１３にボンディングを行う必要上スルーホール１２３は電源パターン１１３から外側へずらした位置に設けなければならなかった。この結果、電源パターン１１３と信号ピン１４との間隔を空ける必要があった。
【００２４】
本実施の形態では、スルーホールを用いずにバンプ２４ａ及び２４ｂを用いて接地パターン１２と接地層２１、電源パターン１３と電源層２２とを接続している。バンプ２４ａ及び２４ｂはボンディングの領域に影響を与えないので、それぞれ接地パターン１２と電源パターン１３との直下に形成することができる。このため、電源パターン１３と信号ピン１４との距離を接近させることができ、信号ピン１４と半導体チップ４１のパッドとを接続するボンディングワイヤの長さを従来よりも短くすることができる。この結果、本実施の形態によれば信号線の長さを短縮して電気的特性を向上させることができる。
【００２５】
上記構成を備えた本実施の形態によるプリント配線板は、次のようないわゆるBuried Bump Interconnection Technology（以下、Ｂ2itという）技術を用いた 方法により製造することができる。尚、上記実施の形態では内層として２層を有し、表面に１層を有し全体で三層構造となっている。しかし、以下に示すようにさらに裏面側にも配線層を設けて全体で４層構造としてもよい。
【００２６】
図４（ａ）に示されたように、銅箔２０１上にバンプ２０２を印刷形成した後、プリプレグ２０３、銅箔２０４とを重ね合わせ、図４（ｂ）に示されたように加熱及び加圧を行って積層する。これにより、バンプ２０２がプリプレグ２０３を貫通した状態になる。
【００２７】
図４（ｃ）のように、銅箔２０１及び２０２に対して所望のパターニングを行う。手順としては、銅箔２０１及び２０２の表面上にレジストフィルムを貼り付けるドライフィルムラミネート処理を行い、レジストフィルムに露光、現像処理を行う。得られたレジストパターンを用いて銅箔２０１及び２０２にエッチングを行い、レジストフィルムを剥離してコアとなる両面配線板２０６を得る。この後、両面配線板２０６の表面に形成された銅箔パターン２０６ａに対し、いわゆる黒化処理を行い、銅箔表面に凹凸を付けて粗面化処理を施す。得られた銅箔パターン２０６ａが、それぞれ内層としての接地層及び電源層となる。
【００２８】
図４（ｄ）に示されたように、銅箔２０７、プリプレグ２０８、両面配線板２０６、プリプレグ２０９、銅箔２１０を重ね合わせる。ここで、銅箔２０７、２１０には、両面配線板２０６の銅箔パターン２０６ａの直下に配置されるようにバンプ２１３を印刷形成する。この後、図４（ｅ）のように加熱、加圧処理を行って積層する。これにより、バンプ２１３がプリプレグ２０８、２０９を貫通した状態になる。
【００２９】
図４（ｆ）に示されたように、銅箔２０７及び２１０に対してドライフィルムラミネート、露光、現像、エッチング、レジストフィルムの剥離処理を行い、銅箔パターン２１２ａを形成する。銅箔パターン２１２ａは、接地パターン、電源パターン、信号ピンとなる。接地パターン、電源パターンは、それぞれバンプ２０２、２１３を介して両面配線板２０６の銅箔パターン２０６ａである接地層、電源層と接続される。さらに、ボンディングワイヤを接続する箇所には金めっきが施される。
【００３０】
ここで、両面配線板２０６をバンプ２０２を用いた積層構造としているが、スルーホールを用いて構成してもよい。
【００３１】
上述した実施の形態は一例であって、本発明を限定するものではない。上記実施の形態では、プリント配線板１０の表面においてキャビティ４３を囲むように内側から順に接地パターン１２、電源パターン１３、信号ピン１４が配置され、内層として上から順に接地層２１、電源層２２が形成されている。しかし、これらの配列は必要に応じて変形することができる。例えば、接地パターンと電源パターンとの配置を入れ替えたり、接地層と電源層の配置を入れ替えてもよい。また、内層として接地層及び電源層から成る２層のみならず、３層以上備えてもよい。さらに、表面においてリング状の接地パターン及び電源パターンを２つ備えるだけでなく、異なる電源を供給する第２の電源パターン、さらには第３以上の電源パターンを配置してもよい。
【００３２】
【発明の効果】
以上説明したように、本発明の半導体パッケージ及び半導体パッケージ用プリント配線基板によれば、表面に形成された配線パターンと内層とがバンプで接続されており、キャビティの内側面をめっきして接続する必要がないため、歩留まりが向上しコストが低減される。
【００３３】
さらに、配線パターンと内層とをスルーホールで接続する場合には、スルーホールを配線パターンの形成領域を越えて形成する必要があるため、キャビティの最も外周に配置した信号ピンと半導体チップとの距離が遠くなるが、バンプを用いた場合は配線パターンの直下にバンプを配置することで、信号ピンと半導体チップとの距離を短縮することができ、電気的特性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態による半導体パッケージ及びこの半導体パッケージに用いるプリント配線板の縦断面を示した断面図。
【図２】同実施の形態における半導体パッケージにおけるキャビティ周辺を部分的に拡大した平面図。
【図３】同実施の形態におけるプリント配線板の平面構造を示した平面図。
【図４】同実施の形態におけるプリント配線板の製造方法を工程別に示した斜視図。
【図５】従来のプリント配線板の平面構造を示した平面図。
【図６】図７におけるＢ−Ｂ線に沿う縦断面を示した断面図。
【図７】図５に示された半導体パッケージにおけるキャビティ周辺を部分的に拡大した平面図。
【符号の説明】
１０ プリント配線板
１１ ＢＧＡ
１２ 接地パターン
１３ 電源パターン
１４ 信号ピン
２１ 接地層
２２ 電源層
２３ スルーホール
２４ａ、２４ｂ バンプ
３１ 搭載板
３２ 両面テープ
３３ ソルダーレジスト
４１ 半導体チップ
４２ 銀ペースト
４３ キャビティ
５１、５２、５３ ボンディングワイヤ
５４ 配線領域
２０１、２０４、２０７、２１０ 銅箔
２０２ バンプ
２０３、２０８、２０９ プリプレグ
２０５、２１１ 積層板
２０６ 両面配線板
２０６ａ、２１２ａ 銅箔パターン
２１２ プリント配線板
【発明の属する技術分野】
本発明は、電源層等を内層に有する多層構造の半導体パッケージ用プリント配線板、あるいはこの配線板を用いて半導体チップのパッケージングを行った半導体パッケージに関する。
【０００２】
【従来の技術】
半導体パッケージ構造として、信号の電気的特性を向上させるために、べた状の電源層及び接地層を内層に有する多層プリント配線板を用いたものがある。
【０００３】
図５に、従来の半導体パッケージに用いられていた半導体パッケージ用プリント配線板１１０の平面構造を示す。半導体チップを載置する箇所が、キャビティ１４３として除去されている。このキャビティ１４３を囲むように接地パターン１１２が形成され、この接地パターン１１２の外周に電源パターン１１３が形成されている。これらの接地パターン１１２及び電源パターン１１３はそれぞれ一体にリング状に形成されており、ワイヤボンディングを行う部分の表面が露出し他の部分はソルダーレジスト等の絶縁膜で覆われている。
【０００４】
電源ライン１１３の外周には、複数の信号ピン１１４が放射状に形成されている。信号ピン１１４の外周には、配線領域１５４を隔ててボールグリッドアレイ（以下、ＢＧＡという）１１１が形成されている。このＢＧＡ１１１は、半導体パッケージを図示されていないプリント配線基板上に搭載するときの接続手段である。
【０００５】
この半導体パッケージ用プリント配線板１１０を搭載板上に搭載し、キャビティ１４３内に半導体チップを搭載した場合におけるキャビティ１４３の側面周辺を部分的に拡大した平面図が図７であり、図７におけるＢ−Ｂ線に沿う縦断面図が図６である。
【０００６】
導電性材料から成る搭載板１３１上に、絶縁性材料から成る両面テープ１３２で半導体パッケージ用プリント配線板１１０が接着されている。プリント配線板１１０のキャビティ１４３内には、半導体チップ１４１が銀ペースト１４２で接着されている。プリント配線板１１０は、表面に接地パターン１１２、電源パターン１１３、信号ピン１１４が形成され、内層として接地層１２１、電源層１２２が形成されている。接地パターン１１２、あるいは電源パターン１１３は、スルーホール１２３を介して接地層１２１、電源層１２２にそれぞれ接続されている。半導体チップ１４１のパッドとプリント配線板１１０の接地パターン１１２、電源パターン１１３、信号ピン１１４とは、ボンディングワイヤ１５１〜１５３によって接続されている。
【０００７】
【発明が解決しようとする課題】
しかし、従来の半導体パッケージ用プリント配線板には、次のような問題があった。
【０００８】
キャビティ１４３の内側面に、スルーホール１２３と同様のめっきが施され、サイドウォールめっき１１５を構成している。このようなサイドウォールめっき１１５は、キャビティ１４３近傍の接地パターン１１２を内層の接地層１２１に接続する役割を果たす。これにより、接地パターン１１２と接地層１２１とを短い配線長で接続することができ、また接続面積も大きいことから、電気的特性を向上させることができる。
【０００９】
しかしながら、サイドウォールめっき１１５は通常のスルーホールめっきと異なり、キャビティ１４３の内側面全体という極めて広い面積を均一にカバーしなければならない。しかも、キャビティ１４３の側面はキャビティ１４３の領域を切断した際にバリ等が存在する。よって、このような凹凸のある端面に均一にめっきを施すことは困難であり、歩留まりの低下及びコスト上昇を招いていた。
【００１０】
また、接地パターン１１２は接地層１２１とサイドウォールめっき１１５を介して接続することができるが、接地パターン１１２の外周に設けられた電源パターン１１３と電源層１２２との接続は、スルーホール１２３を介して行う必要がある。この結果、配線長が長くなり、また穴数も限られるため電気的特性が悪化し高速信号の伝達に支障をきたしていた。
【００１１】
さらに、図７に示されたように、電源パターン１１３にワイヤ１５２をボンディングする必要上、電源パターン１１３の直下にスルーホール１２３を設けることはできない。このため、電源パターン１１３から外側へずらした位置にスルーホール１２３を形成しなければならない。よって、電源パターン１１３の外周に配置する信号ピン１１４が半導体チップ１４１から遠い距離に位置することとなる。この結果、信号ピン１１４と半導体チップ１４１とを接続するボンディングワイヤ１５３の長さが長くなり、電気特性の悪化を引き起こしていた。
【００１２】
本発明は上記事情に鑑みてなされたもので、電気的特性の向上及びコスト低減を共に達成することが可能な半導体パッケージ及び半導体パッケージ用プリント配線板を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明の半導体パッケージは、平面状の搭載板と、前記搭載板に搭載されたプリント配線板と、前記搭載板上における前記プリント配線板のキャビティ内に搭載され、前記プリント配線板と電気的に接続された半導体チップとを備えた半導体パッケージであって、前記プリント配線板は、表面に形成された、ワイヤボンディングを行うための配線パターンと、少なくとも１層の内層と、前記配線パターンの直下に配置され、前記配線パターンと前記内層とを電気的に接続するバンプとを有することを特徴としている。
【００１４】
また、本発明の半導体パッケージ用プリント配線板は、半導体チップを載置するようにキャビティが形成され、前記半導体チップと電気的に接続される半導体パッケージ用プリント配線板であって、表面に形成された、ワイヤボンディングを行うための配線パターンと、少なくとも１層の内層と、前記配線パターンの直下に配置され、前記配線パターンと前記内層とを電気的に接続するバンプとを備えたことを特徴とする。
【００１５】
ここで、前記配線パターンには、前記キャビティを囲むように配置された第１の配線パターンと、前記キャビティを囲むように前記第１の配線パターンの外周に配置された第２の配線パターンと、前記キャビティを囲むように前記第２の配線パターンの外周に配置された複数の信号ピンとが含まれ、前記内層には、前記バンプを介して前記第１の配線パターンに接続されたべた状の第１の内層と、前記バンプを介して前記第２の配線パターンに接続されたべた状の第２の内層とが含まれてもよい。
【００１６】
【発明の実施の形態】
以下、本発明の一実施の形態について図面を参照して説明する。
【００１７】
図３に、本実施の形態による半導体パッケージ１０の平面構造を示す。半導体チップを載置するため除去されたキャビティ４３の周囲を囲むように接地パターン１２が形成され、その外周に電源パターン１３が形成されている。接地パターン１２及び電源パターン１３はそれぞれ一体にリング状に形成され、ワイヤボンディングを行う部分の表面が露出した状態で他の部分が絶縁膜で覆われている。電源パターン１３の外周に、放射状の信号ピン１４が複数本配置されている。信号ピン１４の外周に、配線領域５４を隔ててＢＧＡ１１が配置されている。
【００１８】
このような半導体パッケージ用プリント配線板１０を搭載板上に搭載し、キャビティ４３内に半導体チップを搭載したときのキャビティ４３の側面周辺における平面構造を部分的に拡大したものを図２に示し、図２のＡ−Ａ線に沿う縦断面を図１に示す。
【００１９】
導電性材料から成る搭載板３１上に、絶縁性材料から成る両面テープ３２で半導体パッケージ用プリント配線板１０が接着されている。プリント配線板１０上のキャビティ４３内において、半導体チップ４１が銀ペースト４２で接着されている。
【００２０】
プリント配線板１０は、上述のように表面に接地パターン１２、電源パターン１３、信号ピン１４が形成され、さらに内層として接地層２１、電源層２２が形成されている。接地パターン１２、電源パターン１３は、バンプ２４ａ、２４ｂを介して接地層２１、電源層２２にそれぞれ接続されている。半導体チップ４１のパッドとプリント配線板１０の接地パターン１２、電源パターン１３、信号ピン１４とは、ボンディングワイヤ５１〜５３によって接続されている。
【００２１】
ところで、従来のプリント配線板は、上述したようにキャビティ１４３の内側面にめっきが施されており、このサイドウォールめっき１１５によって接地パターン１１２と内層の接地層１２１とを接続していた。このサイドウォールめっき１１５は均一に形成することが難しく、歩留まりの低下やコスト上昇を招いていた。
【００２２】
これに対し、本実施の形態によるプリント配線板は、キャビティ４３の内側面にはめっきが施されておらず、接地パターン１２と接地層２１とはバンプ２４ａにより接続されている。同様に、電源パターン１３と電源層２２とはバンプ２４ｂにより接続されている。このため、サイドウォールめっきがもたらす問題が解消され、歩留まりの向上及びコスト低減に寄与することができる。
【００２３】
また、従来のプリント配線板では、電源パターン１１３と電源層１２２とがスルーホール１２３とで接続されており、電源パターン１１３にボンディングを行う必要上スルーホール１２３は電源パターン１１３から外側へずらした位置に設けなければならなかった。この結果、電源パターン１１３と信号ピン１４との間隔を空ける必要があった。
【００２４】
本実施の形態では、スルーホールを用いずにバンプ２４ａ及び２４ｂを用いて接地パターン１２と接地層２１、電源パターン１３と電源層２２とを接続している。バンプ２４ａ及び２４ｂはボンディングの領域に影響を与えないので、それぞれ接地パターン１２と電源パターン１３との直下に形成することができる。このため、電源パターン１３と信号ピン１４との距離を接近させることができ、信号ピン１４と半導体チップ４１のパッドとを接続するボンディングワイヤの長さを従来よりも短くすることができる。この結果、本実施の形態によれば信号線の長さを短縮して電気的特性を向上させることができる。
【００２５】
上記構成を備えた本実施の形態によるプリント配線板は、次のようないわゆるBuried Bump Interconnection Technology（以下、Ｂ2itという）技術を用いた 方法により製造することができる。尚、上記実施の形態では内層として２層を有し、表面に１層を有し全体で三層構造となっている。しかし、以下に示すようにさらに裏面側にも配線層を設けて全体で４層構造としてもよい。
【００２６】
図４（ａ）に示されたように、銅箔２０１上にバンプ２０２を印刷形成した後、プリプレグ２０３、銅箔２０４とを重ね合わせ、図４（ｂ）に示されたように加熱及び加圧を行って積層する。これにより、バンプ２０２がプリプレグ２０３を貫通した状態になる。
【００２７】
図４（ｃ）のように、銅箔２０１及び２０２に対して所望のパターニングを行う。手順としては、銅箔２０１及び２０２の表面上にレジストフィルムを貼り付けるドライフィルムラミネート処理を行い、レジストフィルムに露光、現像処理を行う。得られたレジストパターンを用いて銅箔２０１及び２０２にエッチングを行い、レジストフィルムを剥離してコアとなる両面配線板２０６を得る。この後、両面配線板２０６の表面に形成された銅箔パターン２０６ａに対し、いわゆる黒化処理を行い、銅箔表面に凹凸を付けて粗面化処理を施す。得られた銅箔パターン２０６ａが、それぞれ内層としての接地層及び電源層となる。
【００２８】
図４（ｄ）に示されたように、銅箔２０７、プリプレグ２０８、両面配線板２０６、プリプレグ２０９、銅箔２１０を重ね合わせる。ここで、銅箔２０７、２１０には、両面配線板２０６の銅箔パターン２０６ａの直下に配置されるようにバンプ２１３を印刷形成する。この後、図４（ｅ）のように加熱、加圧処理を行って積層する。これにより、バンプ２１３がプリプレグ２０８、２０９を貫通した状態になる。
【００２９】
図４（ｆ）に示されたように、銅箔２０７及び２１０に対してドライフィルムラミネート、露光、現像、エッチング、レジストフィルムの剥離処理を行い、銅箔パターン２１２ａを形成する。銅箔パターン２１２ａは、接地パターン、電源パターン、信号ピンとなる。接地パターン、電源パターンは、それぞれバンプ２０２、２１３を介して両面配線板２０６の銅箔パターン２０６ａである接地層、電源層と接続される。さらに、ボンディングワイヤを接続する箇所には金めっきが施される。
【００３０】
ここで、両面配線板２０６をバンプ２０２を用いた積層構造としているが、スルーホールを用いて構成してもよい。
【００３１】
上述した実施の形態は一例であって、本発明を限定するものではない。上記実施の形態では、プリント配線板１０の表面においてキャビティ４３を囲むように内側から順に接地パターン１２、電源パターン１３、信号ピン１４が配置され、内層として上から順に接地層２１、電源層２２が形成されている。しかし、これらの配列は必要に応じて変形することができる。例えば、接地パターンと電源パターンとの配置を入れ替えたり、接地層と電源層の配置を入れ替えてもよい。また、内層として接地層及び電源層から成る２層のみならず、３層以上備えてもよい。さらに、表面においてリング状の接地パターン及び電源パターンを２つ備えるだけでなく、異なる電源を供給する第２の電源パターン、さらには第３以上の電源パターンを配置してもよい。
【００３２】
【発明の効果】
以上説明したように、本発明の半導体パッケージ及び半導体パッケージ用プリント配線基板によれば、表面に形成された配線パターンと内層とがバンプで接続されており、キャビティの内側面をめっきして接続する必要がないため、歩留まりが向上しコストが低減される。
【００３３】
さらに、配線パターンと内層とをスルーホールで接続する場合には、スルーホールを配線パターンの形成領域を越えて形成する必要があるため、キャビティの最も外周に配置した信号ピンと半導体チップとの距離が遠くなるが、バンプを用いた場合は配線パターンの直下にバンプを配置することで、信号ピンと半導体チップとの距離を短縮することができ、電気的特性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態による半導体パッケージ及びこの半導体パッケージに用いるプリント配線板の縦断面を示した断面図。
【図２】同実施の形態における半導体パッケージにおけるキャビティ周辺を部分的に拡大した平面図。
【図３】同実施の形態におけるプリント配線板の平面構造を示した平面図。
【図４】同実施の形態におけるプリント配線板の製造方法を工程別に示した斜視図。
【図５】従来のプリント配線板の平面構造を示した平面図。
【図６】図７におけるＢ−Ｂ線に沿う縦断面を示した断面図。
【図７】図５に示された半導体パッケージにおけるキャビティ周辺を部分的に拡大した平面図。
【符号の説明】
１０ プリント配線板
１１ ＢＧＡ
１２ 接地パターン
１３ 電源パターン
１４ 信号ピン
２１ 接地層
２２ 電源層
２３ スルーホール
２４ａ、２４ｂ バンプ
３１ 搭載板
３２ 両面テープ
３３ ソルダーレジスト
４１ 半導体チップ
４２ 銀ペースト
４３ キャビティ
５１、５２、５３ ボンディングワイヤ
５４ 配線領域
２０１、２０４、２０７、２１０ 銅箔
２０２ バンプ
２０３、２０８、２０９ プリプレグ
２０５、２１１ 積層板
２０６ 両面配線板
２０６ａ、２１２ａ 銅箔パターン
２１２ プリント配線板
Claims (4)
- 平面状の搭載板と、
前記搭載板に搭載されたプリント配線板と、
前記搭載板上における前記プリント配線板のキャビティ内に搭載され、前記プリント配線板と電気的に接続された半導体チップとを備えた半導体パッケージであって、
前記プリント配線板は、
表面に形成された、ワイヤボンディングを行うための配線パターンと、
少なくとも１層の内層と、
前記配線パターンの直下に配置され、前記配線パターンと前記内層とを電気的に接続するバンプと、
を有することを特徴とする半導体パッケージ。 - 前記配線パターンには、
前記キャビティを囲むように配置された第１の配線パターンと、
前記キャビティを囲むように前記第１の配線パターンの外周に配置された第２の配線パターンと、
前記キャビティを囲むように前記第２の配線パターンの外周に配置された複数の信号ピンと、
が含まれ、
前記内層には、
前記バンプを介して前記第１の配線パターンに接続されたべた状の第１の内層と、
前記バンプを介して前記第２の配線パターンに接続されたべた状の第２の内層と、
が含まれることを特徴とする請求項１記載の半導体パッケージ。 - 半導体チップを載置するようにキャビティが形成され、前記半導体チップと電気的に接続される半導体パッケージ用プリント配線板であって、
表面に形成された、ワイヤボンディングを行うための配線パターンと、
少なくとも１層の内層と、
前記配線パターンの直下に配置され、前記配線パターンと前記内層とを電気的に接続するバンプと、
を備えたことを特徴とする半導体パッケージ用プリント配線板。 - 前記配線パターンには、
前記キャビティを囲むように配置された第１の配線パターンと、
前記キャビティを囲むように前記第１の配線パターンの外周に配置された第２の配線パターンと、
前記キャビティを囲むように前記第２の配線パターンの外周に配置された複数の信号ピンと、
が含まれ、
前記内層には、
前記バンプを介して前記第１の配線パターンに接続されたべた状の第１の内層と、
前記バンプを介して前記第２の配線パターンに接続されたべた状の第２の内層と、
が含まれることを特徴とする請求項３記載の半導体パッケージ用プリント配線板。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25185199A JP3825943B2 (ja) | 1999-09-06 | 1999-09-06 | 半導体パッケージ及び半導体パッケージ用プリント配線板 |
| KR10-2000-0052288A KR100497690B1 (ko) | 1999-09-06 | 2000-09-05 | 반도체 패키지 및 반도체 패키지용 인쇄 배선판 |
| US09/655,785 US6534873B1 (en) | 1999-09-06 | 2000-09-06 | Semiconductor package and printed wiring board for semiconductor package |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25185199A JP3825943B2 (ja) | 1999-09-06 | 1999-09-06 | 半導体パッケージ及び半導体パッケージ用プリント配線板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001077233A JP2001077233A (ja) | 2001-03-23 |
| JP3825943B2 true JP3825943B2 (ja) | 2006-09-27 |
Family
ID=17228875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25185199A Expired - Fee Related JP3825943B2 (ja) | 1999-09-06 | 1999-09-06 | 半導体パッケージ及び半導体パッケージ用プリント配線板 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6534873B1 (ja) |
| JP (1) | JP3825943B2 (ja) |
| KR (1) | KR100497690B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040120117A1 (en) * | 2002-12-20 | 2004-06-24 | Cheng-Why Tan | Electronic package with improved thermal performance |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100216061B1 (ko) * | 1992-10-31 | 1999-08-16 | 윤종용 | 반도체 패키지 |
| US5600103A (en) | 1993-04-16 | 1997-02-04 | Kabushiki Kaisha Toshiba | Circuit devices and fabrication method of the same |
| TW236752B (ja) | 1994-04-26 | 1994-12-21 | Dainippon Printing Co Ltd | |
| JPH1065034A (ja) * | 1996-08-21 | 1998-03-06 | Ngk Spark Plug Co Ltd | 電子部品用配線基板及び電子部品パッケージ |
| US6034427A (en) * | 1998-01-28 | 2000-03-07 | Prolinx Labs Corporation | Ball grid array structure and method for packaging an integrated circuit chip |
-
1999
- 1999-09-06 JP JP25185199A patent/JP3825943B2/ja not_active Expired - Fee Related
-
2000
- 2000-09-05 KR KR10-2000-0052288A patent/KR100497690B1/ko not_active IP Right Cessation
- 2000-09-06 US US09/655,785 patent/US6534873B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR100497690B1 (ko) | 2005-07-01 |
| KR20010030263A (ko) | 2001-04-16 |
| JP2001077233A (ja) | 2001-03-23 |
| US6534873B1 (en) | 2003-03-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4248761B2 (ja) | 半導体パッケージ及びその製造方法並びに半導体装置 | |
| JP5339928B2 (ja) | 配線基板及びその製造方法 | |
| US5260518A (en) | Multilayer circuit board for mounting ICs and method of manufacturing the same | |
| JP3988998B2 (ja) | メッキ引込線なしにメッキされるパッケージ基板の製造方法 | |
| JP2003297968A (ja) | 半導体パッケージの製造方法 | |
| US8120148B2 (en) | Package structure with embedded die and method of fabricating the same | |
| JP3577421B2 (ja) | 半導体装置用パッケージ | |
| US6379996B1 (en) | Package for semiconductor chip having thin recess portion and thick plane portion | |
| JP2000332160A (ja) | キャビティダウン型半導体パッケージ | |
| JP3825943B2 (ja) | 半導体パッケージ及び半導体パッケージ用プリント配線板 | |
| JP2803656B2 (ja) | 半導体装置 | |
| JP2001024097A (ja) | チップパッケージ基板構造とその製造方法 | |
| JPH08316360A (ja) | Ｉｃ実装構造 | |
| JP3591197B2 (ja) | ボールグリッドアレイパッケージ形半導体部品の実装構造 | |
| JP2018207080A (ja) | プリント配線板およびその製造方法 | |
| JPH11176976A (ja) | 電子部品用パッケージの製造方法 | |
| JP4574035B2 (ja) | 半導体素子収納用パッケージの製造方法 | |
| KR100694668B1 (ko) | 도금 인입선 없는 패키지 기판 제조방법 | |
| JP3959697B2 (ja) | 半導体装置及び半導体装置の製造方法並びに配線基板 | |
| KR20090016257A (ko) | 도금 인입선이 제거된 패키지 기판 및 그 제조 방법 | |
| JP2000252595A (ja) | 多層配線構造及び半導体搭載用基板 | |
| JP2004111544A (ja) | 多層配線基板 | |
| JPH11354566A (ja) | 半導体装置およびその製造方法 | |
| JP2766361B2 (ja) | 半導体装置 | |
| JPH10308493A (ja) | 半導体装置及びその製造方法並びに多層プリント基板 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050125 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050128 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050329 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20051125 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060124 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20060313 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060623 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060703 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090707 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100707 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110707 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120707 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130707 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |