CN207753003U - 封装结构 - Google Patents

封装结构 Download PDF

Info

Publication number
CN207753003U
CN207753003U CN201721879698.4U CN201721879698U CN207753003U CN 207753003 U CN207753003 U CN 207753003U CN 201721879698 U CN201721879698 U CN 201721879698U CN 207753003 U CN207753003 U CN 207753003U
Authority
CN
China
Prior art keywords
chip
pad
pin
bonding wire
slide holder
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201721879698.4U
Other languages
English (en)
Inventor
朱海新
浦国宏
王震宇
陈光胜
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Eastsoft Microelectronics Co Ltd
Original Assignee
Shanghai Eastsoft Microelectronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Eastsoft Microelectronics Co Ltd filed Critical Shanghai Eastsoft Microelectronics Co Ltd
Priority to CN201721879698.4U priority Critical patent/CN207753003U/zh
Application granted granted Critical
Publication of CN207753003U publication Critical patent/CN207753003U/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/4917—Crossed wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements

Landscapes

  • Wire Bonding (AREA)

Abstract

一种封装结构，包括：第一芯片，第一芯片具有第一中心轴，第一中心轴垂直于分别分布有第一焊盘和第二焊盘的相对的两边；第二芯片，第二芯片具有第二中心轴，第三焊盘和第四焊盘分别位于第二中心轴的两侧的第二芯片表面，第二中心轴和第一中心轴之间具有中心轴夹角；和共引脚连接的第二键合引线与若干第一键合引线在引线框架表面的投影具有第一交叉点数量，第一交叉点数量小于等于交叉点阈值数，所述中心轴夹角的大小根据交叉点阈值数设置。所述封装结构的性能得到提高。

Description

封装结构
技术领域
本实用新型涉及半导体制造集成电路领域，尤其涉及一种封装结构。
背景技术
随着电子技术产品向着轻、薄、小、智能化及多功能化方向发展，需要更大容量、更多类型高速存储子系统的支撑，在单一的一级封装结构内集成多个芯片，以有效增大电子器件功能性的多芯片封装已成为集成电路封装的发展趋势。多个芯片封装能够提供独特的应用解决方案，比单芯片封装具有更高的效率，可靠性和稳定性更好，市场接受程度其重要性能与日俱增。
然而，现有技术的封装结构中，一方面可靠性和稳定性有待提高，另一方面封装良率有待提高。
实用新型内容
本实用新型解决的问题是提供一种封装结构，以提高封装结构的性能。
为解决上述问题，本实用新型提供一种封装结构，包括：引线框架，所述引线框架包括载片台和载片台周围的若干引脚，所述若干引脚至少包括一个共引脚；位于所述载片台表面的第一芯片；位于所述第一芯片表面的第一焊盘和第二焊盘，所述第一焊盘和所述第二焊盘分别沿着所述第一芯片相对的两边分布有若干个，所述第一芯片具有第一中心轴，分别分布有所述第一焊盘和所述第二焊盘的所述相对的两边与所述第一中心轴垂直；位于所述载片台表面且与所述第一芯片分立的第二芯片；位于所述第二芯片表面的第三焊盘和第四焊盘，所述第三焊盘和所述第四焊盘分别沿着所述第二芯片相对的两边分布有若干个，所述第二芯片具有第二中心轴，所述第三焊盘和所述第四焊盘分别位于所述第二中心轴的两侧，所述第二中心轴和所述第一中心轴之间具有中心轴夹角，所述第一焊盘至所述第二芯片中心的平均距离小于所述第二焊盘至所述第二芯片中心的平均距离，所述第三焊盘至所述第一芯片中心的平均距离小于所述第四焊盘至所述第一芯片中心的平均距离；若干第一键合引线，各所述第一键合引线的两端分别连接所述第一焊盘和所述引脚或分别连接所述第二焊盘和所述引脚；若干第二键合引线，各所述第二键合引线的两端分别连接所述第三焊盘和所述引脚或分别连接所述第四焊盘和所述引脚，各所述共引脚分别与一条所述第一键合引线和一条所述第二键合引线连接，且与所述共引脚连接的所述第二键合引线横跨所述第一芯片，和所述共引脚连接的所述第二键合引线与若干所述第一键合引线在所述引线框架表面的投影具有第一交叉点数量，所述第一交叉点数量小于或等于交叉点阈值数，所述中心轴夹角的大小根据所述交叉点阈值数设置；第三键合引线，所述第三键合引线的两端分别连接所述第一焊盘和所述第四焊盘，且所述第三键合引线横跨所述第二芯片。
可选的，所述第一芯片表面具有相对的第一边和相对的第二边，所述第一焊盘和所述第二焊盘分别沿相对的第一边分布，所述第二边的长度大于所述第一边的长度；所述第二芯片表面具有相对的第三边和相对的第四边，所述第三焊盘和所述第四焊盘分别沿相对的第四边分布，所述第四边的长度大于所述第三边的长度。
可选的，所述第二芯片包括第一区和与所述第一区邻接的第二区，所述第一区和所述第二区沿平行于所述第四边的方向排列，所述第一区的中心至所述第二焊盘的平均距离大于所述第二区的中心至所述第二焊盘的平均距离；所述第三键合引线的一端与所述第二区的部分所述第四焊盘连接。
可选的，所述载片台具有相对的第一载边和相对的第二载边，所述第二载边的长度大于所述第一载边的长度；所述载片台包括沿平行于所述第二载边方向排列的第一载区和第二载区，所述第一载区和所述第二载区邻接；所述第一芯片位于所述载片台的所述第一载区表面，所述第二芯片位于所述载片台的所述第二载区表面。
可选的，所述共引脚朝向所述第一载边，且所述第一芯片位于所述共引脚和所述第二芯片之间。
可选的，所述第一键合引线具有第一最高点；与所述共引脚连接的所述第二键合引线具有第二最高点；所述若干引脚还包括若干非共用引脚，各个所述非共用引脚与一条所述第一键合引线连接或与一条所述第二键合引线连接；部分所述第二键合引线与所述非共用引脚连接，与所述非共用引脚连接的所述第二键合引线具有第三最高点；所述第二最高点至所述载片台表面的距离大于所述第一最高点至所述载片台表面的距离，且所述第二最高点至所述载片台表面的距离大于所述第三最高点至所述载片台表面的距离。
可选的，所述第三键合引线具有第四最高点；所述第四最高点至所述载片台表面的距离大于所述第一最高点至所述载片台表面的距离，且所述第四最高点至所述载片台表面的距离大于所述第三最高点至所述载片台表面的距离。
可选的，与所述共引脚连接的第二键合引线与所述若干第一键合引线在所述引线框架表面的投影无交叉点，且与所述共引脚连接的第二键合引线和与所述非共用引脚连接的第二键合引线在所述引线框架表面的投影无交叉点。
可选的，所述第三键合引线与所述第一键合引线在所述引线框架表面的投影无交叉点，且与所述共引脚连接的所述第二键合引线与所述第三键合引线在所述引线框架表面的投影无交叉点。
可选的，所述第一芯片和所述第二芯片的最小距离大于等于0.3mm。
可选的，所述中心轴夹角为30度～50度。
与现有技术相比，本实用新型的技术方案具有以下优点：
本实用新型技术方案提供的封装结构中，将所述第一芯片和所述第二芯片封装在一起，实现多芯片封装，且所封装的芯片类型增加，使得封装产品具有高的空间利用率，有利于提高整机的微型化和可靠性。根据应用需求对引线框架引脚的自定义，设置所述第一芯片相对于所述第二芯片的位置和角度，实现指定的引脚与所述第一芯片的连接以及指定的引脚与所述第二芯片的连接，以适应焊盘引线打线的需要，能够满足交叉布线和横跨芯片的打线方式的需要。一方面，所述第一焊盘至所述第二芯片中心的平均距离小于所述第二焊盘至所述第二芯片中心的平均距离，所述第三焊盘至所述第一芯片中心的平均距离小于所述第四焊盘至所述第一芯片中心的平均距离，使所述第三键合引线的长度较短，降低由于所述第三键合引线自身的电阻带来的功率损耗；另一方面，所述第一交叉点数量小于或等于所述交叉点阈值数，所述中心轴夹角的大小根据所述交叉点阈值数设置，降低所述第二键合引线和所述第一键合引线交叉的概率。综上，提高了所述封装结构的性能。
进一步，所述第一键合引线具有第一最高点；与所述共引脚连接的所述第二键合引线具有第二最高点；所述第二最高点至所述载片台表面的距离大于所述第一最高点至所述载片台表面的距离。降低了所述第二键合引线和所述第一键合引线交叉的概率。
进一步，所述第一芯片和所述第二芯片的最小距离大于等于0.3mm，避免所述第一芯片和所述第二芯片之间的信号干扰。
附图说明
图1是一种封装结构的结构示意图；
图2是本实用新型一实施例的封装结构中第一芯片和第二芯片在载片台表面的位置结构示意图；
图3是本实用新型一实施例的封装结构中引脚的结构示意图；
图4是本实用新型一实施例的封装结构中第一键合引线、第二键合引线和第三键合引线的连接示意图；
图5是载片台的结构示意图；
图6是第二芯片的结构示意图。
具体实施方式
正如背景技术所述，现有技术形成的封装结构的性能较差。
一种封装结构，参考图1，包括：引线框架，所述引线框架包括载片台100和载片台100周围的若干引脚110；位于载片台100表面的相同功能类型的第一芯片120和第二芯片130，所述第一芯片120表面具有若干第一焊盘121，所述第二芯片130表面具有若干第二焊盘131；若干第一键合引线，第一键合引线的两端分别连接第一焊盘121和引脚110或者分别连接所述第二焊盘131和所述引脚110；第二键合引线，第二键合引线的两端分别连接所述第一焊盘121和所述第二焊盘131。
对于同种类型的所述第一芯片120和所述第二芯片130的封装，一般无需跨芯片进行打线，且所述第一焊盘121在所述第一芯片120表面的排布与所述第二焊盘131在所述第二芯片130表面的排布较为相似，对于应用需求的引线框架，能同时容易满足布线连接，打线工艺的难度较低。
而对于不同功能类型的芯片，需要将不同芯片上焊盘至少共用一个引脚。当应用需求指定引线框架上部分引脚或全部引脚与芯片引脚上的连接关系时，共用引脚的部分引线需要横跨芯片进行打线。上述共用引脚且横跨芯片的引线为高孤线，而高孤线打线工艺的难度较大，因此在高孤线打线工艺中，共用引脚且横跨芯片的引线与其它引线发生交叉的概率较高。为了降低共用引脚且横跨芯片的引线与其它引线发生交叉的概率，需要使共用引脚且横跨芯片的引线于其它引线在引线框架表面“十字”交叉点的数量不能过多。
在此基础上，对于不同功能类型的芯片，通常不同芯片上焊盘的分布差异较大，因此不同芯片表面之间焊盘的引线较长，电学连接不同芯片的引线自身电阻较大，电学连接不同芯片的引线的功率损耗较大。
为了解决上述问题，本实用新型提供一种封装结构，包括：第一芯片，第一芯片具有第一中心轴，第一中心轴垂直于分别分布有第一焊盘和第二焊盘的相对的两边；第二芯片，第二芯片具有第二中心轴，第三焊盘和第四焊盘分别位于第二中心轴的两侧的第二芯片表面，第二中心轴和第一中心轴之间具有中心轴夹角；和共引脚连接的第二键合引线与若干第一键合引线在引线框架表面的投影具有第一交叉点数量，第一交叉点数量小于等于交叉点阈值数，中心轴夹角的大小根据交叉点阈值数设置。这样的封装结构可提高多芯片封装结构的性能。
为使本实用新型的上述目的、特征和优点能够更为明显易懂，下面结合附图对本实用新型的具体实施例做详细的说明。
一种封装结构，结合参考图2、图3和图4，包括：
引线框架(结合参考图2和图3)，所述引线框架包括载片台200和载片台200周围的若干引脚210，所述若干引脚210至少包括一个共引脚211；
位于所述载片台200表面的第一芯片310；
位于所述第一芯片310表面的第一焊盘341和第二焊盘342，所述第一焊盘341和所述第二焊盘342分别沿着所述第一芯片310相对的两边分布有若干个，所述第一芯片310具有第一中心轴X(参见图2)，分别分布有所述第一焊盘341和所述第二焊盘342的所述相对的两边与所述第一中心轴X垂直；
位于所述载片台200表面且与所述第一芯片310分立的第二芯片320；
位于所述第二芯片320表面的第三焊盘351和第四焊盘352，所述第三焊盘351和所述第四焊盘352分别沿着所述第二芯片320相对的两边分布有若干个，所述第二芯片320具有第二中心轴Y(参见图2)，所述第三焊盘351和所述第四焊盘352分别位于所述第二中心轴Y的两侧，所述第二中心轴Y和所述第一中心轴X之间具有中心轴夹角θ，所述第一焊盘341至所述第二芯片320中心的平均距离小于所述第二焊盘342至所述第二芯片320中心的平均距离，所述第三焊盘351至所述第一芯片310中心的平均距离小于所述第四焊盘352至所述第一芯片310中心的平均距离；
若干第一键合引线331(参见图4)，各所述第一键合引线331的两端分别连接所述第一焊盘341和所述引脚210或分别连接所述第二焊盘342和所述引脚210；
若干第二键合引线332(参见图4)，各所述第二键合引线332的两端分别连接所述第三焊盘351和所述引脚210或分别连接所述第四焊盘352和所述引脚210，各所述共引脚211分别与一条所述第一键合引线331和一条所述第二键合引线332连接，且与所述共引脚211连接的所述第二键合引线332横跨所述第一芯片310，和所述共引脚211连接的所述第二键合引线332与若干所述第一键合引线331在所述引线框架表面的投影具有第一交叉点数量，所述第一交叉点数量小于或等于交叉点阈值数，所述中心轴夹角的大小根据所述交叉点阈值数设置；
第三键合引线333(参见图4)，所述第三键合引线333的两端分别连接所述第一焊盘341和所述第四焊盘352，且所述第三键合引线333横跨所述第二芯片320。
所述第三键合引线333的数量为一个或多个。
需要说明的是，本实施例中，交叉点指的是投影图案“十字”相交的点。
本实施例中，所述第一芯片310的功能类型和所述第二芯片320的功能类型可以不同。如，所述第一芯片310为存储芯片，所述第二芯片320为射频芯片。
所述第一芯片310和所述第二芯片320可以来自不同的厂家，来自不同厂家的第一芯片310和第二芯片320组合使用，能在技术上优势互补。
本实施例中，将所述第一芯片310和所述第二芯片320封装在一起，实现多芯片封装，所封装的芯片类型增加，使得封装产品具有高的集成度，有利于提高整机的微型化和可靠性，从而提高封装结构的性能。
所述第一焊盘341和所述第二焊盘342在所述第一芯片310表面的分布情况，与所述第三焊盘351和所述第四焊盘352在所述第二芯片320表面的分布情况不同。
参考图2，所述第一芯片310表面具有相对的第一边311和相对的第二边312，所述第一焊盘341和所述第二焊盘342分别沿相对的所述第一边311分布。所述第二芯片320表面具有相对的第三边321和相对的第四边322，所述第三焊盘351和所述第四焊盘352分别沿相对的所述第四边322分布。
具体的，所述第一焊盘341沿着一条所述第一边311分布，所述第二焊盘342沿着另一条所述第一边311分布。所述第三焊盘351沿着一条所述第四边322分布，所述第四焊盘352沿着另一条所述第四边322分布。
本实施例中，根据应用需求对引线框架引脚的自定义，设置所述第一芯片310相对于所述第二芯片320的位置和角度，实现指定的引脚和所述第一芯片310相对于所述第二芯片320的连接，以适应焊盘引线打线的需要，能够满足交叉布线和横跨芯片的打线方式。一方面，所述第一焊盘341至所述第二芯片320中心的平均距离小于所述第二焊盘342至所述第二芯片320中心的平均距离，所述第三焊盘351至所述第一芯片310中心的平均距离小于所述第四焊盘352至所述第一芯片310中心的平均距离，使所述第三键合引线333的长度较短，降低由于所述第三键合引线333自身的电阻带来的功率损耗；另一方面，所述第一交叉点数量小于等于所述交叉点阈值数，所述中心轴夹角的大小根据所述交叉点阈值数设置，降低所述第二键合引线332和所述第一键合引线331交叉的概率。综上，提高了所述封装结构的性能。
本实施例中，即使应用需求指定的引脚需要发生变化时，也能通过设置所述第一芯片310相对于所述第二芯片320的位置和角度，实现满足交叉布线和横跨芯片的打线方式。
本实施例中，所述第一芯片310和所述载片台200之间可以用有机导电胶进行连接，所述第二芯片320和所述载片台200之间可以用有机导电胶进行连接。
本实施例中，所述第一芯片310和所述第二芯片320的最小距离大于等于0.3mm，其抗干扰性能提升，避免所述第一芯片310和所述第二芯片320之间的信号干扰。
所述第一芯片310和所述第二芯片320的最小距离指的是：所述第一芯片310边缘点至所述第二芯片320边缘点之间距离的最小值。
所述载片台200(结合参考图2和图5)具有相对的第一载边2001和相对的第二载边2002，所述第二载边2002的长度大于所述第一载边2001的长度；所述载片台200包括沿平行于所述第二载边2002方向排列的第一载区M和第二载区N，所述第一载区M和所述第二载区N邻接；所述第一芯片310位于所述载片台200的所述第一载区M表面，所述第二芯片320位于所述载片台200的所述第二载区N表面。
所述共引脚211朝向所述第一载边，且所述第一芯片310位于所述共引脚211和所述第二芯片320之间。
所述共引脚211的数量为一个或多个。
所述共引脚211的作用包括：给第一芯片310和第二芯片320提供相同的信号源，如，一个共引脚211为电源输入端口。
所述第二芯片320(参考图6)包括第一区A和与所述第一区A邻接的第二区B，所述第一区A和所述第二区B沿平行于所述第四边322的方向排列，所述第一区A的中心至所述第二焊盘342的平均距离大于所述第二区B的中心至所述第二焊盘342的平均距离；所述第三键合引线333的一端与所述第二区B的部分所述第四焊盘352连接。
所述第一区A的中心至所述第一焊盘341的平均距离小于所述第二区B的中心至所述第一焊盘341的平均距离。
在一个实施例中，所述第二边312的长度大于所述第一边311的长度；所述第四边322的长度大于所述第三边321的长度。
所述第一键合引线331在垂直于载片台200表面的方向上，从下而上具有第一最高点；与所述共引脚211连接的所述第二键合引线332在垂直于载片台200表面的方向上，从下而上具有第二最高点。
所述第一最高点指的是：在所述第一键合引线331的各个点中，至所述载片台200表面距离最大的点。
所述第二最高点指的是：在与所述共引脚211连接的所述第二键合引线332的各个点中，至所述载片台200表面距离最大的点。
所述若干引脚210还包括若干非共用引脚，各个所述非共用引脚与一条所述第一键合引线331连接或与一条所述第二键合引线332连接。
部分所述第二键合引线332与所述非共用引脚连接，部分所述第一键合引线331与所述非共用引脚连接。
与所述非共用引脚连接的所述第二键合引线332在垂直于载片台200表面的方向上，从下而上具有第三最高点。
所述第三最高点指的是：在与所述非共用引脚连接的所述第二键合引线332的各个点中，至所述载片台200表面距离最大的点。
所述第二最高点至所述载片台200表面的距离大于所述第一最高点至所述载片台200表面的距离，降低了所述第二键合引线332和所述第一键合引线331交叉的概率。所述第二最高点至所述载片台200表面的距离大于所述第三最高点至所述载片台200表面的距离，降低了与所述共引脚211连接的所述第二键合引线332和与所述非共用引脚连接的所述第二键合引线332之间交叉的概率。
所述第三键合引线333在垂直于载片台200表面的方向上，从下而上具有第四最高点；所述第四最高点至所述载片台200表面的距离大于所述第一最高点至所述载片台200表面的距离，且所述第四最高点至所述载片台200表面的距离大于所述第三最高点至所述载片台200表面的距离。
所述第四最高点指的是：在所述第三键合引线333的各个点中，至所述载片台200表面距离最大的点。
所述封装结构还包括：第四键合引线，所述第四键合引线的两端分别连接所述第一焊盘341和所述第三焊盘351。
所述第四键合引线的数量为一个或多个。
所述第四键合引线在垂直于载片台200表面的方向上，从下而上具有第五最高点。
所述第五最高点指的是：在所述第四键合引线的各个点中，至所述载片台200表面距离最大的点。
所述第五最高点至所述载片台200表面的距离小于所述第二最高点至所述载片台200表面的距离，且小于所述第四最高点至所述载片台200表面的距离。
在一个实施例中，与所述共引脚211连接的所述第二键合引线332与若干所述第一键合引线331在所述引线框架表面的投影无交叉点，且与所述共引脚211连接的所述第二键合引线332和与所述非共用引脚连接的所述第二键合引线332在所述引线框架表面的投影无交叉点。
在一个实施例中，所述第三键合引线333与所述第一键合引线331在所述引线框架表面的投影无交叉点。
本实施例中，与所述共引脚211连接的所述第二键合引线332和所述第三键合引线333在所述引线框架表面的投影无交叉点。
所述第三键合引线333与所述第二键合引线332在所述引线框架表面的投影具有第二交叉点数量，所述第二交叉点数量小于等于交叉点阈值数，所述中心轴夹角的大小根据所述交叉点阈值数设置。
所述中心轴夹角θ为锐角。本实施例中，所述中心轴夹角为30度～50度，如45度。
在一个实施例中，所述第一交叉点数量小于等于2，所述交叉点阈值数为2，所述中心轴夹角为30度～50度。
在其它实施例中，所述交叉点阈值数可以根据实际需要进行设置。
本实施例中，所述封装结构还可以包括：塑封壳(未图示)，所述塑封壳覆盖所述第一芯片310、所述第二芯片320、所述第一键合引线331、所述第二键合引线332、所述第三键合引线333和所述载片台200，并使所述引脚210的部分裸露。所述引脚210的部分裸露用于实现所述第一芯片310和所述第二芯片320与外部其它器件的电学连接。
虽然本实用新型披露如上，但本实用新型并非限定于此。任何本领域技术人员，在不脱离本实用新型的精神和范围内，均可作各种更动与修改，因此本实用新型的保护范围应当以权利要求所限定的范围为准。

Claims (11)

1.一种封装结构，其特征在于，包括：
引线框架，所述引线框架包括载片台和载片台周围的若干引脚，所述若干引脚至少包括一个共引脚；
位于所述载片台表面的第一芯片；
位于所述第一芯片表面的第一焊盘和第二焊盘，所述第一焊盘和所述第二焊盘分别沿着所述第一芯片相对的两边分布有若干个，所述第一芯片具有第一中心轴，分别分布有所述第一焊盘和所述第二焊盘的所述相对的两边与所述第一中心轴垂直；
位于所述载片台表面且与所述第一芯片分立的第二芯片；
位于所述第二芯片表面的第三焊盘和第四焊盘，所述第三焊盘和所述第四焊盘分别沿着所述第二芯片相对的两边分布有若干个，所述第二芯片具有第二中心轴，所述第三焊盘和所述第四焊盘分别位于所述第二中心轴的两侧，所述第二中心轴和所述第一中心轴之间具有中心轴夹角，所述第一焊盘至所述第二芯片中心的平均距离小于所述第二焊盘至所述第二芯片中心的平均距离，所述第三焊盘至所述第一芯片中心的平均距离小于所述第四焊盘至所述第一芯片中心的平均距离；
若干第一键合引线，各所述第一键合引线的两端分别连接所述第一焊盘和所述引脚或分别连接所述第二焊盘和所述引脚；
若干第二键合引线，各所述第二键合引线的两端分别连接所述第三焊盘和所述引脚或分别连接所述第四焊盘和所述引脚，各所述共引脚分别与一条所述第一键合引线和一条所述第二键合引线连接，且与所述共引脚连接的所述第二键合引线横跨所述第一芯片，和所述共引脚连接的所述第二键合引线与若干所述第一键合引线在所述引线框架表面的投影具有第一交叉点数量，所述第一交叉点数量小于或等于交叉点阈值数，所述中心轴夹角的大小根据所述交叉点阈值数设置；
第三键合引线，所述第三键合引线的两端分别连接所述第一焊盘和所述第四焊盘，且所述第三键合引线横跨所述第二芯片。
2.根据权利要求1所述的封装结构，其特征在于，所述第一芯片表面具有相对的第一边和相对的第二边，所述第一焊盘和所述第二焊盘分别沿相对的第一边分布，所述第二边的长度大于所述第一边的长度；所述第二芯片表面具有相对的第三边和相对的第四边，所述第三焊盘和所述第四焊盘分别沿相对的第四边分布，所述第四边的长度大于所述第三边的长度。
3.根据权利要求2所述的封装结构，其特征在于，所述第二芯片包括第一区和与所述第一区邻接的第二区，所述第一区和所述第二区沿平行于所述第四边的方向排列，所述第一区的中心至所述第二焊盘的平均距离大于所述第二区的中心至所述第二焊盘的平均距离；所述第三键合引线的一端与所述第二区的部分所述第四焊盘连接。
4.根据权利要求1所述的封装结构，其特征在于，所述载片台具有相对的第一载边和相对的第二载边，所述第二载边的长度大于所述第一载边的长度；
所述载片台包括沿平行于所述第二载边方向排列的第一载区和第二载区，所述第一载区和所述第二载区邻接；所述第一芯片位于所述载片台的所述第一载区表面，所述第二芯片位于所述载片台的所述第二载区表面。
5.根据权利要求4所述的封装结构，其特征在于，所述共引脚朝向所述第一载边，且所述第一芯片位于所述共引脚和所述第二芯片之间。
6.根据权利要求1所述的封装结构，其特征在于，所述第一键合引线具有第一最高点；与所述共引脚连接的所述第二键合引线具有第二最高点；
所述若干引脚还包括若干非共用引脚，各个所述非共用引脚与一条所述第一键合引线连接或与一条所述第二键合引线连接；
部分所述第二键合引线与所述非共用引脚连接，与所述非共用引脚连接的所述第二键合引线具有第三最高点；所述第二最高点至所述载片台表面的距离大于所述第一最高点至所述载片台表面的距离，且所述第二最高点至所述载片台表面的距离大于所述第三最高点至所述载片台表面的距离。
7.根据权利要求6所述的封装结构，其特征在于，所述第三键合引线具有第四最高点；所述第四最高点至所述载片台表面的距离大于所述第一最高点至所述载片台表面的距离，且所述第四最高点至所述载片台表面的距离大于所述第三最高点至所述载片台表面的距离。
8.根据权利要求6所述的封装结构，其特征在于，与所述共引脚连接的第二键合引线与所述若干第一键合引线在所述引线框架表面的投影无交叉点，且与所述共引脚连接的第二键合引线和与所述非共用引脚连接的第二键合引线在所述引线框架表面的投影无交叉点。
9.根据权利要求6所述的封装结构，其特征在于，所述第三键合引线与所述第一键合引线在所述引线框架表面的投影无交叉点，且与所述共引脚连接的所述第二键合引线与所述第三键合引线在所述引线框架表面的投影无交叉点。
10.根据权利要求1所述的封装结构，其特征在于，所述第一芯片和所述第二芯片的最小距离大于等于0.3mm。
11.根据权利要求1所述的封装结构，其特征在于，所述中心轴夹角为30度～50度。
CN201721879698.4U 2017-12-28 2017-12-28 封装结构 Active CN207753003U (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201721879698.4U CN207753003U (zh) 2017-12-28 2017-12-28 封装结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201721879698.4U CN207753003U (zh) 2017-12-28 2017-12-28 封装结构

Publications (1)

Publication Number Publication Date
CN207753003U true CN207753003U (zh) 2018-08-21

Family

ID=63150953

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201721879698.4U Active CN207753003U (zh) 2017-12-28 2017-12-28 封装结构

Country Status (1)

Country Link
CN (1) CN207753003U (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109449090A (zh) * 2018-09-28 2019-03-08 深圳赛意法微电子有限公司 一种超小型微处理器的封装方法
CN111180437A (zh) * 2019-12-13 2020-05-19 上海晶丰明源半导体股份有限公司 采用多基岛引线框架的芯片封装结构

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109449090A (zh) * 2018-09-28 2019-03-08 深圳赛意法微电子有限公司 一种超小型微处理器的封装方法
CN109449090B (zh) * 2018-09-28 2020-10-16 深圳赛意法微电子有限公司 一种超小型微处理器的封装方法
CN111180437A (zh) * 2019-12-13 2020-05-19 上海晶丰明源半导体股份有限公司 采用多基岛引线框架的芯片封装结构
CN111261626A (zh) * 2019-12-13 2020-06-09 上海晶丰明源半导体股份有限公司 一种采用多基岛引线框架的芯片封装结构

Similar Documents

Publication Publication Date Title
KR100639948B1 (ko) 이원 리드 배치 형태를 가지는 리드프레임 패키지
JP2007501537A (ja) ワイヤ・ボンドの位置付けを最適化した半導体パッケージ
CN101477979B (zh) 多芯片封装体
CN207753003U (zh) 封装结构
CN202443963U (zh) 半导体基板封装构造
CN103337486B (zh) 半导体封装构造及其制造方法
TWI395273B (zh) 多晶片堆疊結構及其製法
JPH03165550A (ja) 高実装密度型半導体装置
CN105374805A (zh) 一种多芯片封装结构
CN207199617U (zh) 芯片封装结构和电子设备
CN206774529U (zh) 双基岛封装电路
CN207009432U (zh) 一种集成电路封装结构
CN210723023U (zh) 一种bga封装结构
CN100481407C (zh) 晶片上引脚球格阵列封装构造
CN208706636U (zh) 芯片封装结构和存储器件
CN205845940U (zh) 超小型bga结构封装结构
CN204516737U (zh) 一种新型半导体防脱落封装结构
CN110648991A (zh) 一种用于框架封装芯片的转接板键合结构及其加工方法
CN206022359U (zh) 存储器芯片堆叠封装结构
CN104900622A (zh) 导线架以及芯片封装结构
CN206789543U (zh) 高导热型半导体器件封装结构
CN110444527A (zh) 一种芯片封装结构、装置及方法
CN204361080U (zh) 电路系统及其芯片封装
CN110600447A (zh) 一种新型引线框架结构及封装结构
CN209880601U (zh) 一种基于qfn框架的封装结构

Legal Events

Date Code Title Description
GR01 Patent grant
GR01 Patent grant