CN111180437A - 采用多基岛引线框架的芯片封装结构 - Google Patents

采用多基岛引线框架的芯片封装结构 Download PDF

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Abstract

本发明公开了一种采用多基岛引线框架的芯片封装结构，通过将一颗双N衬底二极管和两颗N衬底二极管分别放在三个不同基岛上，组成二极管整流桥堆；相比传统的四颗独立二极管整流桥堆，该方案实现更简单、操作更容易、成本更低。

Description

采用多基岛引线框架的芯片封装结构
技术领域
本发明涉及半导体封装技术领域，尤其涉及一种采用多基岛引线框架的芯片封装结构。
背景技术
随着集成电路IC设计、制造行业得到飞速发展，封装技术也得到了大幅提升。封装是整个集成电路制造过程中重要一环，它具有散热和保护功能。封装工艺能够将芯片密封，隔绝外界污染及外力对芯片的破坏。
随着技术的进步，在一个封装体中封装单颗芯片已经不能满足需求。在一个封装体中封装多颗芯片，成为了技术发展的方向。芯片面积越来越小，功率越来越大，使用环境越来越极限，散热要求越来越高，市场竞争日益激烈，成本竞争尤为突出。
目前驱动电路中输入整流桥、续流二极管和驱动IC分开，属于不同封装元器件，工厂实际生产中需多次上板，导致元器件成本较高、电路板体积较大。
请一并参阅图1A-图1B，其中，图1A为现有的输入整流桥的电路结构示意图，图1B为二极管封装形式示意图。
如图1A所示，现有的输入整流桥通常使用四颗独立二极管(D1～D4)组成，以对输入的交流电AC进行整流，输出直流电DC。
如图1B所示，对于N衬底二极管11，其封装时，底部与引线框架的基岛电连接的为阴极，顶部为阳极(即N衬底)、可以通过金属引线与其它组件电连接，如图1B中a部分所示；对于P衬底二极管12，其封装时，底部与引线框架的基岛电连接的为阳极，顶部为阴极(即P衬底)、可以通过金属引线与其它组件电连接，如图1B中b部分所示。
对四颗独立二极管进行封装时，需要多个独立基岛、多次点胶和上芯，方案繁琐、生产产能(UPH)较低、成本较高。
发明内容
本发明的目的在于，针对现有技术中存在的技术问题，提供一种采用多基岛引线框架的芯片封装结构，可以为工厂生产中减少元器件，实现物料成本下降、封装结构的电路板体积更小等优点。
为实现上述目的，本发明提供了一种采用多基岛引线框架的芯片封装结构，包括：多基岛引线框架，包括多个第一类引脚以及相互之间电气隔离的第二基岛、第三基岛与第四基岛；所述第一类引脚至少包括第一交流电输入引脚、第二交流电输入引脚、总线引脚以及接地引脚；一颗双N衬底二极管，设置于所述第二基岛上，所述双N衬底二极管包括第一阳极、第二阳极以及共用的阴极，其阴极与所述第二基岛电连接、并通过所述第二基岛与所述总线引脚电连接，其第一阳极通过金属引线与所述第一交流电输入引脚电连接，其第二阳极通过金属引线与所述第二交流电输入引脚电连接；一第一N衬底二极管，设置于所述第三基岛上，其阴极与所述第三基岛电连接、并通过所述第三基岛与所述第一交流电输入引脚电连接，其阳极通过金属引线与所述接地引脚电连接；一第二N衬底二极管，设置于所述第四基岛上，其阴极与所述第四基岛电连接、并通过所述第四基岛与所述第二交流电输入引脚电连接，其阳极通过金属引线与所述接地引脚电连接。
本发明的优点在于：本发明通过将一颗双N衬底二极管和两颗N衬底二极管分别放在三个不同基岛上，组成二极管整流桥堆，相比传统的四颗独立二极管整流桥堆，该方案实现更简单、操作更容易、成本更低。通过进一步将二极管整流桥堆与驱动IC、续流二极管、MOS管等中的一个或多个合封在一个封装结构内部，提高了芯片集成度、降低了整个电路的成本；封装结构内部各基岛之间电气隔离，引脚与引脚之间间距足够大，可以有效防止高压击穿，进而满足封装或可靠性的要求。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1A，现有的输入整流桥的电路结构示意图；
图1B，二极管封装形式示意图。
图2，本发明采用多基岛引线框架的芯片封装结构第一实施例的平面结构示意图；
图3，本发明采用多基岛引线框架的芯片封装结构第二实施例的平面结构示意图；
图4A，本发明采用多基岛引线框架的芯片封装结构第三实施例的平面结构示意图；
图4B为图4A打线后示意图；
图5A，本发明采用多基岛引线框架的芯片封装结构第四实施例的平面结构示意图；
图5B，本发明采用多基岛引线框架的芯片封装结构第五实施例的平面结构示意图；
图5C，本发明采用多基岛引线框架的芯片封装结构第六实施例的平面结构示意图；
图5D，本发明采用多基岛引线框架的芯片封装结构第七实施例的平面结构示意图；
图6，本发明采用多基岛引线框架的芯片封装结构第八实施例的平面结构示意图；
图7，本发明采用多基岛引线框架的芯片封装结构第九实施例的打线后平面结构示意图；
图8，本发明采用多基岛引线框架的芯片封装结构第十实施例的平面结构示意图；
图9，本发明采用多基岛引线框架的芯片封装结构第十一实施例的平面结构示意图；
图10，本发明采用多基岛引线框架的芯片封装结构第十二实施例的平面结构示意图。
具体实施方式
下面将结合附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。本发明的说明书和权利要求书以及附图中的术语“第一”、“第二”、“第三”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应当理解，这样描述的对象在适当情况下可以互换。此外，术语“包括”和“具有”以及它们的任何变形，意图在于覆盖不排它的包含。
本发明通过将一颗双N衬底二极管和两颗N衬底二极管分别放在三个不同基岛上，组成二极管整流桥堆，相比传统的四颗独立二极管整流桥堆，该方案实现更简单、操作更容易、成本更低。通过进一步将二极管整流桥堆与驱动IC、续流二极管、MOS管等中的一个或多个合封在一个封装结构内部，形成高集成度的合封芯片。其中，双N衬底二极管就是形成在同一N衬底的两个二极管，其包括第一阳极、第二阳极以及共用的阴极。
本发明可采用任何合适的封装标准形成封装结构。在下述实施例中的封装结构，涉及6引脚的封装体选择了SOP-6或ESOP-6封装规格进行示范。其中，SOP-6和ESOP-6封装长度为4.84-4.96mm，宽度为3.84-3.96mm，引脚数量为6个，引脚宽度0.35-0.47mm。采用上述封装规格可以在保持高集成度的前提下，使封装体保持较小的尺寸和承载较高的功率密度。本领域普通技术人员能够理解，本发明之应用并不限于上述封装格式，例如，在下述实施例中，涉及8引脚的封装体结构采用SOP-8封装规格进行示范。在涉及7引脚的封装体结构，则是混合采用了SOP-6和SOP-8的封装规格(即在单侧3引脚的部分采用SOP-6封装规格，单侧4引脚的部分采用SOP-8的封装规格)。在其他实施例中，还可以采用QFN，DFN等等其他封装规格，来实现本发明。
请参阅图2，本发明采用多基岛引线框架的芯片封装结构第一实施例的平面结构示意图。
在本实施例中，所述芯片封装结构包括一多基岛引线框架、一颗双N衬底二极管22、两颗N衬底二极管(第一N衬底二极管23、第二N衬底二极管24)。
具体的，所述多基岛引线框架为三基岛引线框架，三基岛引线框架的封装线采用图示线框208示意性标示出。在本实施例中，所述多基岛引线框架包括多个第一类引脚以及相互之间电气隔离的三个基岛，分别为第二基岛202、第三基岛203以及第四基岛204；其中，所述第三基岛203的面积可以与所述第四基岛204的面积相等。可选的，所述第二基岛202至少一侧与连筋(Tie bar)209相连，提高了基岛稳定性。
所述第一类引脚至少包括第一交流电(AC1)输入引脚、第二交流电(AC2)输入引脚、总线(BUS)引脚以及接地(GND)引脚。例如，三基岛引线框架的4个引脚(pin1～pin4)分别为：pin1为第一交流电(AC1)输入引脚1，pin2为总线(BUS)引脚2，pin3为接地(GND)引脚3，pin4为第二交流电(AC2)输入引脚4。各引脚间距足够大(相邻两引脚之间的间距大于预设距离值)，从而有效降低高压击穿风险。优选的，所述总线(BUS)引脚2与所述第二基岛202直接连接，所述第一交流电(AC1)输入引脚1与所述第三基岛203直接连接，所述第二交流电(AC2)输入引脚与所述第四基岛204直接连接。
所述双N衬底二极管22采用导电胶等粘结剂粘贴于所述第二基岛202上。所述双N衬底二极管22包括第一阳极、第二阳极以及共用的阴极，其阴极与所述第二基岛202电连接、并通过所述第二基岛202与所述总线(BUS)引脚2电连接；其第一阳极(N衬底)通过金属引线29与第一交流电(AC1)输入引脚1电连接，第二阳极通过金属引线29与第二交流电(AC2)输入引脚4电连接。本实施例中，所述双N衬底二极管22的阴极与所述总线(BUS)引脚2直接电连接；在其它实施例中，所述双N衬底二极管22的阴极也可以通过导电胶或金属引线与所述总线(BUS)引脚2电连接。
所述第一N衬底二极管23采用导电胶等粘结剂粘贴于所述第三基岛203上，其阴极与所述第三基岛203电连接、并通过所述第三基岛203与所述第一交流电(AC1)输入引脚1电连接，其阳极通过金属引线29与所述接地(GND)引脚3电连接。在其它实施例中，所述第一N衬底二极管23的阴极也可以通过导电胶或金属引线与所述第一交流电(AC1)输入引脚1电连接。
所述第二N衬底二极管24采用导电胶等粘结剂粘贴于所述第四基岛204上，其阴极与所述第四基岛204电连接、并通过所述第四基岛204与所述第二交流电(AC2)输入引脚4电连接，其阳极通过金属引线29与所述接地(GND)引脚3电连接。在其它实施例中，所述第二N衬底二极管24的阴极也可以通过导电胶或金属引线与所述第二交流电(AC2)输入引脚4电连接。
本实施例通过将一颗双N衬底二极管和两颗N衬底二极管分别放在三个不同基岛上，组成二极管整流桥堆，实现更少的点胶和上芯次数，提高生产效率、降低生产成本。
请参阅图3，本发明采用多基岛引线框架的芯片封装结构第二实施例的平面结构示意图。
在本实施例中，所述芯片封装结构包括一多基岛引线框架、一主控芯片21、一颗双N衬底二极管22、两颗N衬底二极管(第一N衬底二极管23、第二N衬底二极管24)。
在本实施例中，所述多基岛引线框架包括相互之间电气隔离的四个基岛，分别为第一基岛201、第二基岛202、第三基岛203以及第四基岛204。其中，所述第一基岛201的面积最大，所述第二基岛202的面积次之，所述第三基岛203的面积可以与所述第四基岛204的面积相等。所述多基岛引线框架的封装线采用图示线框208示意性标示出。
所述第一基岛201位于所述多基岛引线框架的中部，且两侧分别与连筋(Tie bar)209相连，提高了基岛稳定性。所述第二基岛202与所述第三基岛203并排放置，并均位于所述第一基岛201的第一侧；所述第四基岛204与所述第三基岛203相对设置，并位于所述第一基岛201的第二侧。所述第二侧与所述第一侧为所述第一基岛201的相对的两侧。
所述多基岛引线框架至少包括6个引脚(pin1～pin6)，在本实施例中，pin1为第一交流电(AC1)输入引脚1，pin2为总线(BUS)引脚2，pin3为第二漏端(Drain2)引脚3，pin4为第一漏端(Drain1)引脚4，pin5为反馈(CS)引脚5，pin6为第二交流电(AC2)输入引脚6。其中，第一交流电(AC1)输入引脚1，总线(BUS)引脚2以及第二交流电(AC2)输入引脚6与相应的基岛直接相连。同时，各引脚间距足够大(大于预设距离值)，从而有效降低高压击穿风险。
图3所示为打凹产品，方便散热。具体的，所述第一基岛201为打凹结构，所述第一基岛201打凹后接地(GND)作为接地引脚。
所述主控芯片21采用导电胶等粘结剂粘贴于所述第一基岛201上，并通过金属引线29与所述第一基岛201以及所述多基岛引线框架的多个引脚中的部分引脚电连接。例如，所述主控芯片21通过金属引线29分别与所述第一基岛201(用于接GND)、第二漏端(Drain2)引脚3、第一漏端(Drain1)引脚4以及反馈(CS)引脚5电连接。所述主控芯片21即为集成电路芯片(IC)，例如驱动IC，用于控制其它器件。其中，所述主控芯片21的两相对侧边与所述芯片封装结构的一中轴线平行，例如所述主控芯片21相对所述芯片封装结构的纵向中轴线207平行放置。
所述双N衬底二极管22采用导电胶等粘结剂粘贴于所述第二基岛202上，其阴极与所述第二基岛202上的引脚电连接，其阳极(即N衬底)通过金属引线29与所述多基岛引线框架的多个引脚中的部分引脚电连接。例如，所述双N衬底二极管22的阴极与所述第二基岛202上的所述总线(BUS)引脚2电连接，所述双N衬底二极管22的第一阳极通过金属引线29与第一交流电(AC1)输入引脚1电连接，第二阳极通过金属引线29与第二交流电(AC2)输入引脚6电连接。在其它实施例中，所述双N衬底二极管22的阴极也可以通过导电胶或金属引线与所述总线(BUS)引脚2电连接。
所述第一N衬底二极管23采用导电胶等粘结剂粘贴于所述第三基岛203上，其阴极与所述第三基岛203上的引脚电连接，其阳极通过金属引线29与所述主控芯片21所在的所述第一基岛201电连接。例如，所述第一N衬底二极管23的阴极与所述第三基岛203上的所述第一交流电(AC1)输入引脚1电连接，其阳极通过金属引线29与所述第一基岛201电连接，从而接地(GND)。又例如，所述第一N衬底二极管23的阴极也可以通过导电胶或金属引线同所述第一交流电(AC1)输入引脚1连接。
所述第二N衬底二极管24采用导电胶等粘结剂粘贴于所述第四基岛204上，其阴极与所述第四基岛204上的引脚电连接，其阳极通过金属引线29与所述主控芯片21所在的所述第一基岛201电连接。例如，所述第二N衬底二极管24的阴极与所述第四基岛204上的所述第二交流电(AC2)输入引脚6电连接，其阳极通过金属引线29与所述第一基岛201电连接，从而接地(GND)。又例如，所述第二N衬底二极管24的阴极也可以通过导电胶或金属引线同所述第二交流电(AC2)输入引脚6连接。
本实施例通过将一颗双N衬底二极管和两颗N衬底二极管分别放在三个不同基岛上，组成二极管整流桥堆，实现更少的点胶和上芯次数，提高生产效率、降低生产成本。通过进一步将二极管整流桥堆、驱动IC合封在一个封装结构内部，形成高集成度的合封芯片，降低了整个电路的成本。
请一并参阅图4A-图4B，其中，图4A为本发明采用多基岛引线框架的芯片封装结构第三实施例的平面结构示意图，图4B为图4A打线后示意图，以网格示意打线区。
与图3所示实施例的不同之处在于，在本实施例中，所述第三基岛203、所述第二基岛202、所述第四基岛204依次排列，并均位于所述第一基岛201的同一侧；即所述第三基岛203与所述第四基岛204分别位于所述第二基岛202的两侧。同时，所述主控芯片21的两相对侧边与所述芯片封装结构的一中轴线之间具有一夹角。例如所述主控芯片21相对所述芯片封装结构的纵向中轴线207具有一夹角θ，即所述主控芯片21的两相对侧边与所述芯片封装结构的纵向中轴线207非平行设置。
相应的调整6个引脚(pin1～pin6)的电气特性。具体的，pin1为第一交流电(AC1)输入引脚1，pin2为总线(BUS)引脚2，pin3为第二交流电(AC2)输入引脚3，pin4为第二漏端(Drain2)引脚4，pin5为第一漏端(Drain1)引脚5，pin6为反馈(CS)引脚6。其中，第一交流电(AC1)输入引脚1，总线(BUS)引脚2以及第二交流电(AC2)输入引脚3仍与相应的基岛直接相连；且所述第一交流电(AC1)输入引脚1、所述第二交流电(AC2)输入引脚3、所述总线(BUS)引脚2均位于所述多基岛引线框架的同一侧。同时，各引脚间距足够大(大于预设距离值)，从而有效降低高压击穿风险。
所述第三基岛203、所述第二基岛202、所述第四基岛204依次排列，使得所述双N衬底二极管22分别与第一交流电(AC1)输入引脚1以及第二交流电(AC2)输入引脚3电连接的金属引线29线长有效缩短。
所述主控芯片21相对所述芯片封装结构的纵向中轴线207旋转一角度θ后，使得所述主控芯片21相对所述芯片封装结构的纵向中轴线207呈具有一夹角θ的驱动IC旋转倾斜布局，使得在打线区进行打线操作更方便，可以防止靠近的打线相接触或者近距离击穿，也便于所述主控芯片21与相应引脚的电连接。所述主控芯片21相对所述芯片封装结构的纵向中轴线207的偏转方向以及偏转角度θ大小可根据实际要求设定，夹角θ可以大于0度，小于90度。
请参阅图5A，本发明采用多基岛引线框架的芯片封装结构第四实施例的平面结构示意图。与图4A所示实施例的不同之处在于，在本实施例中，所述第三基岛203、所述第四基岛204、所述第二基岛202依次排列，并均位于所述第一基岛201的同一侧；即所述第三基岛203、所述第四基岛204均位于所述第二基岛202的同一侧。
相应的调整6个引脚(pin1～pin6)的电气特性。具体的，pin1为第一交流电(AC1)输入引脚1，pin2为第二交流电(AC2)输入引脚2，pin3为总线(BUS)引脚3，pin4为漏端(Drain)引脚4，pin5为空(NC)引脚5，pin6为反馈(CS)引脚6。其中，第一交流电(AC1)输入引脚1，总线(BUS)引脚2以及第二交流电(AC2)输入引脚3仍与相应的基岛直接相连；且所述第一交流电(AC1)输入引脚1、所述第二交流电(AC2)输入引脚3、所述总线(BUS)引脚2依次排列，且均位于所述多基岛引线框架的同一侧。这种改进的引脚位置设置，使得封装后的合封芯片的外围电路的走线比较容易。外围走线采用单层PCB板就可以实现，成本较低，避免了复杂的外围走线需要采用双层PCB板、增加成本的问题。同时，各引脚间距足够大(大于预设距离值)，从而有效降低高压击穿风险。
所述第三基岛203、所述第四基岛204、所述第二基岛202依次排列的方式，也使得所述双N衬底二极管22分别与第一交流电(AC1)输入引脚1以及第二交流电(AC2)输入引脚2电连接的金属引线29线长有效缩短。
请参阅图5B，本发明采用多基岛引线框架的芯片封装结构第五实施例的平面结构示意图。与图5A所示实施例的不同之处在于，在本实施例中，所述双N衬底二极管22的两相对侧边与所述芯片封装结构的一中轴线(例如图示横向中轴线206)具有一夹角β。即，所述双N衬底二极管22相对所述芯片封装结构的横向中轴线206旋转一角度β后，使得所述双N衬底二极管22相对所述芯片封装结构的横向中轴线206呈倾斜布局，更利于所述双N衬底二极管22分别与第一交流电(AC1)输入引脚1以及第二交流电(AC2)输入引脚2电连接的金属引线29的走线布局，可以防止靠近的打线相接触或者近距离击穿。
所述双N衬底二极管22相对所述芯片封装结构的横向中轴线206的偏转方向以及偏转角度β大小可根据实际要求设定，夹角β可以大于0度，小于90度。例如，在本实施例中，夹角β为15度。所述主控芯片21相对所述芯片封装结构的纵向中轴线207的夹角θ为75度。
进一步的实施例中，所述第二N衬底二极管24的两相对侧边与所述芯片封装结构的一中轴线(例如图示横向中轴线206)呈倾斜布局，以进一步方便所述双N衬底二极管22分别与第一交流电(AC1)输入引脚1以及第二交流电(AC2)输入引脚2电连接的金属引线29的走线布局。
进一步的实施例中，所述第三基岛203与所述第四基岛204中，靠近所述第二基岛202的基岛向所述第一基岛201方向延伸形成一凸起。所述凸起的形状可以为矩形或削角矩形。相应的，形成有所述凸起的基岛上的元器件的设置位置靠近所述凸起，以进一步方便所述双N衬底二极管22分别与第一交流电(AC1)输入引脚1以及第二交流电(AC2)输入引脚2电连接的金属引线29的走线布局。
在图5C所示本发明采用多基岛引线框架的芯片封装结构第六实施例的平面结构示意图中，靠近所述第二基岛202的第四基岛204a向所述第一基岛201方向延伸形成一凸起501a，所述凸起501a的形状为矩形。
在图5D所示本发明采用多基岛引线框架的芯片封装结构第七实施例的平面结构示意图中，靠近所述第二基岛202的第四基岛204b向所述第一基岛201方向延伸形成一凸起501b，所述凸起501b的形状为削角矩形。
请参阅图6，本发明采用多基岛引线框架的芯片封装结构第八实施例的平面结构示意图。
与图3所示实施例的不同之处在于，在本实施例中，所述芯片封装结构还包括一N衬底元器件，所述N衬底元器件设置于第二基岛202a上；第一基岛201a为非打凹结构，其与接地(GND)引脚直接连接；同时，所述第一基岛201a上的所述主控芯片21相对所述芯片封装结构的纵向中轴线207具有一夹角θ。
具体的，所述N衬底元器件为N衬底续流元器件，例如第三N衬底二极管25a；也即，所述第二基岛202a上设置有一双N衬底二极管22，以及一第三N衬底二极管25a。所述第三N衬底二极管25a设置于所述第二基岛202a上远离所述第三基岛203的一端，从而方便各元器件间的电连接。
相应的调整6个引脚(pin1～pin6)的电气特性。具体的，pin1为第一交流电(AC1)输入引脚1，pin2为总线(BUS)引脚2，pin3为漏端(Drain)引脚3，pin4为反馈(CS)引脚4，pin5为接地(GND)引脚5，pin6为第二交流电(AC2)输入引脚6。其中，第一交流电(AC1)输入引脚1，总线(BUS)引脚2以及第二交流电(AC2)输入引脚3与相应的基岛直接相连。同时，各引脚间距足够大(大于预设距离值)，从而有效降低高压击穿风险。
具体的，所述第三N衬底二极管25a的阴极与所述第二基岛202上的引脚(总线引脚2)电连接，其阳极通过金属引线29分别与所述漏端引脚3电连接，以及与所述主控芯片21电连接。在其它实施例中，所述第三N衬底二极管25a的阴极也可以通过导电胶或金属引线与所述总线(BUS)引脚2电连接。所述第三N衬底二极管25a可以在封装结构应用到实际电路结构时，作为开关电源的续流二极管。
本实施例通过将一颗双N衬底二极管和两颗N衬底二极管分别放在三个不同基岛上，组成二极管整流桥堆，实现更少的点胶和上芯次数，提高生产效率、降低生产成本。通过进一步将二极管整流桥堆、驱动IC、续流二极管合封在一个封装结构内部，形成高集成度的合封芯片，降低了整个电路的成本。同时所述主控芯片21的旋转倾斜布局，使得在打线区进行打线操作更方便。
在其它实施例中，所述芯片封装结构内也可以未设置所述主控芯片21以及相应的第一基岛201a，封装结构内各组件的连接关系以及封装结构的引脚做适应性调整即可。
请参阅图7，本发明采用多基岛引线框架的芯片封装结构第九实施例的打线后平面结构示意图，以网格示意打线区。
与图6所示实施例的不同之处在于，在本实施例中，第二基岛202b上远离所述第三基岛203的一端向所述第一基岛201所在方向延伸至所述连筋(Tie bar)2091处并与相应的连筋2091相连，形成一子放置区；所述第三N衬底二极管25a设置于所述子放置区内，从而使得所述第三N衬底二极管25a与所述主控芯片21之间的距离更近，从而方便各元器件间的电连接。同时，由于所述第二基岛202b与一连筋2091相连，进一步提高了基岛稳定性，避免基岛倾斜，降低打线误差风险。驱动IC旋转倾斜布局，使得在打线区进行打线操作更方便。相应的，第一基岛201b与一连筋2092相连，以提高基岛稳定性。
在其它实施例中，所述芯片封装结构内也可以未设置所述主控芯片21以及相应的第一基岛201，封装结构内各组件的连接关系以及封装结构的引脚做适应性调整即可。
请参阅图8，本发明采用多基岛引线框架的芯片封装结构第十实施例的平面结构示意图。
与图6所示实施例的不同之处在于，在本实施例中，所述多基岛引线框架还包括一第五基岛205a，所述第五基岛205a与一连筋2091相连，同时与所述多基岛引线框架的一引脚(漏端引脚3)直连。所述第五基岛205a与所述第四基岛203基本并排放置并位于第一基岛201c的两侧。相应的，第一基岛201c与一连筋2092相连，以提高基岛稳定性。
所述第五基岛205a上设置有一开关元器件，例如N型MOS管26，所述MOS管26与第五基岛205a上的引脚(漏端引脚3)电连接，同时通过金属引线29分别与所述反馈(CS)引脚4电连接，以及与所述主控芯片21电连接；所述主控芯片21通过金属引线29与所述第二基岛202a电连接，所述第三N衬底二极管25a与所述主控芯片21之间无直接连接关系。所述MOS管26可以在所述芯片封装结构实际应用到电路结构时，作为开关电源的功率开关管。在其它实施例中，所述第五基岛205a上也可以设置一P衬底续流元器件，例如P衬底续流二极管，其可以在封装结构实际应用到电路结构时，用作开关电源的续流二极管。或者，所述第五基岛205a上也可以同时设置一P衬底续流元器件以及一开关元器件。
本实施例通过将一颗双N衬底二极管和两颗N衬底二极管分别放在三个不同基岛上组成二极管整流桥堆，实现更少的点胶和上芯次数，提高生产效率、降低生产成本。通过进一步将二极管整流桥堆、驱动IC、续流二极管、MOS管合封在一个封装结构内部，极大地提高了芯片集成度，降低了整个电路的成本。
在其它实施例中，第二基岛202c上也可以仅设置有所述双N衬底二极管22。
在其它实施例中，所述芯片封装结构内也可以未设置所述主控芯片21以及相应的第一基岛201，封装结构内各组件的连接关系以及封装结构的引脚做适应性调整即可。
请参阅图9，本发明采用多基岛引线框架的芯片封装结构第十一实施例的平面结构示意图。
与图8所示实施例的不同之处在于，在本实施例中，第五基岛205b向第二基岛202c所在方向延伸，并在延伸部设置一P衬底续流元器件；即，所述第五基岛205b上同时设置有开关元器件以及P衬底续流元器件。具体的，所述开关元器件为N型MOS管26、所述P衬底续流元器件为P衬底二极管25b。即，作为续流二极管的P衬底二极管25b与N型MOS管26均设置于所述第五基岛205b上。相应的，第二基岛202c上仅设置有所述双N衬底二极管22。在其它实施例中，第二基岛202c上还可以设置有所述双N衬底二极管22以及一N衬底元器件(例如前述N衬底二极管25a)。
所述P衬底二极管25b的阳极与所述第五基岛205b上的引脚(漏端引脚3)电连接，其阴极通过金属引线29与所述双N衬底二极管22所在的所述第二基岛202c相连；所述MOS管26与所述第五基岛205b上的引脚(漏端引脚3)电连接，同时通过金属引线29分别与所述反馈(CS)引脚4电连接，以及与所述主控芯片21电连接。
在其它实施例中，所述芯片封装结构内也可以未设置所述主控芯片21以及相应的第一基岛201，封装结构内各组件的连接关系以及封装结构的引脚做适应性调整即可。
请参阅图10，本发明采用多基岛引线框架的芯片封装结构第十二实施例的平面结构示意图。
与图6所示实施例的不同之处在于，在本实施例中，所述多基岛引线框架还包括一第五基岛205c，所述第三基岛203、所述第二基岛202a、所述第五基岛205c依次排列，并均位于第一基岛201a的同一侧。所述第五基岛205c上设置有一P衬底续流元器件。
具体的，所述P衬底续流元器件为P衬底二极管25c，所述P衬底二极管25c采用导电胶等粘结剂粘贴于所述第五基岛205c上，其阳极与所述第五基岛205c上的引脚(漏端引脚3)电连接，其阴极通过金属引线29与所述双N衬底二极管22所在的所述第二基岛202a相连。在其它实施例中，所述P衬底二极管25c的阳极同所述第五基岛205上的引脚还可通过导电胶或金属引线连接。
所述主控芯片21进一步通过金属引线29分别与所述双N衬底二极管22所在的所述第二基岛202a相连，以及与所述P衬底二极管25c所在的所述第五基岛205c相连。所述P衬底二极管25c可以在封装结构应用到实际电路结构时，作为续流二极管。
本实施例通过将一颗双N衬底二极管和两颗N衬底二极管分别放在三个不同基岛上组成二极管整流桥堆，实现更少的点胶和上芯次数，提高生产效率、降低生产成本。通过进一步将二极管整流桥堆、驱动IC、续流二极管合封在一个封装结构内部，进一步提高了芯片集成度。同时主控芯片的旋转倾斜布局，使得在打线区进行打线操作更方便。
需要说明的是，所述芯片封装结构可以仅包括一多基岛引线框架、一颗双N衬底二极管22、两颗N衬底二极管(第一N衬底二极管23、第二N衬底二极管24)以及一续流二极管或一MOS管。即所述芯片封装结构内未设置所述主控芯片21以及相应的第一基岛201a，封装结构内各组件的连接关系以及封装结构的引脚做适应性调整即可。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (17)

1.一种采用多基岛引线框架的芯片封装结构，其特征在于，包括：
多基岛引线框架，包括第一类引脚以及相互之间电气隔离的第二基岛、第三基岛与第四基岛；所述第一类引脚包括第一交流电输入引脚、第二交流电输入引脚、总线引脚以及接地引脚；
一颗双N衬底二极管，设置于所述第二基岛上，所述双N衬底二极管包括第一阳极、第二阳极以及共用的阴极，其阴极与所述第二基岛电连接、并通过所述第二基岛与所述总线引脚电连接，其第一阳极通过金属引线与所述第一交流电输入引脚电连接，其第二阳极通过金属引线与所述第二交流电输入引脚电连接；
一第一N衬底二极管，设置于所述第三基岛上，其阴极与所述第三基岛电连接、并通过所述第三基岛与所述第一交流电输入引脚电连接，其阳极通过金属引线与所述接地引脚电连接；
一第二N衬底二极管，设置于所述第四基岛上，其阴极与所述第四基岛电连接、并通过所述第四基岛与所述第二交流电输入引脚电连接，其阳极通过金属引线与所述接地引脚电连接。
2.如权利要求1所述的采用多基岛引线框架的芯片封装结构，其特征在于，所述双N衬底二极管、所述第一N衬底二极管与所述第二N衬底二极管均采用粘结剂分别粘贴于相应的基岛上。
3.如权利要求1所述的采用多基岛引线框架的芯片封装结构，其特征在于，所述总线引脚与所述第二基岛直接连接，所述第一交流电输入引脚与所述第三基岛直接连接，所述第二交流电输入引脚与所述第四基岛直接连接。
4.如权利要求1所述的采用多基岛引线框架的芯片封装结构，其特征在于，所述芯片封装结构还包括一主控芯片，所述多基岛引线框架上还设有一第一基岛；所述主控芯片设置于所述第一基岛上。
5.如权利要求4所述的采用多基岛引线框架的芯片封装结构，其特征在于，所述第一基岛为打凹结构，且所述第一基岛打凹后作为所述接地引脚。
6.如权利要求4所述的采用多基岛引线框架的芯片封装结构，其特征在于，所述主控芯片的两相对侧边与所述芯片封装结构的一中轴线平行或具有一夹角。
7.如权利要求4所述的采用多基岛引线框架的芯片封装结构，其特征在于，所述第一基岛位于所述多基岛引线框架的中部，且两侧分别与连筋相连；所述第二基岛与所述第三基岛并排放置，并均位于所述第一基岛的第一侧；所述第四基岛与所述第三基岛相对设置，并位于所述第一基岛的第二侧；其中，所述第二侧与所述第一侧为所述第一基岛的相对的两侧。
8.如权利要求4所述的采用多基岛引线框架的芯片封装结构，其特征在于，所述第一基岛两侧分别与连筋相连；所述第二基岛、所述第三基岛、所述第四基岛均位于所述第一基岛的同一侧。
9.如权利要求4所述的采用多基岛引线框架的芯片封装结构，其特征在于，所述第一交流电输入引脚、所述第二交流电输入引脚、所述总线引脚均位于所述多基岛引线框架的同一侧。
10.如权利要求8所述的采用多基岛引线框架的芯片封装结构，其特征在于，所述第三基岛与所述第四基岛分别位于所述第二基岛的两侧。
11.如权利要求8所述的采用多基岛引线框架的芯片封装结构，其特征在于，所述第三基岛与所述第四基岛均位于所述第二基岛的同一侧。
12.如权利要求11所述的采用多基岛引线框架的芯片封装结构，其特征在于，所述双N衬底二极管的两相对侧边与所述芯片封装结构的一中轴线具有一夹角。
13.如权利要求11所述的采用多基岛引线框架的芯片封装结构，其特征在于，所述第三基岛与所述第四基岛中，靠近所述第二基岛的基岛向所述第一基岛方向延伸形成一凸起。
14.如权利要求1或4所述的采用多基岛引线框架的芯片封装结构，其特征在于，所述芯片封装结构还包括设置于所述第二基岛上的一N衬底续流元器件。
15.如权利要求14所述的采用多基岛引线框架的芯片封装结构，其特征在于，所述第二基岛与至少一连筋相连。
16.如权利要求1或4所述的采用多基岛引线框架的芯片封装结构，其特征在于，所述多基岛引线框架上还设有一第五基岛，所述芯片封装结构还包括设置于所述第五基岛上的一P衬底续流元器件和/或一开关元器件。
17.如权利要求16所述的采用多基岛引线框架的芯片封装结构，其特征在于，所述第五基岛与一连筋相连。
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