CN207199617U - 芯片封装结构和电子设备 - Google Patents

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Abstract

本实用新型涉及半导体封装技术领域，提供了一种芯片封装结构和电子设备。芯片封装结构包括：支撑体、芯片、至少一导电体以及用于塑封支撑体、芯片、导电体的塑封体；芯片设置于支撑体的上表面，芯片的上表面形成有芯片焊盘，且芯片焊盘通过打线连接至支撑体的外部焊盘；导电体连接于外部焊盘或芯片焊盘中的接地焊盘，且导电体至塑封体的上表面的最短距离小于打线至塑封体的上表面的最短距离。本实用新型还提供了一种电子设备。采用本实用新型的实施方式，在基本不增加芯片封装的成本基础上，大幅减少静电释放导致的芯片失效问题。

Description

芯片封装结构和电子设备
技术领域
本实用新型涉及半导体封装技术领域，特别涉及一种芯片封装结构和电子设备。
背景技术
对电子零部件以及IC封装而言，抗ESD(Electro-Static discharge，静电释放)击穿是一个非常重要的电学指标。从芯片封装体外部产生静电，首先达到封装体表面，然后穿过封装体的塑封层，到达芯片表面，便会击穿芯片的功能电路，造成芯片功能性失效。由于电子芯片在生产、存储、运输及使用过程中，静电无处不在，ESD问题导致的器件失效所占的比重非常大。
发明人发现现有技术至少存在以下问题：现有的芯片封装体中，一般会在芯片内部设计抗ESD击穿保护电路或ESD静电通路，让到达芯片封装体表面的静电可以通过设计的通路导出芯片封装体而不会击穿芯片的功能电路。然而，由于ESD静电来源的多样性以及模式特性的不同，静电并不会完全按照设计的通路导出芯片封装体，若静电未被导出芯片封装体，则仍会击穿芯片表面的功能电路。
实用新型内容
本实用新型部分实施方式的目的在于提供一种芯片封装结构和电子设备，在基本不增加芯片封装的成本基础上，大幅减少静电释放导致的芯片失效问题。
本实用新型实施方式提供了一种芯片封装结构，包括：支撑体、芯片、至少一导电体以及用于塑封支撑体、芯片、导电体的塑封体；芯片设置于支撑体的上表面，芯片的上表面形成有芯片焊盘，且芯片焊盘通过打线连接至支撑体的外部焊盘；导电体连接于外部焊盘或芯片焊盘中的接地焊盘，且导电体至塑封体的上表面的最短距离小于打线至塑封体的上表面的最短距离。
本实用新型实施方式还提供了一种电子设备，包括至少一个上述的芯片封装结构。
本实用新型实施方式相对于现有技术而言，在塑封体内设置连接于支撑体的外部焊盘或芯片焊盘中的接地焊盘的导电体，且导电体至塑封体的上表面的最短距离小于打线至塑封体的上表面的最短距离；即导电体较芯片、打线相比，更接近塑封体的上表面，使得静电达到塑封体的上表面并进入塑封体后首先接触到导电体，并通过导电体从外部焊盘或接地焊盘导出芯片封装结构，在基本不增加芯片封装的成本基础上，大幅减少静电释放导致的芯片失效问题。
另外，导电体的第一端连接于外部焊盘或芯片焊盘中的接地焊盘，导电体的第二端裸露于塑封体的上表面。本实施方式设置导电体的第二端裸露于塑封体的上表面，以在静电达到塑封体的上表面时(尚未进入塑封体)，能够迅速由导电体的第二端进入导电体以被导出。
另外，导电体为金属线，金属线的第一端连接于外部焊盘或芯片焊盘中的接地焊盘，金属线的第二端连接于外部焊盘。本实施方式提供了导电为金属线时的一种具体设置方式。
另外，金属线的第一端连接于外部焊盘，且金属线的一部分投影在芯片的上表面。本实施方式中，金属线的第一端与第二端均连接于外部焊盘，且金属线横跨芯片的上表面，金属线的这种设置方式可以进一步减小静电达到芯片的上表面损坏芯片的机率。
另外，金属线与塑封体的上表面相切。本实施方式提供了金属线的另一种具体设置方式，金属线与塑封体的上表面相切，即金属线与塑封体的上表面的距离很小，从而能使得静电在到达塑封体的上表面并在刚进入塑封体时，迅速由金属线上与塑封体的上表面相切位置进入金属线以被导出。
另外，金属线的直径大于或等于0.5密耳。
另外，打线至塑封体的上表面的最短距离和导电体至塑封体的上表面的最短距离的差值大于或等于10微米，以更好的导出静电。
另外，导电体为金属线或金属块。
附图说明
一个或多个实施方式通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施方式的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
图1是根据本实用新型第一实施方式中的芯片封装结构的剖面示意图；
图2是根据本实用新型第一实施方式中的芯片封装结构的立体示意图；
图3是根据本实用新型第二实施方式中的芯片封装结构的剖面示意图；
图4是根据本实用新型第三实施方式中的芯片封装结构的剖面示意图；
图5A是根据本实用新型第四实施方式中的金属块连接于外部焊盘的芯片封装结构的剖面示意图；
图5B是根据本实用新型第四实施方式中的金属块连接于接地焊盘的芯片封装结构的剖面示意图；
图6是根据本实用新型第五实施方式中的芯片封装结构的剖面示意图。
具体实施方式
为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施方式，对本实用新型部分实施方式进行进一步详细说明。应当理解，此处所描述的具体实施方式仅仅用以解释本实用新型，并不用于限定本实用新型。
本实用新型第一实施方式涉及一种芯片封装结构，应用于电子设备，电子设备例如为手机、平板电脑等。芯片的封装形式可以为QFN(Quad Flat No-lead Package，方形扁平无引脚封装)、QFP(Plastic Quad Flat Package，方型扁平式封装)、LGA(Land GridArray，栅格阵列封装)、BGA(Ball Grid Array，焊球阵列封装)等，然本实施方式对此不作任何限制。
本实施方式中，芯片封装结构包括：支撑体、芯片、至少一导电体以及用于塑封支撑体、芯片、导电体的塑封体；芯片设置于支撑体的上表面，芯片的上表面形成有芯片焊盘，且芯片焊盘通过打线连接至支撑体的外部焊盘；导电体连接于外部焊盘或芯片焊盘中的接地焊盘，且导电体至塑封体的上表面的最短距离小于打线至塑封体的上表面的最短距离。
相对于现有技术而言，在塑封体内设置连接于支撑体的外部焊盘或芯片焊盘中的接地焊盘的导电体，且导电体至塑封体的上表面的最短距离小于打线至塑封体的上表面的最短距离；即导电体较芯片、打线相比，更接近塑封体的上表面，使得静电达到塑封体的上表面并进入塑封体后首先接触到导电体，并通过导电体从外部焊盘或接地焊盘导出芯片封装结构，在基本不增加芯片封装的成本基础上，大幅减少静电释放导致的芯片失效问题。下面对本实施方式的芯片封装结构的实现细节进行具体的说明，以下内容仅为方便理解提供的实现细节，并非实施本方案的必须。
本实施方式中，以导电体为金属线为例进行说明，金属线的直径可以大于或等于0.5密耳，金属线例如为金线、铜线、铝线或银线等，然本实施方式金属线的种类以及直径不作任何限制。
请参考图1、2，芯片封装结构包括支撑体、芯片2、至少一导电体以及塑封体4。图中金属线301、金属线302、金属线303以及金属线304均为导电体。
塑封体4用于塑封支撑体、芯片2以及导电体。塑封体4可由EMC(Epoxy MoldingCompound，环氧树脂模塑料)构成，然本实施方式对此不作任何限制。
请参考图1，支撑体可以为引线框架、基板、金属框架或非金属框架等，图1中以支撑体为引线框架为例，其包括框架主体11以及位于框架主体11外围的多个外部焊盘12，外部焊盘12即作为芯片封装结构的外部引脚；其中，外部焊盘12与框架主体11的位置关系不限于此，框架主体11上也设有多个外部焊盘12；另外，框架主体11与外部焊盘12可采用相同的电气材料，然不限于此，也可以采用不同的电气材料。
需要说明的是，本实施方式以及之后的实施方式中均以支撑体为引线框架为例，然本实施方式对支撑体的具体类型不作任何限制。
芯片2设置于支撑体的上表面，具体为芯片2通过粘接胶层5固定于框架主体11，芯片2的上表面21形成有多个芯片焊盘22，芯片焊盘22即为芯片2的功能引脚或接地引脚，芯片焊盘22通过打线连接至支撑体的外部焊盘12，从而使得芯片可以与外部通信。其中，打线的一端连接于芯片2的上表面21的芯片焊盘22上，因此，打线的弧线最高点高于芯片2的上表面21。其中，芯片焊盘22中的接地焊盘即为芯片的接地引脚。请参考图2，图中示意出了3根打线，分别为电气焊线601、电气焊线602、电气焊线603，芯片焊盘22通过各电气焊线连接至支撑体的外部焊盘12，各电气焊线的弧线最高点高于芯片2的上表面21，以电气焊线601为例，其弧线最高点611高于芯片2的上表面21。
本实施方式中，导电体至塑封体4的上表面41的最短距离为金属线的弧线最高点至塑封体4的上表面41的距离，打线至塑封体4的上表面41的最短距离为打线的弧线最高点至塑封体4的上表面41的距离，金属线的弧线最高点至塑封体4的上表面41的距离小于打线的弧线最高点至塑封体4的上表面41的距离；亦即，金属线与芯片2的上表面21所在平面的最大距离大于打线与芯片2的上表面21所在平面的最大距离，以使静电达到塑封体4的上表面41并进入塑封体4后首先接触到金属线，并通过金属线从外部焊盘12或接地焊盘导出芯片封装结构。请参考图1，任一金属线弧线最高点距离上表面41的距离，小于电气焊线601的弧线最高点611距离上表面41的距离线，以金属线301为例，金属线301的弧线最高点311与上表面41的距离H1小于电气焊线601的弧线最高点611距离上表面41的距离H2；即，金属线301的弧线最高点311与芯片2的上表面21所在平面的距离H3大于电气焊线601的弧线最高点611与芯片2的上表面21所在平面的距离H4。
较佳的，打线的弧线最高点至塑封体4的上表面41的距离和金属线的弧线最高点至塑封体4的上表面41的距离的差值大于或等于10微米，即，电气焊线601的弧线最高点611距离上表面41的距离H2与金属线301的弧线最高点311距离上表面41的距离H1的差值大于或等于10微米，H2-H1≥10微米，以更好的导出静电。
本实施方式中，金属线的第一端连接于外部焊盘12或芯片焊盘22中的接地焊盘，金属线的第二端连接于外部焊盘12，即，金属线连接于任意两个外部焊盘12之间或连接于芯片焊盘22与外部焊盘12之间，当金属线连接于芯片焊盘22时，连接的该芯片焊盘22为接地焊盘；请参考图1，以金属线302为例，金属线302连接于外部焊盘12与芯片2的接地焊盘。
较佳的，请参考图2，当金属线连接于任意两个外部焊盘12之间时，设置为：金属线横跨芯片2的上表面21。图中金属线303、金属线304均横跨芯片2的上表面21，不同之处在于两者投影在芯片2的上表面21的位置和长度均不同，即金属线303的投影区域较长且从一条边延伸至与该条边相对的另一条边；金属线304的投影区域较短且位于芯片2的上表面21的一个边角处。其中，当金属线横跨芯片2的上表面21时，金属线的最高点位于芯片2的上表面21的正上方区域之内、或较未横跨芯片2的上表面21的金属线(例如，金属线301)来说更接近芯片2的上表面21的正上方区域；例如，金属线303的最高点位于芯片2的上表面21的正上方区域之内；金属线301的最高点与金属线304的最高点均位于芯片2的上表面21的正上方区域之外，但是金属线304的最高点较金属线301的最高点更接近芯片2的上表面21的正上方区域。当静电从芯片2的上表面21的正上方区域(即塑封体4的上表面41对应于芯片2的上表面21的区域)进入塑封体4内时，静电到达横跨芯片2的上表面21的金属线(例如金属线303、金属线304)的最高点的路径，相对于到达未横跨芯片2的上表面21的金属线(例如，金属线301)的最高点的路径而言，会相对近一点，从而可以更快更有效地导出静电，减小了静电达到芯片2的上表面21损坏芯片2的机率(静电到达金属线的最高点的路径越长，失误的概率越大)。
需要说明的是，图2中仅示意性描述金属线横(金属线303、金属线304)跨芯片2上表面21的位置，然本实施方式对此不做任何限制。
需要说明的是，本实施方式中的各附图仅示意性表示出导电体(金属线)的数目，然本实施方式对导电体的数目不作任何限制。
本实用新型第二实施方式涉及一种芯片封装结构，本实施方式是在第一实施方式基础上的改进，主要改进之处在于：请参考图3，导电体(金属线)的第二端裸露于塑封体4的上表面41。
本实施方式中，金属线的第一端连接于外部焊盘12或芯片焊盘22中的接地焊盘，金属线的第二端裸露于塑封体4的上表面41，金属线的弧线最高点至塑封体4的上表面41的距离为零，小于打线的弧线最高点至塑封体4的上表面41的距离，请参考图3，为在图1的芯片封装结构的基础上对塑封体4的上表面41进行打磨，使得金属线301、金属线302以及金属线303被磨断，从而裸露在封装体4的上表面41。
本实施方式相对于第一实施方式而言，设置金属线的第二端裸露于塑封体的上表面，以在静电达到塑封体的上表面时(尚未进入塑封体)，能够迅速由金属线的第二端进入金属线，继而从金属线连接的外部焊盘或接地焊盘被导出芯片封装结构。
本实用新型第三实施方式涉及一种芯片封装结构，本实施方式是在第一实施方式基础上的改进，主要改进之处在于：请参考图4，设置导电体(金属线)与塑封体的上表面相切。
本实施方式中，金属线的弧线最高点越接近塑封体4的上表面41，其导出静电的效果越好，较佳的，设置金属线与塑封体4的上表面41相切，此时，金属线的弧线最高点至塑封体4的上表面41的距离接近于零，小于打线的弧线最高点至塑封体4的上表面41的距离。请参考图4，金属线301、金属线302以及金属线303均与塑封体4的上表面41相切，然不限于此，也可以是其中部分金属线与塑封体4的上表面41相切，本实施方式对此不做任何限制。
本实施方式相对于第一实施方式而言，提供了金属线的另一种具体设置方式，金属线与塑封体的上表面相切，即金属线与塑封体的上表面的距离很小，从而能使得静电在到达塑封体的上表面并在刚进入塑封体时，迅速由金属线上与塑封体的上表面相切位置进入金属线以被导出。
本实用新型第四实施方式涉及一种芯片封装结构，本实施方式与第一实施方式大致相同，主要不同之处在于：本实施方式中，请参考图5A、图5B，导电体为金属块。
当导电体为金属块时，其可以连接于支撑体的外部焊盘或芯片焊盘中的接地焊盘，具体如下：
方式一、金属块连接于支撑体的外部焊盘，请参考图5A，金属块31设置于支撑体的上表面，具体为金属块31设置于支撑体(以支撑体为引线框架为例，然不以此为限)的框架主体11上，且金属块31连接于支撑体的外部焊盘，即，连接于框架主体11上的任意一外部焊盘12，以将静电导出到芯片封装结构的外部。需要说明的是，图中以金属块31连接于框架主体11上的外部焊盘12为例，然不限于此，金属块31可以连接于支撑体的任一外部焊盘，然本实施方式对此不作任何限制。
方式二、金属块连接于芯片焊盘中的接地焊盘，请参考图5B，金属块33设置于芯片2的上表面21，其连接的芯片焊盘22为接地焊盘，从而能够将静电导出到芯片封装结构的外部。
本实施方式中，导电体至塑封体4的上表面41的最短距离为金属块的上表面距离塑封体4的上表面41的距离，打线至塑封体4的上表面41的最短距离为打线的弧线最高点至塑封体4的上表面41的距离，金属块的上表面距离塑封体4的上表面41的距离小于打线的弧线最高点至塑封体4的上表面41的距离；亦即，金属块的上表面与芯片2的上表面21所在平面的距离大于打线的弧线最高点与芯片2的上表面21所在平面的距离。以图5A中的芯片封装结构为例，金属块31的上表面32距离塑封体4的上表面41的距离小于电气焊线601的弧线最高点611距离上表面41的距离，金属块31的上表面32与芯片2的上表面21所在平面的距离大于电气焊线601的弧线最高点611与芯片2的上表面21所在平面的距离。
较佳的，打线的弧线最高点至塑封体4的上表面41的距离和金属块的上表面距离塑封体4的上表面41的距离的差值大于或等于10微米。以图5A中的芯片封装结构为例，电气焊线601的弧线最高点611距离上表面41的距离与金属块31的上表面32距离塑封体4的上表面41的距离的差值大于或等于10微米，以更好的导出静电。
需要说明的是，图5A、图5B中只是示意性描述金属块的形状、数目以及位置，然本实施方式对此不作任何限制。
本实用新型第五实施方式涉及一种芯片封装结构，本实施方式是在第四实施方式基础上的改进，主要改进之处在于：请参考图6，导电体(金属块)的第二端裸露于塑封体的上表面。
本实施方式中，金属块的上表面越接近塑封体4的上表面41，其导出静电的效果越好。较佳的，金属块的第一端连接于外部焊盘12，金属块的第二端裸露于塑封体4的上表面41。请参考图6，为在图5A的芯片封装结构(以图5A的芯片封装结构为例，然不以此为限)的基础上对塑封体4的上表面41进行打磨，以使金属块31的上表面32与塑封体4的上表面41的处于同一个平面，在静电达到塑封体4的上表面41时(尚未进入塑封体)，能够迅速由金属块31的上表面32进入金属块31，继而从金属块31连接的外部焊盘12被导出芯片封装。
本实施方式相对于第四实施方式而言，设置金属块的第二端裸露于塑封体的上表面，以在静电达到塑封体的上表面时(尚未进入塑封体)，能够迅速由金属块的第二端进入金属块，继而从金属块连接的外部焊盘被导出芯片封装结构。
本实用新型第六实施方式涉及一种电子设备，例如为手机、平板电脑等。电子设备包括至少一个第一实施方式至第五实施方式中任一所述的芯片封装结构。
本实施方式相对于现有技术而言，在塑封体内设置连接于支撑体的外部焊盘或芯片焊盘中的接地焊盘的导电体，且导电体至塑封体的上表面的最短距离小于打线至塑封体的上表面的最短距离；即导电体较芯片、打线相比，更接近塑封体的上表面，使得静电达到塑封体的上表面并进入塑封体后首先接触到导电体，并通过导电体从外部焊盘或接地焊盘导出芯片封装结构，在基本不增加芯片封装的成本基础上，大幅减少静电释放导致的芯片失效问题。
本领域的普通技术人员可以理解，上述各实施例是实现本申请的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本申请的精神和范围。

Claims (9)

1.一种芯片封装结构，其特征在于，包括：支撑体、芯片、至少一导电体以及用于塑封所述支撑体、所述芯片、所述导电体的塑封体；
所述芯片设置于所述支撑体的上表面，所述芯片的上表面形成有芯片焊盘，且所述芯片焊盘通过打线连接至所述支撑体的外部焊盘；
所述导电体连接于所述外部焊盘或所述芯片焊盘中的接地焊盘，且所述导电体至所述塑封体的上表面的最短距离小于所述打线至所述塑封体的上表面的最短距离。
2.如权利要求1所述的芯片封装结构，其特征在于，所述导电体的第一端连接于所述外部焊盘或所述芯片焊盘中的接地焊盘，所述导电体的第二端裸露于所述塑封体的上表面。
3.如权利要求1所述的芯片封装结构，其特征在于，所述导电体为金属线，所述金属线的第一端连接于所述外部焊盘或所述芯片焊盘中的接地焊盘，所述金属线的第二端连接于所述外部焊盘。
4.如权利要求3所述的芯片封装结构，其特征在于，所述金属线的第一端连接于所述外部焊盘，且所述金属线的一部分投影在所述芯片的上表面。
5.如权利要求3所述的芯片封装结构，其特征在于，所述金属线与所述塑封体的上表面相切。
6.如权利要求3-5任一项所述的芯片封装结构，其特征在于，所述金属线的直径大于或等于0.5密耳。
7.如权利要求1所述的芯片封装结构，其特征在于，所述打线至所述塑封体的上表面的最短距离和所述导电体至所述塑封体的上表面的最短距离的差值大于或等于10微米。
8.如权利要求1或2所述的芯片封装结构，其特征在于，所述导电体为金属线或金属块。
9.一种电子设备，其特征在于，包括至少一个如权利要求1至8中任一项所述的芯片封装结构。
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CN111490034A (zh) * 2019-01-25 2020-08-04 苏州远创达科技有限公司 一种高隔离度的多芯片模块
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