CN203055893U - 一种再布线热增强型fcqfn封装器件 - Google Patents
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Abstract
本实用新型公开了一种再布线热增强型FCQFN封装器件。在再布线热增强型FCQFN封装器件中,IC芯片通过焊接材料倒装焊接在第一金属材料层上,通过将IC芯片背面裸露在外部环境中、在IC芯片上方配置散热片或者在IC芯片下方配置导热片以提升封装器件的散热性能,绝缘填充材料配置于芯片载体与引脚之间、以及引脚与引脚之间,引脚通过再布线层实现与第一金属材料层的连接,第二金属材料层配置于芯片载体和引脚的下表面,采用塑封材料进行包封。本实用新型采用的再布线层可使封装器件的尺寸大幅减小,降低了制造成本,提升了封装器件的良率和可靠性。
Description
技术领域
本实用新型涉及QFN封装器件制造技术领域,尤其涉及到具有高I/O密度、热增强型的QFN封装器件。
背景技术
随着电子产品如手机、笔记本电脑等朝着小型化,便携式,超薄化,多媒体化以及满足大众化所需要的低成本方向发展,高密度、高性能、高可靠性和低成本的封装形式及其组装技术得到了快速的发展。与价格昂贵的BGA等封装形式相比,近年来快速发展的新型封装技术,即四边扁平无引脚QFN(Quad Flat Non—lead Package)封装,由于具有良好的热性能和电性能、尺寸小、成本低以及高生产率等众多优点,引发了微电子封装技术领域的一场新的革命。
由于IC集成度的提高和功能的不断增强,IC的I/O数随之增加,相应的封装器件的I/O引脚数也相应增加,但是传统的QFN封装件器件的引脚围绕芯片载体周边呈单圈排列,限制了I/O数量的提高,满足不了高密度、具有更多I/O数的IC的需要,因此出现了呈多圈引脚排列的QFN封装器件,其中引脚围绕芯片载体呈多圈排列,显著提高了封装器件的I/O引脚数。
图1A和图1B分别为具有多圈引脚排列的QFN封装器件的背面示意图和沿I-í剖面的剖面示意图。该多圈引脚排列的QFN封装结构包括芯片载体11,围绕芯片载体11呈三圈排列的引脚12,塑封材料13,粘贴材料14,IC芯片15,金属导线16。IC芯片15通过粘贴材料14固定在芯片载体12上,IC芯片15与四周排列的引脚12通过金属导线16实现电气连接,塑封材料13对IC芯片15、金属导线16、芯片载体11和引脚12进行包封以达到保护和支撑的作用,引脚12裸露在塑封材料13的底面,通过焊料焊接在PCB等电路板上以实现与外界的电气连接。底面裸露的芯片载体11通过焊料焊接在PCB等电路板上,具有直接散热通道,可以有效释放IC芯片15产生的热量。
与传统的单圈引脚排列的QFN封装器件相比,多圈引脚排列的QFN封装器件具有更高的引脚数量,满足了IC集成度越来越高的要求。然而,为了提高QFN封装器件的I/O数量,需要更多的区域放置多个引脚,因此需要增大QFN封装器件的尺寸,这与封装器件小型化的要求是相悖的,而且随着封装尺寸增大,芯片与引脚之间的距离会增加,导致金属导线,如金(Au)线的使用量增加,增加了制造成本,过长的金属导线在注塑工艺过程中极易引起金属导线的塌陷、冲线以及交线等问题,影响了封装器件的良率和可靠性的提升。而且,随着IC芯片功率的增大,封装器件的散热引起的可靠性问题越来越普遍。因此,为了突破现有的多圈引脚排列QFN封装器件的尺寸过大的瓶颈、解决上述良率和可靠性问题和降低制造成本,急需研发一种小尺寸、高可靠性、低成本、高I/O密度的QFN封装器件及其制造方法。
实用新型内容
本实用新型提供了一种再布线热增强型FCQFN封装器件,以达到突破传统QFN封装的低I/O数量、高封装成本的瓶颈和提高封装器件的可靠性的目的。
为了实现上述目的,本实用新型采用下述技术方案:
本实用新型提出一种再布线热增强型FCQFN封装器件,包括以下三种方案之一:
方案一:
芯片载体配置于封装器件的中央部位,多个引脚配置于芯片载体四周,围绕芯片载体呈多圈排列,绝缘填充材料配置于芯片载体与引脚之间,以及引脚与引脚之间,IC芯片通过焊接材料倒装配置于第一金属层,且IC芯片背面裸露在外部环境中,引脚通过再布线层实现与第一金属材料层的连接,第二金属材料层配置于芯片载体和引脚的下表面,塑封材料包覆密封上述IC芯片、焊接材料、第一金属材料层、再布线层和芯片载体,仅仅暴露出配置于芯片载体和引脚下表面的第二金属材料层。
方案二:
芯片载体配置于封装器件的中央部位,多个引脚配置于芯片载体四周,围绕芯片载体呈多圈排列,绝缘填充材料配置于芯片载体与引脚之间,以及引脚与引脚之间,IC芯片通过焊接材料倒装配置于第一金属层,散热片通过高导热的粘贴材料配置于IC芯片上方,且裸露在外部环境中;引脚通过再布线层实现与第一金属材料层的连接,第二金属材料层配置于芯片载体和引脚的下表面,塑封材料包覆密封上述IC芯片、焊接材料、粘贴材料、散热片、第一金属材料层、再布线层和芯片载体,仅仅暴露出配置于芯片载体和引脚下表面的第二金属材料层。
方案三:
芯片载体配置于封装器件的中央部位,多个引脚配置于芯片载体四周,围绕芯片载体呈多圈排列,绝缘填充材料配置于芯片载体与引脚之间,以及引脚与引脚之间,IC芯片通过焊接材料倒装配置于第一金属层,导热片通过高导热的粘贴材料配置于IC芯片下方,且配置于芯片载体上方,引脚通过再布线层实现与第一金属材料层的连接,第二金属材料层配置于芯片载体和引脚的下表面,塑封材料包覆密封上述IC芯片、焊接材料、粘贴材料、导热片、第一金属材料层、再布线层和芯片载体,仅仅暴露出配置于芯片载体和引脚下表面的第二金属材料层。
需要特别说明的是:多个引脚配置于芯片载体四周,围绕芯片载体呈多圈排列,可为两圈、三圈以及三圈以上排列,各圈之间的排列方式可为平行排列,也可以交错排列,引脚的横截面形状呈圆形或者矩形状。
根据本实用新型的实施例,具有两圈引脚围绕芯片载体呈平行排列。
根据本实用新型的实施例,引脚的横截面形状呈矩形形状。
根据本实用新型的实施例,制造形成的多个引脚通过再布线层延伸至封装器件内部。
根据本实用新型的实施例,第一、二金属材料层包括镍(Ni)、钯(Pd)、金(Au)、银(Ag)金属材料。
根据本实用新型的实施例,采用绝缘填充材料和塑封材料进行二次包覆密封形成封装器件。
根据本实用新型的实施例,绝缘填充材料配置于芯片载体与引脚之间,以及引脚与引脚之间。
根据本实用新型的实施例,散热片、导热片可以为金属材料,具有优越的导热性能。
根据本实用新型的实施例,粘贴材料为具有优越的导热性能的非金属材料。
根据本实用新型的实施例,焊接材料可以是无铅焊料或者金属凸点。
根据本实用新型的实施例,绝缘填充材料种类是热固性塑封材料,或者塞孔树脂、油墨以及阻焊绿油等材料。
基于上述,本实用新型采用的再布线层可使封装器件的尺寸大幅减小,缩短了IC芯片与引脚之间的距离,减少了金属导线,如金(Au)线的使用量,降低了制造成本,解决了注塑工艺过程中金属导线的塌陷、冲线以及交线等问题,提升了封装器件的良率和可靠性。本实用新型通过采用将IC芯片背面裸露在外部环境中、在IC芯片上方配置散热片或者在IC芯片下方配置导热片等方式以提升封装器件的散热性能。本实用新型采用绝缘填充材料和塑封材料进行二次包覆密封,其中绝缘填充材料配置于再布线层下,再布线层以上的区域采用塑封材料进行包覆密封,该填充、包覆结构特征可实现封装的无空洞包封,消除因包封不完全产生的气泡、空洞等缺陷。本实用新型制造形成的小面积尺寸的引脚能够有效防止表面贴装时桥连现象的发生,芯片载体、引脚的下表面和再布线层上配置的金属材料层分别能够有效提高金属引线键合质量和表面贴装质量。
下文特举实施例,并配合附图对本实用新型的上述特征和优点做详细说明。
附图说明
图1A为多圈引脚排列的QFN封装器件的背面示意图;
图1B为沿图1A中的I-í剖面的剖面示意图;
图2A为本实用新型的再布线热增强型FCQFN封装器件的背面示意图;
图2B为本实用新型的再布线热增强型FCQFN封装器件的正面示意图;
图3为沿图2B中的I-I剖面绘制的第一实施例;
图4为沿图2B中的I-I剖面绘制的第二实施例;
图5为沿图2B中的I-I剖面绘制的第三实施例;
图中标号:100.多圈引脚排列的QFN封装器件,11.芯片载体,12.引脚,13.塑封材料,14.粘贴材料,15.IC芯片,16.金属导线,200.再布线热增强型FCQFN封装器件,21.芯片载体,22.引脚,23.绝缘填充材料,24.第一金属材料层,25.第二金属材料层,26.再布线层,27.IC芯片,28.焊接材料,29.塑封材料,30.粘贴材料,31.散热片,32.导热片。
具体实施方式
下面结合附图对本实用新型进行详细说明:
图2A为本实用新型的再布线热增强型FCQFN封装器件背面示意图,其中再布线热增强型FCQFN封装器件200具有芯片载体21和围绕芯片载体21呈两圈排列的引脚22,芯片载体21每边的引脚22的排列方式为平行排列,引脚22的横截面为矩形,在芯片载体21和引脚22的下表面配置有第二金属材料层25,在再布线热增强型FCQFN封装器件200中配置有绝缘填充材料23。引脚22的排列圈数不限,可以为两圈、三圈以及三圈以上,引脚22的排列方式不限定为平行排列,可以为其他排列方式,引脚22的横截面形状不限定为矩形,可以为圆形。
图2B为根据本实用新型的再布线热增强型FCQFN封装器件的正面示意图,为了清楚的显示再布线热增强型FCQFN封装器件200的内部结构,仅显示芯片载体21、引脚22、绝缘填充材料23、再布线层26和第一金属材料层24。可以看到,绝缘填充材料23配置于芯片载体21与引脚22之间、引脚22与引脚22之间,且配置于再布线层26的下方,第一金属材料层24选择性的配置于再布线层26上方。
图3为沿图2B中的I-I剖面绘制的第一实施例。结合图2A和2B,参照图3,在本实施例中,再布线热增强型FCQFN封装器件200包括芯片载体21、围绕芯片载体21呈两圈引脚排列的引脚22、绝缘填充材料23、第一金属材料层24、第二金属材料层25、再布线层26、IC芯片27、焊接材料28和塑封材料29。
芯片载体21配置于再布线热增强型FCQFN封装器件200的中央部位,其横截面形状呈矩形状。引脚22围绕芯片载体21呈多圈排列,其横截面形状呈圆形或者矩形。绝缘填充材料23配置于芯片载体21和引脚22的之间、以及引脚22与引脚22之间,且配置于再布线层26下方,再布线层26以上的区域采用塑封材料27进行包覆密封。IC芯片27通过焊接材料28倒装配置于第一金属材料层24,且IC芯片27的背面裸露在外部环境中。第二金属材料层25配置于芯片载体21、引脚22的下表面。引脚22通过再布线层26实现与第一金属材料层24的连接。塑封材料29对再布线热增强型FCQFN封装器件200起到支撑与保护的作用。
图4为沿图2B中的I-I剖面绘制的第二实施例。结合图2A和2B,参照图4,在本实施例中,再布线热增强型FCQFN封装器件200包括芯片载体21、围绕芯片载体21呈两圈引脚排列的引脚22、绝缘填充材料23、第一金属材料层24、第二金属材料层25、再布线层26、IC芯片27、焊接材料28、塑封材料29、粘贴材料30和散热片31。
芯片载体21配置于再布线热增强型FCQFN封装器件200的中央部位,其横截面形状呈矩形状。引脚22围绕芯片载体21呈多圈排列,其横截面形状呈圆形或者矩形。绝缘填充材料23配置于芯片载体21和引脚22的之间、以及引脚22与引脚22之间,且配置于再布线层26下方,再布线层26以上的区域采用塑封材料27进行包覆密封。IC芯片27通过焊接材料28倒装配置于第一金属材料层24,散热片31通过高导热的粘贴材料30配置于IC芯片27的上方,且裸露在外部环境中。第二金属材料层25配置于芯片载体21、引脚22的下表面。引脚22通过再布线层26实现与第一金属材料层24的连接。塑封材料29对再布线热增强型FCQFN封装器件200起到支撑与保护的作用。
图5为沿图2B中的I-I剖面绘制的第三实施例。结合图2A和2B,参照图5,在本实施例中,再布线热增强型FCQFN封装器件200包括芯片载体21、围绕芯片载体21呈两圈引脚排列的引脚22、绝缘填充材料23、第一金属材料层24、第二金属材料层25、再布线层26、IC芯片27、焊接材料28、塑封材料29、粘贴材料30和导热片32。
芯片载体21配置于再布线热增强型FCQFN封装器件200的中央部位,其横截面形状呈矩形状。引脚22围绕芯片载体21呈多圈排列,其横截面形状呈圆形或者矩形。绝缘填充材料23配置于芯片载体21和引脚22的之间、以及引脚22与引脚22之间,且配置于再布线层26下方,再布线层26以上的区域采用塑封材料27进行包覆密封。IC芯片27通过焊接材料28倒装配置于第一金属材料层24,导热片32通过高导热的粘贴材料30配置于IC芯片27的下方,且配置于芯片载体21的上方。第二金属材料层25配置于芯片载体21、引脚22的下表面。引脚22通过再布线层26实现与第一金属材料层24的连接。塑封材料29对再布线热增强型FCQFN封装器件200起到支撑与保护的作用。
对本实用新型的实施例的描述是出于有效说明和描述本实用新型的目的,并非用以限定本实用新型,任何所属本领域的技术人员应当理解:在不脱离本实用新型的实用新型构思和范围的条件下,可对上述实施例进行变化。故本实用新型并不限定于所披露的具体实施例,而是覆盖权利要求所定义的本实用新型的实质和范围内的修改。
Claims (3)
1.一种再布线热增强型FCQFN封装器件,其特征在于:
芯片载体配置于封装器件的中央部位;
多个引脚配置于芯片载体四周,围绕芯片载体呈多圈排列;
绝缘填充材料配置于芯片载体与引脚之间,以及引脚与引脚之间;
IC芯片通过焊接材料倒装配置于第一金属层,且IC芯片背面裸露在外部环境中;
引脚通过再布线层实现与第一金属材料层的连接;
第二金属材料层配置于芯片载体和引脚的下表面;
塑封材料包覆密封上述IC芯片、焊接材料、第一金属材料层、再布线层和芯片载体,仅仅暴露出配置于芯片载体和引脚下表面的第二金属材料层。
2.一种再布线热增强型FCQFN封装器件,其特征在于:
芯片载体配置于封装器件的中央部位;
多个引脚配置于芯片载体四周,围绕芯片载体呈多圈排列;
绝缘填充材料配置于芯片载体与引脚之间,以及引脚与引脚之间;
IC芯片通过焊接材料倒装配置于第一金属层;
散热片通过粘贴材料配置于IC芯片上方,且裸露在外部环境中;
引脚通过再布线层实现与第一金属材料层的连接;
第二金属材料层配置于芯片载体和引脚的下表面;
塑封材料包覆密封上述IC芯片、焊接材料、粘贴材料、散热片、第一金属材料层、再布线层和芯片载体,仅仅暴露出配置于芯片载体和引脚下表面的第二金属材料层。
3.一种再布线热增强型FCQFN封装器件,其特征在于:
芯片载体配置于封装器件的中央部位;
多个引脚配置于芯片载体四周,围绕芯片载体呈多圈排列;
绝缘填充材料配置于芯片载体与引脚之间,以及引脚与引脚之间;
IC芯片通过焊接材料倒装配置于第一金属层;
导热片通过粘贴材料配置于IC芯片下方,且配置于芯片载体上方;
引脚通过再布线层实现与第一金属材料层的连接;
第二金属材料层配置于芯片载体和引脚的下表面;
塑封材料包覆密封上述IC芯片、焊接材料、粘贴材料、导热片、第一金属材料层、再布线层和芯片载体,仅仅暴露出配置于芯片载体和引脚下表面的第二金属材料层。
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CN104900610A (zh) * | 2015-01-26 | 2015-09-09 | 天津大学 | 一种用于重分布封装芯片的散热结构 |
CN106941101A (zh) * | 2016-01-05 | 2017-07-11 | 恒劲科技股份有限公司 | 封装基板及其制作方法 |
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