WO2024029132A1 - 半導体パッケージおよび高周波モジュール - Google Patents

半導体パッケージおよび高周波モジュール Download PDF

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WO2024029132A1
WO2024029132A1 PCT/JP2023/013826 JP2023013826W WO2024029132A1 WO 2024029132 A1 WO2024029132 A1 WO 2024029132A1 JP 2023013826 W JP2023013826 W JP 2023013826W WO 2024029132 A1 WO2024029132 A1 WO 2024029132A1
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WO
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bump
high frequency
bumps
gnd
semiconductor package
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Application number
PCT/JP2023/013826
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English (en)
French (fr)
Inventor
道和 冨田
Original Assignee
株式会社フジクラ
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates

Definitions

  • the present invention relates to a semiconductor package and a high frequency module.
  • This application claims priority based on Japanese Patent Application No. 2022-124000 filed in Japan on August 3, 2022, the contents of which are incorporated herein.
  • Patent Document 1 discloses a high frequency module (semiconductor device) that includes a semiconductor package (semiconductor chip) and a substrate.
  • a semiconductor package includes an IC chip (bare chip), an insulating layer, and a plurality of solder bumps connected to the IC chip via rewiring. This semiconductor package is mounted on a substrate by bonding solder bumps to pads provided on the substrate.
  • a plurality of elements for example, antennas, etc.
  • the transmission distance may be required to be the same among a plurality of elements.
  • the transmission distance is the length of the transmission path connecting the IC chip and each element.
  • each transmission path includes rewiring, solder bumps, pads, wiring within the board, and the like. Therefore, the total value of these lengths must be the same between elements.
  • the present invention was made in consideration of such circumstances, and an object of the present invention is to provide a semiconductor package and a high-frequency module that can suppress transmission distance differences due to warpage.
  • a semiconductor package according to aspect 1 of the present invention includes an IC chip having a first surface, surrounding the IC chip in plan view, having a rectangular or square outer shape in plan view, a molded resin having a second surface facing in the same direction as the first surface; an insulating layer formed on the first surface and the second surface; a plurality of solder bumps formed on the insulating layer; and the insulating layer. a plurality of rewirings formed on the IC chip and connecting the plurality of solder bumps to the plurality of solder bumps, wherein the plurality of solder bumps are connected to high frequency terminals of the IC chip and receive high frequency signals of the same type. Two to four high frequency bumps that are flown are included, and the two to four high frequency bumps are arranged equidistantly from the center of the mold resin in plan view.
  • the semiconductor package is warped due to the difference in thermal expansion coefficient between the IC chip, the molding resin, and the insulating layer, it is possible to suppress the transmission distance difference due to the high-frequency bump. can.
  • the lengths of the rewirings connecting the IC chip to the two or more and four or less high frequency bumps are equal to each other.
  • the outer shape of the IC chip in a plan view is rectangular or square, and the center of the IC chip and the center of the molding resin in a plan view are different from each other. Match.
  • the thickness excluding the solder bumps is 1 mm or less.
  • the minimum pitch of the plurality of solder bumps is 0.3 mm or more.
  • the two or more and four or less high frequency bumps are located at positions overlapping with the mold resin in a plan view.
  • the plurality of solder bumps include a plurality of GND terminals connected to the GND terminal of the IC chip via the rewiring. bumps are included, and the two or more and four or less high frequency bumps include a first high frequency bump and a second high frequency bump, and the plurality of GND bumps include a bump that is adjacent to the first high frequency bump in plan view.
  • first GND bumps a plurality of first GND bumps and a plurality of second GND bumps adjacent to the second high-frequency bump in plan view; the positional relationship between the first high-frequency bump and the plurality of first GND bumps; The positional relationship between the second high frequency bump and the plurality of second GND bumps is the same.
  • the plurality of GND bumps include a GND bump that is both the first GND bump and the second GND bump.
  • a high frequency module includes the semiconductor package according to the seventh or eighth aspect and a substrate on which the semiconductor package is mounted, and the substrate has a high frequency pad bonded to the high frequency bump. , a GND pad joined to the GND bump, and flux is attached to a portion of the substrate located at the periphery of the high frequency pad and a portion of the substrate located at the periphery of the GND pad. ing.
  • 1 is a plan view of a semiconductor package according to an embodiment of the present invention.
  • 1 is a schematic cross-sectional view along the thickness direction showing a portion of a semiconductor package according to an embodiment of the present invention.
  • 1 is a schematic cross-sectional view along the thickness direction showing a portion of a high-frequency module according to an embodiment of the present invention.
  • FIG. 1 is a diagram of a semiconductor package 1 according to this embodiment viewed from its thickness direction.
  • FIG. 2 is a schematic cross-sectional view along the thickness direction showing a portion of the semiconductor package 1.
  • the semiconductor package 1 includes an IC chip 10, a mold resin 20, an insulating layer L, a plurality of rewiring lines 50, and a plurality of solder bumps B.
  • the insulating layer L according to this embodiment includes a first insulating layer 30 and a second insulating layer 40.
  • the thickness of the semiconductor package 1, excluding the solder bumps B, is 1 mm or less (for example, about 500 ⁇ m).
  • the semiconductor package 1 is used as a component constituting a high frequency module 3.
  • the high frequency module 3 includes a substrate 2 and a semiconductor package 1 mounted on the substrate 2.
  • the substrate 2 has a plurality of pads (high frequency pad 2s, GND pad 2g, etc.), and solder bumps B (high frequency bump Bs, GND bump Bg, etc., both of which will be described later) are bonded to these pads. Ru. Thereby, the substrate 2 and the semiconductor package 1 are electrically connected.
  • FIG. 1 is a plan view of the semiconductor package 1 viewed from below.
  • the outer shape of the semiconductor package 1 is rectangular in plan view. Therefore, in the semiconductor package 1, a first center line X and a second center line Y that are orthogonal to each other can be defined. That is, the semiconductor package 1 has two sides parallel to the first center line X and two sides parallel to the second center line Y.
  • the direction along the first center line X may be referred to as the X direction
  • the direction along the second center line Y may be referred to as the Y direction.
  • the point where the first center line X and the second center line Y intersect is defined as the center O of the semiconductor package 1 (molded resin 20) in a plan view.
  • the center O of the semiconductor package 1 is also the intersection of two diagonals of the semiconductor package 1 (molding resin 20). Note that in this specification, the term "rectangle" includes cases where it can be regarded as a rectangle if manufacturing errors are removed.
  • the IC chip 10 includes a plurality of analog circuits (inductors, etc., not shown) and is configured to process high frequency signals.
  • the outer shape of the IC chip 10 according to this embodiment is rectangular in plan view. That is, the IC chip 10 has two sides parallel to the X direction and two sides parallel to the Y direction. The intersection of two diagonal lines of the IC chip 10 is defined as the center O' of the IC chip 10 in a plan view. In this embodiment, the center O of the semiconductor package 1 (molding resin 20) and the center O' of the IC chip 10 coincide in plan view. Note that in this specification, the term "match" includes cases where it can be considered that there is a match if manufacturing errors are removed.
  • the mold resin 20 surrounds the IC chip 10 in plan view. As shown in FIG. 2, the IC chip 10 and the mold resin 20 are at the same position in the thickness direction. The IC chip 10 and the mold resin 20 are in contact with each other.
  • the mold resin 20 for example, epoxy can be used. Further, the mold resin 20 may contain filler such as silica. Mold resin 20 has a second surface 20a. In this embodiment, the second surface 20a is the lower surface (-Z side end surface) of the mold resin 20.
  • FOWLP Full Wafer Level Package
  • a plurality of IC chips 10 may be arranged in a grid pattern, the gaps between the IC chips 10 may be filled with mold resin 20, and the mold resin 20 may be cut after forming the rewiring 50 and the like.
  • a plurality of semiconductor packages 1 can be efficiently obtained at once.
  • the upper surface (+Z side end surface) of the IC chip 10 is not provided with the molding resin 20, etc., and the IC chip 10 is exposed. Thereby, the heat dissipation of the IC chip 10 can be improved.
  • a structure for improving heat dissipation may be provided on the upper surface of the IC chip 10.
  • the IC chip 10 has a first surface 10a.
  • the first surface 10a is the lower surface (-Z side end surface) of the IC chip 10.
  • the second surface 20a mentioned above faces the same direction (downward) as the first surface 10a.
  • a plurality of terminals 11 are provided on the first surface 10a of the IC chip 10.
  • Each terminal 11 is, for example, a pad made of aluminum.
  • the plurality of terminals 11 can be classified into a high frequency terminal 11s, a GND terminal 11g, a digital signal terminal 11d, and a power supply terminal (not shown) according to their functions.
  • the high frequency terminal 11s is a terminal 11 that is electrically connected to the analog circuit described above and through which a high frequency signal is passed.
  • the GND terminal 11g is a terminal 11 that is electrically connected to a GND circuit (not shown) of the IC chip 10 and used as a GND potential.
  • the digital signal terminal 11d is a terminal 11 that is electrically connected to a digital circuit (not shown) of the IC chip 10 and through which a digital signal is passed.
  • the power supply terminal is a terminal 11 for supplying driving power to each part of the IC chip 10.
  • the high frequency terminal 11s is electrically connected to the solder bump B via the rewiring 50.
  • other terminals 11 (GND terminal 11g, digital signal terminal 11d, power supply terminal) are also electrically connected to solder bump B via rewiring 50, respectively.
  • the solder bump B connected to the high frequency terminal 11s is referred to as a "high frequency bump Bs.”
  • the solder bump B connected to the GND terminal 11g is referred to as a "GND bump Bg.”
  • the solder bump B connected to the digital signal terminal 11d is referred to as a "digital bump Bd.”
  • Each solder bump B has a substantially spherical shape.
  • Each solder bump B is formed on an insulating layer L. Further, each solder bump B protrudes downward (in the -Z direction) from the second insulating layer 40.
  • As the material of these solder bumps B SAC305, SAC405, etc. can be adopted.
  • a passivation film 12 is provided on the lower surface of the IC chip 10.
  • the passivation film 12 is, for example, a nitride film, an oxide film, or the like.
  • the passivation film 12 has a role of protecting the IC chip 10.
  • an opening is formed in a portion of the passivation film 12 that overlaps with the terminal 11.
  • the first insulating layer 30 is laminated on the second surface 20a (lower surface (-Z side end surface)) of the IC chip 10 and the mold resin 20.
  • the second insulating layer 40 is laminated on the lower surface (-Z side end surface) of the first insulating layer 30. That is, the insulating layer L is formed on the first surface 10a (lower surface) of the IC chip 10 and the second surface 20a (lower surface) of the mold resin 20. In other words, the insulating layer L overlaps the IC chip 10 and the mold resin 20 in plan view.
  • transparent resin eg, polyimide, etc.
  • the insulating layer L may have a one-layer structure, or may have a three-layer or more structure.
  • the rewiring 50 is formed in the insulating layer L.
  • As the material of the rewiring 50 for example, copper can be used.
  • the rewiring 50 includes a terminal joint portion 51, a penetration portion 52, and an extension portion 53.
  • the terminal joint portion 51 is joined to the terminal 11.
  • the penetrating portion 52 extends downward (in the ⁇ Z direction) from the terminal joint portion 51 and penetrates the first insulating layer 30 in the thickness direction.
  • the extending portion 53 extends in a direction perpendicular to the thickness direction (in-plane direction). The extending portion 53 is arranged so as to straddle the boundary between the IC chip 10 and the mold resin 20 in a plan view.
  • a portion of the extending portion 53 that overlaps with the IC chip 10 in a plan view will be referred to as a fan-in portion 53A
  • a portion that overlaps with the mold resin 20 in a plan view will be referred to as a fan-out portion 53B.
  • the solder bump B is joined to the fan-out portion 53B of the extension portion 53.
  • the solder bump B (high frequency bump Bs) arranged at a position overlapping with the mold resin 20 in plan view can be connected to the terminal 11 (high frequency terminal 11s).
  • the shape of the rewiring 50 can be changed as appropriate.
  • the rewiring 50 that connects the terminal 11 to the solder bump B that overlaps the IC chip 10 in plan view may not have the fan-out portion 53B.
  • the semiconductor package 1 has six high-frequency bumps Bs consisting of a first high-frequency bump Bs1 to a sixth high-frequency bump Bs6. Further, the six high frequency bumps Bs form three groups: a first high frequency bump group G1, a second high frequency bump group G2, and a third high frequency bump group G3.
  • the first high frequency bump group G1 includes a first high frequency bump Bs1 and a second high frequency bump Bs2.
  • the second high frequency bump group G2 includes a third high frequency bump Bs3 and a fourth high frequency bump Bs4.
  • the third high frequency bump group G3 includes a fifth high frequency bump Bs5 and a sixth high frequency bump Bs6.
  • the same type of high-frequency signal is passed through the two high-frequency bumps Bs included in each of the high-frequency bump groups G1 to G3.
  • a local signal (differential signal) is passed through two high frequency bumps Bs (first high frequency bump Bs1 and second high frequency bump Bs2) included in the first high frequency bump group G1.
  • V-polarized waves are passed through two high-frequency bumps Bs (third high-frequency bump Bs3 and fourth high-frequency bump Bs4) included in the second high-frequency bump group G2.
  • H-polarized waves are passed through two high-frequency bumps Bs (fifth high-frequency bump Bs5 and sixth high-frequency bump Bs6) included in the third high-frequency bump group G3.
  • the high frequency bumps Bs through which the same type of signal is passed are arranged at equal distances from the center O of the molded resin 20 in plan view.
  • the first high frequency bump Bs1 and the second high frequency bump Bs2 are arranged symmetrically with respect to the first center line X, so that they are arranged equidistantly from the center O.
  • the third high frequency bump Bs3 and the fourth high frequency bump Bs4 are arranged symmetrically with respect to the second center line Y, so that they are arranged equidistantly from the center O.
  • the fifth high-frequency bump Bs5 and the sixth high-frequency bump Bs6 are arranged symmetrically with respect to the second center line Y, so that they are arranged at equal distances from the center O.
  • the distance from the center O to the high-frequency bump Bs is defined as the length of a straight line connecting the center O and the center of the high-frequency bump Bs in plan view.
  • the terms "equidistant” and “symmetrical” include cases where the distance is equidistant and symmetrical, respectively, if manufacturing errors are removed.
  • the high frequency bump Bs is surrounded by a plurality of GND bumps Bg in plan view.
  • each high frequency bump Bs is adjacent to three GND bumps Bg in plan view.
  • GND bumps Bg are arranged one on the left, one on the top, and one on the bottom in the figure.
  • these three GND bumps Bg adjacent to the first high-frequency bump Bs1 will be referred to as first GND bumps Bg1.
  • the GND bump Bg functions as a shield.
  • the number of GND bumps Bg adjacent to one high frequency bump Bs can be changed as appropriate. However, it is desirable that three or more GND bumps Bg are adjacent to one high-frequency bump Bs.
  • the positional relationship between the high frequency bump Bs and the three GND bumps Bg adjacent thereto is common to all high frequency bumps Bs.
  • the positional relationship between the high frequency bump Bs and the three GND bumps Bg adjacent thereto means the relative position of each GND bump Bg as seen from the high frequency bump Bs.
  • the phrase "common positional relationship" includes cases where the positional relationship can be considered to be common if rotation, reversal, and manufacturing errors are removed.
  • the second high-frequency bump Bs2 includes one GND bump Bg (hereinafter referred to as second GND bump Bg2) on the left, top, and bottom of the figure.
  • the arrangement of the second GND bump Bg2 with respect to the second high frequency bump Bs2 matches the arrangement of the first GND bump Bg1 with respect to the first high frequency bump Bs1.
  • three GND bumps Bg (hereinafter referred to as 4th GND bump Bg4) are adjacent to the fourth high frequency bump Bs4, and three GND bumps Bg (hereinafter referred to as 6th GND bump Bg6) are adjacent to the 6th high frequency bump Bs6. Adjacent.
  • the arrangement of the fourth GND bump Bg4 with respect to the fourth high frequency bump Bs4 matches the arrangement of the fourth GND bump Bg1 with respect to the first high frequency bump Bs1.
  • Each arrangement of the sixth GND bump Bg6 with respect to the sixth high frequency bump Bs6 matches the arrangement of the first GND bump Bg1 with respect to the first high frequency bump Bs1.
  • the third high-frequency bump Bs3 includes one GND bump Bg (hereinafter referred to as third GND bump Bg3) on the right, top, and bottom of the figure.
  • the arrangement of the third GND bump Bg3 with respect to the third high frequency bump Bs3 matches the arrangement of the first GND bump Bg1 with respect to the first high frequency bump Bs1 by rotating by 180 degrees.
  • three GND bumps Bg (hereinafter referred to as fifth GND bumps Bg5) are adjacent to the fifth high-frequency bump Bs5.
  • the arrangement of the fifth GND bump Bg5 with respect to the fifth high frequency bump Bs5 matches the arrangement of the first GND bump Bg1 with respect to the first high frequency bump Bs1 by rotating 180 degrees.
  • the first high frequency bump Bs1 and the second high frequency bump Bs2 share one GND bump Bg. That is, there is a GND bump Bg (hereinafter referred to as common GND bump Bgc) that is both the first GND bump Bg1 and the second GND bump Bg2.
  • GND bump Bgc a GND bump Bg (hereinafter referred to as common GND bump Bgc) that is both the first GND bump Bg1 and the second GND bump Bg2.
  • the lengths of the two rewiring lines 50 connecting the two high frequency bumps Bs included in each of the high frequency bump groups G1 to G3 and the IC chip 10 are substantially equal to each other.
  • the length of the rewiring 50 connecting the IC chip 10 and the first high frequency bump Bs1 and the length of the rewiring 50 connecting the IC chip 10 and the second high frequency bump Bs2 are substantially equal to each other.
  • the term "substantially equal” includes cases where it can be considered that they are equal if a manufacturing error (about 10 ⁇ m) is removed.
  • a plurality of via holes 2b are formed in the substrate 2.
  • the via hole 2b may be a through hole via.
  • pads (high frequency pad 2s, GND pad 2g, etc.) are formed on the via hole 2b.
  • the high frequency pad 2s is connected to the high frequency bump Bs
  • the GND pad 2g is connected to the GND bump Bg.
  • the GND pad 2g is connected to the GND layer 2d of the substrate 2 via the via hole 2b.
  • the high frequency pad 2s is connected to an antenna 2c (for example, a patch antenna, etc.) via a via hole 2b.
  • the high frequency module 3 according to this embodiment can also be called an antenna module.
  • the IC chip 10 supplies a high frequency signal to the antenna 2c via the rewiring 50, the solder bump B (high frequency bump Bs), the high frequency pad 2s, and the via hole 2b.
  • the transmission path connecting the IC chip 10 and the antenna 2c includes the rewiring 50, the high frequency bump Bs, the high frequency pad 2s, and the via hole 2b.
  • the material of the substrate 2 may be, for example, a high frequency material such as PPE (modified polyphenylene ether).
  • the semiconductor package 1 according to the present embodiment may be mounted on the substrate 2 using SMT (Surface Mount Technology).
  • the minimum pitch between the plurality of solder bumps B is preferably 0.3 mm or more.
  • “Pitch” is the distance between the centers of adjacent solder bumps B.
  • the “minimum pitch between solder bumps B” is the minimum pitch between solder bumps B.
  • the minimum pitch is more preferably 0.4 mm or more. In this case, it is possible to further reduce the difficulty of mounting by SMT and to further suppress the design cost of the board 2.
  • the semiconductor package 1 may be mounted on the substrate 2 by the following method.
  • a coating process is performed.
  • a paste containing a mixture of flux F and particulate solder is coated on the pads 2g and 2s.
  • a mounting process is performed.
  • the substrate 2 is arranged so that the pads 2g and 2s face upward.
  • the semiconductor package 1 is placed on the substrate 2 so that the pads 2g and 2s are in contact with the bumps Bg and Bs, respectively.
  • a heating process (reflow process) is performed. In the heating process, the semiconductor package 1 and the substrate 2 are heated (reflowed).
  • a cooling step is performed.
  • the semiconductor package 1 and the substrate 2 are cooled to solidify the solder.
  • the pads 2g, 2s and the bumps Bg, Bs are bonded to each other.
  • the semiconductor package 1 is mounted on the substrate 2, and a high frequency module 3 as shown in FIG. 3 is obtained.
  • the flux F remains on the periphery of the bumps Bg and Bs and adheres to the substrate 2.
  • flux F is a dielectric material. Therefore, the flux F attached to the substrate 2 affects the characteristics of the high frequency signal flowing through the high frequency bump Bs. Therefore, in the semiconductor package 1 according to the present embodiment, as described above, all the high-frequency bumps Bs have the same positional relationship between the high-frequency bumps Bs and the surrounding GND bumps Bg. Therefore, the shapes of the fluxes F attached around the high-frequency bumps Bs can be made the same for all the high-frequency bumps Bs.
  • the cleaning step can be omitted while suppressing the adverse effect on the high frequency signal.
  • the cleaning process is a process of removing the flux F from the surface of the substrate 2. By omitting the cleaning step, operating costs can be reduced.
  • the lengths of the two transmission paths corresponding to the two high frequency bumps Bs belonging to each of the high frequency bump groups G1 to G3 are approximately equal to each other.
  • the length of the transmission path extending from the IC chip 10 through the third high frequency bump Bs3 to the antenna 2c is approximately equal to the length of the transmission path extending from the IC chip 10 through the fourth high frequency bump Bs4 to the antenna 2c. It has become.
  • the principle by which the transmission distances are approximately equal in this way will be explained below.
  • the transmission path related to the third high frequency bump Bs3 and the transmission path related to the fourth high frequency bump Bs4 will be representative, and the principle that their lengths are approximately equal will be explained.
  • the rewiring 50 connecting the IC chip 10 and the third high frequency bump Bs3 and the rewiring 50 connecting the mold resin 20 and the fourth high frequency bump Bs4 have the same length. Furthermore, it can be assumed that the length of the via hole 2b formed in the substrate 2 and the thickness of the high frequency pad 2s are constant. Therefore, making the lengths of the two transmission paths equal is equivalent to making the sizes (heights) of the high frequency bumps Bs3 and Bs4 equal.
  • the height of the high frequency bumps Bs3 and Bs4 when the high frequency module 3 is completed depends on the distance between the semiconductor package 1 and the substrate 2 immediately before the above-mentioned cooling process. That is, if the distance between the semiconductor package 1 and the substrate 2 is narrow, the heights of the high frequency bumps Bs3 and Bs4 will be small, and if the distance is wide, the heights of the high frequency bumps Bs3 and Bs4 will be large. Therefore, ideally, it is desirable that the distance between the semiconductor package 1 and the substrate 2 be constant over the entire semiconductor package 1 immediately before the cooling process. However, there is a difference in thermal expansion coefficient between the IC chip 10 and mold resin 20 and the insulating layer L. Therefore, in the heating process, the semiconductor package 1 is warped. Therefore, the distance between the semiconductor package 1 and the substrate 2 tends to be non-uniform in the in-plane direction.
  • the third high-frequency bump Bs3 and the fourth high-frequency bump Bs4 are arranged at equal distances from the center O of the semiconductor package 1 in plan view. It is considered that the semiconductor package 1 warps symmetrically about the center O during the heating process. Therefore, even if the semiconductor package 1 is warped, the distance between the semiconductor package 1 and the substrate 2 at the position of the third high-frequency bump Bs3 and the distance between the semiconductor package 1 and the substrate 2 at the position of the fourth high-frequency bump Bs4 are It is possible to suppress the difference between and.
  • the difference between the size (height) of the third high-frequency bump Bs3 and the size (height) of the fourth high-frequency bump Bs4 is suppressed, and the length of the transmission path related to the third high-frequency bump Bs3 and the fourth high-frequency bump
  • the difference with the length of the transmission path related to Bs4 can be suppressed.
  • first high frequency bump Bs1 and the second high frequency bump Bs2 are high frequency bumps Bs that constitute a transmission path of a local signal (differential signal), but based on the same principle, the length of the transmission path related to the first high frequency bump Bs1 is The difference between the transmission path length and the length of the transmission path related to the second high-frequency bump Bs2 can be suppressed.
  • the semiconductor package 1 includes the IC chip 10 having the first surface 10a, surrounding the IC chip 10 in plan view, having a rectangular outer shape in plan view, and having the first surface 10a.
  • a molded resin 20 having a second surface 20a facing the same direction, an insulating layer L formed on the first surface 10a and a second surface 20a, a plurality of solder bumps B formed on the insulating layer L, and an insulating layer.
  • a plurality of rewirings 50 are formed in the shape of L and connect the IC chip 10 to the plurality of solder bumps B.
  • Two high frequency bumps Bs1 and Bs2 through which a high frequency signal is passed are included, and the high frequency bumps Bs1 and Bs2 are arranged at the same distance from the center O of the molded resin 20 in plan view.
  • the outer shape of the IC chip 10 in a plan view is rectangular, and the center O' of the IC chip 10 and the center O of the molding resin 20 coincide in the plan view.
  • the semiconductor package 1 according to this embodiment may have a thickness of 1 mm or less excluding the solder bumps B.
  • the semiconductor package 1 tends to warp.
  • the semiconductor package 1 since the semiconductor package 1 has the above characteristics, the difference in transmission distance can be effectively suppressed.
  • the minimum pitch among the plurality of solder bumps B may be 0.3 mm or more. According to this configuration, it is possible to stabilize the formation of pads on the substrate 2 and to improve the accuracy of alignment in the SMT. Furthermore, by increasing the minimum pitch, it is possible to reduce the difficulty of designing the substrate 2 and reduce costs.
  • the plurality of solder bumps B include a plurality of GND bumps Bg connected to the GND terminal 11g of the IC chip 10 via the rewiring 50, and the two high frequency bumps Bs include a first high frequency bump Bs1 and a first high frequency bump Bs1.
  • the plurality of GND bumps Bg includes a plurality of first GND bumps Bg1 adjacent to the first high frequency bump Bs1 in a plan view, and a plurality of first GND bumps Bg1 adjacent to the second high frequency bump Bs2 in a plan view.
  • 2GND bump Bg2 and the positional relationship between the first high frequency bump Bs1 and the plurality of first GND bumps Bg1, and the positional relationship between the second high frequency bump Bs2 and the plurality of second GND bumps Bg2, They may be the same.
  • the high frequency module 3 by mounting the semiconductor package 1 having this configuration on the substrate 2, it is possible to make the shape of the flux F attached around the high frequency bumps Bs1 and Bs2 the same. Thereby, the influence of the flux F on the high-frequency signal can be equalized between the high-frequency bumps Bs, and an increase in variations in high-frequency characteristics can be suppressed.
  • the plurality of GND bumps Bg may include a GND bump Bg (common GND bump Bgc) that is both the first GND bump Bg1 and the second GND bump Bg2. According to this configuration, it becomes easy to realize miniaturization of the semiconductor package 1.
  • the high frequency module 3 includes the above-described semiconductor package 1 and a substrate 2 on which the semiconductor package 1 is mounted, and the substrate 2 has a high frequency pad 2s bonded to the high frequency bump Bs, and a GND A GND pad 2g is bonded to the bump Bg, and flux F is attached to a portion of the substrate 2 located at the periphery of the high-frequency pad 2s and a portion of the substrate 2 located at the periphery of the GND pad 2g. ing.
  • the shapes of the fluxes F attached around the high-frequency bumps Bs1 and Bs2 can be made the same. Thereby, the influence of the flux F on the high-frequency signal can be equalized between the high-frequency bumps Bs, and an increase in variations in high-frequency characteristics can be suppressed.
  • the outer shape of the molded resin 20 may be square in plan view.
  • the outer shape of the IC chip 10 may be square in plan view. That is, the outer shapes of the IC chip 10 and the mold resin 20 only need to be rectangular. Note that in this specification, the term "square" includes cases where it can be regarded as a square if manufacturing errors are removed.
  • the number of high frequency bumps Bs included in each high frequency bump group G1 to G3 may be three or four. In other words, there may be three or four high frequency bumps Bs through which the same type of high frequency signals are passed. Even in this case, the same effects as in the embodiment described above can be obtained by making the high frequency bumps Bs and the center O of the mold resin 20 equidistant in each of the high frequency bump groups G1 to G3. Further, the number of high frequency bump groups can also be changed as appropriate.
  • the positional relationship between the high-frequency bump Bs and the GND bump Bg is the same in all high-frequency bumps Bs, but the positional relationship between the high-frequency bump Bs and the GND bump Bg is not limited to this. .
  • the positional relationship between bumps Bs and Bg in some high-frequency bump groups having different functions is different from the positional relationship between bumps Bs and Bg in other high-frequency bump groups. Good too.
  • the first high frequency bump Bs1 and the second high frequency bump Bs2 share the GND bump Bg, but the third high frequency bump Bs3 and the fourth high frequency bump Bs4 share the GND bump Bg.
  • Each of the high frequency bumps Bs1 to Bs6 may be arranged at.
  • each of the high frequency bumps Bs1 to Bs6 may be arranged such that the fifth high frequency bump Bs5 and the sixth high frequency bump Bs6 share the GND bump Bg.
  • the lengths of the rewiring lines 50 may be different as long as the transmission distance from the IC chip 10 to the antenna 2c can be made constant.
  • center O of the mold resin 20 and the center O' of the IC chip 10 do not need to coincide in plan view.
  • an underfill may be applied between the semiconductor package 1 and the substrate 2.
  • the underfill may contain fillers such as epoxy and silica. In this case, the mechanical strength of the connection between the IC chip 10 and the mold resin 20 can be increased.

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Abstract

半導体パッケージは、ＩＣチップと、モールド樹脂と、絶縁層と、複数のはんだバンプと、複数の再配線と、を備える。前記ＩＣチップは、第１面を有する。前記モールド樹脂は、平面視において前記ＩＣチップを囲み、平面視における外形が長方形または正方形であり、前記第１面と同じ向きを向く第２面を有する。前記絶縁層は、前記第１面および前記第２面に形成される。前記複数のはんだバンプは、前記絶縁層に形成される。前記複数の再配線は、前記絶縁層に形成され、前記ＩＣチップを前記複数のはんだバンプに接続する。前記複数のはんだバンプには、前記ＩＣチップの高周波端子に接続されて互いに同じ種類の高周波信号が流される複数の高周波バンプが含まれる。前記複数の高周波バンプは、平面視において前記モールド樹脂の中心から等距離に配置されている。

Description

半導体パッケージおよび高周波モジュール
　本発明は、半導体パッケージおよび高周波モジュールに関する。
　本願は、２０２２年８月３日に、日本に出願された特願２０２２－１２４０００号に基づき優先権を主張し、その内容をここに援用する。
　特許文献１には、半導体パッケージ（半導体チップ）および基板を備える高周波モジュール（半導体装置）が開示されている。半導体パッケージは、ＩＣチップ（ベアチップ）と、絶縁層と、再配線を介してＩＣチップに接続された複数のはんだバンプと、を備える。この半導体パッケージは、基板上に設けられたパッドに対してはんだバンプが接合されることにより、基板に実装されている。
日本国特開２０１９－１８６２８１号公報
　ところで、例えば特許文献１に記載の高周波モジュールにおいて、基板には、ＩＣチップによって信号が供給される複数の素子（例えば、アンテナ等）が実装される場合がある。ここで、ＩＣチップが供給する信号の種類によっては、伝送距離が複数の素子間で互いに同一であることを要する場合がある。伝送距離とは、ＩＣチップと各素子とを結ぶ伝送経路の長さである。具体的に、各伝送経路には、再配線と、はんだバンプと、パッドと、基板内の配線等と、が含まれる。このため、これらの長さの合計値が素子間で互いに同一であることを要する。
　しかし、上述した半導体パッケージにおいては、ＩＣチップと絶縁層との間の熱膨張係数の差等に起因して、はんだづけ時（リフロー時）に反りが生じる場合がある。半導体パッケージにこのような反りが生じると、基板と半導体パッケージとの間の隙間の大きさが面内方向において一定でなくなる。このため、はんだが固まった際にはんだバンプの高さがバラつく可能性がある。この場合、素子間で伝送距離に差が生じてしまう。
　本発明は、このような事情を考慮してなされ、反りに起因する伝送距離差を抑制できる半導体パッケージおよび高周波モジュールを提供することを目的とする。
　上記課題を解決するために、本発明の態様１に係る半導体パッケージは、第１面を有するＩＣチップと、平面視において前記ＩＣチップを囲み、平面視における外形が長方形または正方形であり、前記第１面と同じ向きを向く第２面を有する、モールド樹脂と、前記第１面および前記第２面に形成された絶縁層と、前記絶縁層に形成された複数のはんだバンプと、前記絶縁層に形成され、前記ＩＣチップを前記複数のはんだバンプに接続する複数の再配線と、を備え、前記複数のはんだバンプには、前記ＩＣチップの高周波端子に接続されて互いに同じ種類の高周波信号が流される２つ以上４つ以下の高周波バンプが含まれ、前記２つ以上４つ以下の高周波バンプは、平面視において前記モールド樹脂の中心から等距離に配置されている。
　本発明の態様１によれば、ＩＣチップおよびモールド樹脂と絶縁層との間の熱膨張係数の差に起因して半導体パッケージが反ったとしても、高周波バンプに係る伝送距離差を抑制することができる。
　また、本発明の態様２は、態様１の半導体パッケージにおいて、前記複数の再配線のうち、前記ＩＣチップを前記２つ以上４つ以下の高周波バンプに接続する再配線の長さは互いに等しい。
　また、本発明の態様３は、態様１または態様２の半導体パッケージにおいて、平面視における前記ＩＣチップの外形は長方形または正方形であり、平面視において前記ＩＣチップの中心と前記モールド樹脂の中心とが一致する。
　また、本発明の態様４は、態様１から態様３のいずれか一つの半導体パッケージにおいて、前記はんだバンプを除いた厚みが１ｍｍ以下である。
　また、本発明の態様５は、態様１から態様４のいずれか一つの半導体パッケージにおいて、前記複数のはんだバンプにおける最小ピッチは０．３ｍｍ以上である。
　また、本発明の態様６は、態様１から態様５のいずれか一つの半導体パッケージにおいて、前記２つ以上４つ以下の高周波バンプは、平面視で前記モールド樹脂と重なった位置にある。
　また、本発明の態様７は、態様１から態様６のいずれか一つの半導体パッケージにおいて、前記複数のはんだバンプには、前記ＩＣチップのＧＮＤ端子に前記再配線を介して接続される複数のＧＮＤバンプが含まれ、前記２つ以上４つ以下の高周波バンプには、第１高周波バンプおよび第２高周波バンプが含まれ、前記複数のＧＮＤバンプには、平面視において前記第１高周波バンプに隣接する複数の第１ＧＮＤバンプと、平面視において前記第２高周波バンプに隣接する複数の第２ＧＮＤバンプと、が含まれ、前記第１高周波バンプと前記複数の第１ＧＮＤバンプとの間の位置関係と、前記第２高周波バンプと前記複数の第２ＧＮＤバンプとの間の位置関係とは、互いに同じである。
　また、本発明の態様８は、態様７の半導体パッケージにおいて、前記複数のＧＮＤバンプには、前記第１ＧＮＤバンプであり、かつ、前記第２ＧＮＤバンプでもあるＧＮＤバンプが含まれる。
　また、本発明の態様９に係る高周波モジュールは、態様７または態様８の半導体パッケージと、前記半導体パッケージが実装された基板と、を備え、前記基板は、前記高周波バンプに接合される高周波パッドと、前記ＧＮＤバンプに接合されるＧＮＤパッドと、を有し、前記基板のうち前記高周波パッドの周縁に位置する部位および前記基板のうち前記ＧＮＤパッドの周縁に位置する部位には、フラックスが付着している。
　本発明の上記態様によれば、反りに起因する伝送距離差を抑制可能な半導体パッケージおよび高周波モジュールを提供できる。
本発明の実施形態に係る半導体パッケージの平面図である。 本発明の実施形態に係る半導体パッケージの一部分を示す、厚さ方向に沿う断面の概略図である。 本発明の実施形態に係る高周波モジュールの一部分を示す、厚さ方向に沿う断面の概略図である。
　以下、本発明の実施形態に係る半導体パッケージおよび高周波モジュールについて図面に基づいて説明する。
　図１は、本実施形態に係る半導体パッケージ１を、その厚さ方向から見た図である。図２は、半導体パッケージ１の一部分を示す、厚さ方向に沿った断面の概略図である。
　図１および図２に示すように、半導体パッケージ１は、ＩＣチップ１０と、モールド樹脂２０と、絶縁層Ｌと、複数の再配線５０と、複数のはんだバンプＢと、を備えている。図２に示すように、本実施形態に係る絶縁層Ｌは、第１絶縁層３０および第２絶縁層４０を含んでいる。半導体パッケージ１の厚さは、はんだバンプＢを除いて１ｍｍ以下（例えば、５００μｍ程度）である。
　図３に示すように、半導体パッケージ１は、高周波モジュール３を構成する部品として用いられる。高周波モジュール３は、基板２と、基板２に実装された半導体パッケージ１と、を備える。基板２は、複数のパッド（高周波パッド２ｓ、ＧＮＤパッド２ｇ等）を有しており、これらのパッドに対してはんだバンプＢ（高周波バンプＢｓ、ＧＮＤバンプＢｇ等。ともに後述する。）が接合される。これにより、基板２と半導体パッケージ１とが電気的に接続される。
（方向定義）
　半導体パッケージ１を厚さ方向から見ることを平面視という。半導体パッケージ１の厚さ方向は、絶縁層ＬとＩＣチップ１０とが対向する方向でもある。半導体パッケージ１を平面視した図を平面図という。図２、図３に示すように、厚さ方向をＺ軸によって表す。厚さ方向において、ＩＣチップ１０から絶縁層Ｌに向かう向きを下方あるいは－Ｚの向きと表す。厚さ方向において、絶縁層ＬからＩＣチップ１０に向かう向きを上方あるいは＋Ｚの向きと表す。なお、＋Ｚの向きが重力方向における上方でなくてもよい。図１は、半導体パッケージ１を下方から見た平面図である。
　図１に示すように、半導体パッケージ１（モールド樹脂２０）の外形は、平面視において長方形である。このため、半導体パッケージ１においては、互いに直交する第１中心線Ｘおよび第２中心線Ｙを定義することができる。すなわち、半導体パッケージ１は、第１中心線Ｘに平行な２つの辺と、第２中心線Ｙに平行な２つの辺と、を有する。以下、第１中心線Ｘに沿う方向をＸ方向といい、第２中心線Ｙに沿う方向をＹ方向という場合がある。第１中心線Ｘと第２中心線Ｙとが交差する点を、半導体パッケージ１（モールド樹脂２０）の平面視における中心Ｏと定義する。半導体パッケージ１（モールド樹脂２０）の中心Ｏは、半導体パッケージ１（モールド樹脂２０）が有する２つの対角線の交点でもある。なお、本明細書において文言「長方形」には、製造誤差を取り除けば長方形とみなせる場合も含まれるものとする。
　ＩＣチップ１０は、複数のアナログ回路（インダクタ等、不図示）を含んでおり、高周波信号を処理するように構成されている。本実施形態に係るＩＣチップ１０の外形は、平面視において長方形である。つまり、ＩＣチップ１０は、Ｘ方向に平行な２つの辺と、Ｙ方向に平行な２つの辺と、を有する。ＩＣチップ１０が有する２つの対角線の交点を、ＩＣチップ１０の平面視における中心Ｏ´と定義する。本実施形態において、半導体パッケージ１（モールド樹脂２０）の中心ＯとＩＣチップ１０の中心Ｏ´とは平面視において一致している。なお、本明細書において文言「一致」には、製造誤差を取り除けば一致とみなせる場合も含まれるものとする。
　モールド樹脂２０は、平面視においてＩＣチップ１０を囲っている。図２に示すように、ＩＣチップ１０およびモールド樹脂２０は、厚さ方向において同じ位置にある。ＩＣチップ１０とモールド樹脂２０とは接している。モールド樹脂２０の具体的な材質としては、例えばエポキシを採用できる。また、モールド樹脂２０にシリカ等のフィラーが含まれていてもよい。モールド樹脂２０は、第２面２０ａを有する。本実施形態において、第２面２０ａは、モールド樹脂２０の下面（－Ｚ側の端面）である。
　半導体パッケージ１の製法としては、いわゆるＦＯＷＬＰ（Ｆａｎ　Ｏｕｔ　Ｗａｆｅｒ　Ｌｅｖｅｌ　Ｐａｃｋａｇｅ）を採用できる。具体例として、複数のＩＣチップ１０を格子状に配置し、それらのＩＣチップ１０間の隙間にモールド樹脂２０を充填し、再配線５０等を形成した後でモールド樹脂２０を切断してもよい。このような製法によれば、複数の半導体パッケージ１を一度に効率よく得ることができる。
　図２に示すように、ＩＣチップ１０の上面（＋Ｚ側の端面）には、モールド樹脂２０等を設けず、ＩＣチップ１０を剥き出しにすることが好ましい。これにより、ＩＣチップ１０の放熱性を高めることができる。あるいは、放熱性を高めるための構造物（放熱シート、放熱フィン等）をＩＣチップ１０の上面に設けてもよい。
　図２に示すように、ＩＣチップ１０は、第１面１０ａを有する。本実施形態において、第１面１０ａは、ＩＣチップ１０の下面（－Ｚ側の端面）である。前述した第２面２０ａは、第１面１０ａと同じ向き（下方）を向いている。ＩＣチップ１０の第１面１０ａには、複数の端子１１が設けられている。各端子１１は、例えばアルミニウム製のパッドである。複数の端子１１は、機能に応じて、高周波端子１１ｓ、ＧＮＤ端子１１ｇ、デジタル信号端子１１ｄ、電源端子（不図示）に分類できる。高周波端子１１ｓは、上述したアナログ回路に電気的に接続されて、高周波信号が流される端子１１である。ＧＮＤ端子１１ｇは、ＩＣチップ１０のＧＮＤ回路（不図示）に電気的に接続されて、ＧＮＤ電位として使用される端子１１である。デジタル信号端子１１ｄは、ＩＣチップ１０のデジタル回路（不図示）に電気的に接続されて、デジタル信号が流される端子１１である。電源端子は、ＩＣチップ１０の各部に駆動電力を供給するための端子１１である。
　図２に示されるように、高周波端子１１ｓは、再配線５０を介して、はんだバンプＢに電気的に接続されている。図示は省略するが、他の端子１１（ＧＮＤ端子１１ｇ、デジタル信号端子１１ｄ、電源端子）もそれぞれ、再配線５０を介して、はんだバンプＢに電気的に接続されている。本明細書では、高周波端子１１ｓに接続されるはんだバンプＢを「高周波バンプＢｓ」という。ＧＮＤ端子１１ｇに接続されるはんだバンプＢを「ＧＮＤバンプＢｇ」という。デジタル信号端子１１ｄに接続されるはんだバンプＢを「デジタルバンプＢｄ」という。
　各はんだバンプＢは、略球形状である。各はんだバンプＢは、絶縁層Ｌに形成されている。また、各はんだバンプＢは、第２絶縁層４０から下方（－Ｚの向き）に突出している。これらのはんだバンプＢの材質としては、ＳＡＣ３０５、ＳＡＣ４０５等を採用できる。
　図２に示すように、ＩＣチップ１０の下面には、パッシベーション膜１２が設けられている。パッシベーション膜１２は、例えば窒化膜、酸化膜等である。パッシベーション膜１２は、ＩＣチップ１０を保護する役割を有する。ただし、端子１１と再配線５０との接続のために、パッシベーション膜１２のうち端子１１と重なる部分には開口が形成されている。
　第１絶縁層３０は、ＩＣチップ１０およびモールド樹脂２０の第２面２０ａ（下面（－Ｚ側の端面））に積層されている。第２絶縁層４０は、第１絶縁層３０の下面（－Ｚ側の端面）に積層されている。つまり、絶縁層Ｌは、ＩＣチップ１０の第１面１０ａ（下面）およびモールド樹脂２０の第２面２０ａ（下面）に形成されている。言い換えれば、絶縁層Ｌは、平面視においてＩＣチップ１０およびモールド樹脂２０と重なっている。第１絶縁層３０および第２絶縁層４０の材質としては、例えば透明な樹脂（例えばポリイミド等）を好適に用いることができる。なお、絶縁層Ｌは１層構造を有していてもよいし、３層以上の構造を有していてもよい。
　再配線５０は、絶縁層Ｌに形成されている。再配線５０の材質としては、例えば銅を採用できる。再配線５０は、端子接合部５１と、貫通部５２と、延在部５３と、を有する。端子接合部５１は端子１１に接合されている。貫通部５２は端子接合部５１から下方（－Ｚの向き）に延び、厚さ方向において第１絶縁層３０を貫通している。延在部５３は、厚さ方向に直交する方向（面内方向）に延びている。延在部５３は、平面視において、ＩＣチップ１０およびモールド樹脂２０の境界を跨ぐように配置されている。以下、延在部５３のうち、平面視においてＩＣチップ１０と重なる部分をファンイン部５３Ａと称し、平面視においてモールド樹脂２０と重なる部分をファンアウト部５３Ｂと称する。図２の例では、延在部５３のうち、ファンアウト部５３Ｂに、はんだバンプＢが接合されている。これにより、平面視においてモールド樹脂２０と重なる位置に配置されたはんだバンプＢ（高周波バンプＢｓ）を、端子１１（高周波端子１１ｓ）に接続することができる。ただし、再配線５０の形状は適宜変更可能である。例えば、平面視においてＩＣチップ１０と重なるはんだバンプＢと、端子１１と、を接続する再配線５０は、ファンアウト部５３Ｂを有していなくてもよい。
　図１に示すように、本実施形態に係る半導体パッケージ１は、第１高周波バンプＢｓ１～第６高周波バンプＢｓ６からなる６つの高周波バンプＢｓを有する。また、６つの高周波バンプＢｓは、第１高周波バンプ群Ｇ１、第２高周波バンプ群Ｇ２、および第３高周波バンプ群Ｇ３からなる３つの群をなしている。第１高周波バンプ群Ｇ１には第１高周波バンプＢｓ１および第２高周波バンプＢｓ２が含まれる。第２高周波バンプ群Ｇ２には第３高周波バンプＢｓ３および第４高周波バンプＢｓ４が含まれる。第３高周波バンプ群Ｇ３には第５高周波バンプＢｓ５および第６高周波バンプＢｓ６が含まれる。
　また、各高周波バンプ群Ｇ１～Ｇ３に含まれる２つの高周波バンプＢｓには、互いに同じ種類の高周波信号が流される。例えば、第１高周波バンプ群Ｇ１に含まれる２つの高周波バンプＢｓ（第１高周波バンプＢｓ１および第２高周波バンプＢｓ２）にはローカル信号（差動信号）が流される。第２高周波バンプ群Ｇ２に含まれる２つの高周波バンプＢｓ（第３高周波バンプＢｓ３および第４高周波バンプＢｓ４）にはＶ偏波が流される。第３高周波バンプ群Ｇ３に含まれる２つの高周波バンプＢｓ（第５高周波バンプＢｓ５および第６高周波バンプＢｓ６）にはＨ偏波が流される。
　ここで、本実施形態においては、同じ種類の信号が流される高周波バンプＢｓは、平面視においてモールド樹脂２０の中心Ｏから等距離に配置されている。例えば、第１高周波バンプＢｓ１および第２高周波バンプＢｓ２は、第１中心線Ｘに関して対称に配置されることで、中心Ｏから等距離に配置されている。同様に、第３高周波バンプＢｓ３および第４高周波バンプＢｓ４は、第２中心線Ｙに関して対称に配置されることで、中心Ｏから等距離に配置されている。また、第５高周波バンプＢｓ５および第６高周波バンプＢｓ６は、第２中心線Ｙに関して対称に配置されることで、中心Ｏから等距離に配置されている。なお、中心Ｏから高周波バンプＢｓまでの距離は、平面視において中心Ｏと高周波バンプＢｓの中心とを結ぶ直線の長さとして定義される。また、本明細書において文言「等距離」「対称」には、製造誤差を取り除けば等距離、対称である場合も各々含まれるものとする。
　また、高周波バンプＢｓは、平面視において複数のＧＮＤバンプＢｇによって囲まれることが好ましい。本実施形態においては、図１に示されるように、各高周波バンプＢｓには、平面視において３つのＧＮＤバンプＢｇが隣接している。例えば、第１高周波バンプＢｓ１には、図における左、上、および下に一つずつＧＮＤバンプＢｇが配されている。以下、第１高周波バンプＢｓ１に隣接するこれら３つのＧＮＤバンプＢｇを、第１ＧＮＤバンプＢｇ１という。このような配置によれば、ＧＮＤバンプＢｇがシールドとして機能する。これにより、高周波バンプＢｓからノイズが放射されること、あるいは、空間中のノイズが高周波バンプＢｓを流れる高周波信号に影響すること、を抑制できる。なお、１つの高周波バンプＢｓに隣接するＧＮＤバンプＢｇの数は適宜変更可能である。ただし、１つの高周波バンプＢｓに対し３つ以上のＧＮＤバンプＢｇが隣接していることが望ましい。
　また、本実施形態において、高周波バンプＢｓとそれに隣接する３つのＧＮＤバンプＢｇとの間の位置関係は、全ての高周波バンプＢｓにおいて共通している。ここで、「高周波バンプＢｓとそれに隣接する３つのＧＮＤバンプＢｇとの位置関係」とは、高周波バンプＢｓから見た各ＧＮＤバンプＢｇの相対位置を意味する。また、文言「位置関係が共通する」には、回転、反転、および製造誤差を取り除けば位置関係が共通するとみなせる場合も含まれるものとする。
　例えば、第２高周波バンプＢｓ２には、第１高周波バンプＢｓ１と同様に、図における左、上、および下に一つずつＧＮＤバンプＢｇ（以下、第２ＧＮＤバンプＢｇ２という）が配されている。第２高周波バンプＢｓ２に対する第２ＧＮＤバンプＢｇ２の配置は、第１高周波バンプＢｓ１に対する第１ＧＮＤバンプＢｇ１の配置と一致する。同様に、第４高周波バンプＢｓ４には３つのＧＮＤバンプＢｇ（以下、第４ＧＮＤバンプＢｇ４という）が隣接し、第６高周波バンプＢｓ６には３つのＧＮＤバンプＢｇ（以下、第６ＧＮＤバンプＢｇ６という）が隣接している。第４高周波バンプＢｓ４に対する第４ＧＮＤバンプＢｇ４の配置は、第１高周波バンプＢｓ１に対する第ＧＮＤバンプＢｇ１の配置と一致する。第６高周波バンプＢｓ６に対する第６ＧＮＤバンプＢｇ６の配置の各々は、第１高周波バンプＢｓ１に対する第１ＧＮＤバンプＢｇ１の配置と一致する。
　また、第３高周波バンプＢｓ３には、図における右、上、および下に一つずつＧＮＤバンプＢｇ（以下、第３ＧＮＤバンプＢｇ３という）が配されている。第３高周波バンプＢｓ３に対する第３ＧＮＤバンプＢｇ３の配置は、１８０°回転させることで、第１高周波バンプＢｓ１に対する第１ＧＮＤバンプＢｇ１の配置と一致する。同様に、第５高周波バンプＢｓ５には３つのＧＮＤバンプＢｇ（以下、第５ＧＮＤバンプＢｇ５という）が隣接している。第５高周波バンプＢｓ５に対する第５ＧＮＤバンプＢｇ５の配置は、１８０°回転させることで、第１高周波バンプＢｓ１に対する第１ＧＮＤバンプＢｇ１の配置と一致する。
　また、本実施形態においては、第１高周波バンプＢｓ１と第２高周波バンプＢｓ２とは１つのＧＮＤバンプＢｇを共有している。つまり、第１ＧＮＤバンプＢｇ１であり、かつ、第２ＧＮＤバンプＢｇ２でもあるＧＮＤバンプＢｇ（以下、共通ＧＮＤバンプＢｇｃという）が存在する。
　また、本実施形態において、各高周波バンプ群Ｇ１～Ｇ３に含まれる２つの高周波バンプＢｓとＩＣチップ１０とを接続する２つの再配線５０の長さは、互いに略等しい。例えば、ＩＣチップ１０と第１高周波バンプＢｓ１とを接続する再配線５０の長さと、ＩＣチップ１０と第２高周波バンプＢｓ２とを接続する再配線５０の長さとは、互いに略等しい。なお、本明細書において文言「略等しい」には、製造誤差（１０μｍ程度）を取り除けば等しいとみなせる場合も含まれるものとする。
　図３に示すように、基板２には、複数のビアホール２ｂが形成されている。ビアホール２ｂは、スルーホールビアであってもよい。また、ビアホール２ｂ上に、パッド（高周波パッド２ｓ、ＧＮＤパッド２ｇ等）が形成されている。つまり、いわゆるパッドオンビア構造が採用されている。高周波パッド２ｓは高周波バンプＢｓに接合され、ＧＮＤパッド２ｇはＧＮＤバンプＢｇに接合される。ＧＮＤパッド２ｇは、ビアホール２ｂを介して、基板２のＧＮＤ層２ｄに接続されている。
　本実施形態に係る高周波パッド２ｓは、ビアホール２ｂを介して、アンテナ２ｃ（例えばパッチアンテナ等）に接続される。本実施形態に係る高周波モジュール３は、アンテナモジュールと呼ぶこともできる。図２および図３に示すように、ＩＣチップ１０は、再配線５０、はんだバンプＢ（高周波バンプＢｓ）、高周波パッド２ｓ、およびビアホール２ｂを介して、アンテナ２ｃに高周波信号を供給する。言い換えれば、ＩＣチップ１０とアンテナ２ｃとを結ぶ伝送経路には、再配線５０と、高周波バンプＢｓと、高周波パッド２ｓと、ビアホール２ｂと、が含まれる。基板２の材質は、例えば、ＰＰＥ（変性ポリフェニレンエーテル）等の高周波用材料であってもよい。
　また、本実施形態に係る半導体パッケージ１は、基板２に対してＳＭＴ（Ｓｕｒｆａｃｅ　Ｍｏｕｎｔ　Ｔｅｃｈｎｏｌｏｇｙ）によって実装されていてもよい。この場合、複数のはんだバンプＢにおける最小ピッチは、０．３ｍｍ以上であることが好ましい。「ピッチ」とは、隣り合うはんだバンプＢの中心間の距離である。「はんだバンプＢにおける最小ピッチ」とは、はんだバンプＢ間のピッチの最小値である。最小ピッチを０．３ｍｍ以上とすることにより、基板２における高周波パッド２ｓ、ＧＮＤパッド２ｇ等の形成を安定させるとともに、ＳＭＴにおける位置合わせの精度を高めることができる。また、最小ピッチを大きくすることで、基板２の設計の難易度を下げてコストダウンを図ることができる。なお、最小ピッチは０．４ｍｍ以上であることがより好ましい。この場合、ＳＭＴによる実装の難易度をより下げ、また、基板２の設計コストをより抑えることができる。
　より具体的に、本実施形態に係る半導体パッケージ１は、基板２に対して次のような方法で実装されてもよい。まず、塗布工程が行われる。塗布工程においては、フラックスＦと粒子状のはんだとが混合されたペーストをパッド２ｇ、２ｓ上に塗布する。次に、載置工程が行われる。載置工程においては、パッド２ｇ、２ｓが上方を向くよう基板２を配置する。そして、パッド２ｇ、２ｓとバンプＢｇ、Ｂｓとが各々接触するように、半導体パッケージ１を基板２の上に載置する。次に、加熱工程（リフロー工程）が行われる。加熱工程においては、半導体パッケージ１および基板２を加熱（リフロー）する。これにより、バンプＢｇ、Ｂｓとペースト内のはんだ粒子とを溶融させ、バンプＢｇ、Ｂｓとペースト内のはんだ粒子とを一体化させる。最後に、冷却工程が行われる。冷却工程においては、半導体パッケージ１および基板２を冷却してはんだを固体化する。これにより、パッド２ｇ、２ｓとバンプＢｇ、Ｂｓとを各々接合する。これらの工程により、半導体パッケージ１が基板２に実装され、図３に示すような高周波モジュール３が得られる。
　ここで、上記冷却工程においては、図３に示すように、フラックスＦが、バンプＢｇ、Ｂｓの周縁に残留して基板２に付着する。一般に、フラックスＦは誘電材料である。このため、基板２に付着したフラックスＦは、高周波バンプＢｓを流れる高周波信号の特性に影響を与える。そこで、本実施形態に係る半導体パッケージ１においては、上述したように、全ての高周波バンプＢｓについて、高周波バンプＢｓとそれを囲むＧＮＤバンプＢｇとの間の位置関係が共通している。このため、全ての高周波バンプＢｓについて、高周波バンプＢｓの周辺に付着するフラックスＦの形状を互いに同一にすることができる。これにより、フラックスＦが高周波信号に与える影響を高周波バンプＢｓの間で均し、高周波特性のばらつきの増大を抑制することができる。以上の理由から、本実施形態に係る高周波モジュール３においては、高周波信号への悪影響を抑えつつ、洗浄工程を省略することができる。洗浄工程は、基板２の表面からフラックスＦを除去する工程である。洗浄工程を省略することにより、作業コストを低減することができる。
　また、上記工程完了時、各高周波バンプ群Ｇ１～Ｇ３に属する２つの高周波バンプＢｓに対応する２つの伝送経路の長さは、互いに略等しくなっている。例えば、ＩＣチップ１０から第３高周波バンプＢｓ３を通ってアンテナ２ｃまで延びる伝送経路の長さと、ＩＣチップ１０から第４高周波バンプＢｓ４を通ってアンテナ２ｃまで延びる伝送経路の長さとは、互いに略等しくなっている。以下、このように伝送距離が略等しくなる原理について説明する。ただし、説明を容易とするため、第３高周波バンプＢｓ３に係る伝送経路と第４高周波バンプＢｓ４に係る伝送経路とを代表させ、これらの長さが略等しくなる原理について説明を行う。
　上述したように、ＩＣチップ１０と第３高周波バンプＢｓ３とを結ぶ再配線５０と、モールド樹脂２０と第４高周波バンプＢｓ４とを結ぶ再配線５０とは、互いに同じ長さを有する。また、基板２に形成されるビアホール２ｂの長さおよび高周波パッド２ｓの厚みは一定であるとみなせる。このため、２つの伝送経路の長さを等しくすることは、高周波バンプＢｓ３、Ｂｓ４の大きさ（高さ）を等しくすることと同義であるといえる。
　高周波モジュール３完成時における高周波バンプＢｓ３、Ｂｓ４の高さは、上述した冷却工程直前における半導体パッケージ１と基板２との間の間隔に依存する。つまり、半導体パッケージ１と基板２との間隔が狭ければ高周波バンプＢｓ３、Ｂｓ４の高さは小さくなり、当該間隔が広ければ高周波バンプＢｓ３、Ｂｓ４の高さは大きくなる。したがって、理想的には、冷却工程直前において、半導体パッケージ１と基板２との間隔が、半導体パッケージ１の全体にわたって一定であることが望ましい。しかし、ＩＣチップ１０およびモールド樹脂２０と、絶縁層Ｌと、の間には熱膨張係数の差がある。このため、加熱工程において、半導体パッケージ１には反りが生じる。したがって、半導体パッケージ１と基板２との間隔は面内方向において不均一になりやすい。
　そこで、本実施形態に係る半導体パッケージ１においては、第３高周波バンプＢｓ３および第４高周波バンプＢｓ４が、平面視において半導体パッケージ１の中心Ｏから等距離に配されている。加熱工程において、半導体パッケージ１は中心Ｏについて対称的に反ると考えられる。このため、半導体パッケージ１に反りが生じたとしても、第３高周波バンプＢｓ３の位置における半導体パッケージ１と基板２との間隔と、第４高周波バンプＢｓ４の位置における半導体パッケージ１と基板２との間隔と、の差を抑制することができる。したがって、第３高周波バンプＢｓ３の大きさ（高さ）と第４高周波バンプＢｓ４の大きさ（高さ）との差を抑制し、第３高周波バンプＢｓ３に係る伝送経路の長さと第４高周波バンプＢｓ４に係る伝送経路の長さとの差を抑制することができる。同様の原理により、第５高周波バンプＢｓ５に係る伝送経路の長さと第６高周波バンプＢｓ６に係る伝送経路の長さとの差を抑制することができる。また、第１高周波バンプＢｓ１および第２高周波バンプＢｓ２はローカル信号（差動信号）の伝送経路を構成する高周波バンプＢｓであるが、同様の原理により、第１高周波バンプＢｓ１に係る伝送経路の長さと第２高周波バンプＢｓ２に係る伝送経路の長さとの差を抑制できる。
　以上説明したように、本実施形態に係る半導体パッケージ１は、第１面１０ａを有するＩＣチップ１０と、平面視においてＩＣチップ１０を囲み、平面視における外形が長方形であり、第１面１０ａと同じ向きを向く第２面２０ａを有する、モールド樹脂２０と、第１面１０ａおよび第２面２０ａに形成された絶縁層Ｌと、絶縁層Ｌに形成された複数のはんだバンプＢと、絶縁層Ｌに形成され、ＩＣチップ１０を複数のはんだバンプＢに接続する複数の再配線５０と、を備え、複数のはんだバンプＢには、ＩＣチップ１０の高周波端子１１ｓに接続されて互いに同じ種類の高周波信号が流される２つの高周波バンプＢｓ１、Ｂｓ２が含まれ、高周波バンプＢｓ１、Ｂｓ２は、平面視においてモールド樹脂２０の中心Ｏから等距離に配置されている。
　この構成により、ＩＣチップ１０およびモールド樹脂２０と絶縁層Ｌとの間の熱膨張係数の差に起因して半導体パッケージ１が反ったとしても、高周波バンプＢｓに係る伝送距離差を抑制することができる。
　また、平面視におけるＩＣチップ１０の外形は長方形であり、平面視においてＩＣチップ１０の中心Ｏ´とモールド樹脂２０の中心Ｏとが一致する。この構成により、半導体パッケージ１の反りの対称性を高め、より確実に伝送距離差を抑制することができる。
　また、本実施形態に係る半導体パッケージ１は、はんだバンプＢを除いた厚みが１ｍｍ以下であってもよい。このように半導体パッケージ１の厚みが小さい場合、半導体パッケージ１は反りやすくなる。しがしながら、半導体パッケージ１が上記の特徴を有することにより、伝送距離差を効果的に抑制することができる。
　また、複数のはんだバンプＢにおける最小ピッチは０．３ｍｍ以上であってもよい。この構成によれば、基板２におけるパッドの形成を安定化させるとともに、ＳＭＴにおける位置合わせの精度を高めることができる。また、最小ピッチを大きくすることで、基板２の設計の難易度を下げてコストダウンを図ることができる。
　また、複数のはんだバンプＢには、ＩＣチップ１０のＧＮＤ端子１１ｇに再配線５０を介して接続される複数のＧＮＤバンプＢｇが含まれ、２つの高周波バンプＢｓには、第１高周波バンプＢｓ１および第２高周波バンプＢｓ２が含まれ、複数のＧＮＤバンプＢｇには、平面視において第１高周波バンプＢｓ１に隣接する複数の第１ＧＮＤバンプＢｇ１と、平面視において第２高周波バンプＢｓ２に隣接する複数の第２ＧＮＤバンプＢｇ２と、が含まれ、第１高周波バンプＢｓ１と複数の第１ＧＮＤバンプＢｇ１との間の位置関係と、第２高周波バンプＢｓ２と複数の第２ＧＮＤバンプＢｇ２との間の位置関係とは、互いに同じであってもよい。この構成を有する半導体パッケージ１を基板２に実装して高周波モジュール３を製造することにより、高周波バンプＢｓ１、Ｂｓ２の周辺に付着するフラックスＦの形状を互いに同一にすることができる。これにより、フラックスＦが高周波信号に与える影響を高周波バンプＢｓの間で均し、高周波特性のばらつきの増大を抑制することができる。
　また、複数のＧＮＤバンプＢｇには、第１ＧＮＤバンプＢｇ１であり、かつ、第２ＧＮＤバンプＢｇ２でもあるＧＮＤバンプＢｇ（共通ＧＮＤバンプＢｇｃ）が含まれていてもよい。この構成によれば、半導体パッケージ１の小型化を実現しやすくなる。
　また、本実施形態に係る高周波モジュール３は、上記した半導体パッケージ１と、半導体パッケージ１が実装された基板２と、を備え、基板２は、高周波バンプＢｓに接合される高周波パッド２ｓと、ＧＮＤバンプＢｇに接合されるＧＮＤパッド２ｇと、を有し、基板２のうち高周波パッド２ｓの周縁に位置する部位および基板２のうちＧＮＤパッド２ｇの周縁に位置する部位には、フラックスＦが付着している。この構成により、高周波バンプＢｓ１、Ｂｓ２の周辺に付着するフラックスＦの形状を互いに同一にすることができる。これにより、フラックスＦが高周波信号に与える影響を高周波バンプＢｓの間で均し、高周波特性のばらつき増大を抑制することができる。
　なお、本発明の技術的範囲は前記実施形態に限定されず、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
　例えば、モールド樹脂２０の外形は、平面視において正方形であってもよい。同様に、ＩＣチップ１０の外形は、平面視において正方形であってもよい。つまり、ＩＣチップ１０およびモールド樹脂２０の外形は、各々矩形であればよい。なお、本明細書において文言「正方形」には、製造誤差を取り除けば正方形とみなせる場合も含まれるものとする。
　また、各高周波バンプ群Ｇ１～Ｇ３が含む高周波バンプＢｓの数は３つまたは４つであってもよい。言い換えれば、互いに同じ種類の高周波信号が流される高周波バンプＢｓが３つまたは４つ存在してもよい。この場合においても、各高周波バンプ群Ｇ１～Ｇ３において高周波バンプＢｓとモールド樹脂２０の中心Ｏとを等距離とすることにより、前記実施形態と同様の作用効果を得ることができる。また、高周波バンプ群の数も適宜変更可能である。
　また、前記実施形態では、全ての高周波バンプＢｓにおいて高周波バンプＢｓとＧＮＤバンプＢｇとの位置関係が同じであると説明したが、高周波バンプＢｓとＧＮＤバンプＢｇとの位置関係はこれに限られない。例えば、異なる機能を有する（例えば、ＬＯ信号が流される）一部の高周波バンプ群におけるバンプＢｓ、Ｂｇ間の位置関係が、他の高周波バンプ群におけるバンプＢｓ，Ｂｇ間の位置関係と異なっていてもよい。
　また、前記実施形態においては第１高周波バンプＢｓ１と第２高周波バンプＢｓ２とがＧＮＤバンプＢｇを共有していたが、第３高周波バンプＢｓ３と第４高周波バンプＢｓ４とがＧＮＤバンプＢｇを共有するように各高周波バンプＢｓ１～Ｂｓ６が配置されていてもよい。あるいは、第５高周波バンプＢｓ５と第６高周波バンプＢｓ６とがＧＮＤバンプＢｇを共有するように各高周波バンプＢｓ１～Ｂｓ６が配置されていてもよい。
　また、ＩＣチップ１０からアンテナ２ｃまでの伝送距離を一定にすることができれば、再配線５０の長さは異なっていてもよい。
　また、平面視においてモールド樹脂２０の中心ＯとＩＣチップ１０の中心Ｏ´とは一致していなくてもよい。
　また、半導体パッケージ１と基板２との間にアンダーフィルが塗布されてもよい。アンダーフィルは、エポキシやシリカ等のフィラーを含有していてもよい。この場合、ＩＣチップ１０とモールド樹脂２０との接続の機械的強度を高めることができる。
　その他、本発明の趣旨を逸脱しない範囲で、上記した実施形態における構成要素を周知の構成要素に置き換えることは適宜可能であり、また、上記した実施形態や変形例を適宜組み合わせてもよい。
　１…半導体パッケージ　２…基板　２ｓ…高周波パッド　２ｇ…ＧＮＤパッド　３…高周波モジュール　１０…ＩＣチップ　１０ａ…第１面　１１ｓ…高周波端子　１１ｇ…ＧＮＤ端子　２０…モールド樹脂　２０ａ…第２面　５０…再配線　Ｂ…はんだバンプ　Ｂｓ…高周波バンプ　Ｂｓ１…第１高周波バンプ　Ｂｓ２…第２高周波バンプ　Ｂｇ…ＧＮＤバンプ　Ｂｇ１…第１ＧＮＤバンプ　Ｂｇ２…第２ＧＮＤバンプ　Ｌ…絶縁層　Ｏ…モールド樹脂の中心　Ｏ´…ＩＣチップの中心　Ｆ…フラックス

Claims (9)

  1. 　第１面を有するＩＣチップと、
    　平面視において前記ＩＣチップを囲み、平面視における外形が長方形または正方形であり、前記第１面と同じ向きを向く第２面を有する、モールド樹脂と、
    　前記第１面および前記第２面に形成された絶縁層と、
    　前記絶縁層に形成された複数のはんだバンプと、
    　前記絶縁層に形成され、前記ＩＣチップを前記複数のはんだバンプに接続する複数の再配線と、を備え、
    　前記複数のはんだバンプには、前記ＩＣチップの高周波端子に接続されて互いに同じ種類の高周波信号が流される２つ以上４つ以下の高周波バンプが含まれ、
    　前記２つ以上４つ以下の高周波バンプは、平面視において前記モールド樹脂の中心から等距離に配置されている、半導体パッケージ。
  2. 　前記複数の再配線のうち、前記ＩＣチップを前記２つ以上４つ以下の高周波バンプに接続する再配線の長さは互いに等しい、請求項１に記載の半導体パッケージ。
  3. 　平面視における前記ＩＣチップの外形は長方形または正方形であり、
    　平面視において前記ＩＣチップの中心と前記モールド樹脂の中心とが一致する、請求項１または２に記載の半導体パッケージ。
  4. 　前記はんだバンプを除いた厚みが１ｍｍ以下である、請求項１から３のいずれか一項に記載の半導体パッケージ。
  5. 　前記複数のはんだバンプにおける最小ピッチは０．３ｍｍ以上である、請求項１から４のいずれか一項に記載の半導体パッケージ。
  6. 　前記２つ以上４つ以下の高周波バンプは、平面視で前記モールド樹脂と重なった位置にある、請求項１から５のいずれか一項に記載の半導体パッケージ。
  7. 　前記複数のはんだバンプには、前記ＩＣチップのＧＮＤ端子に前記再配線を介して接続される複数のＧＮＤバンプが含まれ、
    　前記２つ以上４つ以下の高周波バンプには、第１高周波バンプおよび第２高周波バンプが含まれ、
    　前記複数のＧＮＤバンプには、平面視において前記第１高周波バンプに隣接する複数の第１ＧＮＤバンプと、平面視において前記第２高周波バンプに隣接する複数の第２ＧＮＤバンプと、が含まれ、
    　前記第１高周波バンプと前記複数の第１ＧＮＤバンプとの間の位置関係と、前記第２高周波バンプと前記複数の第２ＧＮＤバンプとの間の位置関係とは、互いに同じである、請求項１から６のいずれか一項に記載の半導体パッケージ。
  8. 　前記複数のＧＮＤバンプには、前記第１ＧＮＤバンプであり、かつ、前記第２ＧＮＤバンプでもあるＧＮＤバンプが含まれる、請求項７に記載の半導体パッケージ。
  9. 　請求項７または８に記載の半導体パッケージと、
    　前記半導体パッケージが実装された基板と、を備え、
    　前記基板は、前記高周波バンプに接合される高周波パッドと、前記ＧＮＤバンプに接合されるＧＮＤパッドと、を有し、
    　前記基板のうち前記高周波パッドの周縁に位置する部位および前記基板のうち前記ＧＮＤパッドの周縁に位置する部位には、フラックスが付着している、高周波モジュール。
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