KR100404487B1

KR100404487B1 - 반도체 집적 회로

Info

Publication number: KR100404487B1
Application number: KR10-2001-0074108A
Authority: KR
Inventors: 다카바야시츠토무; 모리자네시즈오
Original assignee: 미쓰비시덴키 가부시키가이샤
Priority date: 2001-03-19
Filing date: 2001-11-27
Publication date: 2003-11-05
Also published as: US20020130424A1; US6727596B2; JP2002280453A; TW503561B; KR20020074376A

Abstract

본 발명은 보다 많은 수의 I/O 버퍼를 배치할 수 있는 반도체 집적 회로를 얻는 것으로, I/O 버퍼(31)의 Vdd 배선 L1 및 Vss 배선 L2를 경계로 하여 상하 위치에 신호용 범프 영역(21)을 분산하여 배치하는 것에 의해, 신호용 범프로부터 I/O 버퍼(31)로의 배선 배치 방향을 두 방향으로 분산시킨다.

Description

반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT}

본 발명은 입출력 단자로 입출력되는 신호를 버퍼링하는 복수의 입출력 버퍼를 구비한 반도체 집적 회로에 관한 것이다.

고도의 정보화가 진행되고, 사회가 정보의 고정밀도화를 요구함에 따라, 처리 신호의 다(多)비트화가 요구되어, 반도체 집적 회로에 있어서도 처리 신호 수의증대에 대응해야 할뿐만 아니라, 입출력 신호 수가 많은 반도체 집적 회로의 수요도 점점 불어나고 있다. 현재까지는, 반도체 집적 회로의 축소화에 따라 대응하여 왔지만, 축소화하는 데에는 프로세스 상의 기술 개혁이 필요하고, 축소화를 달성시키기 위해서는 기술의 축적을 위해 상당한 시간이 걸린다.

도 11은 종래의 반도체 집적 회로의 개략 구성도이다. 또한, 도 12는 도 11에 나타내는 I/O 버퍼(131)를 설명하기 위한 설명도이다. 도 11에 있어서, 종래의 반도체 집적 회로(100)에서는, I/O 버퍼(131)를, 도 12(a)의 패드 P에 대한 방향이 모두 반도체 집적 회로(100)의 다이싱 라인(dicing line)(150)에 수직인 방향으로 되도록 배치하고 있다.

또한, 각 I/O 버퍼(131)는 칩 코어 영역(chip core area)(120)을 넓게 취하기 위해서 최외부에 배치하고 있고, 그 때문에, 반도체 집적 회로(100)는 칩 코어 영역(120) 측의 신호용 범프 영역(121)에, I/O 버퍼(131)와의 접속을 행하는 신호용 범프(141)를 배치하고 있다. 또, 도 12(a)에 있어서, 참조 부호 132는 프리버퍼부이며, 참조 부호 133은 최종 드라이버부이다. 또한, 도 11 및 도 12(a)에서, L1 및 L2는 각각 최종 드라이버부(133)에 공급하는 전원 전압선(이하, Vdd 배선이라고 칭함) 및 GND선(이하, Vss 배선이라고 칭함)이다.

그러나, 종래의 반도체 집적 회로에서는, I/O 버퍼(131)의 크기가 그 내부의 범프(bump)와 패드 P를 접속하는 배선 배치의 제약에 따라서 제한되기 때문에, 반도체 집적 회로에 탑재할 수 있는 I/O 버퍼(131)의 최대 수는 칩 크기에 의해서 결정된다. 바꾸어 말하면, 예컨대, 칩 코어 영역(120)을 차지하는 회로(게이트 어레이 등)의 크기가 작은 경우에도, 필요한 입출력 단자 수를 확보하기 위해서 반도체 집적 회로 전체를 크게 해야하므로, 결과적으로 칩 코어 영역(120)을 낭비하는 경우가 있었다.

예컨대, 도 12(b)에 도시하는 바와 같이, 병렬 배치된 I/O 버퍼(131)의 근방에서, 신호용 범프(141)나 코어 전원용 범프(140), Vdd 배선용 범프(142), Vss 배선용 범프(143) 등의 각 범프는 상술한 배선 배치의 제약에 근거하여, 소정 간격의 범프 배치선 BL1∼BL9 상에 소정의 위치 관계로 배치된다. 도 12(b)에서는, 그 제약에 의해, 범프 배치선 BL4∼BL9 상에 배치된 칩 코어 영역(120) 상의 6개의 신호용 범프(141)와, 6개의 I/O 버퍼(131)가 각각 일대일로 대응하여 접속되어 있다. 즉, 상기 제약에서는, 범프 배치선 BL9가 I/O 버퍼(131)와 접속할 수 있는 범프 배치선의 상한이며, 이 상한은 각 I/O 버퍼(131)의 폭을 단순히 축소하는 것만으로 변화되는 것은 아니다.

또한, I/O 버퍼(131)가 그 방향을 모두 반도체 집적 회로(100)의 다이싱 라인(150)에 수직인 방향이 되도록 배치되어 있기 때문에, 도 11에 도시하는 바와 같이, 반도체 집적 회로(100)의 네 모서리에 빈 영역(140)이 생겨 있었다.

본 발명은 상기 문제점을 해결하기 위해서 된 것으로, 동일 변에 위치하는 I/O 버퍼의 배치 위치 또는 방향을 변경함으로써, 종래와 동일 크기의 반도체 집적 회로에 대하여 배치할 수 있는 I/O 버퍼의 수를 증가시키는 것, 바꾸어 말하면, 칩코어 영역의 낭비를 감소시킨 반도체 집적 회로를 얻는 것을 목적으로 한다.

도 1은 실시예 1에 따른 반도체 집적 회로의 개략 구성도,

도 2는 실시예 1에 따른 반도체 집적 회로의 I/O 버퍼를 설명하기 위한 설명도,

도 3은 실시예 1에 따른 반도체 집적 회로의 I/O 버퍼를 설명하기 위한 설명도,

도 4는 실시예 2에 따른 반도체 집적 회로의 I/O 버퍼의 확대도,

도 5는 실시예 2에 따른 반도체 집적 회로의 I/O 버퍼를 설명하기 위한 설명도,

도 6은 실시예 3에 따른 반도체 집적 회로의 I/O 버퍼를 설명하기 위한 설명도,

도 7은 실시예 3에 따른 반도체 집적 회로에 있어서, 빈 영역을 설명하기 위한 설명도,

도 8은 실시예 3에 따른 반도체 집적 회로에 있어서, I/O 버퍼를 빈 영역에 배치한 상태를 도시하는 도면,

도 9는 실시예 3에 따른 반도체 집적 회로의 개략 구성도,

도 10은 실시예 3에 따른 다른 반도체 집적 회로의 개략 구성도,

도 11은 종래의 반도체 집적 회로의 개략 구성도,

도 12는 종래의 반도체 집적 회로의 I/O 버퍼를 설명하기 위한 설명도.

도면의 주요 부분에 대한 부호의 설명

10, 100 : 반도체 집적 회로 20, 120 : 칩 코어 영역

21, 121 : 신호용 범프 영역 31, 61, 71, 131 : I/O 버퍼

32, 132 : 프리버퍼부 33, 133 : 최종 드라이버부

50, 150 : 다이싱 라인 140 : 빈 영역

AL3, AL3' : 배선 d : 간격

H : 스루홀 L1 : Vdd 배선

L2 : Vss 배선 P : 패드

상술한 과제를 해결하여, 목적을 달성하기 위해서, 본 발명에 따른 반도체 집적 회로에 있어서는, 외연에 배치된 복수의 입출력 패드와, 상기 입출력 패드로 입출력되는 신호를 버퍼링하는 I/O 버퍼를 구비한 반도체 집적 회로에 있어서, 칩 코어의 입출력 범프인 신호용 범프에 의해서 구성되고, 또한 상기 I/O 버퍼에 대하여 칩 코어 영역 측에 배치된 제 1 신호용 범프 영역과, 칩 코어의 입출력 범프인 신호용 범프에 의해서 구성되고, 또한 상기 I/O 버퍼에 대하여 외연 측에 배치된 제 2 신호용 범프 영역을 구비하되, 상기 I/O 버퍼는 상기 제 1 신호용 범프 영역과 상기 제 2 신호용 범프 영역을 사이에 둔 위치에 배치되고, 또한 상기 제 1 신호용 범프 영역의 신호용 범프와 상기 제 2 신호용 범프 영역의 신호용 범프에 접속되는 것을 특징으로 한다.

본 발명에 따르면, I/O 버퍼가, 두 개의 신호용 범프 영역을 사이에 둔 위치에 배치되기 때문에, 신호용 범프로부터 I/O 버퍼에 이르는 배선의 배치를 두 방향으로 분산시킬 수 있다.

다음의 발명에 따른 반도체 집적 회로에 있어서는, 외연에 배치된 복수의 입출력 패드와, 상기 입출력 패드로 입출력되는 신호를 버퍼링하고, 또한 제 1 단부, 전원선 접속부, GND선 접속부, 제 2 단부를 순서대로 배치하여 구성된 복수의 I/O 버퍼를 구비한 반도체 집적 회로에 있어서, 상기 복수의 I/O 버퍼는 상기 제 1 단부와 상기 전원선 접속부 사이에 상기 입출력 패드를 배치한 제 1 I/O 버퍼와, 상기 제 2 단부와 상기 GND선 접속부 사이에 상기 입출력 패드를 배치한 제 2 I/O 버퍼를 포함하는 것을 특징으로 한다.

본 발명에 따르면, 입출력 패드의 위치가 상대적인 제 1 I/O 버퍼와 제 2 I/O 버퍼를 구비하므로, 전원선이나 GND선의 접속을 위한 스루홀의 유무에 따라서, 적절히 선택적으로 제 1 I/O 버퍼와 제 2 I/O 버퍼를 배치하는 것에 의해, 입출력 패드와 범프의 배선이 우회 경로로 되는 것을 방지할 수 있다.

다음의 발명에 따른 반도체 집적 회로에 있어서는, 외연에 배치된 복수의 입출력 패드와, 상기 입출력 패드로 입출력되는 신호를 버퍼링하는 복수의 I/O 버퍼를 구비한 반도체 집적 회로에 있어서, 상기 복수의 I/O 버퍼는 제 1 단부, 전원선 접속부, GND선 접속부, 제 2 단부를 순서대로 배치하여 구성된 제 1 I/O 버퍼와, 상기 제 1 I/O 버퍼의 상기 전원선 접속부와 상기 GND선 접속부의 위치를 교체하여 구성된 제 2 I/O 버퍼를 포함하고, 네 방향으로 상기 제 1 I/O 버퍼를 병렬로 배치하여 사각형을 형성하고, 상기 제 2 I/O 버퍼를, 상기 제 1 I/O 버퍼의 전원선 접속부에 접속되는 전원선에 해당 제 2 I/O 버퍼의 전원선 접속부를 접속하고, 또한 상기 제 1 I/O 버퍼의 GND선 접속부에 접속되는 GND선에 해당 제 2 I/O 버퍼의 GND선 접속부를 접속하여 상기 사각형의 네 모서리에 배치한 것을 특징으로 한다.

본 발명에 따르면, 빈 영역으로 되는 네 모서리에, 네 변에 병렬로 배치된 제 1 I/O 버퍼와는 방향이 다른 제 2 I/O 버퍼를 배치할 수 있다.

본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.

이하에, 본 발명에 따른 반도체 집적 회로의 실시예를 도면에 근거하여 상세히 설명한다. 또, 본 실시예에 의해 본 발명이 한정되는 것은 아니다.

(실시예 1)

우선, 실시예 1에 따른 반도체 집적 회로에 대하여 설명한다. 종래의 반도체 집적 회로에서는, I/O 버퍼와 접속된 칩 코어 영역 측의 신호용 범프가 모두, I/O 버퍼의 최종 드라이버부의 Vdd 배선 및 Vss 배선에 대하여 칩 코어 영역 측에 배치되어 있기 때문에, 각 범프와 I/O 버퍼를 접속하는 배선은 한 방향으로 배치되어 있었다. 이에 대하여, 실시예 1에 따른 반도체 집적 회로는 Vdd 배선 및 Vss 배선을 경계로 하여 상하 위치에 칩 코어 측의 신호용 범프를 분산하여 배치함으로써, 배선의 배치 방향을 분산시킨 것을 특징으로 하고 있다.

도 1은 실시예 1에 따른 반도체 집적 회로의 개략 구성도이다. 또한, 도 2는 도 1에 나타낸 I/O 버퍼(31)를 설명하기 위한 설명도이다. 도 1에 있어서, 실시예 1에 따른 반도체 집적 회로(10)에서는, I/O 버퍼(31)를, 도 2(a)의 패드 P에 대한 방향이 모두 반도체 집적 회로(10)의 다이싱 라인(50)에 수직인 방향으로 되도록, 또한 다이싱 라인(50)으로부터 거리 d만큼 간격을 두어 배치하고 있다. 또, 도 2(a)에 있어서, 참조 부호 32는 프리버퍼부이며, 참조 부호 33은 최종 드라이버부이다. 또한, 도 1 및 도 2(a)에서, 참조 부호 L1 및 L2는 각각 최종 드라이버부(33)의 전원선이 되는 Vdd 배선 및 Vss 배선이다.

여기서, 도 2(b)에 도시하는 바와 같이, I/O 버퍼(31)는 칩 코어 영역(20)의 신호용 범프가 배치된 두 개의 그룹 B1과 B2가 상하에 위치하도록 배치되어 있다. 이것은, 도 1에서, 신호용 범프 영역(21)이 두 개의 영역으로 나뉘어져 있는 것을 의미한다. 또, 도 2(b)에 있어서, 참조 부호 42는 Vdd 배선용 범프이며, 참조 부호 43은 Vss 배선용 범프이다.

이러한 배치에 의해, I/O 버퍼(31)와 신호용 범프를 접속하는 배선에 있어서, 그룹 B1에 속하는 신호용 범프로부터의 배선은 지면 위쪽에서 아래쪽 방향으로 배치되고, 그룹 B2에 속하는 신호용 범프로부터의 배선은 지면 아래쪽에서 위쪽 방향으로 배치된다. 즉, 배선을 한 방향에서 집중하여 배치할 필요가 없어진다.

예컨대, 도 2(b)에 도시하는 바와 같이, 병렬 배치된 I/O 버퍼(31)의 근방에서, 그룹 B1에 속하는 신호용 범프는 종래와 같은 간격의 범프 배치선 BL9∼BL13 상에 소정의 위치 관계로 배치되고, 그룹 B2에 속하는 신호용 범프는 종래와 같은 간격의 범프 배치선 BL1∼BL4 상에 소정의 위치 관계로 배치된다. 도 2(b)에서는, 상술한 배선의 제약을 고수하면서, 그룹 B1에 속하는 5개의 신호용 범프와 그룹 B2에 속하는 4개의 신호용 범프로부터의 배선을 중앙부에 위치하는 I/O 버퍼(31) 방향으로 배치하고 있다.

특히, 도 2(b)에 도시하고 있는 신호용 범프의 배치 폭은 도 12(b)에 도시한 신호용 범프의 배치 폭과 동일 폭을 갖는다. 즉, 같은 신호용 범프의 배치 폭에 있어서, 도 12(b)에 도시한 반도체 집적 회로에서는, 범프 배치선 BL4∼BL9 상에 배치된 6개의 신호용 범프(141)와, 6개의 I/O 버퍼(131)가 각각 일대일로 대응하여접속되어 있었던 것에 비하여, 실시예 1에 따른 반도체 집적 회로에서는, I/O 버퍼(31)를 향해서, 범프 배치선 BL1∼BL4 및 BL9∼BL13 상에 배치된 총 9개의 신호용 범프로부터의 배선이 가능하게 된다.

이것은 I/O 버퍼(31)를 종래의 I/O 버퍼(131)의 횡 폭의 크기보다도 작게 하여, 상기한 9개의 신호용 범프에 대하여, 9개의 I/O 버퍼(31)를 각각 일대일로 대응시켜 접속할 수 있게 되는 것을 의미한다. 바꾸어 말하면, 반도체 집적 회로(10)는 종래와 같은 반도체 집적 회로의 크기에 보다 많은 I/O 버퍼(31)를 배치할 수 있다.

이상에 설명한 바와 같이, 실시예 1에 따른 반도체 집적 회로에 따르면, I/O 버퍼를, 칩 코어 영역의 신호용 범프가 상하에 위치하도록 배치하고 있으므로, 신호용 패드로부터 I/O 버퍼로 향하는 배선 방향을 두 방향으로 분산시킬 수 있고, 그 결과, 소정 폭의 I/O 버퍼의 배치 영역을 향해서, 종래보다도 많은 배선을 배치할 수 있다. 즉, 소정 폭의 I/O 버퍼의 배치 영역 내에, 종래보다도 횡 폭의 크기가 작은 I/O 버퍼를 종래보다 많이 배치할 수 있어, 결과적으로, I/O 버퍼의 축소화가 도모되어, I/O 버퍼 수, 즉 입출력 신호 수를 증가시킬 수 있다.

(실시예 2)

다음에, 실시예 2에 따른 반도체 집적 회로에 대하여 설명한다. 실시예 2에 따른 반도체 집적 회로는, 실시예 1에 따른 반도체 집적 회로에 있어서, I/O 버퍼의 패드 P를, Vdd 배선 L1 및 Vss 배선 L2에 대하여 프리버퍼부 측으로 배치한 것을 특징으로 하고 있다.

도 3은 실시예 1에 따른 반도체 집적 회로를 설명하기 위한 설명도이다. 도 3에 도시하는 바와 같이, 상층에 최종 드라이버부(33)와 Vss 배선 L2를 접속하기 위한 스루홀 H가 배치된 I/O 버퍼에 대하여, 그 I/O 버퍼의 패드 P에 칩 코어 영역(20) 측의 신호용 범프를 접속해야 하는 경우, 실시예 1에 따른 반도체 집적 회로에서는, 배선 AL3과 같이, 스루홀 H를 우회한 배선을 형성해야 한다. 그러나, 배선 AL3과 같은 우회 회로는 다른 배선의 배치에 영향을 주기 때문에 바람직하지 못하다.

그래서, 실시예 2에 따른 반도체 집적 회로에서는, Vss 배선 L2 상(Vdd 배선 L1 상에서도 마찬가지)에 스루홀 H가 위치하는 I/O 버퍼(31)에 대해서는, 패드를, Vdd 배선 L1 및 Vss 배선 L2에 대하여 칩 코어 영역(20) 측에 배치한다.

도 4는 실시예 2에 따른 반도체 집적 회로의 I/O 버퍼의 확대도이다. 도 4에 도시하는 바와 같이, I/O 버퍼(61)는 패드 P를 Vdd 배선 L1 및 Vss 배선 L2에 대하여 칩 코어 영역(20) 측(지면 위쪽)에 배치하고 있다. 도 5는 이 I/O 버퍼(61)를 설명하기 위한 설명도이다. 도 5에 도시하는 바와 같이, Vss 배선 L2 상에 스루홀 H가 위치하는 I/O 버퍼(61)에서는, 패드 P가 Vdd 배선 L1 및 Vss 배선 L2에 대하여 지면 위쪽(칩 코어 영역(20) 측)에 배치되어 있고, 이 패드 P와 그룹 B1에 속하는 신호용 범프의 접속은 스루홀 H에 영향을 주지 않는 배선 AL3'에 의해서 접속된다.

특히, 도 5에 도시하는 바와 같이, 패드 P의 위치만 다른 I/O 버퍼(31, 61)를 동일한 반도체 집적 회로 상에 배치하여도 좋다. 예컨대, 패드 P와 그룹 B1에 속하는 신호용 범프를 접속해야 하는 I/O 버퍼로는, 패드 P가 프리버퍼 측에 위치하는 I/O 버퍼(61)를 배치하고, 반대일 경우에, 패드 P와 그룹 B2에 속하는 신호용 범프를 접속해야 하는 I/O 버퍼로는, 패드 P가 다이싱 라인 측에 위치하는 I/O 버퍼(31)를 배치한다. 이것에 의해, 배선을 우회시키지 않고서 그 거리를 짧게 할 수 있고, 배선이 최종 드라이버부(33)로부터 받는 간섭이나 배선 사이의 신호 간섭도 경감할 수 있게 된다.

이상에 설명한 바와 같이, 실시예 2에 따른 반도체 집적 회로에 따르면, I/O 버퍼의 범프 위치를 패드에 대하여 분산시켜 배치하고, 또한, 패드를 전원선(Vdd 배선 L1 및 Vss 배선 L2)의 스루홀 유무에 따라 배선이 우회하지 않는 위치에 배치함으로써, 패드와 범프의 배선 배치를 간단하게 하여, I/O 버퍼의 축소화를 도모하고, 또한 I/O 버퍼 수, 즉 입출력 신호 수를 증가시킬 수 있다. 특히, 제품으로서의 반도체 IC의 입출력 핀으로부터 신호용 범프와 배선하는 어셈블리 기판의 배선도 간단해지기 때문에, 배선간 거리의 제약도 지키기 쉽게 되고, I/O 버퍼의 수를 많게 할 수 있다.

(실시예 3)

다음에, 실시예 3에 따른 반도체 집적 회로에 대하여 설명한다. 실시예 3에 따른 반도체 집적 회로는 반도체 집적 회로의 네 모서리에 생성되어 있던 빈 영역에, 배치 방향을 반전시킨 I/O 버퍼를 배치하는 것을 특징으로 하고 있다.

도 6은 실시예 3에 따른 반도체 집적 회로의 I/O 버퍼를 설명하기 위한 설명도이다. 또, 도 6에서, 도 2와 공통하는 부분은 동일 부호를 부여하여 그 설명을 생략한다. 또한, 도 6에 있어서, I/O 버퍼(71)는 I/O 버퍼(31)의 방향을 반전시킨 구성이며, Vdd 배선 L1과 Vss 배선 L2를, I/O 버퍼(31)와 공통으로 이용하고 있다. 여기서, I/O 버퍼(31)는 패드 P 측에서 순서대로 Vss 배선 L2, Vdd 배선 L1을 배치하고 있으므로, 이 I/O 버퍼의 방향을 단순히 반전시켜 I/O 버퍼(71)를 구성하여도, 양자 사이에서, Vdd 배선 L1 및 Vss 배선 L2를, 직선 형상을 유지한 상태에서 그들을 공통으로 이용할 수는 없다.

그래서, I/O 버퍼(71)에 대해서는, 도 6에 도시하는 바와 같이, 패드 P 측에서 순서대로 Vdd 배선 L1, Vss 배선 L2를 배치한다. 그에 따라, 방향이 반대인 I/O 버퍼(31, 71)를, 공통의 Vdd 배선 L1 및 Vss 배선 L2 상에 인접시켜 배치할 수 있게 된다.

도 7은 반도체 집적 회로의 빈 영역을 설명하기 위한 설명도이다. 도 7에 도시하는 바와 같이, 원으로 둘러싼 부분(80)(네 모서리)은 회로로서 유효하게 이용되어 있지 않고, 빈 영역으로 되어있다. 그래서, 도 6에 나타낸 두 개의 I/O 버퍼의 인접 관계에 근거하여, 상기한 빈 영역에, I/O 버퍼를 배치한다.

도 8은, 실시예 3에 따른 반도체 집적 회로에 있어서, 빈 영역에 I/O 버퍼를 배치한 상태를 도시하는 도면이다. 도 8에 도시하는 바와 같이, 빈 영역에, I/O 버퍼(71)의 개수가 최대로 배치되도록 복수개 병렬로 배치한다. 도 9는 실시예 3에 따른 반도체 집적 회로의 개략 구성도이며, 네 모서리의 빈 영역에 I/O버퍼(71)가 배치된 상태를 나타내고 있다.

또한, 실시예 1에서 설명한 도 1에서, 모든 I/O 버퍼(31)를 상기한 I/O 버퍼(71)로 치환할 수도 있다. 도 10은 이 경우의 반도체 집적 회로의 개략 구성도이다. 도 10에 도시하는 바와 같이, 프리버퍼부(32) 및 최종 드라이버부(33)가 모두 Vdd 배선 L1 및 Vss 배선 L2에 대하여 외측에 배치되기 때문에, 결과적으로, Vdd 배선 L1 및 Vss 배선 L2에 필요한 선 길이가 짧게 되어, 재료 비용의 절감을 도모할 수 있다.

이상에서 설명한 바와 같이, 실시예 3에 따른 반도체 집적 회로에 의하면, 빈 영역의 칩의 네 모서리에, 반전시킨 I/O 버퍼를 배치함으로써, 반도체 집적 회로의 입출력 신호 수를 더 많게 할 수 있다.

이상, 설명한 바와 같이, 본 발명에 따르면, I/O 버퍼가, 두 개의 신호용 범프 영역을 사이에 둔 위치에 배치되므로, 신호용 범프로부터 I/O 버퍼에 이르는 배선의 배치를 두 방향으로 분산시킬 수 있고, I/O 버퍼와 신호용 범프의 배선 배치를 간단하게 하여, I/O 버퍼의 축소화를 도모하고, 또한 I/O 버퍼 수, 즉 입출력 신호 수를 증가시킬 수 있다는 효과를 얻는다.

다음의 발명에 따르면, 입출력 패드의 위치가 상대적인 제 1 I/O 버퍼와 제 2 I/O 버퍼를 구비하므로, 전원선이나 GND선의 접속을 위한 스루홀의 유무에 따라서, 적절하게 제 1 I/O 버퍼와 제 2 I/O 버퍼를 선택적으로 배치함으로써, 입출력패드와 범프의 배선이 우회 경로로 되는 것을 방지할 수 있고, 패드와 범프의 배선 배치를 간단하게 하여, I/O 버퍼의 축소화를 도모하고, 또한 I/O 버퍼 수, 즉 입출력 신호 수를 증가시킬 수 있다는 효과를 얻는다.

다음의 발명에 따르면, 빈 영역으로 되는 네 모서리에, 네 변에 병렬로 배치된 제 1 I/O 버퍼와는 방향이 다른 제 2 I/O 버퍼를 배치할 수 있고, 반도체 집적 회로의 입출력 신호 수를 더 많게 할 수 있다는 효과를 얻는다.

이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.

Claims

외연에 배치된 복수의 입출력 패드와, 상기 입출력 패드로 입출력되는 신호를 버퍼링하는 I/O 버퍼를 구비한 반도체 집적 회로에 있어서,

칩 코어의 입출력 범프인 신호용 범프에 의해서 구성되고, 또한 상기 I/O 버퍼에 대하여 칩 코어 영역 측에 배치된 제 1 신호용 범프 영역과,

칩 코어의 입출력 범프인 신호용 범프에 의해서 구성되고, 또한 상기 I/O 버퍼에 대하여 외연 측에 배치된 제 2 신호용 범프 영역

을 구비하되,

상기 I/O 버퍼는 상기 제 1 신호용 범프 영역과 상기 제 2 신호용 범프 영역을 사이에 둔 위치에 배치되고, 또한 상기 제 1 신호용 범프 영역의 신호용 범프와 상기 제 2 신호용 범프 영역의 신호용 범프에 접속되는 것을 특징으로 하는

반도체 집적 회로.
외연에 배치된 복수의 입출력 패드와, 상기 입출력 패드로 입출력되는 신호를 버퍼링하고, 또한 제 1 단부, 전원선 접속부, GND선 접속부, 제 2 단부를 순서대로 배치하여 구성된 복수의 I/O 버퍼를 구비한 반도체 집적 회로에 있어서,

상기 복수의 I/O 버퍼는 상기 제 1 단부와 상기 전원선 접속부 사이에 상기 입출력 패드를 배치한 제 1 I/O 버퍼와, 상기 제 2 단부와 상기 GND선 접속부 사이에 상기 입출력 패드를 배치한 제 2 I/O 버퍼를 포함하는 것을 특징으로 하는

반도체 집적 회로.
외연에 배치된 복수의 입출력 패드와, 상기 입출력 패드로 입출력되는 신호를 버퍼링하는 복수의 I/O 버퍼를 구비한 반도체 집적 회로에 있어서,

상기 복수의 I/O 버퍼는 제 1 단부, 전원선 접속부, GND선 접속부, 제 2 단부를 순서대로 배치하여 구성된 제 1 I/O 버퍼와, 상기 제 1 I/O 버퍼의 상기 전원선 접속부와 상기 GND선 접속부의 위치를 교체하여 구성된 제 2 I/O 버퍼를 포함하고,

네 방향으로 상기 제 1 I/O 버퍼를 병렬로 배치하여 사각형을 형성하고, 상기 제 2 I/O 버퍼를, 상기 제 1 I/O 버퍼의 전원선 접속부에 접속되는 전원선에, 해당 제 2 I/O 버퍼의 전원선 접속부를 접속하고, 또한 상기 제 1 I/O 버퍼의 GND선 접속부에 접속되는 GND선에, 해당 제 2 I/O 버퍼의 GND선 접속부를 접속하여 상기 사각형의 네 모서리에 배치한 것을 특징으로 하는

반도체 집적 회로.