TW503561B - Semiconductor integrated circuit - Google Patents

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Tsutomu Takabayashi
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Morizane Shizuo
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Description

五、發明說明（1) 發明所屬的技術領域： 本發明係關於具有複數個輸出 電路，此輸出入緩衝哭俜用來緩衝為之半導體積體 訊號。 U用“衝輪出入端子上之輸出入 習知技術： 求之:ίΐϊ度！=的進展及在社會對資訊的高精密化要 導It f ^ f < 11旒的處理的要求變得更多位元化，在半 等體積體電路上也愛亜处♦ lu 作卞 入大H，夕主道要月b處里θ大的訊號量，同時對輸出 里Λ號之丰導體積體電路的需求也日漸增多。到目前 路心都是藉由半導體積體電路的縮小化來對應。但是電 需ΐ依!?製程技術的改進…成此目的所須之 何的累積需要花費相當長的時間。 3固11疋驾知的半導體積體電路的概略構成圖。而圖12 則是說明圖11中所示之1/〇緩衝器131的圖。在圖η中，習 知的半導體積體電路1〇〇上，相對於圖12(&)的接線墊ρ之 方向’ I/O緩衝器131都是與半導體積體電路10〇的切割道 150相垂直的方向來配置。 所有的I/O緩衝器131為能與晶片核心（Chip C〇re)區 域1 2 0作最多的連接，都被配置在最外邊，因此，在半導 體積體電路1 0 0上，在晶片核心區域1 2 〇側的訊號用晶球 (Bump)區域121上、配置有與I/O緩衝器丨31相連接之訊號 用晶球141。此外，在圖12(a)中之132為前段緩衝器，而 133為最終驅動部。在圖丨丨與圖i2(a)中之L1與L2分別是供
2111-4234-PF;Ahddub.ptd 第4頁 503561 五、發明說明（2) 以下稱之為Vdd導線 給最終驅動部133之電源電壓線 與接地線（以下稱之為Vss導線。 發明所欲解決之課題： 的大二:ί 1 f半導體積體電路中，因為I/O緩衝器131 所卩卩劍〔i =σ卩的晶球與接線墊P相連接之導線的繞線 I ώ日體積體電路上可以搭配之I /0緩衝器1 3 1的 .ju 1 〇 n . , L所決疋。換吕之，例如當晶片核心區 i 、電路（閘陣列等）的面積較小時，為能確保必 I，、^灶入^子數目，必須要使得半導體積體電路整體變 …果疋在晶片核心區域12 〇上產生無用的區域。 ,。例=如圖12(b)所示，在並排之I/O緩衝器131附近， 汛號用曰曰球1 4 1，核心電源用晶球1 40、Vdd導線用晶球 142、及Vs^導線用晶球143等係受到上述導線的繞線的限 制’在固定間隔的晶球配置線BL1〜BL9上依固定的位置關 係來配置在圖1 2 (b )中，因為此一限制，在晶球配置線 BL4〜BL9上所配置之晶片核心區域12〇上的6個訊號用晶球 141與6個I/O緩衝器131，以一對一互相對應相連接。亦 即’由於上述的限制，使得晶球配置線BL9成為能夠與I /〇 緩，器1 3 1相連接之晶球配置線的上限，此一上限並不能 夠單純地靠著縮小各個1 /0缓衝器1 3 1的寬度而有所改變。 由於1/0緩衝器131的方向都是與半導體積體電路1〇〇 的切割道1 5 0相垂直的方向來配置，如圖1丨所示，在半導 體積體電路100的四角上會產生空的區域14〇。
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本發明是為能解決上述的問題點， 邊之ί/O緩衝器的配置位置或方 二更位於间- 半導體積體電路中，增加可以配置的1/〇二；=:的 換言之，能夠得到減少晶片核心 財的數里， 電路。 ""核^ £域的浪費之半導體積體 課題之解決手段： 為能解決上述的課題以達到目的， 積體電路，包括：位於外側之複數 ^之丰V體 丨» 衝上述輸出入接線塾上之輸出入訊=二線塾及用來， 徵在於包括：第1訊號用晶球區域，由 ^’/、特 出入晶球之訊號用晶球所構成，配置在相對曰曰於片上核=輸 衝器之晶片核心區域側；及第2訊號用晶球區域，’由緩 晶片核心的輸出入晶球之訊號用晶球所構成，' 作為 於上述I/O緩衝器之外側；上述的1/0緩衝器係配置在相對 1訊號用晶球區域與上述第2訊號用晶球區^所位=上述第 置’並與上述弟1訊5虎用晶球區域的訊號用/曰球斑的位 訊號用晶球區域的訊號用晶球相連接。 曰曰玉、與上述第2 依據此發明，因為I /0緩衝器係配詈於9如 且//、乙1固兮凡辦田曰 區域所夾著的位置上，由訊號用晶球到丨/fl P 〜用曰曰球 鲁 』1 / υ緩衝p卜夕借 線繞線可以向2個方向分散。 …J1 <導 在以下的發明中之半導體積體電路中，包 .、 出入接線墊，配置於外側；及複數I / 〇緩衛絮匕括·複數輪 上述輸出入接線墊上之輸出入訊號，依據第 两故衝 端部、電源
2111-4234-PF;Ahddub.ptd 第6頁 503561
線連接處、接地線連接處、及第2端部之順序來配置，复 特徵在於：上述複數1/0緩衝器包括：第1 1/〇緩衝器，/在 上述第1端部與上述電源線連接處之間，配置有輸出入 線墊；及第2 I/O緩衝器，在上述第2端部與上述接地線 接處之間，配置有輸出入接線墊。 卜依據此一發明，因為具有輸出入接線墊位置為相對的 第1 I/O緩衝器與第2 I/O緩衝器，隨著與電源線或接地線 相連接的穿孔的有無，可以選擇性地配置第1 ! /〇緩衝器 與第2 I/O緩衝器，因此能夠防止輸出入接線墊與晶球相 連接的導線要繞行迂迴的線路。
在以下的發明之半導體積體電路中，包括：配置於外 側之複數輸出入接線墊及作為緩衝上述輸出入接線墊上之 輸出入訊號之複數I/O緩衝器，其特徵在於：上述複數1/() 緩衝器包括··第1 I /〇緩衝器、由第i端部、電源線連接 處、接地線連接處、第2端部之順序來配置所構成；及第2 I /〇緩衝器，將上述第1 I /〇緩衝器的電源線連接處與接地 線連接處的位置交換所構成，在四邊上將上述第1 1/〇緩
衝器並排成方形，將連接到上述第i I /0緩衝器的電源線 連接處之電源線連接到該第2 I / 〇緩衝器的電源線連接 處’同日守將連接到上述第1 I / 〇緩衝器的接地線連接處之 接地線連接到該第2 I /〇緩衝器的接地線連接處，將上述 苐2 I / 〇緩衝器配置在上述方形的四個角上。 依據此一發明，可以在四角的空區域上配置與四邊上 並列之第1 I/O緩衝器相反方向之第2 I/O緩衝器。
503561 五、發明說明（5 ~ ------ 發明的實施型態： 以下將針對本發明中之半導體積體電路的實施型態依 據圖面詳細地來作說明。但是，此發明並不僅限定在此實 施型態上。 κ 實施型態1 : 首先，針對實施型態1中之半導體積體電路來作說 明。在習知的半導體積體電路中，因為與I /〇緩衝器相連 接之晶片核心（Chip Core)區域側的訊號用晶球（Bump)， 相對於I /0緩衝器最終驅動部的Vdd導線與Vs s導線，全都 是配置在靠近晶片核心區域側，各晶球與丨/〇緩衝器相連 接的導線都由同一方向來繞線。與此相對，在實施型態i 中之半導體積體電路，將晶片核心側的訊號用晶球加以分 散並配置在Vdd導線與vss導線的上下方，具有能分散導線 的繞線方向之特徵。 圖1係實施型態1中之半導體積體電路的概略構成圖。 圖2係用來說明圖i所示之丨/〇緩衝器3丨的圖。在圖1中， 實施型態1中之半導體積體電路1〇上，將1/()緩衝器31，相 對於圖2(a)的接線墊p的方向都是與半導體積體電路1〇的 切割道50相垂直，且與切割道5〇隔著距離d來配置。在圖 2(a)中之32為前段緩衝器（pre-buf fer)，33為最終驅動 部。在圖1與圖2(a)中，L1與!^2分別是作為最終驅動部33 電源線之Vdd導線與vss導線。
第8頁 2111-4234-PF;Ahddub.ptd 五、發明說明（6) 如圖2 ( b ) # - 抑。，
Jrn 厅不’將曰日片核心區域2 0的訊號用晶球的2 ^ ψ ^ -置在I/O緩衝器31的上下方。這意味著圖 Λ说用晶球區域2丨被分成2個區域。且在圖2 (㈧中， 42為Vjd導線用晶球，43為Vss導線用晶球。 、、·♦藉由此一配置，與I /〇緩衝器3 1及訊號用晶球相連接 的導線中，屬於區塊β 1之訊號用晶球的導線，在圖上係由 上往y繞線、屬於區塊Β2之訊號用晶球的導線、在圖上係 由下往上繞線。亦即，不需要集中在同一方向來繞線。
。如圖2 (b )所示，在並列著的I / 0緩衝器3 1的附近，屬 於區塊B 1之訊號用晶球，在與習知相同間隔的晶球配置線 BL9〜BL13上依固定的位置關係來配置，屬於區塊β2之訊 5虎用晶球’在與習知相同間隔的晶球配置線儿1〜BL4上依 固定的位置關係來配置。在圖2 (b)中，在遵守上述之導線 的限制的同時’將屬於區塊β丨之5個訊號用晶球與屬於區 塊Β 2之4個§fl號用晶球過來的導線向位於中央之I / 〇緩衝器 31的方向繞線。 特別是’如圖2 (b )所示之訊號用晶球的配置寬度，是 與圖1 2 (b)中所示之訊號用晶球的配置寬度相同。亦即， 在相同的訊號用晶球的配置寬度中，在圖1 2 (b)中所示之 半導體積體電路中’配置於晶球配置線BL4〜BL9上之6個 訊號用晶球1 4 1與6個I /0緩衝器1 3 1是互相以一對一對應來 連接，與此相對，在實施型態1中之半導體積體電路上， 對I/O緩衝器31而言，可以連接晶球配置線BL1〜BL4與BL9 〜BL13上所配置共9個訊號用晶球過來的繞線。
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五、發明說明（7) 衝』广的味/二即使緩衝器31的橫寬較習知綱緩 衝131/的杈覓的尺寸小，也能夠使上述g個訊妒用曰跋盥 9個I /0緩衝器3丨互相作一對一來連接。換言之广=暮ς 積體電路10中，與習知相同大小的半導體^體電路中導可 以配置更多的I/O缓衝器31。
如以上的說明，依據實施型態1中之半導體積體電 路’因為使晶片核心區域的訊號用晶球配置在丨/〇緩衝器 之上下方，可從兩方向分散由讯號用接線墊向I / 〇緩衝哭 的繞線，此結果是能夠向固定寬度的1/0緩衝器的配置2 域’較習知牽引更多的導線。亦gp，在固定寬度的1/0緩 衝器的配置區域内，能夠較習知配置更多橫寬較小的1/0 緩衝器，結果將能縮小I/O緩衝器，增加1/0緩衝器的數 目，亦即輸出入訊號的數目。 實施型態2 : 接著’針對實施型態2中之半導體積體電路來作說 明。實施型態2中之半導體積體電路的特徵是，在實施型 態1中之半導體積體電路上，相對KVd(i導線L1與。3導線 L 2 ’將I / 0緩衝裔的接線墊p配置在靠近前段緩衝器那一 側。 圖3是說明實施型態1中之半導體積體電路圖。如圖3 所示’在I/O緩衝器的上層配置有連接最終驅動部33與vss 導線L 2用的穿孔Η ’ Μ舄要將此I / 〇緩衝器的接線墊p連接 到晶片核心區域2 〇側的亂號用晶球時，在實施型，離1中半
2111-4234-PF;Ahddub.ptd 第10頁 503561 五、發明說明（8) 導體積體電路上’如導線AL3 —般，需要繞過穿孔η來形成 導線。但是，像導線AL3 —般的迂迴繞線，因為會對其他 導線的繞線有影響，所以並不理想。 所以在貫施型態2中之半導體積體電路上，在Vss導線 L2上（Vdd導線L1上亦同）有穿孔Η所在之〖/ο緩衝器Μ時， 相對於V d d導線L 1及V s s導線L 2 ’將接線墊配置在靠近晶片 核心區域20那一側。 . 圖4為實施型態2中之半導體積體電路的丨/ 〇緩衝器的 擴大圖。如圖4所示之I/O緩衝器61，相對於Vdd導線L1及 Vss導線L2，係將接線墊P配置在靠近晶片核心區域2〇那一 側（圖面上方）。圖5係用來說明I/O緩衝器61的圖。如圖5 中所示’在Vss導線L2上有穿孔11之1/0緩衝器61時，相對 於Vdd導線L1與Vss導線L2，接線墊p是配置在圖面上方 (靠近晶片核心區域20側），此接線墊p與屬於區塊M之訊 號用晶球的連接，可由不為穿孔Η所影響之導線AU，作 連接。 特別是如圖5所示，也可以將僅有接線墊p的位置相異 之I/O緩衝器31與61配置在同一半導體積體電路上。例/、 如，當需要將接線墊P與屬於區塊B1之訊號用晶球相連接 緩衝器時、配置接線墊p在靠近前段緩衝器侧之ι/〇 緩衝器61，相反地，當需要將接線墊P與屬於區塊B2之訊 號用sa球相連接之I / 〇緩衝器時，則配置接線墊p 切割道側之I/O緩衝器31。如此，可以避免迂迴的繞線， 以縮短導線的距離，因此也可以減少導線受到最終驅動部
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3 3的干涉與導線間的訊號干涉。 ^如以上說明，依據實施型態2中之半導體積體電路， 藉由勿政相對於接線墊的I / 〇緩衝器的晶球位置，以 電源線（Vdd導線L1及Vss導線L2)的穿孔的有無以避 J 線的迂迴來決定接線墊的位置，使得接線墊與晶球 線的繞線變得簡單，除了可以縮小1/〇緩衝器的大小s 也能夠增加I/O緩衝器的數目，亦即輸出入訊號數目。牿 別疋，因為從半導体I c成品的輸出入接腳到訊號用晶、 接之組裝基板的繞線也較簡單，導線間距離的限制2 遵守，而能夠增加I /0緩衝器的數目。 又约
實施型態3 : 接著，說明實施型態3中之半導體積體電路。實施型 態3中之半導體積體電路的特徵為，在半導體積體電路的 四個角上的空區域上，配置方向反轉之1/〇緩衝器。 圖6係說明貫施型悲3中之半導體積體電路的丨/ 〇緩衝 器圖。在圖6中與圖2共通的部分以同一符號來標示並省略 其說明。在圖6中，I/O緩衝器、71係將1/〇緩衝器31的方向 反轉所構成，其中之Vdd導線L1及Vss導線L2係與1/〇緩衝 器31共通來使用。I/O緩衝器31是由接線墊p側開始依Vss 導線L2與Vdd導線L1的順序來配置，若只是單純地將此1/〇 緩衝裔的方向加以反轉來構成I / 〇緩衝器7丨，在兩者間之 Vdd導線L1及Vss導線L2並不能維持直線形狀的狀態來共通 地使用。
503561 五、發明說明（ίο) 於是，將I / 0緩衝器7 1依圖6所示，從接線墊p側開始 依Vdd導線L1與Vss導線L2的順序來配置。藉此，方向相反 之I/O緩衝器31與71便可以在共通的vdd導線L1及Vss導線 L2上相鄰接來加以配置。 圖7係說明半導體積體電路的空區域的圖。如圖7所 不，被圓括起的部分8 〇 (四個角）因為不能有效地作為電路 來使用而成為空區域。可以依據如圖6所示之2個I / 〇緩衝 器的鄰接關係，在上述的空區域上配置丨/〇緩衝器。 口圖8係說明在實施型態3中之半導體積體電路上、在其 空區域上配置I /〇緩衝器後的狀態圖。如圖8所示，在空區 域上配，上最多個並列的丨/〇緩衝器？丨。圖9係實施型態3 中之半‘體積體電路的概略構成圖，在其四個 上配置二、緩衝器71後的狀態。 域 # 1在t t型態1中說明過的圖1中，所有的1 /()緩衝器3 1 的；ί體二緩衝器71加以取代。圖10係此-情況下 緩衝路的概略構成圖。如圖10所示，因為前段 最部:3全都是配置挪細及…導 線長Si可MM2上所需的導 路，= :依據實施型態3中之半導體積體電 器，可以進—牛四角上藉由配置經反轉之ι/〇緩衝 量。 ^㈢加半導體積體電路的輸出入訊號的數
503561 五、發明說明（π) 發明的效果： 如以上的說明，依據此一恭n0 ^ ^ τ _ 匕一毛明，因為I / 〇緩衝器係被 配置在2個訊號用晶球區塊所办菩沾 ^尸坏灭者的位置上，可以將由訊 戒用晶球到I / 0緩衝器上的繞綠由9細七a七丄 J、、>〇踝由Z個方向來加以分散，使 得I/O緩衝器與訊號用晶球間的繞線變得較簡單，除了可 以達到！/0緩衝器的縮小化之外，也可以達到增加^0緩衝 器的數目，亦即輸出入訊號的數目的效果。
依據以下的發明，因為具有位置相反之輸出入接線墊 的第1 I/O緩衝器與第2 I/O緩衝器，可以依是否有與電源 線及接地線連接用的穿孔’藉由選擇性地配置第1 I / 〇緩 衝裔與第2 I / 0緩衝器，可以預防在輸出入接線墊與晶球 間的導線的迁迴繞線’使得接線墊與晶球間的繞線變得較 間早’除了可以達到I / 〇緩衝器的縮小化之外，也可以達 到增加I /0緩衝器的數目，亦即輸出入訊號的數目的效 果0 依據以下的發明，在形成空區域的四角上，可以配置 與四邊上並排的第1 I/O緩衝器方向相反之第2 i/q緩衝 器’達到進一步增加半導體積體電路的輸出入訊號數的效 果。 圖式簡單說明： [圖1 ]實施型態1中之半導體積體電路的概略構成 圖。 [圖2(a)至圖2(b)]説明實施型態1中之半導體積體電
2111-4234-PF;Ahddub.ptd 第14頁 五、發明說明（12) 路的I / 0缓衝器的說明圖。 [圖3 ]說明貫施型態1中之半導栌社 器的說明w。 ㈣㈣則/0緩衝 器 [圖4]實施型態2中之半導體 的擴大圖。 “體積體電路的丨/o緩衝 [圖5 ] 5兒明貫施型態2中之半導辦接舰； 器的說明圖。 …¥體積體電路的"0緩衝 [圖6]。兒月只知型態3中之半導體積體電路的1/()缓衝 器的說明圖。 [圖7]㉗明實施型態3中之半導體積體電路上空區域 的說明圖。 [圖8]在實施型態3中之半導體積體電路上，說明在 空區域上配置I / 0緩衝器後之狀態圖。 [圖9]貫施型態3中之半導體積體電路的概略構成 圖。 [圖10]實施型態3中之另一種半導體積體電路的概略 構成圖。 [圖11 ]習知的半導體積體電路的概略構成圖。 [圖12(a)至圖12(b)]說明習知的半導體積體電路中 之I / 0缓衝器的說明圖。 '符號說明： 10, 100:半導體積體電路 2 〇，1 2 0 : 晶片核心區域
2111-4234-PF；Ahddub.ptd 第15頁 503561 五、發明說明（13) 2 1，1 2 1 : 訊號用晶球區域 31，61，71，131 : I/O 緩衝器 32，132 : 前段緩衝器 5 0，1 5 0 : 切割道 13 3: 最終驅動部 AL3，AL3，：導線 Η : 穿孔 L2 : Vss導線 3 3，1 3 3 : 最終驅動部 132 : 前段緩衝器 140 ： 空區域 d · 間隔 LI : Vdd導線 P : 接線墊
2111-4234-PF;Ahddub.ptd 第16頁

Claims (1)

  1. 六、申請專利範圍 種半導體積體電路，包括： 複數 <輸出入接線墊，配置在外側；及 I / 0緩衝器，用來緩衝上述輸出入接線墊之輸出入訊 藏》， 其特徵在於包括： =1汛號用晶球區域，由作為晶片核心的輪出入晶球 、斤曰二^ _球所構成，配置在相對於上述1 /0緩衝器之靠 近日日片核心區域側；及 弟2 afl破用晶球區域，由作 之訊號用晶球所構成，配置由在作相 側； 仕相對於上述I /〇緩衝器之外 將上述I/O緩衝器配置在上 述第2訊號用晶球區域所失η用曰曰球區域與上 晶球區域上的訊获用曰祕/的位置上，與上述第1訊號用 訊號用晶球相連接ϋ。曰曰、上述第2訊號用晶球區域上的 2· —種半導體積體電路， 複數輸出入接線墊，· 複數W0緩衝器，作為置於外側；及 出入訊號，依據第i端，、=衝上述輸出入接線墊上之輸 處、及第2端部之順皮:、電源線連接處、接地線連接 與序來配置， _ 其特徵在於： =數1/0、緩衝器包括： 弟1 I/O緩衝器，配 接處之間的輸出入接線墊·在上述第1端部與上述電源線連 、 ，及
    2111-4234-PF;Ahddub.ptd 第17頁 申請專利範圍 第2 I/O緩衝器，配 接處之間的輸出入接線墊霞在上述第2端部與上述接地線連 3· —種半導體積體電路 複數輸出入接線巷 匕括· 複數I/O緩衝器，作配置於外側；及 出入訊號， 马緩衝上述輸出入接線墊上之輸 其特徵在於： 上述複數I / 0緩衝器包括： 第1 I / 0緩衝哭，士错，， 卢β拉2 1/〇綾衝裔，將上述第1 1/0緩衝器的電源線連接 处，、接地線連接處的位置交換所構成卜 ’、、、' 將上述第1 I/O緩衝器在四邊上並排成方形，將連接 穸上述第1 I /0缓衝器的電源線連接處之電源線連接到該 第2 I /0緩衝器的電源線連接處，同時將連接到上述第^ Ϊ / 〇緩衝裔的接地線連接處之接地線連接到該第2 I / 〇緩 衝器的接地線連接處，及將上述第2 I /〇緩衝器配置在上 述方形的四個角上。
    2111-4234-PF;Ahddub.ptd 第18頁
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