TW201318131A - 高頻模組 - Google Patents

高頻模組 Download PDF

Info

Publication number
TW201318131A
TW201318131A TW101129167A TW101129167A TW201318131A TW 201318131 A TW201318131 A TW 201318131A TW 101129167 A TW101129167 A TW 101129167A TW 101129167 A TW101129167 A TW 101129167A TW 201318131 A TW201318131 A TW 201318131A
Authority
TW
Taiwan
Prior art keywords
switch
electrode
island
substrate
pad electrode
Prior art date
Application number
TW101129167A
Other languages
English (en)
Other versions
TWI559489B (zh
Inventor
Nobuyoshi Okuda
Masaaki Kanae
Naoki Hayasaka
Original Assignee
Murata Manufacturing Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Murata Manufacturing Co filed Critical Murata Manufacturing Co
Publication of TW201318131A publication Critical patent/TW201318131A/zh
Application granted granted Critical
Publication of TWI559489B publication Critical patent/TWI559489B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657Stacked arrangements of devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/58Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64Impedance arrangements
    • H01L23/66High-frequency adaptations
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K17/00Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/002Switching arrangements with several input- or output terminals
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32135Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4911Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49171Fan-out arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/0651Wire or wire-like electrical connections from device to substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06555Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Transceivers (AREA)
  • Waveguide Switches, Polarizers, And Phase Shifters (AREA)
  • Electronic Switches (AREA)

Abstract

以簡單且小型之形狀實現具備將一個平衡端子切換連接於複數個平衡端子之任一個之開關電路之高頻模組。高頻模組100具備開關IC元件SW-,SW+與基板101。開關IC元件SW-,SW+為相同之IC晶片,以相同方向構裝。開關IC元件SW-係構裝於基板101。開關IC元件SW+係構裝於開關IC元件SW-上。開關IC元件SW-,SW+之各焊墊電極係藉由引線接合連接於待連接於各焊墊電極之基板101之島電極。在彼此連接之焊墊電極與島電極之間未配置其他島電極。

Description

高頻模組
本發明係關於一種具備將一組平衡端子切換連接於複數組平衡端子之開關電路之高頻模組。
在通訊終端等,小型化正在進展,有以單一電路元件處理複數個系統之訊號之情形。此外,為了實現此處理,有切換複數個系統之訊號並將該等系統輸入共通之電路元件之方法。此情形,各系統之訊號係藉由開關元件切換而輸入共通之電路元件。
此處,各系統之訊號為平衡訊號之情形,如專利文獻1記載之高頻模組般,必須在構成平衡型線路之各線路具備開關元件。此外,在此種高頻模組,一般而言,在基板上排列構裝有此等開關元件。
專利文獻1:日本特開2001-345653號公報
然而,在習知構成,為了排列構裝各開關元件,在基板上之構裝面積變廣。又,將切換連接於共通之平衡端子之複數個平衡端子相對於基板之面往不同方向迴繞之情形,如專利文獻1之圖4之電路圖案所記載,不同通訊訊號之迴繞圖案彼此交叉,通訊訊號間之隔離特性劣化。又,使迴繞圖案彼此交叉時,必須要將迴繞圖案彼此在基板之厚度方向分離配置等之設計,基板之形狀變複雜。
本發明之目的在於以簡單且小型之形狀實現具備將一 個平衡端子切換連接於複數個平衡端子之任一個之開關電路之高頻模組。
本發明之高頻模組,具備焊墊電極之配置構成相同之第1開關IC及第2開關IC。高頻模組,具備基板,該基板具備連接於焊墊電極之島電極且具備將第1開關IC及第2開關IC連接至外部電路之電極。第1開關IC係構裝於基板。第2開關IC係構裝於第1開關IC之與基板相反側之面。第1開關IC與第2開關IC係構裝成焊墊電極在與基板側相反側之面露出。焊墊電極之各個與島電極係藉由引線接合(wire bonding)連接。
在此構成,第1開關IC與第2開關IC在重疊之狀態下構裝於基板,因此相較於將此等第1、第2開關IC排列構裝於基板上,構裝面積變小。
又,本發明之高頻模組,較佳為,第1開關IC與第2開關IC為相同IC元件。
在此構成,僅重疊一種類之開關IC即可實現平衡訊號用之開關電路。是以,相較於設計、製作新的平衡訊號用之開關IC,可更簡單地實現平衡訊號用之開關電路。
又,藉由引線接合連接第1、第2開關IC與基板,能以三維實現第1、第2開關IC與基板之連接。藉此,亦可容易實現在二維平面內無法實現之配線圖案,不須在基板上進行彼此交叉之配線等。
又,本發明之高頻模組,較佳為,在特定焊墊電極與連接於特定焊墊電極之特定島電極之間,未配置與該特定 島電極不同之其他島電極。
在此構成,將各焊墊電極與待連接於各焊墊電極之各島電極分別連接之各引線未交叉。藉此,可提升在以各引線連接之各電路間之隔離。
又,本發明之高頻模組,較佳為,第2開關IC係透過接著劑構裝於第1開關IC之與基板相反側之面。
在此構成,可確實地接合第1開關IC與第2開關IC,且可藉由接著劑保護第1開關IC與第2開關IC之間。
又,本發明之高頻模組,較佳為,第1開關IC與第2開關IC,從與基板之零件構裝面正交之方向觀察,係構裝於相同方向。
在此構成,由於第1開關IC與第2開關IC為相同方向,因此能共有對準標記之基準,構裝容易。又,第1開關IC具備構成後述平衡端子之成對之第1個別端子,第2開關IC具備第2個別端子之情形,第1個別端子與第2個別端子,從與基板之零件構裝面正交之方向觀察,大致重疊。是以,從此等第1個別端子與第2個別端子施加引線接合而形成平衡型線路時,連接於構成此等個別端子之焊墊電極之島電極之配置圖案等之設計變容易。
又,本發明之高頻模組,較佳為以下構成。第1開關IC具備構成平衡端子之第1個別端子,第2開關IC具備構成平衡端子之第2個別端子。將作為第1個別端子之第1焊墊電極與以引線接合連接於該第1焊墊電極之第1島電極之距離設為第1距離。將作為第2個別端子之第2焊墊 電極與以引線接合連接於該第2焊墊電極之第2島電極之距離設為第2距離。此外,第1距離與第2距離大致相等。
在此構成,容易使將第1焊墊電極與第1島電極之間連接之引線形成之第1導體圖案之長度與將第2焊墊電極與第2島電極之間連接之引線形成之第2導體圖案之長度一致。藉此,容易使構成平衡型線路之二個導體之長度一致。此外,藉由一致可提升平衡訊號之平衡特性。
又,本發明之高頻模組,較佳為以下構成。第1開關IC之第3焊墊電極與第2開關IC之第4焊墊電極係配置成大致重疊。第1開關IC之第3焊墊電極與第2開關IC之第4焊墊電極係連接於相同之第3焊墊電極。將連接第3焊墊電極與第3島電極之引線連接於第3島電極之位置設為第1位置。將連接第4焊墊電極與第3島電極之引線連接於第3島電極之位置設為第2位置。第1位置較第2位置遠離第1、第2開關IC對基板之構裝位置。
在此構成,即使將第1開關IC與第2開關IC上下重疊,亦能使從基板之第3島電極至第1開關IC之第3焊墊電極之距離與從第3島電極至第2開關IC之第4焊墊電極之距離相同。藉此,在對上下重疊之第1開關IC與第2開關IC輸入相同訊號之情形,能使輸入第1開關IC之時序與輸入第2開關IC之時序之時間差消失。例如,如上述,以第1開關IC及第2開關IC切換傳送平衡訊號之情形,能使第1開關IC之切換時序與第2開關IC之切換時序高精度地一致。
根據本發明,能簡單且小型地形成具備將一組平衡端子切換連接於複數組平衡端子之開關電路之高頻模組。
參照圖式說明本發明第1實施形態之高頻模組。圖1係顯示本發明第1實施形態之高頻模組100之構裝構成之圖。圖1(A)係顯示基板101與開關IC元件SW+之連接關係,圖1(B)係顯示基板101與開關IC元件SW-之連接關係。圖2係顯示本發明第1實施形態之高頻模組100之接合概念之圖。圖3係本發明第1實施形態之高頻模組100之等效電路圖。
本發明第1實施形態之高頻模組100具備二個開關IC元件SW-,SW+與基板101。
開關IC元件SW-與開關IC元件SW+為半導體之裸晶片,為相同外形形狀、相同電路構成。再者,開關IC元件SW-與開關IC元件SW+,外部連接用之焊墊電極之構成及配置圖案亦相同。開關IC元件SW-相當於本發明之「第1開關IC」,開關IC元件SW+相當於本發明之「第2開關IC」。此外,此處,相同外形形狀,即使有因製造上之誤差產生之尺寸差亦可。
開關IC元件SW-,SW+為所謂之SPDT(SinglePole Double Throw)開關,以來自外部之驅動電壓訊號VDD驅動,依據控制訊號CTL將焊墊電極PT1(第1埠)切換連接於焊墊電極PT2(第2埠)或焊墊電極PT3(第3埠)之任一個。
在基板101之第1主面以既定排列圖案形成有複數個 島電極PL1~PL12。複數個島電極PL1~PL12,如圖1、圖2所示,概略地形成為包圍開關IC元件SW-,SW+之構裝位置。
更具體而言,以下述配置圖案形成複數個島電極PL1~PL12。此處,為了使說明簡單,預先將基板101設定為在俯視狀態下為方形(實際上,相當於基板101之方形區域)。
大致沿著連結此方形之第1角部111(圖1之前視左上之角部)與第2角部112(圖1之前視左下之角部)之方向,從第1角部111側依序相隔間隔以既定面積形成島電極PL1、島電極PL2、島電極PL3
大致沿著連結第2角部112與第3角部113(圖1之前視右下之角部)之方向,從第2角部112側依序相隔間隔以既定面積形成島電極PL4、島電極PL5、島電極PL6
大致沿著連結第3角部113與第4角部114(圖1之前視右上之角部)之方向,從第3角部113側依序相隔間隔以既定面積形成島電極PL7、島電極PL8、島電極PL9
大致沿著連結第4角部114與第1角部111之方向,從第4角部114側依序相隔間隔以既定面積形成島電極PL10、島電極PL11、島電極PL12
此外,在基板101之第1主面,在排列形成之複數個島電極PL1~PL12所包圍之區域之大致中央構裝開關IC元件SW-。亦即,基板101之第1主面成為該基板之零件構裝面。開關IC元件SW-,其焊墊電極係構裝成朝向與基板101相反側。開關IC元件SW-係透過晶粒接合劑130構裝在基板 101。
開關IC元件SW+係構裝在開關IC元件SW-之焊墊電極側。開關IC元件SW+,其焊墊電極係構裝成朝向與開關IC元件SW-及基板101相反側。開關IC元件SW+係透過晶粒膜120構裝在開關IC元件SW-上。
開關IC元件SW-,SW+具備焊墊電極PT1,PT2,PT3,PG,PVD,PCT。焊墊電極PCT係配置在開關IC元件SW-,SW+之角部121之附近。焊墊電極PVD係配置在開關IC元件SW-,SW+之角部122之附近。焊墊電極PT1係配置在焊墊電極PCT與焊墊電極PVD之間。亦即,焊墊電極PT1係配置在開關IC元件SW-,SW+之連結角部121,122之邊之中間既定位置。焊墊電極PT3係配置在開關IC元件SW-,SW+之角部123之附近。角部123為角部121之對角。焊墊電極PT2係配置在開關IC元件SW-,SW+之角部124之附近。角部124為角部122之對角。
焊墊電極PG係配置在焊墊電極PT3與焊墊電極PT2之間。亦即,焊墊電極PG係配置在開關IC元件SW-,SW+之連結角部123,124之邊之中間既定位置。
由上述焊墊電極之配置構成之開關IC元件SW-與開關IC元件SW+,從與基板101之零件構裝面正交之方向觀察,一致地構裝在相同方向。再者,此時,開關IC元件SW-,SW+之角部121成為基板101之角部111側,角部123成為基板101之角部113側。
開關IC元件SW-之焊墊電極PT1係藉由導電性引線 915連接於基板101之島電極PL3。開關IC元件SW-之焊墊電極PT2係藉由導電性引線911連接於基板101之島電極PL9。開關IC元件SW-之焊墊電極PT3係藉由導電性引線913連接於基板101之島電極PL5。開關IC元件SW-之焊墊電極PG係藉由導電性引線912連接於基板101之島電極PL8。開關IC元件SW-之焊墊電極PVD係藉由導電性引線914連接於基板101之島電極PL4。開關IC元件SW-之焊墊電極PCT係藉由導電性引線916連接於基板101之島電極PL12
開關IC元件SW+之焊墊電極PT1係藉由導電性引線925連接於基板101之島電極PL1。開關IC元件SW+之焊墊電極PT2係藉由導電性引線921連接於基板101之島電極PL11。開關IC元件SW+之焊墊電極PT3係藉由導電性引線923連接於基板101之島電極PL7。開關IC元件SW+之焊墊電極PG係藉由導電性引線922連接於基板101之島電極PL8。開關IC元件SW+之焊墊電極PVD係藉由導電性引線924連接於基板101之島電極PL4。開關IC元件SW+之焊墊電極PCT係藉由導電性引線926連接於基板101之島電極PL12
藉由以上構成,可實現由圖3所示之等效電路構成之高頻模組100。此高頻模組100,將以開關IC元件SW-之焊墊電極PT1作為第1個別端子且以開關IC元件SW+之焊墊電極PT1作為第2個別端子之第1平衡端子選擇性地連接於以開關IC元件SW-,SW+之焊墊電極PT2作為個別端 子對之第2平衡端子或以開關IC元件SW-,SW+之焊墊電極PT3作為個別端子對之第3平衡端子之任一個。
從連接於島電極PL1之外部連接端子P1+與連接於島電極PL3之外部連接端子P1-輸入之平衡訊號,係輸入至由開關IC元件SW+,SW-之焊墊電極PT1構成之第1平衡端子。開關IC元件SW+,SW-係藉由透過島電極PL4、焊墊電極PVD施加之驅動電壓訊號VDD被供應電源,依據透過島電極PL12、焊墊電極PCT施加之切換控制訊號CTL進行切換控制。
輸入至第1平衡端子之平衡訊號,係藉由開關IC元件SW+,SW-切換其連接狀態,輸出至第2平衡端子或第3平衡端子。從第2平衡端子輸出之平衡訊號係透過島電極PL11,PL9從外部連接端子P2+,P2-輸出至外部電路。從第3平衡端子輸出之平衡訊號係透過島電極PL7,PL5從外部連接端子P3+,P3-輸出至外部電路。
此外,上述構成之高頻模組100可獲得下述作用效果。
藉由將開關IC元件SW-,SW+重疊構裝於基板101之零件構裝面,使用二個開關IC元件構成平衡訊號之開關電路之情形,能使構裝面積變小。
在上述配置構成,將開關IC元件SW-,SW+構裝於基板101之情形,從與基板101之零件構裝面正交之方向觀察,藉由導電性引線連接之焊墊電極與島電極接近,在此等電極間未配置其他焊墊電極或島電極。
例如,開關IC元件SW+之焊墊電極PT1與島電極PL1 接近,在此等之間未配置其他焊墊電極或島電極。同樣地,開關IC元件SW-之焊墊電極PT1與島電極PL3接近,在此等之間未配置其他焊墊電極或島電極。
藉由上述構成,能將傳送輸出入第1平衡端子之平衡訊號之導電性引線、傳送輸出入第2平衡端子之平衡訊號之導電性引線、傳送輸出入第3平衡端子之平衡訊號之導電性引線不交叉地形成。藉此,能抑制傳送輸出入第1平衡端子之平衡訊號之路徑、傳送輸出入第2平衡端子之平衡訊號之路徑、傳送輸出入第3平衡端子之平衡訊號之路徑之相互干涉,可高度確保各傳送路徑間之隔離。又,由於不須在基板101形成交叉用之電極圖案,因此基板101之電極圖案單純化,設計容易且形成亦容易。
又,如上述圖1所示,以構成平衡端子之開關IC元件SW-,SW+之各焊墊電極與此等連接之島電極之距離成為大致相同之方式配置有島電極。具體而言,例如,開關IC元件SW+之焊墊電極PT1與島電極PL1在基板101之零件構裝面之投影距離、與開關IC元件SW-之焊墊電極PT1與島電極PL3在基板101之零件構裝面之投影距離大致相同。藉此,在島電極PL1與開關IC元件SW+之焊墊電極PT1之間之訊號之傳送距離、與在島電極PL3與開關IC元件SW-之焊墊電極PT1之間之訊號之傳送距離大致相同。是以,僅若干調整導電性引線915,925之引線長度,即可提升在此平衡線路傳送之訊號之平衡特性。
此外,雖未詳細說明,但第2平衡端子、第3平衡端 子亦保持同樣之焊墊電極與島電極之關係,亦可提升在連接於此等平衡端子之平衡線路傳送之訊號之平衡特性。
此外,由於所有平衡線路之平衡特性優異,作為高頻模組100可具有高平衡特性。
又,上述焊墊電極PG,PVD,PCT係與開關IC元件SW-,SW+連接於相同之島電極,但此時,如圖1、圖2之虛線所示,來自開關IC元件SW-之導電性引線對島電極之連接位置較來自開關IC元件SW+之導電性引線對島電極之連接位置遠離開關IC元件SW-,SW+之構裝位置。
具體而言,例如,從開關IC元件SW-之焊墊電極PVD往基板101之島電極PL4連接之導電性引線914對島電極PL4之連接位置較從開關IC元件SW+之焊墊電極PVD往基板101之島電極PL4連接之導電性引線924對島電極PL4之連接位置遠。
同樣地,從開關IC元件SW-之焊墊電極PCT往基板101之島電極PL12連接之導電性引線916對島電極PL12之連接位置較從開關IC元件SW+之焊墊電極PCT往基板101之島電極PL12連接之導電性引線926對島電極PL12之連接位置遠。
再者,從開關IC元件SW-之焊墊電極PG往基板101之島電極PL8連接之導電性引線912對島電極PL8之連接位置較從開關IC元件SW+之焊墊電極PG往基板101之島電極PL8連接之導電性引線922對島電極PL8之連接位置遠。
藉此,能使環高度必然地變高之來自開關IC元件SW+ 之導電性引線與環高度控制較低之來自開關IC元件SW-之導電性引線之引線長度大致一致。藉此,將共通之焊墊電極與開關IC元件SW-,SW+加以連接之導體長度大致一致。
是以,能對開關IC元件SW-,SW+同時供應驅動電壓訊號VDD或切換控制訊號CTL。又,能使開關IC元件SW-,SW+之接地線成為相同長度。藉此,可提升作為平衡訊號之開關電路之切換精度,且亦可提升開關IC元件間之接地平衡。
再者,在相同之島電極,藉由使來自開關IC元件SW-之連接位置較開關IC元件SW+遠,較容易進行引線之接合作業。因此,可避免引線彼此之接觸。
又,即使並非相同之島電極,如上述,以構成平衡端子之開關IC元件SW-,SW+之各焊墊電極與此等連接之島電極之距離成為大致相同之方式配置有島電極之情形,藉由使來自開關IC元件SW-之引線對島電極之連接位置較來自開關IC元件SW+之引線對島電極之連接位置遠,能提升在此平衡線路傳送之訊號之平衡特性。
此外,上述構成之高頻模組100可經由下述製程製造。圖4係顯示本發明第1實施形態之高頻模組100之製程之流程圖。
作為第1步驟,從半導體晶圓裁切出開關IC元件SW-,SW+(S101)。此時,較佳為,重疊之開關IC元件SW-,SW+係使用從相同半導體晶圓裁切者。藉此,能將彼此之特性偏差較少之開關IC元件SW-,SW+組合利用。
作為第2步驟,將開關IC元件SW-晶粒接合至基板101(S102)。具體而言,對基板101之零件構裝面之開關IC元件SW-之構裝區域賦予晶粒接合劑130,將開關IC元件SW-構裝。此時,以未圖示之基板101上之對準標記為基準將開關IC元件SW-構裝。
作為第3步驟,藉由烘烤晶粒接合劑130,將開關IC元件SW-暫時固定在基板101(S103)。此時,開關IC元件SW-只要固定成不會因下一步驟之引線接合或開關IC元件SW+之構裝而位置偏移之程度即可。
作為第4步驟,將開關IC元件SW-之焊墊電極與基板101之島電極以圖1(B)所示之配線加以引線接合(S104)。此時,引線接合係以從基板101之島電極側將導電性引線加以連接之反向接合進行。
作為第5步驟,在開關IC元件SW+之與焊墊電極側相反側之面配置作為接著材之晶粒膜120,構裝於開關IC元件SW+之焊墊電極側之面(S105)。此時,以開關IC元件SW-,SW+俯視方向相同之方式將開關IC元件SW+構裝。此外,在此情形,將上述構裝開關IC元件SW-時利用之對準標記同樣地作為基準使用即可。
作為第6步驟,藉由烘烤晶粒膜120,將開關IC元件SW+固定於開關IC元件SW-(S106)。此時,以較在第3步驟進行之晶粒接合劑130之烘烤更高溫進行烘烤。藉此,可固定開關IC元件SW-,SW+之間,且亦可促進開關IC元件SW-與基板101之間之固定。
作為第7步驟,將開關IC元件SW+之焊墊電極與基板101之島電極以圖1(A)所示之配線引線接合(S107)。此時,引線接合以從基板101之島電極側將導電性引線加以連接之反向接合進行亦可,以從開關IC元件SW+之焊墊電極側將導電性引線加以連接之通常之引線接合進行亦可。
此外,在本實施例之第5步驟,開關IC元件SW-與開關IC元件SW+之間之接著材雖使用晶粒膜,但例如做為接著材,將晶粒接合材料塗布在開關IC元件SW-之焊墊電極側之面或開關IC元件SW+之與焊墊電極側相反側之面後,將開關IC元件SW+構裝在開關IC元件SW-上亦可。此時,在第6步驟,使晶粒接合材料硬化,將開關IC元件SW+固定在開關IC元件SW-。
又,在塗布晶粒接合材料時,較佳為,將絕緣性之晶粒接合材料整面塗布,但在能保持不同之焊墊電極間或不同之引線間之絕緣性之狀態下,使用導電性之晶粒接合材料亦可。
接著,參照圖式說明本發明第2實施形態之高頻模組。圖5係顯示本發明第2實施形態之高頻模組100A之構裝構成之圖。圖5(A)係顯示基板101A與開關IC元件SW3+之連接關係,圖5(B)係顯示基板101A與開關IC元件SW3-之連接關係。圖6係本發明第2實施形態之高頻模組100A之等效電路圖。上述第1實施形態之高頻模組100將一個平衡線路切換連接於二個平衡線路,相對於此,本實施形態之高頻模組100A將一個平衡線路切換連接於三個平衡線 路。是以,製程相同,因此省略說明。
本發明第2實施形態之高頻模組100A具備二個開關IC元件SW3-,SW3+與基板101A。
開關IC元件SW3-與開關IC元件SW3+為半導體之裸晶片,為相同外形形狀、相同電路構成。再者,開關IC元件SW3-與開關IC元件SW3+,外部連接用之焊墊電極之構成及配置圖案亦相同。開關IC元件SW3-相當於本發明之「第1開關IC」,開關IC元件SW3+相當於本發明之「第2開關IC」。
開關IC元件SW3-,SW3+為所謂之SP3T(Single Pole 3 Throw)開關,以來自外部之驅動電壓訊號VDD驅動,依據控制訊號V1,V2之組合將焊墊電極PT1(第1埠)切換連接於焊墊電極PT2(第2埠)、焊墊電極PT3(第3埠)、焊墊電極PT4(第4埠)之任一個。
在基板101A之第1主面以既定排列圖案形成有複數個島電極PL1~PL12。亦即,基板101A之第1主面為該基板之零件構裝面。複數個島電極PL1~PL12,如圖5所示,概略地形成為包圍開關IC元件SW3-,SW3+之構裝位置。
更具體而言,以下述配置圖案形成複數個島電極PL1~PL12。此處,為了使說明簡單,預先將基板101A設定為在俯視狀態下為方形(實際上,相當於基板101A之方形區域)。
大致沿著連結此方形之第1角部111A(圖5之前視左上之角部)與第2角部112A(圖5之前視左下之角部)之方向, 從第1角部111A側依序相隔間隔以既定面積形成島電極PL6、島電極PL5、島電極PL4
大致沿著連結第2角部112A與第3角部113A(圖5之前視右下之角部)之方向,從第2角部112A側依序相隔間隔以既定面積形成島電極PL3、島電極PL2、島電極PL1
大致沿著連結第3角部113A與第4角部114A(圖5之前視右上之角部)之方向,從第3角部113A側依序相隔間隔以既定面積形成島電極PL12、島電極PL11、島電極PL10
大致沿著連結第4角部114A與第1角部111A之方向,從第4角部114A側依序相隔間隔以既定面積形成島電極PL9、島電極PL8、島電極PL7
此外,在基板101A之第1主面,在排列形成之複數個島電極PL1~PL12所包圍之區域之大致中央構裝開關IC元件SW3-。開關IC元件SW3-,焊墊電極係構裝成朝向與基板101A相反側。開關IC元件SW3-係透過晶粒接合劑構裝在基板101A。
開關IC元件SW3+係構裝在開關IC元件SW3-之焊墊電極側。開關IC元件SW3+,焊墊電極係構裝成朝向與開關IC元件SW3-及基板101A相反側。開關IC元件SW3+係透過晶粒膜構裝在開關IC元件SW3-上。
開關IC元件SW3-,SW3+具備焊墊電極PT1,PT2,PT3,PT4,PG,PVD,PV1,PV2。焊墊電極PG係配置在開關IC元件SW3-,SW3+之角部121A之附近。焊墊電極PVD係配置在開關IC元件SW3-,SW3+之角部122A之附近。焊墊電極 PT2係配置在焊墊電極PG與焊墊電極PVD之間。亦即,焊墊電極PT2係配置在開關IC元件SW3-,SW3+之連結角部121A,122A之邊之中途既定位置。焊墊電極PV2係配置在開關IC元件SW3-,SW3+之角部123A之附近。角部123A為角部121A之對角。焊墊電極PT4係配置在開關IC元件SW3-,SW3+之角部124A之附近。角部124A為角部122A之對角。焊墊電極PV1係配置在焊墊電極PV2與焊墊電極PT4之間。亦即,焊墊電極PV1係配置在開關IC元件SW3-,SW3+之連結角部123A,124A之邊之中間既定位置。焊墊電極PT3係配置在焊墊電極PT4與焊墊電極PT2之間。亦即,焊墊電極PT3係配置在開關IC元件SW3-,SW3+之連結角部124A,121A之邊之中間既定位置。
由上述焊墊電極之配置構成之開關IC元件SW3-與開關IC元件SW3+,從與基板101A之零件構裝面正交之方向觀察,一致地構裝在相同方向。再者,此時,開關IC元件SW3-,SW3+之角部121A成為基板101A之角部111A側,角部123A成為基板101A之角部113A側。
開關IC元件SW3-之焊墊電極PT1係藉由導電性引線932連接於基板101A之島電極PL3。開關IC元件SW3-之焊墊電極PT2係藉由導電性引線934連接於基板101A之島電極PL6。開關IC元件SW3-之焊墊電極PT3係藉由導電性引線936連接於基板101A之島電極PL8。開關IC元件SW3-之焊墊電極PT4係藉由導電性引線937連接於基板101A之島電極PL11
開關IC元件SW3-之焊墊電極PG係藉由導電性引線935連接於基板101A之島電極PL7。開關IC元件SW3-之焊墊電極PVD係藉由導電性引線933連接於基板101A之島電極PL4。開關IC元件SW3-之焊墊電極PV1係藉由導電性引線938連接於基板101A之島電極PL12。開關IC元件SW3-之焊墊電極PV2係藉由導電性引線931連接於基板101A之島電極PL1。
開關IC元件SW3+之焊墊電極PT1係藉由導電性引線942連接於基板101A之島電極PL2。開關IC元件SW3+之焊墊電極PT2係藉由導電性引線944連接於基板101A之島電極PL5。開關IC元件SW3+之焊墊電極PT3係藉由導電性引線946連接於基板101A之島電極PL9。開關IC元件SW3+之焊墊電極PT4係藉由導電性引線947連接於基板101A之島電極PL10
開關IC元件SW3+之焊墊電極PG係藉由導電性引線945連接於基板101A之島電極PL7。開關IC元件SW3+之焊墊電極PVD係藉由導電性引線943連接於基板101A之島電極PL4。開關IC元件SW3+之焊墊電極PV1係藉由導電性引線948連接於基板101A之島電極PL12。開關IC元件SW3+之焊墊電極PV2係藉由導電性引線941連接於基板101A之島電極PL1
藉由以上構成,可實現由圖6所示之等效電路構成之高頻模組100A。此高頻模組100A,將以開關IC元件SW3-之焊墊電極PT1作為第1個別端子且以開關IC元件SW3+ 之焊墊電極PT1作為第2個別端子之第1平衡端子選擇性地連接於以開關IC元件SW3-,SW3+之焊墊電極PT2作為個別端子對之第2平衡端子、以開關IC元件SW3-,SW3+之焊墊電極PT3作為個別端子對之第3平衡端子、以開關IC元件SW3-,SW3+之焊墊電極PT4作為個別端子對之第4平衡端子之任一個。
從連接於島電極PL1之外部連接端子P1+與連接於島電極PL3之外部連接端子P1-輸入之平衡訊號,係輸入至由開關IC元件SW3+,SW3-之焊墊電極PT1構成之第1平衡端子。開關IC元件SW3+,SW3-係藉由透過島電極PL4、焊墊電極PVD施加之驅動電壓訊號VDD被供應電源。開關IC元件SW3+,SW3-,依據透過島電極PL12、焊墊電極PV1施加之切換控制訊號V1與透過島電極PL1、焊墊電極PV2施加之切換控制訊號V2之組合進行切換控制。
輸入至第1平衡端子之平衡訊號,係藉由開關IC元件SW3+,SW3-切換其連接狀態,輸出至第2、第3、第4平衡端子之任一個。從第2平衡端子輸出之平衡訊號係透過島電極PL5,PL6從外部連接端子P2+,P2-輸出至外部電路。從第3平衡端子輸出之平衡訊號係透過島電極PL9,PL8從外部連接端子P3+,P3-輸出至外部電路。從第4平衡端子輸出之平衡訊號係透過島電極PL10,PL11從外部連接端子P4+,P4-輸出至外部電路。
此外,上述構成之高頻模組100A可獲得下述作用效果。
藉由將開關IC元件SW3-,SW3+重疊構裝於基板101A 之零件構裝面,使用二個開關IC元件構成平衡訊號之開關電路之情形,能使構裝面積變小。尤其是,如本實施形態,選擇線路數愈增加,愈有效地作用於高頻模組之小型化。
在上述配置構成,與第1實施形態相同,將開關IC元件SW3-,SW3+構裝於基板101A之情形,從與基板101A之零件構裝面正交之方向觀察,藉由導電性引線連接之焊墊電極與島電極接近,在此等電極間未配置其他焊墊電極或島電極。
例如,開關IC元件SW3+之焊墊電極PT2與島電極PL5接近,在此等之間未配置其他焊墊電極或島電極。同樣地,開關IC元件SW3-之焊墊電極PT2與島電極PL6接近,在此等之間未配置其他焊墊電極或島電極。
藉由上述構成,能將傳送輸出入第1平衡端子之平衡訊號之導電性引線、傳送輸出入第2平衡端子之平衡訊號之導電性引線、傳送輸出入第3平衡端子之平衡訊號之導電性引線、傳送輸出入第4平衡端子之平衡訊號之導電性引線不交叉地形成。藉此,能抑制傳送輸出入第1平衡端子之平衡訊號之路徑、傳送輸出入第2平衡端子之平衡訊號之路徑、傳送輸出入第3平衡端子之平衡訊號之路徑、傳送輸出入第4平衡端子之平衡訊號之路徑之相互干涉,可高度確保各傳送路徑間之隔離。又,由於不須在基板101A形成交叉用之電極圖案,因此基板101A之電極圖案單純化,設計容易且形成亦容易。
又,如上述圖5所示,以構成平衡端子之開關IC元件 SW3-,SW3+之各焊墊電極與此等連接之島電極之距離成為大致相同之方式配置有島電極。具體而言,例如,開關IC元件SW3+之焊墊電極PT2與島電極PL5在基板101A之零件構裝面之投影距離、與開關IC元件SW3-之焊墊電極PT2與島電極PL6在基板101A之零件構裝面之投影距離大致相同。藉此,在島電極PL5與開關IC元件SW3+之焊墊電極PT2之間之訊號之傳送距離、與在島電極PL6與開關IC元件SW3-之焊墊電極PT2之間之訊號之傳送距離大致相同。是以,僅若干調整導電性引線934,944之引線長度,即可提升在此平衡線路傳送之訊號之平衡特性。
此外,雖未詳細說明,但與第1實施形態相同,第2平衡端子、第3平衡端子、第4平衡端子亦保持同樣之焊墊電極與島電極之關係,亦可提升在連接於此等平衡端子之平衡線路傳送之訊號之平衡特性。
此外,由於所有平衡線路之平衡特性優異,作為高頻模組100A可具有高平衡特性。
又,上述焊墊電極PG,PVD,PV1,PV2係與開關IC元件SW3-,SW3+連接於相同之島電極,但此時,如圖5所示,來自開關IC元件SW3-之導電性引線對島電極之連接位置較來自開關IC元件SW3+之導電性引線對島電極之連接位置遠離開關IC元件SW3-,SW3+之構裝位置。
具體而言,例如,從開關IC元件SW3-之焊墊電極PVD往基板101A之島電極PL4連接之導電性引線933對島電極PL4之連接位置較從開關IC元件SW3+之焊墊電極PVD往 基板101A之島電極PL4連接之導電性引線943對島電極PL4之連接位置遠。
同樣地,從開關IC元件SW3-之焊墊電極PV1往基板101A之島電極PL12連接之導電性引線938對島電極PL12之連接位置較從開關IC元件SW3+之焊墊電極PV1往基板101A之島電極PL12連接之導電性引線948對島電極PL12之連接位置遠。
同樣地,從開關IC元件SW3-之焊墊電極PV2往基板101A之島電極PL1連接之導電性引線931對島電極PL1之連接位置較從開關IC元件SW3+之焊墊電極PV2往基板101A之島電極PL1連接之導電性引線941對島電極PL1之連接位置遠。
再者,從開關IC元件SW3-之焊墊電極PG往基板101A之島電極PL7連接之導電性引線935對島電極PL7之連接位置較從開關IC元件SW3+之焊墊電極PG往基板101A之島電極PL7連接之導電性引線945對島電極PL7之連接位置遠。
藉此,能使環高度必然地變高之來自開關IC元件SW3+之導電性引線與環高度控制較低之來自開關IC元件SW3-之導電性引線之引線長度大致一致。藉此,將共通之焊墊電極與開關IC元件SW3-,SW3+加以連接之導體長度大致一致。
是以,與第1實施形態相同,能對開關IC元件SW3-,SW3+同時供應驅動電壓訊號VDD或切換控制訊號V1,V2。又,能使開關IC元件SW3-,SW3+之接地線成為相同 長度。藉此,可提升作為平衡訊號之開關電路之切換精度,且亦可提升開關IC元件間之接地平衡。
此外,上述各實施形態中,雖顯示切換二個平衡線路之構成及切換三個平衡線路之構成,但亦可適用於切換四個以上之平衡線路之構成。
100,100A‧‧‧高頻模組
101,101A‧‧‧基板
120‧‧‧晶粒膜
130‧‧‧晶粒接合劑
SW-,SW+,SW3-,SW3+‧‧‧開關IC元件
圖1(A)、(B)係顯示本發明第1實施形態之高頻模組100 之構裝構成之圖。
圖2係顯示本發明第1實施形態之高頻模組100之接合概念之圖。
圖3係本發明第1實施形態之高頻模組100之等效電路圖。
圖4係顯示本發明第1實施形態之高頻模組100之製程之流程圖。
圖5(A)、(B)係顯示本發明第2實施形態之高頻模組100A之構裝構成之圖。
圖6係本發明第2實施形態之高頻模組100A之等效電路圖。
100‧‧‧高頻模組
101‧‧‧基板
111‧‧‧第1角部
112‧‧‧第2角部
113‧‧‧第3角部
114‧‧‧第4角部
121~124‧‧‧角部
911~916,921~926‧‧‧導電性引線
PL1~PL12‧‧‧島電極
PT1,PT2,PT3,PG,PVD,PCT‧‧‧焊墊電極
SW+,SW-‧‧‧開關IC元件

Claims (7)

  1. 一種高頻模組,具備:焊墊電極之配置構成相同之第1開關IC及第2開關IC;以及基板,該基板具備連接於該焊墊電極之島電極且具備將該第1開關IC及第2開關IC連接至外部電路之電極;該第1開關IC係構裝於該基板;該第2開關IC係構裝於該第1開關IC之與該基板相反側之面;該第1開關IC與該第2開關IC係構裝成該焊墊電極在與該基板側相反側之面露出;該焊墊電極之各個與該島電極係藉由引線接合連接。
  2. 如申請專利範圍第1項之高頻模組,其中,該第1開關IC與該第2開關IC為相同之開關IC。
  3. 如申請專利範圍第1或2項之高頻模組,其中,在特定焊墊電極與連接於特定焊墊電極之特定島電極之間,未配置與該特定島電極不同之其他島電極。
  4. 如申請專利範圍第1或2項之高頻模組,其中,該第2開關IC係透過接著劑構裝於該第1開關IC之與該基板相反側之面。
  5. 如申請專利範圍第1或2項之高頻模組,其中,該第1開關IC與該第2開關IC係構裝於相同方向。
  6. 如申請專利範圍第5項之高頻模組,其中,於該第1開關IC具備構成平衡端子之第1個別端子,於該第2開關 IC具備構成該平衡端子之第2個別端子;作為該第1個別端子之第1焊墊電極與以引線接合連接於該第1焊墊電極之第1島電極之距離、和作為該第2個別端子之該第2焊墊電極與以引線接合連接於該第2焊墊電極之第2島電極之距離大致相等。
  7. 如申請專利範圍第5項之高頻模組,其中,該第1開關IC之第3焊墊電極與該第2開關IC之第4焊墊電極係配置成大致重疊;該第1開關IC之第3焊墊電極與該第2開關IC之第4焊墊電極係連接於相同之第3焊墊電極;連接該第3焊墊電極與該第3島電極之引線連接於該第3島電極之位置,較連接該第4焊墊電極與該第3島電極之引線連接於該第3島電極之位置,離開該第1、第2開關IC對該基板之構裝位置。
TW101129167A 2011-10-17 2012-08-13 High frequency module TWI559489B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011228050 2011-10-17
JP2012137437A JP5257722B2 (ja) 2011-10-17 2012-06-19 高周波モジュール

Publications (2)

Publication Number Publication Date
TW201318131A true TW201318131A (zh) 2013-05-01
TWI559489B TWI559489B (zh) 2016-11-21

Family

ID=48140657

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101129167A TWI559489B (zh) 2011-10-17 2012-08-13 High frequency module

Country Status (4)

Country Link
JP (1) JP5257722B2 (zh)
CN (1) CN103403866B (zh)
TW (1) TWI559489B (zh)
WO (1) WO2013058000A1 (zh)

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6180426B1 (en) * 1999-03-01 2001-01-30 Mou-Shiung Lin High performance sub-system design and assembly
JP3913481B2 (ja) * 2001-01-24 2007-05-09 シャープ株式会社 半導体装置および半導体装置の製造方法
JP2005079421A (ja) * 2003-09-02 2005-03-24 Mitsubishi Electric Corp 半導体スイッチ
JP4185499B2 (ja) * 2005-02-18 2008-11-26 富士通マイクロエレクトロニクス株式会社 半導体装置
TWI327369B (en) * 2006-08-07 2010-07-11 Chipmos Technologies Inc Multichip stack package
JP5595314B2 (ja) * 2011-03-22 2014-09-24 ルネサスエレクトロニクス株式会社 半導体装置

Also Published As

Publication number Publication date
WO2013058000A1 (ja) 2013-04-25
JP2013102120A (ja) 2013-05-23
CN103403866B (zh) 2015-04-08
JP5257722B2 (ja) 2013-08-07
CN103403866A (zh) 2013-11-20
TWI559489B (zh) 2016-11-21

Similar Documents

Publication Publication Date Title
US8885356B2 (en) Enhanced stacked microelectronic assemblies with central contacts and improved ground or power distribution
US7888796B2 (en) Controller chip mounted on a memory chip with re-wiring lines
US9093433B2 (en) Using bump bonding to distribute current flow on a semiconductor power device
KR20200025587A (ko) 브리지 다이를 포함하는 스택 패키지
JP2000223653A (ja) チップ・オン・チップ構造の半導体装置およびそれに用いる半導体チップ
US8659138B2 (en) Semiconductor package having electrode on side surface, and semiconductor device
JP2008182235A (ja) 側面パッドを備えるチップ、その製造方法及びそのチップを利用したパッケージ
KR20180049336A (ko) 반도체 패키지
US20090091019A1 (en) Memory Packages Having Stair Step Interconnection Layers
US7154048B2 (en) Common electrode wire for plating
TWI559489B (zh) High frequency module
US20110233772A1 (en) Semiconductor element and semiconductor device using the same
TWI517354B (zh) 內藏去耦合電容之半導體封裝構造
US8687378B2 (en) High-frequency module
JP2004119684A (ja) 半導体装置
US20180226379A1 (en) Semiconductor switch device
US10304806B2 (en) Semiconductor device
JP2005347489A (ja) 半導体装置
US11929738B2 (en) Electronic device
KR101088353B1 (ko) 중앙 콘택을 구비하며 접지 또는 배전을 개선한 적층형 마이크로전자 조립체
KR20120068664A (ko) 중앙 콘택을 구비하며 접지 또는 배전을 개선한 적층형 마이크로전자 조립체
KR20000072995A (ko) 적층형 반도체 칩 패키지와 그 제조 방법
JP2007220906A (ja) フリップチップ実装の半導体製品
JPS63197350A (ja) 半導体集積回路装置
JPH02224366A (ja) 半導体集積回路

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees