KR20180049336A - 반도체 패키지 - Google Patents

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KR20180049336A
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Abstract

본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는 제1 패키지, 및 상기 제1 패키지 상에 적층된 제2 패키지를 포함한다. 상기 제1 패키지는: 재배선 기판; 상기 재배선 기판 상의 제1 반도체 칩; 상기 재배선 기판 상에 배치되고, 평면적 관점에서 상기 제1 반도체 칩을 둘러싸는 연결 기판; 및 상기 연결 기판의 제1 영역 내에 배치되며, 상기 재배선 기판을 통해 상기 제1 반도체 칩과 전기적으로 연결되는 인덕터 구조체를 포함한다. 상기 제2 패키지는, 상기 제1 패키지와 전기적으로 연결되는 적어도 하나의 외부 단자를 포함하며, 상기 외부 단자는 상기 연결 기판의 제2 영역 상에 배치되고, 평면적 관점에서, 상기 제1 영역과 상기 제2 영역은 서로 이격된다.

Description

반도체 패키지{Semiconductor packages}
본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는 재배선 기판을 포함하는 반도체 패키지에 관한 것이다.
반도체 산업에 있어서 반도체 소자 및 이를 이용한 전자 제품의 고용량, 박형화, 소형화에 대한 수요가 많아져 이에 관련된 다양한 패키지 기술이 속속 등장하고 있다. 반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판(PCB) 상에 반도체 칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 반도체 패키지의 고기능화, 고속화 및 소형화 요구가 증대되고 있다.
본 발명이 해결하고자 하는 과제는, 전압 조정을 위한 인덕터를 그의 내부에 병합시킨 반도체 패키지를 제공하는 것이다.
본 발명의 개념에 따른 반도체 패키지는, 제1 패키지, 및 상기 제1 패키지 상에 적층된 제2 패키지를 포함할 수 있다. 상기 제1 패키지는: 재배선 기판; 상기 재배선 기판 상의 제1 반도체 칩; 상기 재배선 기판 상에 배치되고, 평면적 관점에서 상기 제1 반도체 칩을 둘러싸는 연결 기판; 및 상기 연결 기판의 제1 영역 내에 배치되며, 상기 재배선 기판을 통해 상기 제1 반도체 칩과 전기적으로 연결되는 인덕터 구조체를 포함할 수 있다. 상기 제2 패키지는, 상기 제1 패키지와 전기적으로 연결되는 적어도 하나의 외부 단자를 포함하며, 상기 외부 단자는 상기 연결 기판의 제2 영역 상에 배치되고, 평면적 관점에서, 상기 제1 영역과 상기 제2 영역은 서로 이격될 수 있다.
본 발명의 다른 개념에 따른 반도체 패키지는, 재배선 기판; 상기 재배선 기판 상에 배치되고, 그의 내부를 관통하는 홀을 갖는 연결 기판; 상기 재배선 기판 상에 배치되고, 상기 연결 기판의 상기 홀 내에 제공되는 제1 반도체 칩; 및 상기 연결 기판의 제1 영역 내에 배치되며, 상기 재배선 기판을 통해 상기 제1 반도체 칩과 전기적으로 연결되는 인덕터 구조체를 포함할 수 있다. 상기 제1 반도체 칩의 바닥면과 상기 연결 기판의 바닥면은 상기 재배선 기판의 상면과 접할 수 있다.
본 발명의 또 다른 개념에 따른 반도체 패키지는, 재배선 기판; 상기 재배선 기판 상에 배치되고, 그의 내부를 관통하는 홀을 갖는 연결 기판; 상기 재배선 기판 상에 배치되고, 상기 연결 기판의 상기 홀 내에 제공되는 제1 반도체 칩; 및 상기 연결 기판의 제1 영역 내에 배치되며, 상기 재배선 기판을 통해 상기 제1 반도체 칩과 전기적으로 연결되는 인덕터 구조체를 포함할 수 있다. 상기 제1 반도체 칩은, 상기 재배선 기판을 통해 상기 인덕터 구조체와 전기적으로 연결되는 전압 조정 패드를 포함하고, 상기 제1 영역은 상기 제1 반도체 칩의 제1 측벽에 인접하며, 상기 전압 조정 패드는 상기 제1 반도체 칩의 상기 제1 측벽에 인접할 수 있다.
본 발명에 따른 반도체 패키지는 그의 내부에 인덕터 구조체를 병합시킴으로써, 인덕터 구조체와 반도체 칩 간의 전력 효율이 증가될 수 있다. 본 발명에 따른 반도체 패키지는 상대적으로 낮은 저항과 상대적으로 높은 인덕턴스를 갖는 인덕터 구조체를 포함할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지가 장착된 반도체 장치를 나타내는 평면도이다.
도 2는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 것으로, 제1 패키지를 나타내는 평면도이다.
도 3a 및 도 3b는 각각 도 2의 I-I'선 및 II-II'선에 따른 단면도들이다.
도 4a는 도 3a의 N 영역의 인덕터의 일 예를 나타내는 사시도이다.
도 4b는 도 3a의 M 영역의 인덕터의 일 예를 나타내는 사시도이다.
도 5는 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 도시한 평면도이다.
도 6a, 7a, 8a, 9a 및 10a는 도 5의 I-I'선에 따른 단면도들이고, 도 6b, 7b, 8b, 9b 및 10b는 도 5의 II-II'선에 따른 단면도들이다.
도 11은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 것으로, 도 2의 II-II'선에 따른 단면도의 다른 예이다.
도 12는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 것으로, 제1 패키지를 나타내는 평면도이다.
도 13은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 것으로, 제1 패키지를 나타내는 평면도이다.
도 14는 도 13의 I-I'선에 따른 단면도이다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지가 장착된 반도체 장치를 나타내는 평면도이다.
도 1을 참조하면, 보드(10) 상에 본 발명의 실시예들에 따른 반도체 패키지(20) 및 전력 관리 소자(30)가 장착될 수 있다. 보드(10)는 반도체 패키지(20)와 전력 관리 소자(30)를 서로 연결하는 적어도 하나의 전기적 통로들(40)을 제공할 수 있다. 일 예로, 보드(10)는 인쇄 회로 보드(printed circuit board, PCB)일 수 있다. 전력 관리 소자(30)는 반도체 패키지(20)를 구동하기 위한 전력을 제공할 수 있다. 본 발명에 있어서, 전력 관리 소자(30)는 본 기술분야에서 알려진 전력 관리 소자들 중 당업자가 적절히 선택할 수 있으며, 특별히 제한되는 것은 아니다. 반도체 패키지(20)에 관한 구체적인 설명은 후술한다.
도 2는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 것으로, 제1 패키지를 나타내는 평면도이다. 도 3a 및 도 3b는 각각 도 2의 I-I'선 및 II-II'선에 따른 단면도들이다. 도 4a는 도 3a의 N 영역의 인덕터의 일 예를 나타내는 사시도이다. 도 4b는 도 3a의 M 영역의 인덕터의 일 예를 나타내는 사시도이다.
도 2, 도 3a 및 도 3b를 참조하면, 제1 패키지(P100) 상에 제2 패키지(P200)가 적층될 수 있다. 제1 패키지(P100)는 재배선 기판(500), 연결 기판(200), 제1 반도체 칩(300), 제1 몰딩막(400), 및 하부 외부 단자들(550)을 포함할 수 있다. 제2 패키지(P200)는 패키지 기판(700), 제2 반도체 칩(800), 제2 몰딩막(900), 및 상부 외부 단자들(690)을 포함할 수 있다. 연결 기판(200) 및 제1 반도체 칩(300)은 재배선 기판(500) 상에 배치될 수 있다. 재배선 기판(500)의 두께는 연결 기판(200)의 두께보다 더 작을 수 있다. 제2 반도체 칩(800)은 패키지 기판(700) 상에 배치될 수 있다.
연결 기판(200)은 재배선 기판(500)의 상면과 마주보는 제2 면(206) 및 제2 면(206)에 대향하는 제1 면(205)을 가질 수 있다. 제1 반도체 칩(300)은 재배선 기판(500)의 상면과 마주보는 제2 면(306) 및 제2 면(306)에 대향하는 제1 면(305)을 가질 수 있다. 연결 기판(200)의 제2 면(206)과 제1 반도체 칩(300)의 제2 면(306)은 재배선 기판(500)의 상면과 접할 수 있다. 연결 기판(200)의 제2 면(206)과 제1 반도체 칩(300)의 제2 면(306)은 동일한 레벨에 위치할 수 있다. 일 예로, 연결 기판(200)의 제1 면(205)과 제1 반도체 칩(300)의 제1 면(305)은 동일한 레벨에 위치할 수 있다. 다른 예로, 연결 기판(200)의 제1 면(205)과 제1 반도체 칩(300)의 제1 면(305)은 서로 다른 레벨에 위치할 수 있다.
재배선 기판(500)은 절연막들(510), 도전 패턴들(520) 및 보호층(511)을 포함할 수 있다. 도전 패턴들(520)은, 절연막들(510) 내에 제공된 도전 라인들, 도전 라인들을 수직적으로 연결하는 비아들, 및 재배선 기판(500)의 하부에 배치된 외부 패드들을 포함할 수 있다. 하부 외부 단자들(550)이 재배선 기판(500)의 바닥면에 배치되어, 상기 외부 패드들과 접속할 수 있다. 일 예로, 하부 외부 단자들(550) 각각은 솔더 볼 또는 솔더 범프일 수 있다. 재배선 기판(500)의 도전 패턴들(520)은, 제1 반도체 칩(300), 연결 기판(200) 및 하부 외부 단자들(550)을 서로 전기적으로 연결시킬 수 있다.
보호층(511)은 재배선 기판(500)의 바닥면 상에 형성되어, 상기 외부 패드들을 덮을 수 있다. 보호층(511)은 하부 외부 단자들(550)의 일부들을 덮을 수 있다. 보호층(511)은 절연성 폴리머, 예를 들어, 에폭시계 폴리머를 포함할 수 있다.
도 2를 참조하면, 연결 기판(200)은 그의 내부를 관통하는 홀(290)을 가질 수 있다. 제1 반도체 칩(300)은 연결 기판(200)의 홀(290) 내에 제공될 수 있다. 평면적 관점에서, 연결 기판(200)은 제1 반도체 칩(300)을 둘러쌀 수 있다. 제1 반도체 칩(300)은 제1 측벽(300a), 제2 측벽(300b), 제3 측벽(300c) 및 제4 측벽(300d)을 가질 수 있다. 제1 및 제2 측벽들(300a, 300b)은 제1 방향(D1)으로 연장될 수 있고, 서로 대향할 수 있다. 제3 및 제4 측벽들(300c, 300d)은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있고, 서로 대향할 수 있다. 홀(290)을 정의하는 연결 기판(200)의 내측벽들은 제1 반도체 칩(300)의 제1 내지 제4 측벽들(300a, 300b, 300c, 300d)과 마주볼 수 있다.
평면적 관점에서, 연결 기판(200)의 제1 영역들(RG1)은 제1 반도체 칩(300)의 제3 측벽(300c) 및 제4 측벽(300d)에 인접할 수 있다. 연결 기판(200)의 제2 영역들(RG2)은 제1 반도체 칩(300)의 제1 측벽(300a) 및 제2 측벽(300b)에 인접할 수 있다. 제1 영역들(RG1)과 제2 영역들(RG2)은 서로 중첩되지 않고 서로 이격될 수 있다. 구체적으로, 제1 영역들(RG1)은 제1 반도체 칩(300)을 사이에 두고 제1 방향(D1)으로 서로 이격될 수 있다. 제2 영역들(RG2)은 제1 반도체 칩(300)을 사이에 두고 제2 방향(D2)으로 서로 이격될 수 있다. 제1 영역들(RG1) 사이에 제2 영역들(RG2)이 개재될 수 있다.
도 2, 도 3a 및 도 3b를 다시 참조하면, 연결 기판(200)은 베이스층들(210), 베이스층들(210) 내에 제공된 도전 구조체들(220), 및 베이스층들(210) 내에 제공된 인덕터 구조체들(230)를 포함할 수 있다. 일 예로, 연결 기판(200)은 인쇄 회로 기판일 수 있다. 베이스층들(210)은 적층된 절연막들을 포함할 수 있다. 도전 구조체들(220)은 연결 기판(200)의 제1 영역들(RG1) 내에 선택적으로 배치될 수 있고, 인덕터 구조체들(230)은 연결 기판(200)의 제2 영역들(RG2) 내에 선택적으로 배치될 수 있다.
도전 구조체들(220)은 하부 패드들(221), 배선 패턴들(222), 제1 비아들(223), 및 상부 패드들(224)을 포함할 수 있다. 하부 패드들(221)은 연결 기판(200)의 제2 면(206)에 배치될 수 있고, 상부 패드들(224)은 연결 기판(200)의 제1 면(205)에 배치될 수 있다. 제1 비아들(223)은 하부 패드들(221), 배선 패턴들(222), 및 상부 패드들(224)을 수직적으로 연결할 수 있다. 다시 말하면, 상부 패드들(224)은 배선 패턴들(222) 및 제1 비아들(223)을 통해 하부 패드들(221)과 전기적으로 연결될 수 있다. 상부 패드들(224)은 제2 영역들(RG2)을 제외한 제1 영역들(RG1) 상에만 선택적으로 배치될 수 있다. 상부 패드들(224) 상에 상부 외부 단자들(690)이 배치될 수 있다.
인덕터 구조체들(230)은 전압 조정을 위한 인덕터들(231, 232, 234) 및 제2 비아들(233)을 포함할 수 있다. 일 예로, 인덕터들(231, 232, 234)은 수직적으로 적층된 제1 인덕터(231), 제2 인덕터(232) 및 제3 인덕터(234)를 포함할 수 있다. 제1 인덕터(231)는 하부 패드(221)와 동일한 레벨에 위치할 수 있고, 제2 인덕터(232)는 배선 패턴(222)과 동일한 레벨에 위치할 수 있으며, 제3 인덕터(234)는 상부 패드(224)와 동일한 레벨에 위치할 수 있다.
도 3a의 M 영역에 도시된 바와 같이, 제1 내지 제3 인덕터들(231, 232, 234)은 제2 비아들(233)을 통해 수직적으로 연결될 수 있다. 즉, 제1 내지 제3 인덕터들(231, 232, 234)은 서로 직렬로 연결될 수 있다. 도 3a의 N 영역에 도시된 바와 같이, 제1 내지 제3 인덕터들(231, 232, 234)은 서로 직렬로 연결되지 않을 수도 있다. 수직적으로 적층된 인덕터들(231, 232, 234)의 개수는 도 3a에 도시된 것에 한정되지 않고, 당업자가 적절히 변경하여 사용할 수 있다.
인덕터 구조체들(230)은 전력 관리 소자(30, 도 1)로부터 제공된 전력을 제1 반도체 칩(300) 및 제2 반도체 칩(800)에서 요구하는 다양한 전압으로 조정할 수 있다. 인덕터 구조체들(230)은 재배선 기판(500)을 통해 제1 반도체 칩(300)과 전기적으로 연결될 수 있다. 제1 반도체 칩(300)의 제1 칩 패드들(301) 중 전압 조정 패드들(301vr)이 인덕터 구조체들(230)과 전기적으로 연결될 수 있다. 전압 조정 패드들(301vr)은 제1 반도체 칩(300) 내에 내장된 전압 조정부와 연결될 수 있다.
평면적 관점에서, 전압 조정 패드들(301vr)은 제1 반도체 칩(300)의 제1 및 제2 측벽들(300a, 300b)에 인접하게 배치될 수 있다. 평면적 관점에서, 인덕터 구조체들(230)은 제1 반도체 칩(300)의 제1 및 제2 측벽들(300a, 300b)에 인접하게 배치될 수 있다. 따라서, 인덕터 구조체들(230)과 제1 반도체 칩(300) 간의 전기적 경로의 길이가 단축되어, 인덕터 구조체들(230)과 제1 반도체 칩(300) 간의 전력 효율이 증가될 수 있다.
본 발명의 실시예들에 따르면, 인덕터들을 도 1의 보드(10) 상에 배치하지 않고 반도체 패키지(20) 내에 병합시킬 수 있다. 따라서, 보드(10)의 크기가 줄어들 수 있고, 반도체 패키지(20)와 전력 관리 소자(30) 사이의 전기적 통로들(40)이 단순해질 수 있다. 연결 기판(200)의 두께는 재배선 기판(500)의 두께보다 더 클 수 있고, 따라서 연결 기판(200) 내 인덕터들(231, 232, 234) 각각의 크기(또는 두께)는 재배선 기판(500) 내 도전 패턴들(520) 각각의 크기(또는 두께)보다 더 클 수 있다. 연결 기판(200)에 적용된 본 발명의 인덕터들(231, 232, 234)은 상대적으로 낮은 저항과 상대적으로 높은 인덕턴스를 가질 수 있다.
도 4a를 참조하면, 도 3a의 N 영역의 베이스층들(210) 내에 제공되는 어느 하나의 인덕터(231, 232, 234)가 예시적으로 나타나있다. 인덕터(231, 232, 234)는 코일 도전부(CO), 제1 연장 도전부(EP1) 및 제2 연장 도전부(EP2)를 포함할 수 있다. 코일 도전부(CO)는 인덕터(231, 232, 234)에 인덕턴스를 제공할 수 있다. 제1 및 제2 연장 도전부들(EP1, EP2)는 각각 신호를 수신하는 입력부 및 신호를 전송하는 출력부일 수 있다.
코일 도전부(CO) 및 제1 연장 도전부(EP1)는 동일한 레벨에 위치할 수 있다. 제2 연장 도전부(EP2)는 코일 도전부(CO) 및 제1 연장 도전부(EP1)와는 다른 레벨에 위치할 수 있다. 일 예로, 제2 연장 도전부(EP2)는 코일 도전부(CO) 및 제1 연장 도전부(EP1)보다 하위 레벨에 위치할 수 있다. 제1 및 제2 연장 도전부들(EP1, EP2)은 서로 이격되어 배치될 수 있다. 제1 및 제2 연장 도전부들(EP1, EP2)은 코일 도전부(CO)의 양 말단들에 각각 연결될 수 있다. 각각의 제1 및 제2 연장 도전부들(EP1, EP2)은 코일 도전부(CO)와 멀어지는 방향으로 연장될 수 있다.
도 4b를 참조하면, 도 3a의 M 영역의 베이스층들(210) 내에 제공되는 어느 하나의 인덕터(231, 232, 234)가 예시적으로 나타나있다. 제2 인덕터(232)의 제1 연장 도전부(EP1)에 제2 비아(233)가 연결될 수 있다. 제2 비아(233) 아래에 제1 인덕터(231)가 배치되어 제2 비아(233)와 연결될 수 있다. 이로써, 제1 및 제2 인덕터들(231, 232)이 수직적 및 직렬적으로 연결될 수 있다.
도 4a 및 도 4b에 나타난 인덕터들(231, 232, 234)은 예시적이며, 도 4a 및 도 4b와는 다른 구조와 형태를 갖는 인덕터들이 제한 없이 사용될 수 있다.
도 2, 도 3a 및 도 3b를 다시 참조하면, 제1 반도체 칩(300)은 제2 면(306)에 인접하는 제1 회로층(310), 및 제1 회로층(310) 상에 배치된 제1 칩 패드들(301)을 포함할 수 있다. 제1 회로층(310)은 제1 반도체 칩(300)의 실리콘 기판 상에 형성된 트랜지스터들 및 상기 트랜지스터들 상의 배선들을 포함할 수 있다. 제1 칩 패드들(301)을 통해, 제1 회로층(310)이 재배선 기판(500)과 전기적으로 연결될 수 있다. 제1 반도체 칩(300)은 재배선 기판(500) 상에 플립칩 실장될 수 있다. 일 예로, 제1 반도체 칩(300)은 프로세서 칩일 수 있다.
연결 기판(200) 및 제1 반도체 칩(300)을 덮는 제1 몰딩막(400)이 제공될 수 있다. 제1 몰딩막(400)은 연결 기판(200)의 상면 및 제1 반도체 칩(300)의 상면을 덮을 수 있다. 제1 몰딩막(400)은 연결 기판(200)과 제1 반도체 칩(300) 사이의 갭을 채울 수 있다. 다시 말하면, 제1 몰딩막(400)은 연결 기판(200)의 홀(290)의 남은 부분을 채울 수 있다. 제1 몰딩막(400)은 절연성 폴리머, 예를 들어, 에폭시계 폴리머를 포함할 수 있다. 제1 몰딩막(400)은 상부 패드들(224)을 노출하는 개구부들(401)을 가질 수 있다. 제1 몰딩막(400)은 제3 인덕터(234)를 덮을 수 있다.
상부 외부 단자들(690)을 통해 제1 패키지(P100)와 제2 패키지(P200)가 서로 전기적으로 연결될 수 있다. 상부 외부 단자들(690)은 상부 패드들(224) 상에 선택적으로 제공되므로, 상부 외부 단자들(690)은 연결 기판(200)의 제1 영역들(RG1) 상에만 선택적으로 배치될 수 있다. 상부 외부 단자들(690)은 제2 영역들(RG2) 상에는 배치되지 않을 수 있다. 일 예로, 상부 외부 단자들(690) 각각은 솔더 볼 또는 솔더 범프일 수 있다.
패키지 기판(700)은 절연막들, 도전 패턴들 및 보호층을 포함할 수 있다. 패키지 기판(700)은 제2 반도체 칩(800)을 상부 외부 단자들(690)과 전기적으로 연결시킬 수 있다. 패키지 기판(700)에 관한 구체적인 설명은, 앞서 설명한 재배선 기판(500)과 유사할 수 있다.
제2 반도체 칩(800)은 제2 회로층(810), 및 제2 회로층(810) 상에 배치된 제2 칩 패드들(801)을 포함할 수 있다. 제2 회로층(810)은 제2 반도체 칩(800)의 실리콘 기판 상에 형성된 트랜지스터들 및 상기 트랜지스터들 상의 배선들을 포함할 수 있다. 제2 칩 패드들(801)을 통해, 제2 회로층(810)이 패키지 기판(700)과 전기적으로 연결될 수 있다. 제2 반도체 칩(800)은 패키지 기판(700) 상에 플립칩 실장될 수 있다. 일 예로, 제2 반도체 칩(800)은 메모리 칩일 수 있다. 다른 실시예로, 도시된 바와 달리, 제2 반도체 칩(800)은 복수개로 제공될 수 있다. 복수의 제2 반도체 칩들(800)은 수직적으로 적층되거나 2차원적으로 배열될 수 있다.
제2 몰딩막(900)이 패키지 기판(700) 및 제2 반도체 칩(800)을 덮을 수 있다. 제2 몰딩막(900)은 절연성 폴리머, 예를 들어, 에폭시계 폴리머를 포함할 수 있다.
도 5는 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 도시한 평면도이다. 도 6a, 7a, 8a, 9a 및 10a는 도 5의 I-I'선에 따른 단면도들이고, 도 6b, 7b, 8b, 9b 및 10b는 도 5의 II-II'선에 따른 단면도들이다.
도 5, 도 6a 및 도 6b를 참조하면, 연결 기판(200)이 캐리어 기판(100) 상에 제공될 수 있다. 연결 기판(200)은 접착층(150)에 의해 캐리어 기판(100) 상에 부착될 수 있다. 연결 기판(200)의 제2 면(206)은 접착층(150)과 접할 수 있다. 연결 기판(200)은 그의 내부를 관통하는 홀들(290)을 가질 수 있다. 연결 기판(200)은 베이스층들(210), 베이스층들(210) 내에 제공된 도전 구조체들(220), 및 베이스층들(210) 내에 제공된 인덕터 구조체들(230)를 포함할 수 있다. 연결 기판(200)에 관한 구체적인 설명은, 앞서 도 2, 도 3a 및 도 3b를 참조하여 설명한 것과 동일할 수 있다.
도 5, 도 7a 및 도 7b를 참조하면, 제1 반도체 칩들(300)이 캐리어 기판(100) 상에 제공될 수 있다. 각각의 제1 반도체 칩들(300)은 연결 기판(200)의 각각의 홀들(290) 내에 제공될 수 있다. 각각의 제1 반도체 칩들(300)은 제2 면(306)에 인접하는 제1 회로층(310), 및 제1 회로층(310) 상에 배치된 제1 칩 패드들(301)을 포함할 수 있다. 제1 반도체 칩(300)의 제2 면(306)은 접착층(150)과 접할 수 있다. 각각의 제1 반도체 칩들(300)에 관한 구체적인 설명은, 앞서 도 2, 도 3a 및 도 3b를 참조하여 설명한 것과 동일할 수 있다.
도 5, 도 8a 및 도 8b를 참조하면, 제1 몰딩막(400)이 캐리어 기판(100) 상에 형성될 수 있다. 제1 몰딩막(400)은 연결 기판(200)의 상면 및 제1 반도체 칩들(300)의 상면들을 덮을 수 있다. 제1 몰딩막(400)은 연결 기판(200)과 제1 반도체 칩(300) 사이의 갭을 채울 수 있다. 다시 말하면, 제1 몰딩막(400)은 연결 기판(200)의 홀(290)의 남은 부분을 채울 수 있다. 제1 몰딩막(400)은 절연성 폴리머, 예를 들어, 에폭시계 폴리머를 포함할 수 있다. 개구부들(401)이 제1 몰딩막(400) 상부에 형성되어, 상부 패드들(224)을 노출시킬 수 있다.
후속으로, 점선으로 도시한 바와 같이, 캐리어 기판(100) 및 접착층(150)이 제거될 수 있다. 이로써, 제1 반도체칩(300)의 제2 면(306) 및 연결 기판(200)의 제2 면(206)이 노출될 수 있다.
도 5, 도 9a 및 도 9b를 참조하면, 제1 반도체칩(300)의 제2 면(306) 및 연결 기판(200)의 제2 면(206) 상에 재배선 기판(500)이 제공될 수 있다. 재배선 기판(500)을 제공하는 것은, 제1 반도체칩(300)의 제2 면(306) 및 연결 기판(200)의 제2 면(206) 상에 절연막들(510) 및 도전 패턴들을 형성하는 것, 보호층(511)을 형성하는 것, 하부 외부 단자들(550)을 형성하는 것을 포함할 수 있다. 재배선 기판(500)의 두께는 연결 기판(200)의 두께보다 얇게 제공될 수 있다. 재배선 기판(500)에 관한 구체적인 설명은, 앞서 도 2, 도 3a 및 도 3b를 참조하여 설명한 것과 동일할 수 있다.
도 5, 도 10a 및 도 10b를 참조하면, 커팅 공정을 수행하여, 제1 패키지들(P100)이 형성될 수 있다. 제1 패키지들(P100) 각각은 적어도 하나의 제1 반도체 칩(300)을 포함할 수 있다.
도 2, 도 3a 및 도 3b를 다시 참조하면, 제2 패키지(P200)가 제1 패키지(P100) 상에 실장될 수 있다. 제2 패키지(P200)는 패키지 기판(700), 제2 반도체 칩(800), 제2 몰딩막(900), 및 상부 외부 단자들(690)을 포함할 수 있다. 구체적으로, 제2 패키지(P200)의 상부 외부 단자들(690)이 연결 기판(200)의 제1 영역들(RG1)의 상부 패드들(224) 상에 접속될 수 있다. 제2 패키지(P200)에 관한 구체적인 설명은, 앞선 본 발명의 실시예에서 설명한 것과 동일할 수 있다.
도 11은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 것으로, 도 2의 II-II'선에 따른 단면도의 다른 예이다. 본 실시예에서는, 앞서 도 2, 도 3a, 도 3b, 및 도 4를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 2 및 도 11을 참조하면, 제2 반도체 칩(800)이 패키지 기판(700) 상에 실장될 수 있다. 제2 반도체 칩(800)은 본딩 와이어들(820)을 통해 패키지 기판(700)과 전기적으로 연결될 수 있다. 제2 반도체 칩(800)의 제2 회로층(810) 및 제2 칩 패드들(801)은 제2 반도체 칩(800)의 상면에 인접할 수 있다. 본딩 와이어들(820)은 제2 칩 패드들(801)과 직접 접할 수 있다. 다른 실시예로, 도시된 바와 달리, 제2 반도체 칩(800)은 복수개로 제공될 수 있다. 복수의 제2 반도체 칩들(800)은 수직적으로 적층되거나 2차원적으로 배열될 수 있다.
도 12는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 것으로, 제1 패키지를 나타내는 평면도이다. 본 실시예에서는, 앞서 도 2, 도 3a, 도 3b, 및 도 4를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 12를 참조하면, 연결 기판(200)의 제1 영역들(RG1)은 제1 반도체 칩(300)의 제1 내지 제4 측벽들(300a, 300b, 300c, 300d)과 인접할 수 있다. 각각의 제1 영역들(RG1)은, 각각의 측벽들(300a, 300b, 300c, 300d)의 중심에 인접할 수 있다. 제2 영역들(RG2)은 제1 영역들(RG1)을 제외한 연결 기판(200)의 나머지 영역에 위치할 수 있다. 각각의 제2 영역들(RG2)은 서로 인접하는 한 쌍의 제1 영역들(RG1) 사이에 개재될 수 있다. 각각의 제1 영역들(RG1)은 서로 인접하는 한 쌍의 제2 영역들(RG2) 사이에 개재될 수 있다. 다시 말하면, 제1 및 제2 영역들(RG1, RG2)은 제1 반도체 칩(300)의 둘레를 따라 서로 교번적으로 배열될 수 있다.
두 개의 제1 영역들(RG1)은 제1 반도체 칩(300)을 사이에 두고 제1 방향(D1)으로 서로 이격될 수 있다. 다른 두 개의 제1 영역들(RG1)은 제1 반도체 칩(300)을 사이에 두고 제2 방향(D2)으로 서로 이격될 수 있다. 두 개의 제2 영역들(RG2)은 제1 반도체 칩(300)을 사이에 두고 제4 방향(D4)으로 서로 이격될 수 있다. 제4 방향(D4)은 제1 방향(D1) 및 제2 방향(D2) 모두와 교차하는 방향일 수 있다.
제1 영역들(RG1)에는 도전 구조체들(220) 및 도전 구조체들(220) 상의 상부 외부 단자들(690)이 제공될 수 있고, 제2 영역들(RG2)에는 인덕터 구조체들(230)이 제공될 수 있다.
도 13은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 것으로, 제1 패키지를 나타내는 평면도이다. 도 14는 도 13의 I-I'선에 따른 단면도이다. 본 실시예에서는, 앞서 도 2, 도 3a, 도 3b, 및 도 4를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 13 및 도 14를 참조하면, 연결 기판(200)은 그의 내부를 관통하는 제1 홀(291) 및 제2 홀(293)을 가질 수 있다. 제1 반도체 칩(300)이 연결 기판(200)의 제1 홀(291) 내에 제공될 수 있고, 제3 반도체 칩이 제2 홀(293) 내에 제공될 수 있다. 연결 기판(200)은 제1 및 제3 반도체 칩들(300, 350)을 둘러쌀 수 있다. 연결 기판(200)의 연결 제1 영역들(RG1) 및 제2 영역들(RG2)은 제1 및 제3 반도체 칩들(300, 350) 각각의 측벽들과 인접할 수 있다.
평면적 관점에서, 연결 기판(200)은 제1 및 제3 반도체 칩들(300, 350)을 둘러쌀 수 있다. 제3 반도체 칩은 제5 측벽(350a), 제6 측벽(350b), 제7 측벽(350c) 및 제8 측벽(350d)을 가질 수 있다. 제5 및 제6 측벽들(350a, 350b)은 제1 방향(D1)으로 연장될 수 있고, 서로 대향할 수 있다. 제7 및 제8 측벽들(350c, 350d)은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있고, 서로 대향할 수 있다. 제2 홀(293)을 정의하는 연결 기판(200)의 내측벽들은 제1 반도체 칩(300)의 제5 내지 제8 측벽들(350a, 350b, 350c, 350d)과 마주볼 수 있다.
평면적 관점에서, 연결 기판(200)의 제1 영역들(RG1)은, 제1 반도체 칩(300)의 제3 및 제4 측벽들(300c, 300d) 및 제3 반도체 칩의 제7 및 제8 측벽들(350c, 350d)에 인접할 수 있다. 연결 기판(200)의 제2 영역들(RG2)은, 제1 반도체 칩(300)의 제1 및 제2 측벽들(300a, 300b) 및 제3 반도체 칩의 제5 및 제6 측벽들(350a, 350b)에 인접할 수 있다.
제1 반도체 칩(300)과 유사하게, 제3 반도체 칩(350)은 재배선 기판(500) 상에 플립칩 실장될 수 있다. 제3 반도체 칩(350)의 제3 칩 패드들(351)을 통해, 제3 반도체 칩(350)이 재배선 기판(500)과 전기적으로 연결될 수 있다. 제3 반도체 칩(350)은 재배선 기판(500)을 통해 인덕터 구조체들(230)과 전기적으로 연결될 수 있다. 일 예로, 제3 반도체 칩(350)은 도 1에 도시된 전력 관리 소자(30)일 수 있다. 본 실시예에 따르면, 도 1에 나타난 보드(10) 및 이의 상에 장착된 반도체 패키지(20)와 전력 관리 소자(30)를 하나의 패키지로 집약시킬 수 있다.
제1 패키지(P100) 상에 제2 패키지(P200)가 적층될 수 있다. 제2 패키지(P200)는 복수개의 제2 반도체 칩들(800)을 포함할 수 있다. 제2 반도체 칩들(800)은 서로 동일한 칩들일 수 있고, 일 예로 메모리 칩일 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (20)

  1. 제1 패키지, 및 상기 제1 패키지 상에 적층된 제2 패키지를 포함하되,
    상기 제1 패키지는:
    재배선 기판;
    상기 재배선 기판 상의 제1 반도체 칩;
    상기 재배선 기판 상에 배치되고, 평면적 관점에서 상기 제1 반도체 칩을 둘러싸는 연결 기판; 및
    상기 연결 기판의 제1 영역 내에 배치되며, 상기 재배선 기판을 통해 상기 제1 반도체 칩과 전기적으로 연결되는 인덕터 구조체를 포함하고,
    상기 제2 패키지는, 상기 제1 패키지와 전기적으로 연결되는 적어도 하나의 외부 단자를 포함하며,
    상기 외부 단자는 상기 연결 기판의 제2 영역 상에 배치되고,
    평면적 관점에서, 상기 제1 영역과 상기 제2 영역은 서로 이격된 반도체 패키지.
  2. 제1항에 있어서,
    상기 제1 반도체 칩은 회로층이 형성된 제1 면을 포함하고,
    상기 제1 반도체 칩은 상기 제1 면이 상기 재배선 기판과 마주보도록 실장된 반도체 패키지.
  3. 제2항에 있어서,
    상기 제1 반도체 칩의 상기 제1 면은 상기 연결 기판의 바닥면과 동일한 레벨에 위치하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 연결 기판의 두께는 상기 재배선 기판의 두께보다 더 큰 반도체 패키지.
  5. 제1항에 있어서,
    상기 인덕터 구조체는 수직적으로 적층된 인덕터들을 포함하는 반도체 패키지.
  6. 제1항에 있어서,
    상기 제1 영역은 상기 제1 반도체 칩의 일 측벽에 인접하고,
    상기 제1 반도체 칩은, 상기 일 측벽에 인접하며 상기 인덕터 구조체와 전기적으로 연결되는 전압 조정 패드를 포함하는 반도체 패키지.
  7. 제1항에 있어서,
    상기 제1 패키지는, 상기 제1 반도체 칩과 상기 연결 기판 사이의 갭을 채우는 몰딩막을 더 포함하는 반도체 패키지.
  8. 제1항에 있어서,
    상기 제1 패키지는, 상기 연결 기판의 상기 제2 영역 내에 배치되는 도전 구조체를 더 포함하고,
    상기 도전 구조체는:
    상기 연결 기판의 바닥면에 인접하며, 상기 재배선 기판과 접촉하는 하부 패드;
    상기 연결 기판의 상면 상의 상부 패드; 및
    상기 하부 패드 및 상기 상부 패드 사이에 개재되어 이들을 전기적으로 연결하는 적어도 하나의 배선 패턴 및 적어도 하나의 비아를 포함하는 반도체 패키지.
  9. 제1항에 있어서,
    상기 제2 패키지는:
    패키지 기판; 및
    상기 패키지 기판 상의 제2 반도체 칩을 더 포함하고,
    상기 제1 반도체 칩은 프로세서 칩이고, 상기 제2 반도체 칩은 메모리 칩인 반도체 패키지.
  10. 제9항에 있어서,
    상기 제2 반도체 칩은 회로층이 형성된 제1 면을 포함하고,
    상기 제2 반도체 칩은 상기 제1 면이 상기 패키지 기판과 마주보도록 실장된 반도체 패키지.
  11. 제9항에 있어서,
    상기 제2 패키지는, 상기 제2 반도체 칩과 상기 패키지 기판을 전기적으로 연결하는 본딩 와이어를 더 포함하는 반도체 패키지.
  12. 제1항에 있어서,
    상기 제1 및 제2 영역들 각각은 복수개로 제공되고,
    한 쌍의 상기 제1 영역들은 상기 제1 반도체 칩을 사이에 두고 제1 방향으로 서로 이격되며,
    한 쌍의 상기 제2 영역들은 상기 제1 반도체 칩을 사이에 두고 상기 제1 방향과 교차하는 제2 방향으로 서로 이격되는 반도체 패키지.
  13. 제1항에 있어서,
    상기 제1 반도체 칩은 제1 측벽, 제2 측벽, 제3 측벽 및 제4 측벽을 포함하고,
    상기 제1 및 제2 측벽들은 제1 방향으로 연장되고, 서로 대향하며,
    상기 제3 및 제4 측벽들은 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 서로 대향하며,
    상기 제1 영역은 상기 제1 측벽에 인접하고,
    상기 제2 영역은 상기 제2 측벽에 인접하는 반도체 패키지.
  14. 제1항에 있어서,
    상기 제1 반도체 칩은 제1 측벽, 제2 측벽, 제3 측벽 및 제4 측벽을 포함하고,
    상기 제1 및 제2 측벽들은 제1 방향으로 연장되고, 서로 대향하며,
    상기 제3 및 제4 측벽들은 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 서로 대향하며,
    상기 제2 영역은 복수개로 제공되어, 상기 제1 및 제3 측벽들에 인접하고,
    상기 제1 영역은 상기 제2 영역들 사이에 배치되는 반도체 패키지.
  15. 재배선 기판;
    상기 재배선 기판 상에 배치되고, 그의 내부를 관통하는 홀을 갖는 연결 기판;
    상기 재배선 기판 상에 배치되고, 상기 연결 기판의 상기 홀 내에 제공되는 제1 반도체 칩; 및
    상기 연결 기판의 제1 영역 내에 배치되며, 상기 재배선 기판을 통해 상기 제1 반도체 칩과 전기적으로 연결되는 인덕터 구조체를 포함하되,
    상기 제1 반도체 칩의 바닥면과 상기 연결 기판의 바닥면은 상기 재배선 기판의 상면과 접하는 반도체 패키지.
  16. 제15항에 있어서,
    상기 제1 반도체 칩은, 그의 바닥면에 형성된 회로층을 포함하는 반도체 패키지.
  17. 제15항에 있어서,
    상기 제1 반도체 칩 및 상기 연결 기판 사이의 갭을 채우는 몰딩막을 포함하는 반도체 패키지.
  18. 제15항에 있어서,
    상기 연결 기판 상의 패키지 기판;
    상기 연결 기판과 상기 패키지 기판 사이에 개재된 외부 단자; 및
    상기 패키지 기판 상에 배치된 제2 반도체 칩을 더 포함하되,
    상기 외부 단자는 상기 연결 기판의 제2 영역 상에 배치되고,
    상기 외부 단자는 상기 연결 기판의 상기 제1 영역과 이격되는 반도체 패키지.
  19. 재배선 기판;
    상기 재배선 기판 상에 배치되고, 그의 내부를 관통하는 홀을 갖는 연결 기판;
    상기 재배선 기판 상에 배치되고, 상기 연결 기판의 상기 홀 내에 제공되는 제1 반도체 칩; 및
    상기 연결 기판의 제1 영역 내에 배치되며, 상기 재배선 기판을 통해 상기 제1 반도체 칩과 전기적으로 연결되는 인덕터 구조체를 포함하되,
    상기 제1 반도체 칩은, 상기 재배선 기판을 통해 상기 인덕터 구조체와 전기적으로 연결되는 전압 조정 패드를 포함하고,
    상기 제1 영역은 상기 제1 반도체 칩의 제1 측벽에 인접하며,
    상기 전압 조정 패드는 상기 제1 반도체 칩의 상기 제1 측벽에 인접하는 반도체 패키지.
  20. 제19항에 있어서,
    상기 제1 반도체 칩은 상기 전압 조정 패드와 연결되는 전압 조정부를 더 포함하는 반도체 패키지.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200031725A (ko) * 2018-09-14 2020-03-25 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US11158448B2 (en) 2018-06-14 2021-10-26 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging layer inductor

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10886263B2 (en) * 2017-09-29 2021-01-05 Advanced Semiconductor Engineering, Inc. Stacked semiconductor package assemblies including double sided redistribution layers
JP7038570B2 (ja) * 2018-03-02 2022-03-18 ルネサスエレクトロニクス株式会社 半導体装置
DE102019117844A1 (de) * 2018-09-27 2020-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Integrierte-schaltung-package und verfahren
US20200161206A1 (en) * 2018-11-20 2020-05-21 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and semiconductor manufacturing process
US11600607B2 (en) * 2019-01-17 2023-03-07 Samsung Electronics Co., Ltd. Semiconductor module including multiple power management semiconductor packages
KR102584960B1 (ko) * 2019-04-12 2023-10-05 삼성전기주식회사 반도체 패키지
US11716117B2 (en) * 2020-02-14 2023-08-01 Texas Instruments Incorporated Circuit support structure with integrated isolation circuitry
US11659239B2 (en) * 2020-09-03 2023-05-23 Sony Group Corporation Managing user profiles on electronic devices
CN112018055B (zh) * 2020-11-02 2021-01-05 甬矽电子(宁波)股份有限公司 电磁屏蔽散热封装结构及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130032390A1 (en) * 2011-08-05 2013-02-07 Industrial Technology Research Institute Packaging substrate having embedded interposer and fabrication method thereof
US20140035892A1 (en) * 2012-08-03 2014-02-06 Qualcomm Mems Technologies, Inc. Incorporation of passives and fine pitch through via for package on package

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7902679B2 (en) 2001-03-05 2011-03-08 Megica Corporation Structure and manufacturing method of a chip scale package with low fabrication cost, fine pitch and high reliability solder bump
JP4124618B2 (ja) * 2002-06-04 2008-07-23 松下電器産業株式会社 半導体装置
TWI251916B (en) * 2003-08-28 2006-03-21 Phoenix Prec Technology Corp Semiconductor assembled heat sink structure for embedding electronic components
KR20110041179A (ko) * 2009-10-15 2011-04-21 한국전자통신연구원 패키지 구조
US9048112B2 (en) 2010-06-29 2015-06-02 Qualcomm Incorporated Integrated voltage regulator with embedded passive device(s) for a stacked IC
KR20130015678A (ko) 2011-08-04 2013-02-14 하나 마이크론(주) 반도체 패키지 및 이의 제조 방법
US9190297B2 (en) 2011-08-11 2015-11-17 Stats Chippac, Ltd. Semiconductor device and method of forming a stackable semiconductor package with vertically-oriented discrete electrical devices as interconnect structures
WO2013109889A2 (en) 2012-01-18 2013-07-25 The Trustees Of Columbia University In The City Of New York Systems and methods for integrated voltage regulators
US20140217547A1 (en) 2012-03-29 2014-08-07 Adel A. Elsherbini Semiconductor package with air core inductor (aci) and magnetic core inductor (mci)
US8907756B2 (en) 2012-06-28 2014-12-09 Intel Corporation Semiconductor package with air core inductor (ACI) having a metal-density layer unit of fractal geometry
KR20140039736A (ko) * 2012-09-25 2014-04-02 삼성전자주식회사 스택 패키지 및 그 제조 방법
KR101909202B1 (ko) 2012-10-08 2018-10-17 삼성전자 주식회사 패키지-온-패키지 타입의 패키지
US9831198B2 (en) 2013-08-22 2017-11-28 Nvidia Corporation Inductors for integrated voltage regulators
KR20150096949A (ko) 2014-02-17 2015-08-26 삼성전자주식회사 반도체 패키지 및 그의 형성방법
US20160095225A1 (en) * 2014-09-26 2016-03-31 Qualcomm Incorporated Inductor system for multi-phase power management integrated circuits
US20160133614A1 (en) * 2014-11-07 2016-05-12 Qualcomm Incorporated Semiconductor package with incorporated inductance element
US10236209B2 (en) 2014-12-24 2019-03-19 Intel Corporation Passive components in vias in a stacked integrated circuit package
KR101656269B1 (ko) * 2014-12-30 2016-09-12 주식회사 네패스 반도체 패키지 및 그 제조방법
US9583433B2 (en) * 2015-02-25 2017-02-28 Qualcomm Incorporated Integrated device package comprising conductive sheet configured as an inductor in an encapsulation layer

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130032390A1 (en) * 2011-08-05 2013-02-07 Industrial Technology Research Institute Packaging substrate having embedded interposer and fabrication method thereof
US9385056B2 (en) * 2011-08-05 2016-07-05 Unimicron Technology Corporation Packaging substrate having embedded interposer and fabrication method thereof
US20140035892A1 (en) * 2012-08-03 2014-02-06 Qualcomm Mems Technologies, Inc. Incorporation of passives and fine pitch through via for package on package

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11158448B2 (en) 2018-06-14 2021-10-26 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging layer inductor
KR20220068969A (ko) * 2018-06-14 2022-05-26 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 패키징층 인덕터
KR20200031725A (ko) * 2018-09-14 2020-03-25 삼성전자주식회사 반도체 패키지 및 그 제조 방법

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