JPH06181280A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH06181280A JPH06181280A JP4332765A JP33276592A JPH06181280A JP H06181280 A JPH06181280 A JP H06181280A JP 4332765 A JP4332765 A JP 4332765A JP 33276592 A JP33276592 A JP 33276592A JP H06181280 A JPH06181280 A JP H06181280A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- package
- chip
- along
- short side
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 複数の出力回路を備えた半導体チップを幅の
狭い小型のパッケージ（例えばＳＯＪ：Small Outline
J lead packase）に収納した半導体集積回路装置を得
る。 【構成】 半導体チップ１１２の中心をパッケージ１１
０の中心に対し、半導体チップ１１２の長辺に沿う方向
にかたよらせて半導体チップ１１２をパッケージ１１０
に収納し、半導体チップ１１２の一方の短辺に沿う側に
出力回路の出力信号が伝達されるパッド２５２〜２５
３，２５６〜２５７および接地電位配線１７５電源電位
配線１７７がそれぞれ接続されるパッド２５４，２５５
を設け、半導体チップの一方の短辺に対向する側にリー
ド端子１５２〜１５７を設けた半導体集積回路装置。
狭い小型のパッケージ（例えばＳＯＪ：Small Outline
J lead packase）に収納した半導体集積回路装置を得
る。 【構成】 半導体チップ１１２の中心をパッケージ１１
０の中心に対し、半導体チップ１１２の長辺に沿う方向
にかたよらせて半導体チップ１１２をパッケージ１１０
に収納し、半導体チップ１１２の一方の短辺に沿う側に
出力回路の出力信号が伝達されるパッド２５２〜２５
３，２５６〜２５７および接地電位配線１７５電源電位
配線１７７がそれぞれ接続されるパッド２５４，２５５
を設け、半導体チップの一方の短辺に対向する側にリー
ド端子１５２〜１５７を設けた半導体集積回路装置。
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路装置
に関し、例えばＳＯＪ（Small Outline J-lead) パッケ
ージに半導体チップを収納する場合有効な技術である。
に関し、例えばＳＯＪ（Small Outline J-lead) パッケ
ージに半導体チップを収納する場合有効な技術である。
【０００２】
【従来の技術】近年、高集積化技術の進歩に伴い多くの
入出力端子を備えた半導体集積回路装置が製品化されて
きており、一例として８つの入出力端子を備えた５１２
Ｋ×８ビットダイナミックランダムマクセスメモリがあ
る。図５はＳＯＪパッケージにこの半導体チップが収納
された従来の半導体集積回路装置を示す平面図である。
図５において、１０はモールド樹脂により半導体チップ
１２が封止されたパッケージ、１１は、前記半導体チッ
プ１２が半田により固定されたダイパッド、４１〜６８
（ただし４７，６０は除く）は、前記半導体チップ上に
設けられたパッド（図示せず）に接続され前記パッケー
ジ１０より引き出されたリード端子である。前記半導体
チップ１２の中心とパッケージの中心がほぼ一致するよ
うに、前記半導体チップ１２が前記パッケージ１０に収
納されている。
入出力端子を備えた半導体集積回路装置が製品化されて
きており、一例として８つの入出力端子を備えた５１２
Ｋ×８ビットダイナミックランダムマクセスメモリがあ
る。図５はＳＯＪパッケージにこの半導体チップが収納
された従来の半導体集積回路装置を示す平面図である。
図５において、１０はモールド樹脂により半導体チップ
１２が封止されたパッケージ、１１は、前記半導体チッ
プ１２が半田により固定されたダイパッド、４１〜６８
（ただし４７，６０は除く）は、前記半導体チップ上に
設けられたパッド（図示せず）に接続され前記パッケー
ジ１０より引き出されたリード端子である。前記半導体
チップ１２の中心とパッケージの中心がほぼ一致するよ
うに、前記半導体チップ１２が前記パッケージ１０に収
納されている。
【０００３】図６は、図５におけるＣ−Ｄ断面を示す断
面図である。図６において、１０は半導体チップ１２が
収納されたパッケージ、１１は前記半導体チップが半田
等により固定されたダイパッド、５１，５８はそれぞ
れ、半導体チップ１２上に設けられた出力回路（図示せ
ず）からの信号が接続されるリード端子Ｄ０６，Ｄ０３
である。
面図である。図６において、１０は半導体チップ１２が
収納されたパッケージ、１１は前記半導体チップが半田
等により固定されたダイパッド、５１，５８はそれぞ
れ、半導体チップ１２上に設けられた出力回路（図示せ
ず）からの信号が接続されるリード端子Ｄ０６，Ｄ０３
である。
【０００４】図４は従来の半導体集積回路装置をより詳
細に示す平面図である。図４において、１０は半導体チ
ップ１２が収納されたパッケージ、１１は、前記半導体
チップ１２が半田等により固定されたダイパッド、１３
は前記半導体チップ１２上に設けられた情報を記憶する
メモリセルアレイ、３４１〜３６８は（但し３５４，３
５５は除く）前記半導体チップ１２の長辺方向に沿い設
けられたパッド、８１は前記メモリセルアレイからの読
み出し信号（図示せず）を受け前記パッド３５０〜３５
３および３５６〜３５９に出力信号を出力する出力回
路、７５は前記出力回路８１に接地電位を供給する接地
電位配線、７７は前記出力回路８１に電源電位を供給す
る電源電位配線、３５４は前記半導体チップ１２の短辺
に沿い設けられ前記接地は配線７５に接続されたパッド
３５５は前記半導体チップ１２の短辺に沿い設けられ前
記電源電位配線に接続されたパッド、Ｗ11、Ｗ12は前記
半導体チップの長辺に沿う領域に設けられた前記接地電
位配線の配線幅Ｗ13、Ｗ14は同様に設けられた前記電源
電位線の配線幅、Ｗ10は前記半導体チップ１２の短辺に
沿う方向の長さである。ここでは、メモリセルからの読
み出し信号、パッド３５０〜３５９（但し３５４，３５
５は除く）、接地電位配線７５、電源電位配線７７と出
力回路８１との接続配線等は図が煩雑になるので省略さ
れている。
細に示す平面図である。図４において、１０は半導体チ
ップ１２が収納されたパッケージ、１１は、前記半導体
チップ１２が半田等により固定されたダイパッド、１３
は前記半導体チップ１２上に設けられた情報を記憶する
メモリセルアレイ、３４１〜３６８は（但し３５４，３
５５は除く）前記半導体チップ１２の長辺方向に沿い設
けられたパッド、８１は前記メモリセルアレイからの読
み出し信号（図示せず）を受け前記パッド３５０〜３５
３および３５６〜３５９に出力信号を出力する出力回
路、７５は前記出力回路８１に接地電位を供給する接地
電位配線、７７は前記出力回路８１に電源電位を供給す
る電源電位配線、３５４は前記半導体チップ１２の短辺
に沿い設けられ前記接地は配線７５に接続されたパッド
３５５は前記半導体チップ１２の短辺に沿い設けられ前
記電源電位配線に接続されたパッド、Ｗ11、Ｗ12は前記
半導体チップの長辺に沿う領域に設けられた前記接地電
位配線の配線幅Ｗ13、Ｗ14は同様に設けられた前記電源
電位線の配線幅、Ｗ10は前記半導体チップ１２の短辺に
沿う方向の長さである。ここでは、メモリセルからの読
み出し信号、パッド３５０〜３５９（但し３５４，３５
５は除く）、接地電位配線７５、電源電位配線７７と出
力回路８１との接続配線等は図が煩雑になるので省略さ
れている。
【０００５】次に、メモリセルアレイ１３から情報の読
み出しを行った場合の動作について説明する。メモリセ
ルアレイ１３から情報が読み出されこの読み出し信号に
応じて、出力回路８１が動作し、リード端子５０〜５３
および５６〜５９に出力信号が出力される。このとき接
地電位配線７５あるいは電源電位配線７７に短期間に多
くの電流が流れる。この電流により接地電位配線７５あ
るいは電源電位配線７７に生じたノイズが出力回路８１
より出力される出力信号にのる。
み出しを行った場合の動作について説明する。メモリセ
ルアレイ１３から情報が読み出されこの読み出し信号に
応じて、出力回路８１が動作し、リード端子５０〜５３
および５６〜５９に出力信号が出力される。このとき接
地電位配線７５あるいは電源電位配線７７に短期間に多
くの電流が流れる。この電流により接地電位配線７５あ
るいは電源電位配線７７に生じたノイズが出力回路８１
より出力される出力信号にのる。
【０００６】
【発明が解決しようとする課題】高集積化技術の進歩に
伴い、半導体集積回路装置に設けられる入出力端子の数
が増加する傾向にある。このため、半導体チップ上に設
けられる出力回路およびその出力信号が出力されるパッ
ドの数が増加する傾向にあり、また多くの出力回路がほ
ぼ同時に動作するため、接地電位配線あるいは電源電位
配線にのるノイズがますます大きくなるという傾向にあ
る。ところが従来の半導体集積回路装置は以上のように
構成されているのでパッドとリード端子を接続するワイ
ヤが短絡するのを防ぐため半導体チップの短辺に沿う領
域にパッドを多く設けることができず半導体チップの長
辺に沿う領域にほとんどのパッドを設ける必要があり半
導体チップの短辺方向の長さを短くできないという問題
があった。
伴い、半導体集積回路装置に設けられる入出力端子の数
が増加する傾向にある。このため、半導体チップ上に設
けられる出力回路およびその出力信号が出力されるパッ
ドの数が増加する傾向にあり、また多くの出力回路がほ
ぼ同時に動作するため、接地電位配線あるいは電源電位
配線にのるノイズがますます大きくなるという傾向にあ
る。ところが従来の半導体集積回路装置は以上のように
構成されているのでパッドとリード端子を接続するワイ
ヤが短絡するのを防ぐため半導体チップの短辺に沿う領
域にパッドを多く設けることができず半導体チップの長
辺に沿う領域にほとんどのパッドを設ける必要があり半
導体チップの短辺方向の長さを短くできないという問題
があった。
【０００７】更に、半導体チップの長辺に沿い設けられ
たパッドに接続された出力回路の出力信号にノイズがの
るのを防ぐため、出力回路へ電源電位あるいは接地電位
を供給する幅の広い配線を、半導体チップの長辺に沿い
設ける必要があり半導体チップの短辺方向の長さを短く
できないという問題があった。
たパッドに接続された出力回路の出力信号にノイズがの
るのを防ぐため、出力回路へ電源電位あるいは接地電位
を供給する幅の広い配線を、半導体チップの長辺に沿い
設ける必要があり半導体チップの短辺方向の長さを短く
できないという問題があった。
【０００８】この発明は、上記のような問題点を解消す
るためになされたもので、短辺方向の長さの短い半導体
チップが得られるとともに、この半導体チップが収納さ
れた幅の狭い半導体集積回路装置を得ることを目的とす
る。
るためになされたもので、短辺方向の長さの短い半導体
チップが得られるとともに、この半導体チップが収納さ
れた幅の狭い半導体集積回路装置を得ることを目的とす
る。
【０００９】
【課題を解決するための手段】第１の発明に係る半導体
集積回路装置は、２つの対向する短辺と２つの対向する
長辺をもつパッケージと２つの対向する短辺と２つの対
向する長辺をもち前記パッケージの中心から、前記パッ
ケージの長辺に沿う一方向にかたよって収納された半導
体チップと、前記半導体チップの短辺に沿い前記半導体
チップ上に設けられたパッドと、前記パッドに接続され
前記半導体チップの一方の短辺に対向する側に設けら
れ、前記パッケージから前記パッケージの短辺に沿う２
方向に引き出されたリード端子とを備えたものである。
第２の発明に係る半導体集積回路装置は２つの対向する
短辺と２つの対向する長辺をもつパッケージと２つの対
向する短辺と２つの対向する長辺をもち前記パッケージ
の中心から、前記パッケージの長辺に沿う一方向にかた
よって収納された半導体チップと、前記半導体チップの
短辺に沿い前記半導体チップ上に設けられたパッドと、
前記パッドに接続され前記半導体チップの一方の短辺に
対向する側に設けられ、前記パッケージから前記パッケ
ージの短辺に沿う２方向に引き出されたリード端子と前
記半導チップの短辺に沿う半導体チップ上に設けられ前
記リード端子へ出力信号を出力する出力回路と前記出力
回路へ接続され接地電位を与える接地電位配線とを備え
たものである。
集積回路装置は、２つの対向する短辺と２つの対向する
長辺をもつパッケージと２つの対向する短辺と２つの対
向する長辺をもち前記パッケージの中心から、前記パッ
ケージの長辺に沿う一方向にかたよって収納された半導
体チップと、前記半導体チップの短辺に沿い前記半導体
チップ上に設けられたパッドと、前記パッドに接続され
前記半導体チップの一方の短辺に対向する側に設けら
れ、前記パッケージから前記パッケージの短辺に沿う２
方向に引き出されたリード端子とを備えたものである。
第２の発明に係る半導体集積回路装置は２つの対向する
短辺と２つの対向する長辺をもつパッケージと２つの対
向する短辺と２つの対向する長辺をもち前記パッケージ
の中心から、前記パッケージの長辺に沿う一方向にかた
よって収納された半導体チップと、前記半導体チップの
短辺に沿い前記半導体チップ上に設けられたパッドと、
前記パッドに接続され前記半導体チップの一方の短辺に
対向する側に設けられ、前記パッケージから前記パッケ
ージの短辺に沿う２方向に引き出されたリード端子と前
記半導チップの短辺に沿う半導体チップ上に設けられ前
記リード端子へ出力信号を出力する出力回路と前記出力
回路へ接続され接地電位を与える接地電位配線とを備え
たものである。
【００１０】
【作用】第１の発明に係る半導体集積回路装置は、２つ
の対向する短辺と２つの対向する長辺をもつパッケージ
に、半導体チップを、パッケージの長辺に沿う一方向に
かたよらせて収納したので半導体チップの一方の短辺に
沿う側に多数リード端子を設けることができ、半導体チ
ップの長辺に設けられていた多数のパッドを、半導体チ
ップの短辺に沿う領域に設けられるので半導体チップの
短辺方向の長さを短くできる。
の対向する短辺と２つの対向する長辺をもつパッケージ
に、半導体チップを、パッケージの長辺に沿う一方向に
かたよらせて収納したので半導体チップの一方の短辺に
沿う側に多数リード端子を設けることができ、半導体チ
ップの長辺に設けられていた多数のパッドを、半導体チ
ップの短辺に沿う領域に設けられるので半導体チップの
短辺方向の長さを短くできる。
【００１１】第２の発明に係る半導体集積回路装置は、
半導体チップの短辺に沿うこの半導体チップ上にリード
端子へ出力信号を出力する出力回路を設けたので出力回
路に接続され、半導体チップの長辺に沿い設けられた、
接地電位配線の長さを短くできるので、この接地電位配
線の幅を狭くでき、半導体チップの短辺方向の長さを短
くできる。
半導体チップの短辺に沿うこの半導体チップ上にリード
端子へ出力信号を出力する出力回路を設けたので出力回
路に接続され、半導体チップの長辺に沿い設けられた、
接地電位配線の長さを短くできるので、この接地電位配
線の幅を狭くでき、半導体チップの短辺方向の長さを短
くできる。
【００１２】
実施例１．以下この発明の実施例を図１〜３を用いて説
明する。図２は、半導体集積回路装置を示す平面図であ
る。図２において、１１０は２つの対向する短辺と２つ
の対向する長辺をもつパッケージ、１１２は前記パッケ
ージの中心から前記パッケージの長辺に沿う一方向にか
たよって収納された半導体チップ、１１１は前記半導体
チップが半田等により固定されたダイパッド、１４１〜
１６８は前記パッケージから前記パッケージの短辺に沿
う２方向に引き出されたリード端子である。
明する。図２は、半導体集積回路装置を示す平面図であ
る。図２において、１１０は２つの対向する短辺と２つ
の対向する長辺をもつパッケージ、１１２は前記パッケ
ージの中心から前記パッケージの長辺に沿う一方向にか
たよって収納された半導体チップ、１１１は前記半導体
チップが半田等により固定されたダイパッド、１４１〜
１６８は前記パッケージから前記パッケージの短辺に沿
う２方向に引き出されたリード端子である。
【００１３】図３は、図２におけるＡ−Ｂ断面を示す断
面図である。図３において、１１０は半導体チップ１１
２が収納されたパッケージ、１１１は半導体チップが固
定されたダイパッド、１５１，１５８は出力信号が出力
されるリード端子Ｄ０６，Ｄ０３である。
面図である。図３において、１１０は半導体チップ１１
２が収納されたパッケージ、１１１は半導体チップが固
定されたダイパッド、１５１，１５８は出力信号が出力
されるリード端子Ｄ０６，Ｄ０３である。
【００１４】図１は、半導体集積回路装置をより詳細に
示す平面図である。図１において、１１０は半導体チッ
プ１１２が樹脂封止されたパッケージ、１１１は、半導
体チップ１１２が半田等により固定されたダイパッド、
１１３は半導体チップ１１２上に設けられたメモリセル
アレイ、１８１は、前記メモリセルアレイ１１３からの
読み出し信号（図示せず）を受け、リード端子１５０〜
１５３および１５６〜１５９へ出力信号を出力する出力
回路、１７５はパッド２５４に供給される接地電位を前
記出力回路１８１へ供給する接地電位配線、１７７はパ
ッド２５５に供給される電源電位を前記出力回路１８１
へ供給する電源電位配線、１５２〜１５７は半導体チッ
プ１１２の一方の短辺に対向する側に設けられ前記パッ
ケージ１１１から前記パッケージ１１１の短辺に沿う２
方向に引き出されたリード端子、Ｗ110 は半導体チップ
１１２の短辺方向の長さ、Ｗ111 ，Ｗ112 および
Ｗ113 ，Ｗ114 はそれぞれ接地電位配線１７５、電源電
位配線１７７の幅である。ここでは、メモリセルアレイ
からの読み出し信号、パッド２５０〜２５９（但し２５
４，２５５は除く）接地電位配線１７５電源電位配線１
７７と出力回路１８１との接続配線等は図が煩雑になる
ので省略している。
示す平面図である。図１において、１１０は半導体チッ
プ１１２が樹脂封止されたパッケージ、１１１は、半導
体チップ１１２が半田等により固定されたダイパッド、
１１３は半導体チップ１１２上に設けられたメモリセル
アレイ、１８１は、前記メモリセルアレイ１１３からの
読み出し信号（図示せず）を受け、リード端子１５０〜
１５３および１５６〜１５９へ出力信号を出力する出力
回路、１７５はパッド２５４に供給される接地電位を前
記出力回路１８１へ供給する接地電位配線、１７７はパ
ッド２５５に供給される電源電位を前記出力回路１８１
へ供給する電源電位配線、１５２〜１５７は半導体チッ
プ１１２の一方の短辺に対向する側に設けられ前記パッ
ケージ１１１から前記パッケージ１１１の短辺に沿う２
方向に引き出されたリード端子、Ｗ110 は半導体チップ
１１２の短辺方向の長さ、Ｗ111 ，Ｗ112 および
Ｗ113 ，Ｗ114 はそれぞれ接地電位配線１７５、電源電
位配線１７７の幅である。ここでは、メモリセルアレイ
からの読み出し信号、パッド２５０〜２５９（但し２５
４，２５５は除く）接地電位配線１７５電源電位配線１
７７と出力回路１８１との接続配線等は図が煩雑になる
ので省略している。
【００１５】メモリセルアレイ１１３から情報の読み出
しを行う場合の動作は、従来と同じであり、メモリセル
アレイから読み出された読み出し信号（図示せず）に応
じて出力回路１８１からリード端子１５０〜１５３およ
び１５６〜１５９に出力信号が出力される。
しを行う場合の動作は、従来と同じであり、メモリセル
アレイから読み出された読み出し信号（図示せず）に応
じて出力回路１８１からリード端子１５０〜１５３およ
び１５６〜１５９に出力信号が出力される。
【００１６】接地電位配線１７５および電源電位配線１
７７は出力信号にのるノイズを抑えるため、シート抵抗
値の小さいアルミニウム等の金属材料を用いることが望
ましい。
７７は出力信号にのるノイズを抑えるため、シート抵抗
値の小さいアルミニウム等の金属材料を用いることが望
ましい。
【００１７】図１においては、接地電位配線１７５およ
び電源電位配線１７７が出力回路１８１と周辺回路（図
示せず）に共用されているが、周辺回路から接地電位配
線１７５および電源電位配線１７７を介して出力回路１
８１から出力される出力信号にノイズがのるのを防ぐた
め、周辺回路用と独立して、出力回路専用の接地電位配
線あるいは電源電位配線を設けてもよい。
び電源電位配線１７７が出力回路１８１と周辺回路（図
示せず）に共用されているが、周辺回路から接地電位配
線１７５および電源電位配線１７７を介して出力回路１
８１から出力される出力信号にノイズがのるのを防ぐた
め、周辺回路用と独立して、出力回路専用の接地電位配
線あるいは電源電位配線を設けてもよい。
【００１８】
【発明の効果】以上のように第１の発明によれば、２つ
の対向する短辺と２つの対向する長辺をもつパッケージ
に、半導体チップをパッケージの長辺に沿う一方向にか
たよらせて収納したので、半導体チップの短辺に沿う方
向の長さを短くでき、幅の狭いパッケージに収納された
半導体集積回路装置を得ることができる。
の対向する短辺と２つの対向する長辺をもつパッケージ
に、半導体チップをパッケージの長辺に沿う一方向にか
たよらせて収納したので、半導体チップの短辺に沿う方
向の長さを短くでき、幅の狭いパッケージに収納された
半導体集積回路装置を得ることができる。
【００１９】第２の発明によれば、半導体チップの短辺
に沿うこの半導体チップ上にリード端子へ出力信号を出
力する出力回路を設けたので、半導体チップの短辺に沿
う方向の長さを短くでき、幅の狭いパッケージに収納さ
れた半導体集積回路装置を得ることができる。
に沿うこの半導体チップ上にリード端子へ出力信号を出
力する出力回路を設けたので、半導体チップの短辺に沿
う方向の長さを短くでき、幅の狭いパッケージに収納さ
れた半導体集積回路装置を得ることができる。
【図１】この発明の一実施例を示す平面図である。
【図２】この発明の一実施例を示す平面図である。
【図３】この発明の一実施例を示す断面図である。
【図４】従来の半導体集積回路装置を示す平面図であ
る。
る。
【図５】従来の半導体集積回路装置を示す平面図であ
る。
る。
【図６】従来の半導体集積回路装置を示す断面図であ
る。
る。
１１０ パッケージ １１２ 半導体チップ １４１〜１６８ リード端子 １９１ パッド
Claims (2)
- 【請求項１】 ２つの対向する短辺と、２つの対向する
長辺をもつパッケージと２つの対向する短辺と２つの対
向する長辺をもち前記パッケージの中心から前記パッケ
ージの長辺に沿う一方向にかたよって収納された半導体
チップと、前記半導体チップの短辺に沿い、前記半導体
チップ上に設けられたパッドと、前記パッドに接続され
前記半導体チップの一方の短辺に対向する側に設けら
れ、前記パッケージから前記パッケージの短辺に沿う２
方向に引き出されたリード端子とを備えたことを特徴と
する半導体集積回路装置。 - 【請求項２】 ２つの対向する短辺と２つの対向する長
辺をもつパッケージと、２つの対向する短辺と２つの対
向する長辺をもち、前記パッケージの中心から前記パッ
ケージの長辺に沿う一方向にかたよって収納された半導
体チップと、前記半導体チップの一方の短辺に沿う前記
半導体チップ上に設けられたパッドと前記パッドに接続
され、前記半導体チップの一方の短辺に対向する側に設
けられ、前記パッケージから前記パッケージの短辺に沿
う２方向に引き出されたリード端子と、前記半導体チッ
プの短辺に沿う前記半導体チップ上に設けられ、前記リ
ード端子へ出力信号を出力する出力回路と前記出力回路
へ接続され、接地電位を与える接地電位配線とを備えた
ことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4332765A JPH06181280A (ja) | 1992-12-14 | 1992-12-14 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4332765A JPH06181280A (ja) | 1992-12-14 | 1992-12-14 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06181280A true JPH06181280A (ja) | 1994-06-28 |
Family
ID=18258594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4332765A Pending JPH06181280A (ja) | 1992-12-14 | 1992-12-14 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06181280A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102005009163A1 (de) * | 2005-02-25 | 2006-09-07 | Infineon Technologies Ag | Halbleiterbauteil mit einem Halbleiterchip, der Signalkontaktflächen und Versorgungskontaktflächen aufweist, sowie Verfahren zur Herstellung des Halbleiterbauteils |
-
1992
- 1992-12-14 JP JP4332765A patent/JPH06181280A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102005009163A1 (de) * | 2005-02-25 | 2006-09-07 | Infineon Technologies Ag | Halbleiterbauteil mit einem Halbleiterchip, der Signalkontaktflächen und Versorgungskontaktflächen aufweist, sowie Verfahren zur Herstellung des Halbleiterbauteils |
| US7489023B2 (en) | 2005-02-25 | 2009-02-10 | Infineon Technologies Ag | Semiconductor device including a semiconductor chip with signal contact areas and supply contact areas, and method for producing the semiconductor device |
| DE102005009163B4 (de) * | 2005-02-25 | 2013-08-14 | Infineon Technologies Ag | Halbleiterbauteil mit einem Halbleiterchip, der Signalkontaktflächen und Versorgungskontaktflächen aufweist, sowie Verfahren zur Herstellung des Halbleiterbauteils |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6831353B2 (en) | Interdigitated leads-over-chip lead frame and device for supporting an integrated circuit die | |
| US6204562B1 (en) | Wafer-level chip scale package | |
| US6344976B1 (en) | Interdigitated leads-over-chip lead frame device and method for supporting an integrated circuit die | |
| US7538431B2 (en) | Semiconductor device | |
| US6724074B2 (en) | Stack semiconductor chip package and lead frame | |
| JP2763004B2 (ja) | 半導体装置 | |
| JPH0621320A (ja) | 半導体集積回路装置 | |
| JPH04307943A (ja) | 半導体装置 | |
| US6818983B2 (en) | Semiconductor memory chip and semiconductor memory device using the same | |
| JP2560805B2 (ja) | 半導体装置 | |
| JP2001156251A (ja) | 半導体装置 | |
| US5804871A (en) | Lead on chip semiconductor device having bus bars and crossing leads | |
| JPS5972757A (ja) | 半導体装置 | |
| JPH0786526A (ja) | メモリ装置 | |
| JPH06181280A (ja) | 半導体集積回路装置 | |
| JPH061801B2 (ja) | リ−ドフレ−ム | |
| JPH0461152A (ja) | 半導体装置 | |
| JP2919265B2 (ja) | 半導体装置 | |
| JPS629654A (ja) | 集積回路装置実装パツケ−ジ | |
| JPS6022327A (ja) | 半導体装置 | |
| JP2949951B2 (ja) | 半導体装置 | |
| JPH1174302A (ja) | 樹脂封止型半導体装置 | |
| KR950014121B1 (ko) | 반도체 장치 | |
| JPS6214689Y2 (ja) | ||
| JPH0536890A (ja) | 半導体装置 |