JPH0536890A - 半導体装置 - Google Patents
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- JPH0536890A JPH0536890A JP32197991A JP32197991A JPH0536890A JP H0536890 A JPH0536890 A JP H0536890A JP 32197991 A JP32197991 A JP 32197991A JP 32197991 A JP32197991 A JP 32197991A JP H0536890 A JPH0536890 A JP H0536890A
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- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 半導体装置において、多ピン化を図り、かつ
ＧＮＤ等共通の電流経路の抵抗を低減する。 【構成】 半導体装置において、半導体チップ５１の複
数個の第１パッド（信号用）の夫々に接続される複数本
の第１リードの夫々が、パッドの配列方向と交差する第
１方向に延在されかつパッドの配列方向と同一の第２方
向に配列され、複数個の第１パッドの夫々と複数本の第
１リードの夫々とがワイヤーで接続され、前記複数個の
第２パッド（電源用）の夫々に接続される第２リード
が、第１リードと同一のフレームから形成され、かつ複
数個のパッドと第１リードとの間に第２方向に延在して
配置されるとともに、前記ワイヤーに比べて短いワイヤ
ーを介し、第２リードに複数個の第２パッドの夫々が接
続される。
ＧＮＤ等共通の電流経路の抵抗を低減する。 【構成】 半導体装置において、半導体チップ５１の複
数個の第１パッド（信号用）の夫々に接続される複数本
の第１リードの夫々が、パッドの配列方向と交差する第
１方向に延在されかつパッドの配列方向と同一の第２方
向に配列され、複数個の第１パッドの夫々と複数本の第
１リードの夫々とがワイヤーで接続され、前記複数個の
第２パッド（電源用）の夫々に接続される第２リード
が、第１リードと同一のフレームから形成され、かつ複
数個のパッドと第１リードとの間に第２方向に延在して
配置されるとともに、前記ワイヤーに比べて短いワイヤ
ーを介し、第２リードに複数個の第２パッドの夫々が接
続される。
Description
【発明の詳細な説明】
【０００１】
【技術分野】本発明は、半導体装置、特に大電流を流す
必要のあるパワーＩＣ、各種の駆動回路を構成した半導
体集積回路が搭載される半導体チップのパッドとリード
とをワイヤーで電気的に接続する半導体装置に適用して
有効な技術に関する。 【０００２】 【背景技術】半導体集積回路に用いられるリードフレー
ムには各種の形状のものがあるが、その一例が特開昭５
５−１０７２５０公報に示されている。 【０００３】ところで、通常はＩＣチップに設けられた
パッドと各インナーリードとは個別にワイヤーボンディ
ングされるのであるが、例えばシリアル−パラレル変換
ドライバー回路、或いはパワー回路等を内蔵した半導体
集積回路では電源用、ＧＮＤ用に複数の外部接続端子を
使用しているものがある。これは、電源回路、ひいては
アースラインに大電流が流れるためであり、抵抗を低減
させるために上記方法が採用されている。 【０００４】たとえば本発明者らは、３２ビットの感熱
ヘッドドライバーを開発しているが、その半導体チップ
のボンディングパッド構成は、出力パッドに１個の割合
でＧＮＤパッドが設けられている。すなわち、５６ピン
のパッケージにおいてＧＮＤピンは大多数をしめてしま
う。このことは、ビット容量が大きくなればそれだけＧ
ＮＤピンも多数になり、パッケージ本体も大きくなるこ
とを意味している。 【０００５】しかし、パッケージの技術的動向として
は、小型化が実装密度を向上させるうえで有利である。
さらに、小型のパッケージで大容量の半導体装置を実現
するのが、コストの低減につながる。 【０００６】本発明は上記にかんがみてなされたもので
ある。 【０００７】 【発明の目的】本発明の目的は、半導体集積回路におけ
る同一の用途にもちいられる外部接続端子の数を削減
し、信号の入出力ピンが多ピンにできるとともに、電
源、ＧＮＤ等共通の電流経路の抵抗を低減できる半導体
装置を提供することにある。 【０００８】また、本発明の他の目的は、前記目的の電
流経路の抵抗の低減化が自由に行える半導体装置を提供
することにある。 【０００９】本発明の上記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。 【００１０】 【発明の概要】本願において開示される発明の概要を簡
単に述ベれば、下記の通りである。 【００１１】平面形状が方形状に形成された半導体チッ
プの一辺にほぼ平行に配列された複数個の第１パッド、
複数個の第２パッドの夫々に、夫々ワイヤーを介在し
て、複数本のリードの夫々が電気的に接続される半導体
装置において、前記半導体チップに複数個配列された第
１パッド及び第２パッドのうち、複数個の第１パッドの
夫々に接続される複数本の第１リードの夫々が、前記第
１パッド及び第２パッドの配列方向と交差する第１方向
に延在され、かつこの第１パッド及び第２パッドの配列
方向と同一の第２方向に向って配列され、前記複数個の
第１パッドの夫々と複数本の第１リードの夫々とが夫々
ワイヤーを介在して電気的に接続され、前記複数個配列
された第１パッド及び第２パッドのうち、複数個の第２
パッドの夫々に接続される第２リードが、前記複数本の
第１リードと同一のリードフレームから形成され、かつ
複数個の第２パッドと複数本の第１リードとの間に第２
方向に延在して配置されるとともに、前記第１パッドと
第１リードとを接続するワイヤーに比べて短いワイヤー
を介在して、前記第２リードに前記複数個の第２パッド
の夫々が電気的に接続される。前記第２リードはアース
ライン、電源等の共通の目的で使用されるリードであ
る。 【００１２】この構成により、前記複数個の第１パッド
及び第２パッドのうち、複数個の第２パッドに対してそ
れらに共通の目的に使用される第２リードを１本だけ配
置すればよいので、第２リードの本数を削減し、この削
減された分、他の目的として使用される第１リードの本
数を増加できるとともに、前記半導体チップの第１パッ
ド、第１リードの夫々を接続するワイヤー長に比べて、
第２パッド、第２リードつまり共通の目的で使用される
リードの夫々を接続するワイヤー長を短くできるので、
このワイヤー長を短縮した分、第２パッド、ワイヤー及
び第２リードを含む電流経路の抵抗を低減できる。 【００１３】また、前記複数個の第２パッドの配列方向
と第２リードの延在方向とが一致し、前記複数個の第２
パッドのうちの所定の第２パッドから第２リードのいず
れかの領域までワイヤーを自由に引き出し接続できるの
で、第２パッド、第２リードの夫々が最短の長さのワイ
ヤーで自由に接続できる。 【００１４】 【実施例】以下、本発明を適用したリードフレームの一
実施例を第１図を参照して説明する。 【００１５】本実施例の特徴は、半導体集積回路におけ
るＧＮＤ用の外部接続端子を削減し信号入出力ピンを増
やしたことにある。また、本実施例の特徴は、ＧＮＤ等
の大電流が流れる電流経路の抵抗を低減し、かつこの電
流経路の抵抗の低減化が自由に行えることにある。 【００１６】第１図に示すように、リードフレーム１０
０は４４ピンの場合について示してある。同フレーム１
００においてＧＮＤ用のインナーリード２３，２９，３
９は、斜線で示すように一体に結合されている。そし
て、ＩＣチップ５１のＧＮＤ用パッドから９本もの接続
がなされているにも関わらず、パッケージ（図示せず）
外に設けられる端子（アウターリード）は僅か３個でよ
いことになる。 【００１７】すなわち、本来、ＧＮＤ用のインナーリー
ドとして使用される、インナーリード２５，２７，３
１，３３，３５，３７が全て不要になり、その分インナ
ーリード間が空くことになる。したがって、実際には、
上記インナーリード２５〜３７を他の目的たとえば、信
号の入出力ピンに使用できる。これによりＩＣチップの
集積度が上がり１個のＩＣチップに３２ビット以上の容
量が可能となっても、このリードフレーム１００を使用
することが可能になる。 【００１８】上記リードフレーム１００は、平面形状が
方形状のＩＣチップ５１又はタブ５２の一辺に対向する
１つのダム５４に、このダム５４の延在方向と交差する
方向に延在する複数本のインナーリード２８〜３９が、
所定間隔で一体に成型される。つまり、複数本のインナ
ーリード２８〜３９はＩＣチップ５１の一辺と交差する
方向に延在する。この複数本のインナーリード２８〜３
９のうち、配列初段側にＧＮＤ用のインナーリード２
９、配列終段側にＧＮＤ用のインナーリード３９の夫々
が配置される。このＧＮＤ用のインナーリード２９、３
９の夫々の間に配列されるインナーリード３０〜３８の
ＩＣチップ５１のパッドに接続される領域の一端側に沿
ってかつ所定間隔離隔し、共通の目的つまりＧＮＤ用に
使用されるインナーリードが延在し、このインナーリー
ドの一端側は配列初段側のＧＮＤ用のインナーリード２
９に、他端側は配列終段側のＧＮＤ用のインナーリード
３９に夫々一体に成型される。結果的に、共通の目的で
使用されるインナーリードはＩＣチップ５１の一辺に沿
って配列される複数個のパッドと複数本のインナーリー
ド３０〜３８との間に配置されることになる。ＩＣチッ
プ５１はその一辺に沿って複数個の入出力信号用パッド
及び複数個のＧＮＤ用パッドが配列される。 【００１９】また、インナーリード２３から３９までの
間隔を均等にし、特にＧＮＤ用のインナーリード２３、
２９及び３９の斜線部分のリード幅寸法を他のインナー
リード３０等のリード幅寸法に比べて拡げて、電気抵抗
を小さくし、更に大電流を流し得るようにしてもよい。
また、このように、ＧＮＤ用のインナーリード２３、２
９及び３９のリード幅寸法を拡げた場合、熱抵抗を小さ
くできるので、ＩＣチップ５１から発生する熱を効率良
く外部に放出できる。 【００２０】また、前述のＧＮＤ用のインナーリード２
３、２９、３９の夫々に一体に成型された共通の目的で
使用されるインナーリードはＩＣチップ５１の複数個の
パッドと入出力信号用のインナーリード２４〜２８及び
３０〜３８との間において延在するので、この共通の目
的で使用されるインナーリードとＩＣチップ５１のＧＮ
Ｄ用パッドとの間を接続する金ワイヤーの長さは、入出
力信号用インナーリード２４等と信号入出力用パッドと
の間を接続する金ワイヤーの長さに比べて短くなる。つ
まり、ＧＮＤ用パッド、金ワイヤー及び共通の目的で使
用されるインナーリードを含む電流経路の抵抗を低減で
きる。しかも、ＧＮＤ用パッドに接続される金ワイヤー
は、共通の目的で使用されるインナーリードのいずれの
領域においても接続できるので、最短の長さで自由に接
続できる。この結果、金ワイヤーの使用量も低減でき、
又コストの低減も可能となる。 【００２１】さらに、前記共通の目的で使用されるイン
ナーリードは、一端側がＧＮＤ用のインナーリード２９
に一体に成型され、他端側がＧＮＤ用のインナーリード
３９に一体に成型され、予じめＩＣチップ５１のＧＮＤ
用パッドとの間が最短距離になる位置に固定的に設定さ
れる。この場合、ＧＮＤ用のインナーリード２９、３９
の夫々の間に配列される信号入出力用インナーリード３
０等は、本数の増加がなされると、配列方向に隣接する
インナーリード間例えば３０と３１との間の離隔寸法を
確保する必要性から、金ワイヤーが接続される領域がＩ
Ｃチップ５１のパッドから離れる方向に移動し、結果的
にリード長が短くなる。これは、信号入出力用インナー
リード３０等とＩＣチップ５１のパッドとの間を接続す
る金ワイヤー長が長くなることを意味する。しかし、こ
のように、信号入出力用インナーリード３０等の長さが
変化した場合においても、共通の目的で使用されるイン
ナーリードとＩＣチップ５１のＧＮＤ用パッドとの間
は、予じめ最短距離に設定されるので、常時、金ワイヤ
ーの長さを短くできる。特に、共通の目的で使用される
インナーリードの配置は、ＩＣチップ５１の四辺の各辺
に沿って夫々複数本のインナーリードが配列される場合
に有効である。 【００２２】なお、タブ５２、タブ吊りリード５３ａ、
５３ｂ、ダム５４の夫々については当業者間において知
られたものである。 【００２３】第２図は、第１図のリードフレーム１００
を用いたＩＣパッケージの形態を示す。同図に示される
如く、ＧＮＤピンは２３，２９，３９の３本しかないた
め、他のピンは電源用，信号入力，信号出力に有効に使
用できる。 【００２４】図示はしないが、電源用ピンが多数有る場
合にも本発明は有効である。 【００２５】 【効果】（１）半導体チップの複数個の信号用パッド及
び電源用パッドのうち、複数個の電源用パッドに対して
それらに共通の目的に使用される電源用リードを１本だ
け配置すればよいので、電源用リードの本数を削減し、
この削減された分、信号用リードの本数を増加できると
ともに、前記半導体チップの信号用パッド、信号用リー
ドの夫々を接続するワイヤー長に比べて、電源用パッ
ド、電源用リードつまり共通の目的で使用されるリード
の夫々を接続するワイヤー長を短くできるので、このワ
イヤー長を短縮した分、電源用パッド、ワイヤー及び電
源用リードを含む電流経路の抵抗を低減できる。 【００２６】（２）また、前記複数個の電源用パッドの
配列方向と共通の目的で使用される電源用リードの延在
方向とが一致し、前記複数個の電源用パッドのうちの所
定の電源用パッドから電源用リードのいずれかの領域ま
でワイヤーを自由に引き出し接続できるので、電源用パ
ッド、電源用リードの夫々が最短の長さのワイヤーで自
由に接続できる。 【００２７】以上に本発明者によってなされた発明を実
施例にもとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることは言うまでもない。 【００２８】例えば、上記実施例では、ＧＮＤピンにつ
いて本発明が適用されているが、電源回路に適用しても
よい。また、上記実施例ではＧＮＤピンを３本とした
が、ワイヤーボンディングが良好に行なえるようにイン
ナーリード３４，４４をも同一のＧＮＤ用インナーリー
ドとして形成してもよい。 【００２９】 【利用分野】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるリー
ドフレームに適用した場合について説明したが、それに
限定されるものではなく、モータ駆動回路，電力増幅回
路等を内蔵するアナログ用ＩＣにも利用することができ
る。
必要のあるパワーＩＣ、各種の駆動回路を構成した半導
体集積回路が搭載される半導体チップのパッドとリード
とをワイヤーで電気的に接続する半導体装置に適用して
有効な技術に関する。 【０００２】 【背景技術】半導体集積回路に用いられるリードフレー
ムには各種の形状のものがあるが、その一例が特開昭５
５−１０７２５０公報に示されている。 【０００３】ところで、通常はＩＣチップに設けられた
パッドと各インナーリードとは個別にワイヤーボンディ
ングされるのであるが、例えばシリアル−パラレル変換
ドライバー回路、或いはパワー回路等を内蔵した半導体
集積回路では電源用、ＧＮＤ用に複数の外部接続端子を
使用しているものがある。これは、電源回路、ひいては
アースラインに大電流が流れるためであり、抵抗を低減
させるために上記方法が採用されている。 【０００４】たとえば本発明者らは、３２ビットの感熱
ヘッドドライバーを開発しているが、その半導体チップ
のボンディングパッド構成は、出力パッドに１個の割合
でＧＮＤパッドが設けられている。すなわち、５６ピン
のパッケージにおいてＧＮＤピンは大多数をしめてしま
う。このことは、ビット容量が大きくなればそれだけＧ
ＮＤピンも多数になり、パッケージ本体も大きくなるこ
とを意味している。 【０００５】しかし、パッケージの技術的動向として
は、小型化が実装密度を向上させるうえで有利である。
さらに、小型のパッケージで大容量の半導体装置を実現
するのが、コストの低減につながる。 【０００６】本発明は上記にかんがみてなされたもので
ある。 【０００７】 【発明の目的】本発明の目的は、半導体集積回路におけ
る同一の用途にもちいられる外部接続端子の数を削減
し、信号の入出力ピンが多ピンにできるとともに、電
源、ＧＮＤ等共通の電流経路の抵抗を低減できる半導体
装置を提供することにある。 【０００８】また、本発明の他の目的は、前記目的の電
流経路の抵抗の低減化が自由に行える半導体装置を提供
することにある。 【０００９】本発明の上記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。 【００１０】 【発明の概要】本願において開示される発明の概要を簡
単に述ベれば、下記の通りである。 【００１１】平面形状が方形状に形成された半導体チッ
プの一辺にほぼ平行に配列された複数個の第１パッド、
複数個の第２パッドの夫々に、夫々ワイヤーを介在し
て、複数本のリードの夫々が電気的に接続される半導体
装置において、前記半導体チップに複数個配列された第
１パッド及び第２パッドのうち、複数個の第１パッドの
夫々に接続される複数本の第１リードの夫々が、前記第
１パッド及び第２パッドの配列方向と交差する第１方向
に延在され、かつこの第１パッド及び第２パッドの配列
方向と同一の第２方向に向って配列され、前記複数個の
第１パッドの夫々と複数本の第１リードの夫々とが夫々
ワイヤーを介在して電気的に接続され、前記複数個配列
された第１パッド及び第２パッドのうち、複数個の第２
パッドの夫々に接続される第２リードが、前記複数本の
第１リードと同一のリードフレームから形成され、かつ
複数個の第２パッドと複数本の第１リードとの間に第２
方向に延在して配置されるとともに、前記第１パッドと
第１リードとを接続するワイヤーに比べて短いワイヤー
を介在して、前記第２リードに前記複数個の第２パッド
の夫々が電気的に接続される。前記第２リードはアース
ライン、電源等の共通の目的で使用されるリードであ
る。 【００１２】この構成により、前記複数個の第１パッド
及び第２パッドのうち、複数個の第２パッドに対してそ
れらに共通の目的に使用される第２リードを１本だけ配
置すればよいので、第２リードの本数を削減し、この削
減された分、他の目的として使用される第１リードの本
数を増加できるとともに、前記半導体チップの第１パッ
ド、第１リードの夫々を接続するワイヤー長に比べて、
第２パッド、第２リードつまり共通の目的で使用される
リードの夫々を接続するワイヤー長を短くできるので、
このワイヤー長を短縮した分、第２パッド、ワイヤー及
び第２リードを含む電流経路の抵抗を低減できる。 【００１３】また、前記複数個の第２パッドの配列方向
と第２リードの延在方向とが一致し、前記複数個の第２
パッドのうちの所定の第２パッドから第２リードのいず
れかの領域までワイヤーを自由に引き出し接続できるの
で、第２パッド、第２リードの夫々が最短の長さのワイ
ヤーで自由に接続できる。 【００１４】 【実施例】以下、本発明を適用したリードフレームの一
実施例を第１図を参照して説明する。 【００１５】本実施例の特徴は、半導体集積回路におけ
るＧＮＤ用の外部接続端子を削減し信号入出力ピンを増
やしたことにある。また、本実施例の特徴は、ＧＮＤ等
の大電流が流れる電流経路の抵抗を低減し、かつこの電
流経路の抵抗の低減化が自由に行えることにある。 【００１６】第１図に示すように、リードフレーム１０
０は４４ピンの場合について示してある。同フレーム１
００においてＧＮＤ用のインナーリード２３，２９，３
９は、斜線で示すように一体に結合されている。そし
て、ＩＣチップ５１のＧＮＤ用パッドから９本もの接続
がなされているにも関わらず、パッケージ（図示せず）
外に設けられる端子（アウターリード）は僅か３個でよ
いことになる。 【００１７】すなわち、本来、ＧＮＤ用のインナーリー
ドとして使用される、インナーリード２５，２７，３
１，３３，３５，３７が全て不要になり、その分インナ
ーリード間が空くことになる。したがって、実際には、
上記インナーリード２５〜３７を他の目的たとえば、信
号の入出力ピンに使用できる。これによりＩＣチップの
集積度が上がり１個のＩＣチップに３２ビット以上の容
量が可能となっても、このリードフレーム１００を使用
することが可能になる。 【００１８】上記リードフレーム１００は、平面形状が
方形状のＩＣチップ５１又はタブ５２の一辺に対向する
１つのダム５４に、このダム５４の延在方向と交差する
方向に延在する複数本のインナーリード２８〜３９が、
所定間隔で一体に成型される。つまり、複数本のインナ
ーリード２８〜３９はＩＣチップ５１の一辺と交差する
方向に延在する。この複数本のインナーリード２８〜３
９のうち、配列初段側にＧＮＤ用のインナーリード２
９、配列終段側にＧＮＤ用のインナーリード３９の夫々
が配置される。このＧＮＤ用のインナーリード２９、３
９の夫々の間に配列されるインナーリード３０〜３８の
ＩＣチップ５１のパッドに接続される領域の一端側に沿
ってかつ所定間隔離隔し、共通の目的つまりＧＮＤ用に
使用されるインナーリードが延在し、このインナーリー
ドの一端側は配列初段側のＧＮＤ用のインナーリード２
９に、他端側は配列終段側のＧＮＤ用のインナーリード
３９に夫々一体に成型される。結果的に、共通の目的で
使用されるインナーリードはＩＣチップ５１の一辺に沿
って配列される複数個のパッドと複数本のインナーリー
ド３０〜３８との間に配置されることになる。ＩＣチッ
プ５１はその一辺に沿って複数個の入出力信号用パッド
及び複数個のＧＮＤ用パッドが配列される。 【００１９】また、インナーリード２３から３９までの
間隔を均等にし、特にＧＮＤ用のインナーリード２３、
２９及び３９の斜線部分のリード幅寸法を他のインナー
リード３０等のリード幅寸法に比べて拡げて、電気抵抗
を小さくし、更に大電流を流し得るようにしてもよい。
また、このように、ＧＮＤ用のインナーリード２３、２
９及び３９のリード幅寸法を拡げた場合、熱抵抗を小さ
くできるので、ＩＣチップ５１から発生する熱を効率良
く外部に放出できる。 【００２０】また、前述のＧＮＤ用のインナーリード２
３、２９、３９の夫々に一体に成型された共通の目的で
使用されるインナーリードはＩＣチップ５１の複数個の
パッドと入出力信号用のインナーリード２４〜２８及び
３０〜３８との間において延在するので、この共通の目
的で使用されるインナーリードとＩＣチップ５１のＧＮ
Ｄ用パッドとの間を接続する金ワイヤーの長さは、入出
力信号用インナーリード２４等と信号入出力用パッドと
の間を接続する金ワイヤーの長さに比べて短くなる。つ
まり、ＧＮＤ用パッド、金ワイヤー及び共通の目的で使
用されるインナーリードを含む電流経路の抵抗を低減で
きる。しかも、ＧＮＤ用パッドに接続される金ワイヤー
は、共通の目的で使用されるインナーリードのいずれの
領域においても接続できるので、最短の長さで自由に接
続できる。この結果、金ワイヤーの使用量も低減でき、
又コストの低減も可能となる。 【００２１】さらに、前記共通の目的で使用されるイン
ナーリードは、一端側がＧＮＤ用のインナーリード２９
に一体に成型され、他端側がＧＮＤ用のインナーリード
３９に一体に成型され、予じめＩＣチップ５１のＧＮＤ
用パッドとの間が最短距離になる位置に固定的に設定さ
れる。この場合、ＧＮＤ用のインナーリード２９、３９
の夫々の間に配列される信号入出力用インナーリード３
０等は、本数の増加がなされると、配列方向に隣接する
インナーリード間例えば３０と３１との間の離隔寸法を
確保する必要性から、金ワイヤーが接続される領域がＩ
Ｃチップ５１のパッドから離れる方向に移動し、結果的
にリード長が短くなる。これは、信号入出力用インナー
リード３０等とＩＣチップ５１のパッドとの間を接続す
る金ワイヤー長が長くなることを意味する。しかし、こ
のように、信号入出力用インナーリード３０等の長さが
変化した場合においても、共通の目的で使用されるイン
ナーリードとＩＣチップ５１のＧＮＤ用パッドとの間
は、予じめ最短距離に設定されるので、常時、金ワイヤ
ーの長さを短くできる。特に、共通の目的で使用される
インナーリードの配置は、ＩＣチップ５１の四辺の各辺
に沿って夫々複数本のインナーリードが配列される場合
に有効である。 【００２２】なお、タブ５２、タブ吊りリード５３ａ、
５３ｂ、ダム５４の夫々については当業者間において知
られたものである。 【００２３】第２図は、第１図のリードフレーム１００
を用いたＩＣパッケージの形態を示す。同図に示される
如く、ＧＮＤピンは２３，２９，３９の３本しかないた
め、他のピンは電源用，信号入力，信号出力に有効に使
用できる。 【００２４】図示はしないが、電源用ピンが多数有る場
合にも本発明は有効である。 【００２５】 【効果】（１）半導体チップの複数個の信号用パッド及
び電源用パッドのうち、複数個の電源用パッドに対して
それらに共通の目的に使用される電源用リードを１本だ
け配置すればよいので、電源用リードの本数を削減し、
この削減された分、信号用リードの本数を増加できると
ともに、前記半導体チップの信号用パッド、信号用リー
ドの夫々を接続するワイヤー長に比べて、電源用パッ
ド、電源用リードつまり共通の目的で使用されるリード
の夫々を接続するワイヤー長を短くできるので、このワ
イヤー長を短縮した分、電源用パッド、ワイヤー及び電
源用リードを含む電流経路の抵抗を低減できる。 【００２６】（２）また、前記複数個の電源用パッドの
配列方向と共通の目的で使用される電源用リードの延在
方向とが一致し、前記複数個の電源用パッドのうちの所
定の電源用パッドから電源用リードのいずれかの領域ま
でワイヤーを自由に引き出し接続できるので、電源用パ
ッド、電源用リードの夫々が最短の長さのワイヤーで自
由に接続できる。 【００２７】以上に本発明者によってなされた発明を実
施例にもとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることは言うまでもない。 【００２８】例えば、上記実施例では、ＧＮＤピンにつ
いて本発明が適用されているが、電源回路に適用しても
よい。また、上記実施例ではＧＮＤピンを３本とした
が、ワイヤーボンディングが良好に行なえるようにイン
ナーリード３４，４４をも同一のＧＮＤ用インナーリー
ドとして形成してもよい。 【００２９】 【利用分野】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるリー
ドフレームに適用した場合について説明したが、それに
限定されるものではなく、モータ駆動回路，電力増幅回
路等を内蔵するアナログ用ＩＣにも利用することができ
る。
【図面の簡単な説明】
【図１】 第１図は本発明を適用したリードフレームの
一実施例を示す平面図である。 【図２】 第２図は本発明のリードフレームを使用した
ＩＣパッケージの斜視図である。 【符号の説明】 １〜４４…インナーリード、５１…ＩＣチップ、５２…
タブ、５３ａ、５３ｂ…タブ吊りリード、５４…ダム、
１００…リードフレーム。
一実施例を示す平面図である。 【図２】 第２図は本発明のリードフレームを使用した
ＩＣパッケージの斜視図である。 【符号の説明】 １〜４４…インナーリード、５１…ＩＣチップ、５２…
タブ、５３ａ、５３ｂ…タブ吊りリード、５４…ダム、
１００…リードフレーム。
Claims (1)
- 【特許請求の範囲】 １．平面形状が方形状に形成された半導体チップの一辺
にほぼ平行に配列された複数個の第１パッド、複数個の
第２パッドの夫々に、夫々ワイヤーを介在して、複数本
のリードの夫々が電気的に接続される半導体装置におい
て、前記半導体チップに複数個配列された第１パッド及
び第２パッドのうち、複数個の第１パッドの夫々に接続
される複数本の第１リードの夫々が、前記第１パッド及
び第２パッドの配列方向と交差する第１方向に延在さ
れ、かつこの第１パッド及び第２パッドの配列方向と同
一の第２方向に向って配列され、前記複数個の第１パッ
ドの夫々と複数本の第１リードの夫々とが夫々ワイヤー
を介在して電気的に接続され、前記複数個配列された第
１パッド及び第２パッドのうち、複数個の第２パッドの
夫々に接続される第２リードが、前記複数本の第１リー
ドと同一のリードフレームから形成され、かつ複数個の
第２パッドと複数本の第１リードとの間に第２方向に延
在して配置されるとともに、前記第１パッドと第１リー
ドとを接続するワイヤーに比べて短いワイヤーを介在し
て、前記第２リードに前記複数個の第２パッドの夫々が
電気的に接続されることを特徴とする半導体装置。 ２．前記第２リードはアースライン、電源等の共通の目
的で使用されるリードであることを特徴とする特許請求
の範囲第１項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3321979A JP2501382B2 (ja) | 1991-12-05 | 1991-12-05 | 半導体装置の組立方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3321979A JP2501382B2 (ja) | 1991-12-05 | 1991-12-05 | 半導体装置の組立方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59270818A Division JPH061801B2 (ja) | 1984-12-24 | 1984-12-24 | リ−ドフレ−ム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0536890A true JPH0536890A (ja) | 1993-02-12 |
| JP2501382B2 JP2501382B2 (ja) | 1996-05-29 |
Family
ID=18138566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3321979A Expired - Lifetime JP2501382B2 (ja) | 1991-12-05 | 1991-12-05 | 半導体装置の組立方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2501382B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113241337A (zh) * | 2020-12-28 | 2021-08-10 | 深圳市信展通电子有限公司 | 新型dfn支架引线结构 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5394875A (en) * | 1977-01-31 | 1978-08-19 | Nec Corp | Package for semiconductor element |
-
1991
- 1991-12-05 JP JP3321979A patent/JP2501382B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5394875A (en) * | 1977-01-31 | 1978-08-19 | Nec Corp | Package for semiconductor element |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113241337A (zh) * | 2020-12-28 | 2021-08-10 | 深圳市信展通电子有限公司 | 新型dfn支架引线结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2501382B2 (ja) | 1996-05-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |