JP3535687B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、リードフレームお
よびそれを用いた半導体装置に関し、特に、シンクロナ
スＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅ
ｓｓ Ｍｅｍｏｒｙ）などの半導体メモリにおける耐ノ
イズ性能の向上に適用して有効な技術に関するものであ
る。
よびそれを用いた半導体装置に関し、特に、シンクロナ
スＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅ
ｓｓ Ｍｅｍｏｒｙ）などの半導体メモリにおける耐ノ
イズ性能の向上に適用して有効な技術に関するものであ
る。
【０００２】
【従来の技術】本発明者が検討したところによれば、多
ピン化、薄型化に対応するパッケージング技術としてＬ
ＯＣ構造の半導体装置からなるメモリが広く知られてい
る。
ピン化、薄型化に対応するパッケージング技術としてＬ
ＯＣ構造の半導体装置からなるメモリが広く知られてい
る。
【０００３】このＬＯＣ構造のメモリは、半導体チップ
の上方にリードフレームのリードの先端部が位置してお
り、当該半導体チップの中央部付近に設けられた電極部
とリードの先端部とをボンディングワイヤによって電気
的に接続し、熱硬化性樹脂などで半導体チップが位置し
ているキャビティを封止している。
の上方にリードフレームのリードの先端部が位置してお
り、当該半導体チップの中央部付近に設けられた電極部
とリードの先端部とをボンディングワイヤによって電気
的に接続し、熱硬化性樹脂などで半導体チップが位置し
ているキャビティを封止している。
【０００４】また、半導体チップの電極部の周辺近傍に
は、電源電圧およびグランド電位を供給する補助リード
である、いわゆる、バスバーがそれぞれ設けられ、バス
バーと所定の電極とをボンディングワイヤにより電気的
に接続することにより、一括して電源電圧およびグラン
ド電位の供給を行っている。
は、電源電圧およびグランド電位を供給する補助リード
である、いわゆる、バスバーがそれぞれ設けられ、バス
バーと所定の電極とをボンディングワイヤにより電気的
に接続することにより、一括して電源電圧およびグラン
ド電位の供給を行っている。
【０００５】なお、この種の半導体装置について詳しく
述べている例としては、１９９３年５月３１日、日経Ｐ
Ｂ社発行、香山晋、成瀬邦彦（監修）、「実践講座 Ｖ
ＬＳＩパッケージング技術（下）」Ｐ１７９〜Ｐ１８１
があり、この文献には、ＬＯＣ構造のようなリードフレ
ームを用いて構成されたＶＳＭＰ（ＶｅｒｔｉｃａｌＳ
ｕｒｆａｃｅ Ｍｏｕｎｔ Ｐａｃｋａｇｅ）の半導体
装置の構造などが記載されている。
述べている例としては、１９９３年５月３１日、日経Ｐ
Ｂ社発行、香山晋、成瀬邦彦（監修）、「実践講座 Ｖ
ＬＳＩパッケージング技術（下）」Ｐ１７９〜Ｐ１８１
があり、この文献には、ＬＯＣ構造のようなリードフレ
ームを用いて構成されたＶＳＭＰ（ＶｅｒｔｉｃａｌＳ
ｕｒｆａｃｅ Ｍｏｕｎｔ Ｐａｃｋａｇｅ）の半導体
装置の構造などが記載されている。
【０００６】
【発明が解決しようとする課題】ところが、上記のよう
なバスバーによる電源電圧、グランド電位への接続技術
では、次のような問題点があることが本発明者により見
い出された。
なバスバーによる電源電圧、グランド電位への接続技術
では、次のような問題点があることが本発明者により見
い出された。
【０００７】すなわち、電源電圧およびグランド電位が
一括してバスバーからボンディングワイヤを介して所定
の電極に電気的に接続されるので、たとえば、センスア
ンプの電源部や出力バッファ系などから発生するノイズ
がバスバー全体に回り込んでしまい、そのノイズにより
メモリが誤動作する恐れが生じてしまう。
一括してバスバーからボンディングワイヤを介して所定
の電極に電気的に接続されるので、たとえば、センスア
ンプの電源部や出力バッファ系などから発生するノイズ
がバスバー全体に回り込んでしまい、そのノイズにより
メモリが誤動作する恐れが生じてしまう。
【０００８】本発明の目的は、ノイズ発生源の回路から
発生されるノイズに起因する電源ノイズを減少し、耐ノ
イズ性能を大幅に向上させることのできるリードフレー
ムおよびそれを用いた半導体装置を提供することにあ
る。
発生されるノイズに起因する電源ノイズを減少し、耐ノ
イズ性能を大幅に向上させることのできるリードフレー
ムおよびそれを用いた半導体装置を提供することにあ
る。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１１】すなわち、本発明のリードフレームは、半
導体チップの中央部付近に設けられた電極の内、電源供
給用電極とボンディングされるリードフレームのインナ
リードが、ノイズ発生源の回路と電気的に接続された該
電源供給用電極とボンディングされる第１のインナリー
ドと、ノイズ発生源とならない回路と電気的に接続され
た該電源供給用電極とボンディングされる第２のインナ
リードとに分割されたスプリット形状よりなるものであ
る。
導体チップの中央部付近に設けられた電極の内、電源供
給用電極とボンディングされるリードフレームのインナ
リードが、ノイズ発生源の回路と電気的に接続された該
電源供給用電極とボンディングされる第１のインナリー
ドと、ノイズ発生源とならない回路と電気的に接続され
た該電源供給用電極とボンディングされる第２のインナ
リードとに分割されたスプリット形状よりなるものであ
る。
【００１２】また、本発明のリードフレームは、前記第
２のインナリードが、電源供給用電極が一括してボンデ
ィングされる補助リードと電気的に接続された構造より
なるものである。
２のインナリードが、電源供給用電極が一括してボンデ
ィングされる補助リードと電気的に接続された構造より
なるものである。
【００１３】さらに、本発明のリードフレームは、前記
電源供給用電極が、電源電圧を供給する電源電圧用電極
またはグランド電位を供給するグランド電位用電極の少
なくともいずれか一方よりなるものである。
電源供給用電極が、電源電圧を供給する電源電圧用電極
またはグランド電位を供給するグランド電位用電極の少
なくともいずれか一方よりなるものである。
【００１４】また、本発明の半導体装置は、前記リード
フレームを用いて構成されたものである。
フレームを用いて構成されたものである。
【００１５】以上のことにより、ノイズ発生源の回路と
電気的に接続された電源供給用電極とボンディングされ
る第１のインナリードと、ノイズ発生源とならない回路
と電気的に接続された電源供給用電極とボンディングさ
れる第２のインナリードとのボンディング距離を長くす
ることができるので、第１のインナリードから伝達する
ノイズをリードフレームのインダクタンス成分により大
幅に減少することができるので、第２のインナリードと
ボンディングされた電源供給用電極のノイズの回り込み
を小さくでき、半導体装置の耐ノイズ性能を大幅に向上
することができる。
電気的に接続された電源供給用電極とボンディングされ
る第１のインナリードと、ノイズ発生源とならない回路
と電気的に接続された電源供給用電極とボンディングさ
れる第２のインナリードとのボンディング距離を長くす
ることができるので、第１のインナリードから伝達する
ノイズをリードフレームのインダクタンス成分により大
幅に減少することができるので、第２のインナリードと
ボンディングされた電源供給用電極のノイズの回り込み
を小さくでき、半導体装置の耐ノイズ性能を大幅に向上
することができる。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１７】図１は、本発明の一実施の形態による一部
を破断したシンクロナスＤＲＡＭの外観斜示図、図２
は、本発明の一実施の形態によるシンクロナスＤＲＡＭ
の説明図である。
を破断したシンクロナスＤＲＡＭの外観斜示図、図２
は、本発明の一実施の形態によるシンクロナスＤＲＡＭ
の説明図である。
【００１８】本実施の形態において、たとえば、表面実
装形パッケージの１種であるＳＯＪ（Ｓｍａｌｌ Ｏｕ
ｔｌｉｎｅ Ｊ−ｌｅａｄｅｄ Ｐａｃｋａｇｅ）形の
樹脂封止パッケージからなるシンクロナスＤＲＡＭ半導
体装置であるメモリ（半導体装置）１は、図１に示すよ
うに、半導体チップ２の上方に絶縁テープを介してリー
ドフレーム３が位置するＬＯＣ構造となっている。
装形パッケージの１種であるＳＯＪ（Ｓｍａｌｌ Ｏｕ
ｔｌｉｎｅ Ｊ−ｌｅａｄｅｄ Ｐａｃｋａｇｅ）形の
樹脂封止パッケージからなるシンクロナスＤＲＡＭ半導
体装置であるメモリ（半導体装置）１は、図１に示すよ
うに、半導体チップ２の上方に絶縁テープを介してリー
ドフレーム３が位置するＬＯＣ構造となっている。
【００１９】また、半導体チップ２の中央部付近には、
電極であるボンディングパッドＢＰが配置されており、
これらボンディングパッドＢＰは、リードフレーム３に
形成されたインナリードＬ１とアウタリードＬ２とから
構成される外部引出線であるリードＬとボンディングワ
イヤ４によってそれぞれ電気的に接続されている。
電極であるボンディングパッドＢＰが配置されており、
これらボンディングパッドＢＰは、リードフレーム３に
形成されたインナリードＬ１とアウタリードＬ２とから
構成される外部引出線であるリードＬとボンディングワ
イヤ４によってそれぞれ電気的に接続されている。
【００２０】さらに、ボンディングパッドＢＰの周辺近
傍には、電源電圧を供給する棒状のバスバー（補助リー
ド）ＢＢ１およびグランド電位を供給する、同じく棒状
のバスバー（補助リード）ＢＢ２が設けられており、電
源電圧またはグランド電位が供給されるボンディングパ
ッドＢＰは、このバスバーＢＢ１，ＢＢ２とボンディン
グワイヤ４により電気的に接続されている。
傍には、電源電圧を供給する棒状のバスバー（補助リー
ド）ＢＢ１およびグランド電位を供給する、同じく棒状
のバスバー（補助リード）ＢＢ２が設けられており、電
源電圧またはグランド電位が供給されるボンディングパ
ッドＢＰは、このバスバーＢＢ１，ＢＢ２とボンディン
グワイヤ４により電気的に接続されている。
【００２１】そして、半導体チップ２、ボンディングワ
イヤ４、インナリードＬ１が、たとえば、エポキシレジ
ンなどの樹脂体５により封止され、この樹脂体５の対向
する１対の側面から突出しているアウタリードＬ２はＪ
字状に形成されている。
イヤ４、インナリードＬ１が、たとえば、エポキシレジ
ンなどの樹脂体５により封止され、この樹脂体５の対向
する１対の側面から突出しているアウタリードＬ２はＪ
字状に形成されている。
【００２２】次に、メモリ１に設けられたリードフレー
ム３のインナリードＬ１について図２を用いて説明す
る。ここで、図２においては、ボンディングワイヤ４に
よるボンディング位置は、電源電圧Ｖｃｃとグランド電
位Ｖｓｓだけを示すものとする。
ム３のインナリードＬ１について図２を用いて説明す
る。ここで、図２においては、ボンディングワイヤ４に
よるボンディング位置は、電源電圧Ｖｃｃとグランド電
位Ｖｓｓだけを示すものとする。
【００２３】まず、メモリ１は、たとえば、６４Ｍビッ
トで、総ピン数は５４ピンにより構成され、そのうち、
１，１４，２７ピンが電源電圧Ｖｃｃ用のピンとなり、
２８，４１，５４ピンがグランド電位Ｖｓｓ用のピンと
して割り付けられている。
トで、総ピン数は５４ピンにより構成され、そのうち、
１，１４，２７ピンが電源電圧Ｖｃｃ用のピンとなり、
２８，４１，５４ピンがグランド電位Ｖｓｓ用のピンと
して割り付けられている。
【００２４】そして、１，１４，２７，２８，４１，５
４ピンは、それぞれ１本のアウタリードＬ２が樹脂体５
（図１）内で２方向に分割されたスプリット形状となっ
て形成されている。
４ピンは、それぞれ１本のアウタリードＬ２が樹脂体５
（図１）内で２方向に分割されたスプリット形状となっ
て形成されている。
【００２５】また、１，１４，２７ピンにおけるそれぞ
れの２方向に分かれたインナリードＬ１の内、２方向に
分割された各々の一方のインナリード（第２のインナリ
ード）Ｌｓ１はボンディングパッドＢＰの一方の周辺近
傍に位置するバスバーＢＢ１と電気的に接続されてい
る。
れの２方向に分かれたインナリードＬ１の内、２方向に
分割された各々の一方のインナリード（第２のインナリ
ード）Ｌｓ１はボンディングパッドＢＰの一方の周辺近
傍に位置するバスバーＢＢ１と電気的に接続されてい
る。
【００２６】さらに、他方の各々のインナリード（第１
のインナリード）Ｌｓ２は、たとえば、センスアンプの
電源回路や出力バッファなどの動作時にノイズが発生し
やすい回路に電源電圧Ｖｃｃを供給するためのボンディ
ングパッド（電源供給用電極、電源電圧用電極）ＢＰｎ
１の近傍に位置するように形成されている。
のインナリード）Ｌｓ２は、たとえば、センスアンプの
電源回路や出力バッファなどの動作時にノイズが発生し
やすい回路に電源電圧Ｖｃｃを供給するためのボンディ
ングパッド（電源供給用電極、電源電圧用電極）ＢＰｎ
１の近傍に位置するように形成されている。
【００２７】そして、それぞれのボンディングパッドＢ
Ｐｎ１は、最もボンディング距離が短い所に位置する専
用のインナリードＬｓ２とボンディングワイヤ４により
電気的に接続され、電源電圧Ｖｃｃが供給されることに
なる。
Ｐｎ１は、最もボンディング距離が短い所に位置する専
用のインナリードＬｓ２とボンディングワイヤ４により
電気的に接続され、電源電圧Ｖｃｃが供給されることに
なる。
【００２８】また、その他のノイズが放出されにくい回
路などに電源電圧Ｖｃｃを供給するボンディングパッド
（電源供給用電極、電源電圧用電極）ＢＰｃ１は、各々
のボンディングパッドＢＰｃ１の近傍のバスバーＢＢ１
にボンディングワイヤ４により電気的に接続することに
より一括して電源電圧Ｖｃｃを供給している。
路などに電源電圧Ｖｃｃを供給するボンディングパッド
（電源供給用電極、電源電圧用電極）ＢＰｃ１は、各々
のボンディングパッドＢＰｃ１の近傍のバスバーＢＢ１
にボンディングワイヤ４により電気的に接続することに
より一括して電源電圧Ｖｃｃを供給している。
【００２９】次に、２８，４１，５４ピンにおいても、
それぞれ１本のアウタリードＬ２が樹脂体５内で２方向
に分割されたスプリット形状となって形成されている。
それぞれ１本のアウタリードＬ２が樹脂体５内で２方向
に分割されたスプリット形状となって形成されている。
【００３０】そして、２方向に分かれたインナリードに
おいて、一方のインナリード（第２のインナリード）Ｌ
ｓ３はボンディングパッドＢＰの一方の周辺近傍に位置
するバスバーＢＢ１とそれぞれ電気的に接続されてい
る。
おいて、一方のインナリード（第２のインナリード）Ｌ
ｓ３はボンディングパッドＢＰの一方の周辺近傍に位置
するバスバーＢＢ１とそれぞれ電気的に接続されてい
る。
【００３１】また、２８，４１，５４ピンにおける他方
のインナリード（第１のインナリード）Ｌｓ４は、セン
スアンプの電源回路や出力バッファなどのノイズが放出
されやすい回路にグランド電位Ｖｓｓが供給される所定
のボンディングパッド（電源供給用電極、グランド電位
用電極）ＢＰｎ２とボンディングワイヤ４により電気的
に接続が行われる。
のインナリード（第１のインナリード）Ｌｓ４は、セン
スアンプの電源回路や出力バッファなどのノイズが放出
されやすい回路にグランド電位Ｖｓｓが供給される所定
のボンディングパッド（電源供給用電極、グランド電位
用電極）ＢＰｎ２とボンディングワイヤ４により電気的
に接続が行われる。
【００３２】よって、それぞれのボンディングパッドＢ
Ｐｎ２は、最もボンディング距離が短い所に位置する専
用のインナリードＬｓ４とボンディングワイヤ４により
電気的に接続され、グランド電位Ｖｓｓが供給されるこ
とになる。
Ｐｎ２は、最もボンディング距離が短い所に位置する専
用のインナリードＬｓ４とボンディングワイヤ４により
電気的に接続され、グランド電位Ｖｓｓが供給されるこ
とになる。
【００３３】また、その他のノイズが放出されにくい回
路などにグランド電位Ｖｓｓを供給するボンディングパ
ッド（電源供給用電極、グランド電位用電極）ＢＰｃ２
は、各々のボンディングパッドＢＰｃ２の近傍のバスバ
ーＢＢ２にボンディングワイヤ４により電気的に接続す
ることにより一括して電源電圧Ｖｓｓを供給している。
路などにグランド電位Ｖｓｓを供給するボンディングパ
ッド（電源供給用電極、グランド電位用電極）ＢＰｃ２
は、各々のボンディングパッドＢＰｃ２の近傍のバスバ
ーＢＢ２にボンディングワイヤ４により電気的に接続す
ることにより一括して電源電圧Ｖｓｓを供給している。
【００３４】そして、ボンディングパッドＢＰｎ１，Ｂ
Ｐｎ２がボンディングされるインナリードのＬｓ２，Ｌ
ｓ４とボンディングパッドＢＰｃ１，ＢＰｃ２がボンデ
ィングされるバスバーＢＢ１，ＢＢ２のボンディング位
置の距離を大きくする、すなわち、ボンディングパッド
ＢＰｃ１，ＢＰｃ２とボンディングパッドＢＰｎ１，Ｂ
Ｐｎ２との電気的な接続経路を大きくすることにより、
ボンディングパッドＢＰｃ１，ＢＰｃ２とボンディング
パッドＢＰｎ１，ＢＰｎ２のインダクタンスをそれぞれ
大きくできるので、ボンディングパッドＢＰｎ１，ＢＰ
ｎ２から発生するノイズを減衰し、ボンディングパッド
ＢＰｃ１，ＢＰｃ２に入力されるノイズの影響を小さく
させることができる。
Ｐｎ２がボンディングされるインナリードのＬｓ２，Ｌ
ｓ４とボンディングパッドＢＰｃ１，ＢＰｃ２がボンデ
ィングされるバスバーＢＢ１，ＢＢ２のボンディング位
置の距離を大きくする、すなわち、ボンディングパッド
ＢＰｃ１，ＢＰｃ２とボンディングパッドＢＰｎ１，Ｂ
Ｐｎ２との電気的な接続経路を大きくすることにより、
ボンディングパッドＢＰｃ１，ＢＰｃ２とボンディング
パッドＢＰｎ１，ＢＰｎ２のインダクタンスをそれぞれ
大きくできるので、ボンディングパッドＢＰｎ１，ＢＰ
ｎ２から発生するノイズを減衰し、ボンディングパッド
ＢＰｃ１，ＢＰｃ２に入力されるノイズの影響を小さく
させることができる。
【００３５】それにより、本実施の形態１では、ノイズ
が発生する各々のボンディングパッドＢＰｎ１，ＢＰｎ
２とボンディグされる専用のインナリードＬｎ２，Ｌｓ
４を設け、ノイズが発生しにくいボンディングパッドＢ
Ｐｃ１，ＢＰｃ２がボンディングされるバスバーＢＢ
１，ＢＢ２とのボンディング距離を大きくすることによ
り、ボンディングパッドＢＰｎ１，ＢＰｎ２から発生す
るノイズを減衰するのでボンディングパッドＢＰｃ１，
ＢＰｎ２にまわりこむノイズを減少させることができ、
メモリ１の耐ノイズ性能を向上することができる。
が発生する各々のボンディングパッドＢＰｎ１，ＢＰｎ
２とボンディグされる専用のインナリードＬｎ２，Ｌｓ
４を設け、ノイズが発生しにくいボンディングパッドＢ
Ｐｃ１，ＢＰｃ２がボンディングされるバスバーＢＢ
１，ＢＢ２とのボンディング距離を大きくすることによ
り、ボンディングパッドＢＰｎ１，ＢＰｎ２から発生す
るノイズを減衰するのでボンディングパッドＢＰｃ１，
ＢＰｎ２にまわりこむノイズを減少させることができ、
メモリ１の耐ノイズ性能を向上することができる。
【００３６】また、本実施の形態においては、ノイズが
発生する各々のボンディングパッドＢＰｎ１，ＢＰｎ２
とボンディグされる専用のインナリードＬｎ２，Ｌｓ４
を設けたが、たとえば、図３に示すように、ノイズが発
生しにくいボンディングパッドＢＰｃ１，ＢＰｃ２を一
括してボンディングし、電源電圧Ｖｃｃを供給するバス
バーＢＢ１と、専用のインナリードＬｓ２を延長し、ノ
イズが発生する各々のボンディングパッドＢＰｎ１，Ｂ
Ｐｎ２を一括してボンディングし、電源電圧Ｖｃｃを供
給できるようにバスバー形状に形成したインナリードＬ
ｓ２を設けた３分割に分割したスプリット構造とするこ
とにより、ノイズが発生する各々のボンディングパッド
ＢＰｎ１，ＢＰｎ２とノイズが発生しにくいボンディン
グパッドＢＰｃ１，ＢＰｃ２のボンディング距離を大き
くするようにしてもよい。
発生する各々のボンディングパッドＢＰｎ１，ＢＰｎ２
とボンディグされる専用のインナリードＬｎ２，Ｌｓ４
を設けたが、たとえば、図３に示すように、ノイズが発
生しにくいボンディングパッドＢＰｃ１，ＢＰｃ２を一
括してボンディングし、電源電圧Ｖｃｃを供給するバス
バーＢＢ１と、専用のインナリードＬｓ２を延長し、ノ
イズが発生する各々のボンディングパッドＢＰｎ１，Ｂ
Ｐｎ２を一括してボンディングし、電源電圧Ｖｃｃを供
給できるようにバスバー形状に形成したインナリードＬ
ｓ２を設けた３分割に分割したスプリット構造とするこ
とにより、ノイズが発生する各々のボンディングパッド
ＢＰｎ１，ＢＰｎ２とノイズが発生しにくいボンディン
グパッドＢＰｃ１，ＢＰｃ２のボンディング距離を大き
くするようにしてもよい。
【００３７】さらに、この場合、グランド電位を供給す
るインナリードも電源電圧Ｖｃｃを供給するインナリー
ドＬｓ１，Ｌｓ２と同様の形状とする。ここで、図３に
おいては、ボンディングワイヤ４によるボンディング位
置は、電源電圧Ｖｃｃだけを示すものとする。
るインナリードも電源電圧Ｖｃｃを供給するインナリー
ドＬｓ１，Ｌｓ２と同様の形状とする。ここで、図３に
おいては、ボンディングワイヤ４によるボンディング位
置は、電源電圧Ｖｃｃだけを示すものとする。
【００３８】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００３９】たとえば、前記実施の形態によれば、２方
向に分割されたインナリードは、センスアンプの電源回
路や出力バッファなどの動作時にノイズが発生しやすい
回路に電源電圧を供給するためのインナリードと、同じ
くノイズが放出されやすい回路にグランドを供給するイ
ンナリードが設けられたが、たとえば、図４に示すよう
に、電源電圧Ｖｃｃを供給するインナリードＬ１だけに
センスアンプの電源回路や出力バッファなどの動作時に
ノイズが発生しやすい回路に電源電圧を供給するための
インナリードＬｓ２を設けるようにしても、良好にノイ
ズが発生しにくいボンディングパッドＢＰｃ１，ＢＰｃ
２にまわりこむノイズを減少させることができ、メモリ
１の耐ノイズ性能を向上することができる。
向に分割されたインナリードは、センスアンプの電源回
路や出力バッファなどの動作時にノイズが発生しやすい
回路に電源電圧を供給するためのインナリードと、同じ
くノイズが放出されやすい回路にグランドを供給するイ
ンナリードが設けられたが、たとえば、図４に示すよう
に、電源電圧Ｖｃｃを供給するインナリードＬ１だけに
センスアンプの電源回路や出力バッファなどの動作時に
ノイズが発生しやすい回路に電源電圧を供給するための
インナリードＬｓ２を設けるようにしても、良好にノイ
ズが発生しにくいボンディングパッドＢＰｃ１，ＢＰｃ
２にまわりこむノイズを減少させることができ、メモリ
１の耐ノイズ性能を向上することができる。
【００４０】ここでも、図４においては、ボンディング
ワイヤ４によるボンディング位置は、電源電圧Ｖｃｃだ
けを示すものとする。
ワイヤ４によるボンディング位置は、電源電圧Ｖｃｃだ
けを示すものとする。
【００４１】また、前記実施の形態においては、シンク
ロナスＤＲＡＭのメモリについて記載したが、バスバー
が設けられた半導体装置であれば良好に半導体装置の耐
ノイズ性能を向上することができる。
ロナスＤＲＡＭのメモリについて記載したが、バスバー
が設けられた半導体装置であれば良好に半導体装置の耐
ノイズ性能を向上することができる。
【００４２】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００４３】（１）本発明によれば、第１のインナリー
ドと第２のインナリードのボンディング距離を長くする
ことにより、第１のインナリードから伝達するノイズを
リードフレームのインダクタンス成分により大幅に減少
することができる。
ドと第２のインナリードのボンディング距離を長くする
ことにより、第１のインナリードから伝達するノイズを
リードフレームのインダクタンス成分により大幅に減少
することができる。
【００４４】（２）また、本発明では、前記（１）によ
り、半導体装置製造における歩留まりを向上でき、半導
体装置の耐ノイズ性能も大幅に向上することができる。
り、半導体装置製造における歩留まりを向上でき、半導
体装置の耐ノイズ性能も大幅に向上することができる。
【図１】本発明の一実施の形態による一部を破断したシ
ンクロナスＤＲＡＭの外観斜示図である。
ンクロナスＤＲＡＭの外観斜示図である。
【図２】本発明の一実施の形態によるシンクロナスＤＲ
ＡＭの説明図である。
ＡＭの説明図である。
【図３】本発明の他の実施の形態によるシンクロナスＤ
ＲＡＭの説明図である。
ＲＡＭの説明図である。
【図４】本発明の他の実施の形態によるシンクロナスＤ
ＲＡＭの説明図である。
ＲＡＭの説明図である。
１ メモリ（半導体装置）
２ 半導体チップ
３ リードフレーム
４ ボンディングワイヤ
５ 樹脂体
ＢＰ ボンディングパッド
Ｌ リード
Ｌ１ インナリード
Ｌｓ１ インナリード（第２のインナリード）
Ｌｓ２ インナリード（第１のインナリード）
Ｌｓ３ インナリード（第２のインナリード）
Ｌｓ４ インナリード（第１のインナリード）
Ｌ２ アウタリード
ＢＢ１ バスバー（補助リード）
ＢＢ２ バスバー（補助リード）
ＢＰｎ１ ボンディングパッド（電源供給用電極、電源
電圧用電極） ＢＰｎ２ ボンディングパッド（電源供給用電極、グラ
ンド電位用電極） ＢＰｃ１ ボンディングパッド（電源供給用電極、電源
電圧用電極） ＢＰｃ２ ボンディングパッド（電源供給用電極、グラ
ンド電位用電極） Ｖｃｃ 電源電圧 Ｖｓｓ グランド電位
電圧用電極） ＢＰｎ２ ボンディングパッド（電源供給用電極、グラ
ンド電位用電極） ＢＰｃ１ ボンディングパッド（電源供給用電極、電源
電圧用電極） ＢＰｃ２ ボンディングパッド（電源供給用電極、グラ
ンド電位用電極） Ｖｃｃ 電源電圧 Ｖｓｓ グランド電位
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 23/50
Claims (3)
- 【請求項１】 半導体チップの上方にインナリードが位
置し、前記半導体チップの中央部付近に設けられた複数
の電源供給用電極を有する電極と前記インナリードの先
端部がボンディングワイヤにより接続され、前記半導体
チップ、ボンディングワイヤ、インナリードが樹脂体に
より封止され、前記インナリードに連続するアウタリー
ドが前記樹脂体の側面から突出するＬＯＣ構造の半導体
装置であって、前記複数の電源供給用電極は、ノイズ発生源の回路と電
気的に接続された第１の電源供給用電極とノイズ発生源
とならない回路と電気的に接続された複数の第２の電源
供給用電極からなり、 前記アウタリードと連続するインナリードは、前記第１
の電源供給用電極とボンディングされる第１のインナリ
ードと、前記複数の第２の電源供給用電極とボンディン
グされる第２のインナリードとに分割されたスプリット
形状よりなり、前記複数の第２の電源供給用電極を共通に接続して前記
半導体チップの上方に位置する補助リードを有し、 さらに、前記第２のインナリードは、前記補助リードと
電気的に接続されて、前記補助リードを介して前記複数
の第２の電源供給用電極とボンディングされた構造より
なることを特徴とするＬＯＣ構造の半導体装置。 - 【請求項２】 請求項１記載のＬＯＣ構造の半導体装置
において、前記複数の電源供給用電極が、電源電圧を供
給する電源電圧用電極またはグランド電位を供給するグ
ランド電位用電極の少なくともいずれか一方であること
を特徴とするＬＯＣ構造の半導体装置。 - 【請求項３】 請求項１または２記載のＬＯＣ構造の半
導体装置において、前記補助リードは、前記インナリー
ドの先端部と前記複数の電源供給用電極を有する電極と
の間の前記複数の電源供給用電極を有する電極近傍に設
けられていることを特徴とするＬＯＣ構造の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05366797A JP3535687B2 (ja) | 1997-03-07 | 1997-03-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05366797A JP3535687B2 (ja) | 1997-03-07 | 1997-03-07 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10256457A JPH10256457A (ja) | 1998-09-25 |
| JP3535687B2 true JP3535687B2 (ja) | 2004-06-07 |
Family
ID=12949205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05366797A Expired - Fee Related JP3535687B2 (ja) | 1997-03-07 | 1997-03-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3535687B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3063847B2 (ja) | 1998-05-01 | 2000-07-12 | 日本電気株式会社 | リードフレーム及びそれを用いた半導体装置 |
| KR100408391B1 (ko) * | 2000-06-09 | 2003-12-06 | 삼성전자주식회사 | 전원 배선을 개선한 볼그리드 어레이 패키지 반도체 장치 |
-
1997
- 1997-03-07 JP JP05366797A patent/JP3535687B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10256457A (ja) | 1998-09-25 |
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