JP2005085829A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2005085829A
JP2005085829A JP2003313382A JP2003313382A JP2005085829A JP 2005085829 A JP2005085829 A JP 2005085829A JP 2003313382 A JP2003313382 A JP 2003313382A JP 2003313382 A JP2003313382 A JP 2003313382A JP 2005085829 A JP2005085829 A JP 2005085829A
Authority
JP
Japan
Prior art keywords
chip
pads
pad
semiconductor device
power supply
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2003313382A
Other languages
English (en)
Inventor
Hirotsugu Matsushima
弘倫 松嶋
Masatoshi Yasunaga
雅敏 安永
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP2003313382A priority Critical patent/JP2005085829A/ja
Publication of JP2005085829A publication Critical patent/JP2005085829A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/4813—Connecting within a semiconductor or solid-state body, i.e. fly wire, bridge wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

【課題】 半導体チップ中央部に複数のボンディングパッドを設けた半導体装置において、チップ内の配線抵抗による電圧降下を効率的に低減すると共に、電源ノイズによる誤動作を防止することを目的とするものである。
【解決手段】 半導体チップと、上記半導体チップの周辺部に設けられた周縁部パッドと、上記半導体チップの上記周縁部パッド以外の部分に設けられ、電源を供給する中央部パッドとを有する半導体装置において、前記中央部パッドを複数個格子状に配置し、これら中央部パッド相互間をワイヤボンディングにより接続したもの。
【選択図】 図２

Description

この発明は、半導体チップ上の電極パッドにボンディングワイヤを介して電気的接続を行う半導体装置に関するものである。
従来、ＬＳＩチップへの電源供給はＬＳＩパッケージに設けられる外部端子を介して行われている。すなわち、半導体チップの周辺に位置する電源端子パッドにワイヤボンディングを行うことにより内部への電源供給を実現している。そしてこの電源端子パッドからチップ内の能動領域に対する電源配線はチップ内配線（例えばアルミニウム配線層）により行われていた。しかし最近のプロセスの微細化やチップサイズの増加傾向により、上記チップ内の微細配線によるチップ周辺への接続はその配線抵抗値を大きくする結果となり、それによる電圧降下が無視できないほど大きくなったり、また電源配線の電位勾配も大きくなり、電源ノイズによるＬＳＩの誤動作の原因ともなっていた。
このような問題に対処する方法として、例えば特開平１１-３０７４８３号公報（特許文献１）のように、チップの中央部にセンターパッド２aを複数個設け、このセンターパッド２aと外部端子４との電気的接続を、中継パッド１４を介して中継する方法が提案されている。
しかし、この方法はセンターパッド２aと中継パッド１４との間隔によってはボンディングワイヤの長さが長くなり、パッケージの際のモールド樹脂注入等によるワイヤ形状の変形（ワイヤスイープ）による隣接ワイヤとの接触による電気ショートを起こす原因となっていた。
特開平１１-３０７４８３号公報
この発明は上記のような問題点を解決するためになされたもので、チップ内の配線抵抗による電圧降下を更に効率的に低減すると共に、電源ノイズによる誤動作を防止することを目的とするものである。
この発明に係る半導体装置は、半導体チップと、上記チップに電源を供給する電源パッドとを有する半導体装置において、前記電源パッドを複数個直線状に配置し、これらの間をワイヤボンディングしたものである。
この発明に係る半導体装置は、半導体チップと、上記チップに電源を供給する電源パッドとを有する半導体装置において、前記電源パッドを複数個格子状に配置し、これらの間をワイヤボンディングしたものである。
この発明による半導体装置によれば、チップ内の配線抵抗による電圧降下を更に効率的に低減すると共に、電源ノイズによる誤動作を防止することができる効果を有する。
実施の形態１．
図１において、半導体チップ１の外周部には複数個の周縁部パッド２が設けられ、ワイヤ３により外部端子（図示せず）に接続されている。半導体チップ１の上記周縁パッド２以外のチップ面に、複数個の中央部パッド４が直線状に均一に設けられている。上記中央部パッド４相互間はワイヤ５によって連続的に接続されている。図では直線状の中央部パッド２本が十文字型に交叉配置されている。
なお、上記中央部パッド４は電源パッドあるいはグランドパッドのいずれかとして使用され、中央部パッド４相互間はワイヤボンディングにより接続されている。
このような構成とすることにより、チップ内の微細配線よりも配線抵抗の小さいワイヤで接続することができるため、配線抵抗により発生する電圧降下を微小とすることができる。またこの結果、配線の電位傾度が低減されて電源ノイズによる誤動作等を防止することができる。更に、前記中央部パッド４を複数個直線状に配置し、且つ相互間を順次ワイヤボンディングしたので、パッド間ワイヤ長を短くでき、パッケージ作成時のモールド樹脂注入等によるワイヤスイープを防止することができる。このため隣接ワイヤとの接触による電気ショートの可能性を極めて低くすることができる。
実施の形態２．
図２は、この発明の他の実施例を示し、図中、図１と同一又は相当部分には同一符号を付している。半導体チップ１の外周部には複数個の周縁部パッド２が設けられ、ワイヤ３により外部に接続されている点は実施の形態１と同じである。半導体チップ１の上記周縁パッド２以外のチップ面に、複数個の中央部パッド４が直線状且つ格子状に均一に設けられている点で相違している。上記中央部パッド４相互間はワイヤ５によって連続的にワイヤボンディング接続されている。
このような構成とすることにより、上記実施の形態１で説明したと同じ効果を奏する他、電源あるいはグランドをチップ素子内に均一に供給することができ、チップ内配線距離を著しく短縮することができる効果を有する。また、格子状に張り巡らせたワイヤが電磁場により電源あるいはグランドプレーン(面)を形成することになり、ノイズ特性の極めて優れた半導体チップ構造が実現できる。
本発明の実施の形態１による中央部パッドの配置例を示す図である。 本発明の実施の形態２による中央部パッドの配置例を示す図である。
符号の説明
１ 半導体チップ
２ 周縁部パッド
３ ワイヤ
４ 中央部パッド
５ ワイヤ

Claims (3)

  1. 半導体チップと、上記チップに電源を供給する電源パッドとを有する半導体装置において、前記電源パッドを複数個格子状に配置し、これらの間をワイヤボンディングしたことを特徴とする半導体装置。
  2. 前記複数個の電源パッドは均一に配置したことを特徴とする請求項１に記載の半導体装置。
  3. 半導体チップと、上記チップの周辺部に形成され外部接続を行う周縁部パッドと、上記チップ上の前記周辺部以外の部分に設けられた中央部パッドとを有する半導体装置において、前記中央部パッドを複数個格子状に均一に配置し、上記中央部パッド相互間をワイヤボンディングしたことを特徴とする半導体装置。
JP2003313382A 2003-09-05 2003-09-05 半導体装置 Pending JP2005085829A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2003313382A JP2005085829A (ja) 2003-09-05 2003-09-05 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003313382A JP2005085829A (ja) 2003-09-05 2003-09-05 半導体装置

Publications (1)

Publication Number Publication Date
JP2005085829A true JP2005085829A (ja) 2005-03-31

Family

ID=34414316

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003313382A Pending JP2005085829A (ja) 2003-09-05 2003-09-05 半導体装置

Country Status (1)

Country Link
JP (1) JP2005085829A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006319204A (ja) * 2005-05-13 2006-11-24 Oki Electric Ind Co Ltd 半導体装置の製造方法、及び半導体装置
WO2012023228A1 (ja) * 2010-08-18 2012-02-23 パナソニック株式会社 半導体装置及びその製造方法
US11756918B2 (en) 2020-03-13 2023-09-12 Kioxia Corporation Semiconductor device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006319204A (ja) * 2005-05-13 2006-11-24 Oki Electric Ind Co Ltd 半導体装置の製造方法、及び半導体装置
WO2012023228A1 (ja) * 2010-08-18 2012-02-23 パナソニック株式会社 半導体装置及びその製造方法
US11756918B2 (en) 2020-03-13 2023-09-12 Kioxia Corporation Semiconductor device

Similar Documents

Publication Publication Date Title
JP5149178B2 (ja) 熱放散が高められたパッケージ化集積回路
JP6261309B2 (ja) パワーモジュール
JP4146290B2 (ja) 半導体装置
JP2008532277A (ja) 改良したボンディングパッド接続部を備える集積回路パッケージ装置、リードフレームおよび電子装置
JP5404083B2 (ja) 半導体装置
JPH09312375A (ja) リードフレーム、半導体装置及び半導体装置の製造方法
JP2021170678A (ja) リードフレームおよび半導体装置
JP2007180077A (ja) 半導体装置
JP2005085829A (ja) 半導体装置
CN107342276B (zh) 半导体器件及相应方法
US20080006917A1 (en) Chip package structure and fabricating method threrof
JP2008177424A (ja) 半導体装置
JP2007103792A (ja) 半導体装置
JPH05235245A (ja) 半導体集積回路装置
JP2004140169A (ja) パッケージ型半導体装置
JP2007149809A (ja) 半導体装置およびその製造方法
JPH07312404A (ja) 樹脂封止型半導体装置
JP2013187266A (ja) リードフレーム及び半導体モジュール
JP3766312B2 (ja) 半導体装置及びその製造方法
JPH0661289A (ja) 半導体パッケージ及びこれを用いた半導体モジュール
JP6100648B2 (ja) 半導体装置及び半導体装置の製造方法
JP7365588B2 (ja) リードフレームおよび半導体装置
JPH0653266A (ja) 半導体装置
US20240178106A1 (en) Lead frame apparatus, semiconductor device and method of making a semiconductor device
KR0135672B1 (ko) 반도체 패키지용 리드프레임

Legal Events

Date Code Title Description
RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20060123

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060808

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20071101

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080414

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090421

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090929