KR0122905Y1 - 반도체 패키지 - Google Patents

반도체 패키지

Info

Publication number
KR0122905Y1
KR0122905Y1 KR2019950010589U KR19950010589U KR0122905Y1 KR 0122905 Y1 KR0122905 Y1 KR 0122905Y1 KR 2019950010589 U KR2019950010589 U KR 2019950010589U KR 19950010589 U KR19950010589 U KR 19950010589U KR 0122905 Y1 KR0122905 Y1 KR 0122905Y1
Authority
KR
South Korea
Prior art keywords
power supply
inner lead
chip
pad
wire
Prior art date
Application number
KR2019950010589U
Other languages
English (en)
Other versions
KR960038761U (ko
Inventor
고경희
Original Assignee
김주용
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김주용, 현대전자산업주식회사 filed Critical 김주용
Priority to KR2019950010589U priority Critical patent/KR0122905Y1/ko
Publication of KR960038761U publication Critical patent/KR960038761U/ko
Application granted granted Critical
Publication of KR0122905Y1 publication Critical patent/KR0122905Y1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49503Lead-frames or other flat leads characterised by the die pad
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49575Assemblies of semiconductor devices on lead frames
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48257Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/49105Connecting at different heights
    • H01L2224/49109Connecting at different heights outside the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49171Fan-out arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Wire Bonding (AREA)

Abstract

본 고안은 반도체 패키지에 관한 것으로, 패드를 전원공급용과 접지용으로 2중화 하고, 2중화한 패드를 각각의 타이바를 매개로 전원공급용 내부리드 연결바 및 접지용 내부리드 연결바와 연결한 후 각각의 연결바에 전원공급용 내부리드와 접지용 내부리드를 연결한 리드프레임을 사용하여 전원공급용 패드와 접지용 패드를 각각 칩과 와이어 본딩하고 실제 필요한 내부리드 팁을 내부로 당겨 칩과 와이어 본딩함을 특징으로하며, 한개의 부분에서 여러개의 칩패드에 동시에 전원을 공급 및 접지할 수 있고 내부리드의 팁을 최대한 내부로 빼 칩 사이즈가 작은 칩에 대해서도 짧게 와이어 본딩할 수 있는 이점이 있다.

Description

반도체 패키지
제1도는 종래의 리드프레임을 사용하여 와이어 본딩된 반도체 패키지의 평면도.
제2도는 본 고안의 리드프레임을 사용하여 와이어 본딩된 반도체 패키지의 평면도.
제3도는 본 고안의 리드프레임을 사용하여 와이어 본딩된 반도체 패키지의 부분 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 칩 2 : 내부리드
2-1 : 전원 공급용 내부리드 2-2 : 접지용 내부리드
3 : 와이어 4 : 1차 리드프레임 패드
5 : 2차 리드프레임 패드 6 : 전원 공급용 내부리드 연결바
7 : 접지용 내부리드 연결바 8 : 1차 타이바
9 : 2차 타이바 10 : 1차 접착제
11 : 2차 접착제 A : 절연부
B : 연결부
본 고안은 반도체 패키지에 관한 것으로, 리드프레임에 있어서 내부리드의 팁(tip)을 전원 공급과 접지의 두 부분으로 나누어 외부에서 연결시키고 전원 공급과 한개의 부분에서 여러개의 칩패드에 공급되도록 한 반도체 패키지에 관한 것이다.
일반적으로, 반도체 패키지는 웨이퍼를 절단하고 리드프레임의 패드에 접착제를 이용하여 반도체 칩을 부착한 후 칩(1)의 패드와 리드프레임의 내부리드(2)를 전도성 금속인 와이어(3)를 이용하여 연결한다. 와이어(3) 길이가 길어질수록 와이어 손상이 쉽게 발생하므로 내부리드(2)가 본딩하고자 하는 칩의 패드에 최대로 인접하도록 리드프레임을 가공한다. 내부리드(2)의 팁이 칩(1) 근처에 오도록 하기 위해 최대한 내부로 당겨 리드프레임을 가능한 최대 범위까지 가공할 수 있으나, 내부리드(2) 가공에 한계가 있어 그 범위를 초과시는 더이상 와이어(3)의 길이를 짧게 할 수 없어 사이즈가 작은 칩의 경우 조합의 한계에 부딪히게 되는 문제점이 있다.
본 고안은 상기의 문제점을 해결하기 위한 것으로, 전원 공급 및 접지가 각각 한개의 부분에서 여러개의 칩 패드에 공급되도록 한 반도체 패키지를 제공함을 목적으로 한다.
즉, 내부리드의 팁(tip)을 전원공급과 접지의 두 부분으로 나누어 외부에서 연결시키고 실제 필요한 내부리드 팁 부분만을 최대한 안으로 빼 칩의 패드와 와이어 본딩하여 와이어 길이를 최단화 할 수 있도록 한 것이다.
이하 도면을 참조하여 본 고안의 일실시예를 상세히 설명하기로 하며 종래와 같은 구성은 동일한 부호를 부가하여 설명하기로 한다.
제2도는 본 고안의 리드프레임을 사용하여 와이어 본딩된 반도체 패키지의 평면도.
제3도는 본 고안의 리드프레임을 사용하여 와이어 본딩된 반도체패키지의 부분 단면도이다.
도시한 바와 같이 본 고안의 리드프레임은 두 종류의 패드(4, 5)로 이루어지는 바, 1차 리드프레임 패드(4)는 1차 타이바(8)를 매개로 전원 공급용 내부리드 연결바(6)와 연결되어 있고, 2차 리드프레임 패드(5)는 2차 타이바(9)를 매개로 접지용 내부리드 연결바(7)와 연결되어 있다.
전원 공급과 접지가 내부리드의 20%를 차지하는 바, 내부리드의 팁(tip)을 전원 공급과 접지의 두 부분으로 나누어 전원 공급용 내부리드(2-1)를 1차 리드프레임 패드(4)와 연결된 전원 공급용 내부리드 연결바(6)에 연결하고, 접지용 리드(2-2)를 2차 리드프레임 패드(5)와 연결된 접지용 내부리드 연결바(7)에 연결한다.
상기와 같은 2종류의 패드(4, 5)를 접착제(10, 11)를 사용하여 접착한다. 즉, 접지용 패드인 2차 리드프레임 패드(5)에 2차 접착제(11)를 도포한 후 그 위에 전원공급용 패드인 1차 리드프레임 패드(4)를 안착하고 다시 1차 접착제(10)를 도포하여 칩(1)을 어태치한다.
칩(1)을 어태치한 후, 칩(1)의 패드와 1차 리드프레임 패드(4) 및 2차 리드프레임 패드(5)를 와이어(3)로 연결한다. 전원 공급용 내부리드(2-1)는 연결바(6) 및 타이바(8)에 의해 1차 리드프레임 패드(4)와 연결되어 있고 이 패드(4)는 칩(1)과 와이어(3) 본딩되므로, 전원 공급용 내부리드(2-1)는 칩(1)과 전기적으로 연결된다. 또한 접지용 내부리드(2-2)는 연결바(7) 및 타이바(9)에 의해 2차 리드프레임 패드(5)와 연결되어 있고 이 패드(5)는 칩(1)과 와이어(3) 본딩되므로 접지용 내부리드(2-2)는 칩(1)과 전기적으로 연결된다.
즉, 한개의 전원 공급용 내부리드(2-1) 및 접지용 내부리드(2-2)에 의해 여러개의 칩패드에 전원공급과 접지가 가능하여 칩(1)에 요구하는 패드의 모든 부분에 동시에 전원을 공급하고 접지할 수 있다. 이렇게 전원공급용 내부리드(2-1)와 접지용 내부리드(2-2)를 외부에서 연결바(6, 7)로 연결시키고 칩(1)과 직접 연결되는 실제 필요한 내부리드(2) 팁 부분을 최대한 칩(1) 근처로 가까이 당겨 칩(1)의 본딩패드와 와이어(3)로 본딩한다.
전원공급과 접지를 연결하는 부분이 다르므로 절연부(A)와 연결부(B)를 정확히 구분하여 내부리드(2)가 두 종류의 바(6, 7)와 닿는 부분, 전원공급 내부리드용 연결바(6)와 접지 내부리드(2-2) 및 2차 타이바(9)가 닿는 부분, 1차 타이바(8)와 접지 내부리드용 연결바(7)가 닿는 부분 등은 절연부(A)로 절연 피막을 형성시켜 도통이 안되도록 하고 전원공급용 내부리드 연결바(6)와 전원공급용 내부리드(2-1) 및 1차 타이바(8)간, 접지용 내부리드 연결바(7)와 접지용 내부리드(2-2) 및 2차 타이바(9)간은 연결부(B)로 전기적으로 연결되도록 한다.
이상과 같이 본 고안은 내부리드의 팁을 전원공급용 및 접지용으로 구분하여 각각의 패드(4, 5)와 연결하여 통합관리함으로써 한개의 부분에서 여러개의 칩패드에 동시에 전원을 공급 및 접지할 수 있고, 내부리드(2)의 팁을 최대한 내부로 빼 칩(1) 사이즈가 작은 칩에 대해서도 짧게 와이어(3) 본딩할 수 있는 이점이 있다.

Claims (3)

  1. 반도체 패키지에 있어서, 리드프레임의 패드를 전원공급용과 접지용으로 2중화 하고, 2중화한 패드를 각각의 타이바를 매개로 전원공급용 내부리드 연결바 및 접지용 내부리드 연결바와 연결한 후, 각각의 연결바에 전원공급용 내부리드와 접지용 내부리드를 연결함을 특징으로 하는 반도체 패키지.
  2. 제1항에 있어서, 전원 공급용과 접지용 패드는 접착제를 사용하여 접착함을 특징으로 하는 반도체 패키지.
  3. 제1항에 있어서, 전원공급용 패드와 접지용 패드를 각각 칩과 와이어 본딩하고 실제 필요한 내부리드 팁을 내부로 당겨 칩과 와이어 본딩함을 특징으로 하는 리드프레임.
KR2019950010589U 1995-05-18 1995-05-18 반도체 패키지 KR0122905Y1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR2019950010589U KR0122905Y1 (ko) 1995-05-18 1995-05-18 반도체 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR2019950010589U KR0122905Y1 (ko) 1995-05-18 1995-05-18 반도체 패키지

Publications (2)

Publication Number Publication Date
KR960038761U KR960038761U (ko) 1996-12-18
KR0122905Y1 true KR0122905Y1 (ko) 1998-10-01

Family

ID=19413485

Family Applications (1)

Application Number Title Priority Date Filing Date
KR2019950010589U KR0122905Y1 (ko) 1995-05-18 1995-05-18 반도체 패키지

Country Status (1)

Country Link
KR (1) KR0122905Y1 (ko)

Also Published As

Publication number Publication date
KR960038761U (ko) 1996-12-18

Similar Documents

Publication Publication Date Title
JP3161128B2 (ja) リード・オン・チップ半導体素子およびその製造方法
WO1998052217A3 (en) Method of forming a chip scale package, and a tool used in forming the chip scale package
EP0590986B1 (en) Lead-on-chip lead frame
TW200520120A (en) Semiconductor device package and method for manufacturing same
EP0642156A3 (en) Improved encapsulated semiconductor chip module and method of forming the same
US7098527B2 (en) Integrated circuit package electrical enhancement with improved lead frame design
GB2289985B (en) Method of connecting the output pads on an integrated circuit chip,and multichip module thus obtained
JPH0992772A (ja) リード・オン・チップ半導体パッケージおよびその製造方法
EP0872886A3 (en) Plastic-encapsulated semiconductor device and fabrication method thereof
MY119797A (en) Resin-molded semiconductor device having a lead on chip structure
KR0122905Y1 (ko) 반도체 패키지
US5763945A (en) Integrated circuit package electrical enhancement with improved lead frame design
KR970077602A (ko) 칩접착부가 일체형으로 형성된 타이바를 갖는 패드리스 리드프레임과 이를 이용한 반도체 칩 패키지
US6323541B1 (en) Structure for manufacturing a semiconductor die with copper plated tapes
KR200169520Y1 (ko) 반도체 패키지의 리드프레임
KR100216843B1 (ko) 리드프레임의 구조 및 이를 이용한 반도체 패키지
JP2524967Y2 (ja) ワイヤボンデイング実装体
KR200190144Y1 (ko) 반도체 소자
JPS60182733A (ja) 無接点スイツチのハイブリツド集積回路
KR0124547Y1 (ko) 멀티형 리드프레임을 이용한 반도체 장치
JPH05114622A (ja) 半導体装置
JPS6060743A (ja) リ−ドフレ−ム
KR20010045680A (ko) 리드 온 칩형 반도체 칩 패키지
JPH05235249A (ja) 半導体装置
JPH1168017A (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
REGI Registration of establishment
FPAY Annual fee payment

Payment date: 20090427

Year of fee payment: 12

EXPY Expiration of term