JPH05235249A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05235249A JPH05235249A JP3812792A JP3812792A JPH05235249A JP H05235249 A JPH05235249 A JP H05235249A JP 3812792 A JP3812792 A JP 3812792A JP 3812792 A JP3812792 A JP 3812792A JP H05235249 A JPH05235249 A JP H05235249A
- Authority
- JP
- Japan
- Prior art keywords
- silicon chip
- chip
- lead frame
- pads
- bus bar
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/10251—Elemental semiconductors, i.e. Group IV
- H01L2924/10253—Silicon [Si]
Landscapes
- Wire Bonding (AREA)
- Die Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】パッケージの薄型化を大幅に改善した半導体装
置を提供することにある。 【構成】電源用のバスバーを有し、シリコンチップ上の
パッドとリードフレームのインナーリード部との間およ
び前記シリコンチップ上のパッドと前記バスバーとの間
をそれぞれボンディングワイヤで接続してなる半導体装
置において、前記リードフレームまたは前記リードフレ
ームの一部でシリコンチップの側面が固定され、かつ前
記ボンディングワイヤにより接続されるリードフレーム
のインナーリード部およびバスバーの接続面が少なくと
も前記シリコンチップ上のパッドより高くならないよう
に配置されてボンディングされていることを特徴とす
る。 【効果】パッケージを平面状に構成することによりフィ
ルムおよびリードフレームのインナーリード部の厚さ分
パッケージ厚さを薄くすることができる。
置を提供することにある。 【構成】電源用のバスバーを有し、シリコンチップ上の
パッドとリードフレームのインナーリード部との間およ
び前記シリコンチップ上のパッドと前記バスバーとの間
をそれぞれボンディングワイヤで接続してなる半導体装
置において、前記リードフレームまたは前記リードフレ
ームの一部でシリコンチップの側面が固定され、かつ前
記ボンディングワイヤにより接続されるリードフレーム
のインナーリード部およびバスバーの接続面が少なくと
も前記シリコンチップ上のパッドより高くならないよう
に配置されてボンディングされていることを特徴とす
る。 【効果】パッケージを平面状に構成することによりフィ
ルムおよびリードフレームのインナーリード部の厚さ分
パッケージ厚さを薄くすることができる。
Description
【０００１】
【産業上の利用分野】本発明は、薄型パッケージ（THIN
SMALL OUTLINE PACKAGE）用半導体装置に関する。
SMALL OUTLINE PACKAGE）用半導体装置に関する。
【０００２】
【従来の技術】面付け型のパッケージでは高密度実装の
要求から年々、薄型化してきている。図４、５は現在試
作検討中の薄型パッケージである（タイプ１−ＴＳＯ
Ｐ）。
要求から年々、薄型化してきている。図４、５は現在試
作検討中の薄型パッケージである（タイプ１−ＴＳＯ
Ｐ）。
【０００３】このパッケージ構造（LEAD ON CHIP）で
は、電源ライン（バスバー）２がチップ４内側に２本配
置されており信号用のワイヤ５は前記電源ライン２上を
通過してチップ４上のパッド４ａへワイヤボンドされる
構造となっている。また、薄型化を図るためにボンディ
ングワイヤ５の成形高さを従来の半円形（図６参照）よ
りも低くする台形ループ（図７参照）が採用され、パッ
ケージの総厚さとして約１ｍｍのパッケージが現在試作
されている。１はリードフレーム、３はポリイミドフィ
ルム（両面接着剤付）である。
は、電源ライン（バスバー）２がチップ４内側に２本配
置されており信号用のワイヤ５は前記電源ライン２上を
通過してチップ４上のパッド４ａへワイヤボンドされる
構造となっている。また、薄型化を図るためにボンディ
ングワイヤ５の成形高さを従来の半円形（図６参照）よ
りも低くする台形ループ（図７参照）が採用され、パッ
ケージの総厚さとして約１ｍｍのパッケージが現在試作
されている。１はリードフレーム、３はポリイミドフィ
ルム（両面接着剤付）である。
【０００４】
【発明が解決しようとする課題】パッケージの薄型化に
ついては、現状のＬＯＣ構造を採用する限り各構成要素
（リードフレーム１、絶縁フィルム３、シリコンチップ
４）の累積厚さとなるために限界がある。
ついては、現状のＬＯＣ構造を採用する限り各構成要素
（リードフレーム１、絶縁フィルム３、シリコンチップ
４）の累積厚さとなるために限界がある。
【０００５】これらＴＳＯＰはＩＣカードへの使用が検
討されており、従来の厚さ１ｍｍ程度では適用が困難と
考えられ、さらに他構造による薄型化を図って行く必要
がある。
討されており、従来の厚さ１ｍｍ程度では適用が困難と
考えられ、さらに他構造による薄型化を図って行く必要
がある。
【０００６】本発明の目的は、従来技術の欠点を解消
し、パッケージの薄型化を大幅に改善した半導体装置を
提供することにある。
し、パッケージの薄型化を大幅に改善した半導体装置を
提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に本発明によれば、電源用のバスバーを有し、シリコン
チップ上のパッドとリードフレームのインナーリード部
との間および前記シリコンチップ上のパッドと前記バス
バーとの間をそれぞれボンディングワイヤで接続してな
る半導体装置において、前記リードフレームまたは前記
リードフレームの一部でシリコンチップの側面が固定さ
れ、かつ前記ボンディングワイヤにより接続されるリー
ドフレームのインナーリード部およびバスバーの接続面
が少なくとも前記シリコンチップ上のパッドより高くな
らないように配置されてボンディングされていることを
特徴とする半導体装置が提供される。
に本発明によれば、電源用のバスバーを有し、シリコン
チップ上のパッドとリードフレームのインナーリード部
との間および前記シリコンチップ上のパッドと前記バス
バーとの間をそれぞれボンディングワイヤで接続してな
る半導体装置において、前記リードフレームまたは前記
リードフレームの一部でシリコンチップの側面が固定さ
れ、かつ前記ボンディングワイヤにより接続されるリー
ドフレームのインナーリード部およびバスバーの接続面
が少なくとも前記シリコンチップ上のパッドより高くな
らないように配置されてボンディングされていることを
特徴とする半導体装置が提供される。
【０００８】
【実施例】以下に本発明を実施例に基づき具体的に説明
する。
する。
【０００９】図１は本発明の半導体装置の一実施例を示
したものであり、シリコンチップ４とリードフレーム１
の接合部の詳細を図２に示した。シリコンチップ４とバ
スバー２の接合は、あらかじめバスバー２側面またはシ
リコンチップ４側面に両面接着剤付フィルム３（例えば
ポリイミドフィルム３の両面に接着剤を塗布したもの）
を貼付けておき、次にシリコンチップ４とリードフレー
ム１のインナーリード部１ａの先端とを同一平面状に接
着する。続いて、常法によりシリコンチップ４上のパッ
ド４ａとインナーリード部１ａとの間および前記シリコ
ンチップ４上のパッド４ａとバスバー２との間をそれぞ
れボンディングワイヤ５、８で接続する。なお、バスバ
ー２のワイヤボンディング面は、シリコンチップのボン
ディング面と同一面かそれよりも低くする必要がある。
それによりボンディングワイヤ５とバスバー２のショー
トが防止できる。また、バスバー２、シリコンチップ４
間のフィルム３は同様の目的から前記両ボンディング面
と同一かそれ以上の高さに形成して接着する必要があ
る。
したものであり、シリコンチップ４とリードフレーム１
の接合部の詳細を図２に示した。シリコンチップ４とバ
スバー２の接合は、あらかじめバスバー２側面またはシ
リコンチップ４側面に両面接着剤付フィルム３（例えば
ポリイミドフィルム３の両面に接着剤を塗布したもの）
を貼付けておき、次にシリコンチップ４とリードフレー
ム１のインナーリード部１ａの先端とを同一平面状に接
着する。続いて、常法によりシリコンチップ４上のパッ
ド４ａとインナーリード部１ａとの間および前記シリコ
ンチップ４上のパッド４ａとバスバー２との間をそれぞ
れボンディングワイヤ５、８で接続する。なお、バスバ
ー２のワイヤボンディング面は、シリコンチップのボン
ディング面と同一面かそれよりも低くする必要がある。
それによりボンディングワイヤ５とバスバー２のショー
トが防止できる。また、バスバー２、シリコンチップ４
間のフィルム３は同様の目的から前記両ボンディング面
と同一かそれ以上の高さに形成して接着する必要があ
る。
【００１０】バスバー２、シリコンチップ４間に接着剤
付フィルムを使用せず図３に示すように、リードフレー
ム１外枠に配置したチップ吊リード７にシリコンチップ
４の側面を接着剤６で接着し、次にシリコンチップ４上
のパッド４ａとリードフレーム１のインナーリード部１
ａとの間および前記シリコンチップ４上のパッド４ａと
バスバー２との間をそれぞれボンディングワイヤ５、８
で接続することによって同一効果を得ることができる。
この場合は前記ボンディングワイヤ５およびバスバー
２、シリコンチップ４間を接続するボンディングワイヤ
８の長さを短縮することができる。本発明において、リ
ードフレーム１は材質、ピン数等について特に限定され
ない。また、絶縁部材（フィルム３）および接着剤６の
材質も特に限定されない。
付フィルムを使用せず図３に示すように、リードフレー
ム１外枠に配置したチップ吊リード７にシリコンチップ
４の側面を接着剤６で接着し、次にシリコンチップ４上
のパッド４ａとリードフレーム１のインナーリード部１
ａとの間および前記シリコンチップ４上のパッド４ａと
バスバー２との間をそれぞれボンディングワイヤ５、８
で接続することによって同一効果を得ることができる。
この場合は前記ボンディングワイヤ５およびバスバー
２、シリコンチップ４間を接続するボンディングワイヤ
８の長さを短縮することができる。本発明において、リ
ードフレーム１は材質、ピン数等について特に限定され
ない。また、絶縁部材（フィルム３）および接着剤６の
材質も特に限定されない。
【００１１】
【発明の効果】本発明は、以上説明したように構成され
ているので、パッケージを平面状に構成することにより
フィルムおよびリードフレームのインナーリード部の厚
さ分パッケージ厚さを薄くすることができる。
ているので、パッケージを平面状に構成することにより
フィルムおよびリードフレームのインナーリード部の厚
さ分パッケージ厚さを薄くすることができる。
【図１】 本発明の半導体装置の一実施例を示す断面図
である。
である。
【図２】 図１の部分拡大斜視図である。
【図３】 本発明の半導体装置の他の実施例を示す要部
斜視図である。
斜視図である。
【図４】 従来のＬＯＣパッケージの断面図である。
【図５】 従来のＴＳＯＰの要部斜視図である。
【図６】 従来のボンディングワイヤの形状例を示す要
部断面図である。
部断面図である。
【図７】 従来のボンディングワイヤの他の形状例を示
す要部断面図である。
す要部断面図である。
【符号の説明】 １ リードフレーム １ａ インナーリード部 ２ バスバー ３ フィルム（両面接着剤付） ４ シリコンチップ ４ａ パッド ５ ボンディングワイヤ ６ 接着剤 ７ チップ吊リード ８ ボンディングワイヤ
フロントページの続き (72)発明者 杉 本 洋 茨城県土浦市木田余町3550番地 日立電線 株式会社金属研究所内 (72)発明者 高 坂 博 之 茨城県土浦市木田余町3550番地 日立電線 株式会社金属研究所内 (72)発明者 坂 東 良 則 茨城県日立市助川町３丁目１番１号 日立 電線株式会社電線工場内 (72)発明者 安 生 一 郎 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内 (72)発明者 有 田 順 一 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内
Claims (1)
- 【請求項１】電源用のバスバーを有し、シリコンチップ
上のパッドとリードフレームのインナーリード部との間
および前記シリコンチップ上のパッドと前記バスバーと
の間をそれぞれボンディングワイヤで接続してなる半導
体装置において、前記リードフレームまたは前記リード
フレームの一部でシリコンチップの側面が固定され、か
つ前記ボンディングワイヤにより接続されるリードフレ
ームのインナーリード部およびバスバーの接続面が少な
くとも前記シリコンチップ上のパッドより高くならない
ように配置されてボンディングされていることを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3812792A JP3055581B2 (ja) | 1992-02-25 | 1992-02-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3812792A JP3055581B2 (ja) | 1992-02-25 | 1992-02-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05235249A true JPH05235249A (ja) | 1993-09-10 |
| JP3055581B2 JP3055581B2 (ja) | 2000-06-26 |
Family
ID=12516792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3812792A Expired - Fee Related JP3055581B2 (ja) | 1992-02-25 | 1992-02-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3055581B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0855952A (ja) * | 1994-08-16 | 1996-02-27 | Nec Kyushu Ltd | 半導体装置およびその製造方法 |
| US5776802A (en) * | 1993-12-08 | 1998-07-07 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and manufacturing method of the same |
-
1992
- 1992-02-25 JP JP3812792A patent/JP3055581B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5776802A (en) * | 1993-12-08 | 1998-07-07 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and manufacturing method of the same |
| JPH0855952A (ja) * | 1994-08-16 | 1996-02-27 | Nec Kyushu Ltd | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3055581B2 (ja) | 2000-06-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TW200520120A (en) | Semiconductor device package and method for manufacturing same | |
| US7098527B2 (en) | Integrated circuit package electrical enhancement with improved lead frame design | |
| US5763945A (en) | Integrated circuit package electrical enhancement with improved lead frame design | |
| JPH05235249A (ja) | 半導体装置 | |
| JPH0685151A (ja) | 半導体装置とその製造方法 | |
| JP2716405B2 (ja) | 半導体装置およびその製造方法 | |
| KR100268756B1 (ko) | 리드프레임의 분리형 다이패드구조 | |
| JP2937959B2 (ja) | 樹脂封止型半導体装置およびその製造方法 | |
| JPH05235075A (ja) | 半導体装置 | |
| JP2587722Y2 (ja) | 半導体装置 | |
| KR100214489B1 (ko) | 플로팅 칩 패키지 | |
| JP3179374B2 (ja) | 半導体装置用リードフレームおよび半導体装置 | |
| KR0159965B1 (ko) | 히트싱크가 내장된 반도체 패키지 | |
| KR0122905Y1 (ko) | 반도체 패키지 | |
| JP3115432B2 (ja) | 半導体装置 | |
| JPH01179351A (ja) | 樹脂封止型半導体装置の製造方法 | |
| KR0142756B1 (ko) | 칩홀딩 리드 온 칩타입 반도체 패키지 | |
| KR200169520Y1 (ko) | 반도체 패키지의 리드프레임 | |
| JP2524967Y2 (ja) | ワイヤボンデイング実装体 | |
| JPH10107198A (ja) | Ｉｃ封止パッケージ | |
| JPS63141329A (ja) | Ｉｃパツケ−ジ | |
| JPH0722439A (ja) | リードフレームと半導体チップとの接続構造、およびその接続構造を用いて構成される半導体集積回路装置 | |
| JPH08227903A (ja) | 半導体装置 | |
| JPH0684990A (ja) | 半導体装置 | |
| JPH07335819A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000314 |
|
| LAPS | Cancellation because of no payment of annual fees |