JP2002203391A - 半導体記憶装置及び分散ドライバの配置方法 - Google Patents

Abstract

(57)【要約】 【課題】シンクロナスＤＲＡＭをヴァーチャルチャネル
化する際に生じるチップサイズのオーバヘッドや回路素
子の配置問題、回路特性の悪化という問題点を解消する
半導体記憶装置を提供。 【解決手段】アレイ部及びチャネル領域をまたがってビ
ット線方向と平行に配線されセンスアンプの増幅信号を
チャネルバッファへ転送する複数の転送バス対111、転
送バス対と交互に配線されたセンスアンプ駆動回路用VI
NT配線113とGND配線112と、を備え、チャネル領域では
アレイ部のワード線方向に沿って配線されたVCC電源配
線115とGND配線114を備え、ＶＣＣ電源配線の下に複数
のドライバ・トランジスタ120を備え、チャネル領域に
は、前記トランジスタの制御端子に接続されることでト
ランジスタを外部電源電圧（ＶＣＣ）を出力するドライ
バとするか、内部降圧電源電圧（ＶＩＮＴ）を出力する
ドライバとするかを決める第１、第２のドライバ制御信
号116、117を備え、２種類のドライバ制御信号116、117
を発生するVINT制御回路を周辺回路レイアウト領域に備
えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、クロック同期型の半導体記憶装置及びその
レイアウト設計・製造方法に関する。

【０００２】

【従来の技術】図７は、従来の半導体記憶装置の構成の
一例を示す図であり、クロック同期型のシンクロナスＤ
ＲＡＭ（ＳＤＲＡＭ）の構成を示す図である。図７を参
照すると、半導体記憶装置７００は、バンクＡのアレイ
部７１０、７１２と、バンクＢのアレイ部７１１、７１
３と、その間の周辺回路レイアウト（Layout）領域７１
４を備えている。

【０００３】アレイ部は、メモリセルアレイ７０１と、
行（ROW）方向に各メモリセルに接続するワード線７０
２を持つサブワードドライバ７０３と、列(column)方向
に各メモリセルに接続するビット線７０４を持つセンス
アンプ７０５とが、マトリックス状に配置されている。

【０００４】マトリックス状に配置されたセンスアンプ
７０５は、図８（ａ）に示すように、センスアンプ駆動
回路を備えており、電源電圧としては、ＶＩＮＴ駆動回
路２(８０２)から定常的に供給される内部降圧電源ＶＩ
ＮＴと、ビット線方向に並ぶ周辺回路レイアウト（Layo
ut）領域に配置された複数の電源電圧切替回路(８１
１、８１２、・・・、８１ｎ)を介して供給される内部
降圧電源ＶＩＮＴと外部電源ＶＣＣが接続されている。
内部降圧電源電圧ＶＩＮＴは、外部電源電圧ＶＣＣより
も低い。センスアンプ駆動回路に電源電圧を供給する電
源配線は、ＶＩＮＴ駆動回路２（８０２）からの電源配
線と、電源電圧切替回路８１１〜８１ｎからの電源配線
とが格子状に配線され、格子点で相互に接続されてい
る。

【０００５】電源電圧切替回路(８１１、８１２、・・
・、８１ｎ)には、ＶＩＮＴ制御回路１（８０１）とＶ
ＣＣパッド（ＰＡＤ）が接続されており、センスアンプ
駆動回路の電源電圧を内部降圧電源ＶＩＮＴと外部電源
ＶＣＣとに切替える。

【０００６】よく知られているように、センスアンプに
よる読み出しデータ増幅の上限レベルは、センスアンプ
駆動回路の電源電位によって決定される。センスアンプ
駆動回路は、センスアンプの駆動を開始すると、電流消
費により、一旦電源電位が電位降下をおこし、増幅が完
了するにつれ、元の内部降圧電源ＶＩＮＴの電位に戻り
始める。この為、ＶＩＮＴ電位に戻る時間が早いほど、
データ増幅が高速に行なえる。

【０００７】そこで、電源電圧切替回路は、図８(ｂ)の
波形で示すように、センスアンプによる読み出しデータ
増幅時に、センスアンプ駆動回路の電源電圧を外部電源
ＶＣＣに切替えることにより（図８(ｂ)のＢ点波形参
照）、データ増幅時に、センスアンプのデータ増幅速度
の遅れを防ぎ、高速化を実現している。図８（ｂ）の
Ａ、Ｂ点波形は、図８（ａ）のＶＩＮＴ駆動回路２（８
０２）の出力波形と、電源切替回路８１ｎの出力波形で
あり、着目点波形は、センスアンプ駆動回路の電源電圧
である。着目点波形（図８（ａ）の着目を丸印で囲んだ
センスアンプ駆動回路の電源電圧波形）は、センスアン
プ駆動開始時、ノードＢからの外部電源（ＶＣＣ）によ
り電源レベルが持ち上がり、センスアンプのデータ増幅
速度の遅れを防いでいる。

【０００８】図９は、図８の電源電圧切替回路に接続さ
れる信号に注目したマスクレイアウト構成図であり、特
開２０００−１４９５６６号公報に開示されている回路
構成を、マスクレイアウトに置き換えたものである。図
９において、破線で囲んだブロック９００が、図８
（ａ）の回路構成のレイアウトに対応している。

【０００９】センスアンプで読み出した信号を一時的に
チャネルバッファに蓄積する構成のＳＤＲＡＭであるヴ
ァーチャルチャネルメモリ（Virtual Channel Memor
y）は、市場要求から、従来のＳＤＲＡＭに対して、同
等のコストで、また高いデータ転送が必要とされてい
る。このため、高いデータ転送を可能とする新アーキテ
クチャであるチャネル（Channel）領域を、異なるバン
ク（BANK）で挟まれた従来の周辺回路レイアウト領域に
配置する必要があり、またＳＤＲＡＭと同等のコストに
抑えるために、ＳＤＲＡＭと同等のチップサイズとする
ことが要請されている。

【００１０】ヴァーチャルチャネルメモリ（Virtual Ch
annel Memory）には、図１０に示すようにビット線１０
０４方向と平行にセンスアンプ駆動回路に接続される内
部降圧電源ＶＩＮＴ配線１００６と、ＧＮＤ配線１００
８、センスアンプ１００５で増幅された信号をチャネル
（Channel）に転送する転送バス（Bus）対１００７を持
ち、転送された信号を保持するチャネル（Channel）領
域１０１４をビット線方向に持っている。

【００１１】ヴァーチャルチャネルメモリでは、従来の
周辺回路レイアウト領域であった１部がチャネル（Chan
nel）領域とされており、ヴァーチャルチャネルメモリ
のチャネル領域に配置されていた従来の周辺レイアウト
の素子は、全て、図１０に示すような周辺回路レイアウ
ト領域１０１６（アレイ部１０１０、チャネル領域１０
１４、アレイ部１０１１の配列、アレイ部１０１２、チ
ャネル領域１０１５、アレイ部１０１３の配列の間の領
域）のみに配置するという変更が必要となる。このよう
に、周辺回路レイアウト領域の減少により、チップ・サ
イズのオーバーヘッドが大きな問題となった。

【００１２】また、チャネル領域は、１層目の金属配線
層であるアルミ配線層（１ＡＬ）、１層目の金属配線層
であるアルミ配線層（２ＡＬ）共に、密に配線されてお
り、チャネル領域に、周辺回路を配置するには、配置・
配線構成の工夫が必要となった。

【００１３】図７の周辺回路レイアウト領域７１４、図
１０の周辺回路レイアウト領域１０１６に示したよう
に、従来、電源電圧切替回路を配置していた場所が、チ
ャネル領域となり、転送バス対等のアルミ配線の増加に
より、その配置が、困難となっている。これが第１の問
題点である。

【００１４】そして、第２の問題点として、電源電圧切
替回路に入力される、外部電源ＶＣＣ及び内部降圧電源
ＶＩＮＴ２本の電源配線（電源配線は通常１本あたり２
０〜３０umの配線幅を持っている）が配線される周辺回
路レイアウト領域が、全体に対して、例えば４mm²（6.4
％）と大きく減っている。

【００１５】このため、ヴァーチャルチャネルメモリで
は、チップサイズを、相対的に、ＳＤＲＡＭレベルにす
る必要があり、チップサイズを縮小するための工夫が必
要とされている。

【００１６】

【発明が解決しようとする課題】したがって、本発明が
解決しようとする課題は、従来のシンクロナスＤＲＡＭ
を、ヴァーチャルチャネル（Virtual Channel）化する
際に生じるチップ（CHIP）サイズのオーバヘッドを解消
し、チップサイズを縮小化する半導体記憶装置及びその
配置配線方法を提供することにある。

【００１７】また本発明が解決しようとする課題は、チ
ップサイズを縮小化するともに、センスアンプによる読
み出しデータ増幅速度を向上し、さらにドライバに対す
る種類・サイズの変更を容易化する半導体記憶装置及び
その配置配線方法を提供することにある。

【００１８】

【課題を解決するための手段】上記課題を解決するため
の手段を提供する本発明は、アレイ部が複数のセンスア
ンプ駆動回路をマトリクス状に備えた半導体記憶装置に
おいて、前記複数のセンスアンプ駆動回路に電源電圧を
供給する給電線に電源電圧を駆動出力するドライバを、
前記アレイ部に隣接するチャネル領域に、複数備え、前
記複数のドライバのうち出力電源電圧が外部電源電圧
（ＶＣＣ）であるものと、内部降圧電源電圧（ＶＩＮ
Ｔ）のものとが、所望の割合、及び順序にて、配置され
ており、センスアンプ駆動開始時に、前記複数のドライ
バを活性化することで、前記センスアンプ駆動回路に供
給する電源電圧が前記外部電源電圧側に持ち上げられ
る。

【００１９】本発明は、チャネル領域の両端に異なるバ
ンクのアレイ部が設けられており、前記アレイ部とチャ
ネル領域のチップ内側には周辺レイアウト領域が設けら
れており、前記アレイ部及び前記チャネル領域をまたが
って前記アレイ部内のビット線方向と平行に配線され、
前記アレイ部内のセンスアンプの増幅信号をチャネルバ
ッファへ転送する複数の転送バス対と、前記アレイ部及
び前記チャネル領域をまたがって、前記転送バス対の間
に、交互に配線された、センスアンプ駆動回路用の内部
降圧電源（ＶＩＮＴ）配線とグランド（ＧＮＤ）配線
と、を備え、前記チャネル領域内では、前記アレイ部の
ワード線方向に沿って配線され、ボンディング・パッド
にそれぞれ接続されている高位側電源配線（ＶＣＣ）
と、低位側電源配線（ＧＮＤ）と、を備え、前記高位側
電源配線の下に複数配置され分散ドライバをなすトラン
ジスタを備え、さらに、前記チャネル領域には、前記ト
ランジスタの制御端子に接続されることで、前記トラン
ジスタを外部電源電圧（ＶＣＣ）を出力するドライバと
するか、内部降圧電源電圧（ＶＩＮＴ）を出力するドラ
イバとするかを決める第１、第２のドライバ制御信号を
備え、センスアンプ駆動開始時に、前記トランジスタの
制御端子を駆動する前記第１、第２のドライバ制御信号
を出力する制御回路（「ＶＩＮＴ制御回路」という）
を、前記周辺回路レイアウト領域に備えている。

【００２０】

【発明の実施の形態】本発明の実施の形態について説明
する。本発明は、従来のシンクロナスＤＲＡＭを、ヴァ
ーチャルチャネル（Virtual Channel）化する際に生じ
るチップ（CHIP）サイズのオーバヘッドや回路素子の配
置問題、またそれらを、従来の設計手法で解決しようと
した場合に、生じる回路特性の悪化、それら全てを解決
するための構成（マスクパターン構造）を提供するもの
である。

【００２１】ここで、チップサイズ縮減のために、従来
の設計手法を用いた場合について、本発明の比較例とし
て説明しておく。チップサイズ縮減のために、従来の設
計手法を用いた配線引き回し案が講じられる。図１１
は、本発明の比較例として、上記した第１、２の問題点
を考慮した対策案を説明するための図である。図１１を
参照すると、周辺回路レイアウト領域１１１６に駆動ド
ライバ１１４３を配置し、直接、電圧制御回路１１４２
で制御された電源電圧を、センスアンプ駆動回路１１２
１、１１２２まで配線するという、従来から知られてい
る配線の引き回しにより、回路接続を実現している。

【００２２】この手法によれば、確かに、上記２つの問
題点は改善されるものの、電圧制御回路１１４２で制御
された電源電圧が、センスアンプ駆動回路１１２１、１
１２２に入力されるまでの配線の引き回しによる影響を
受け、センスアンプ駆動回路の応答遅延（応答速度の悪
化）を起こしてしまう。結果として、センスアンプによ
る読み出しデータの増幅速度が悪化する、という第３の
問題点が生じる。

【００２３】本発明は、比較例で生じた第３の問題点で
あるデータの増幅速度が悪化を抑止し、回路特性の改善
を図るものである。

【００２４】本発明は、センスアンプの増幅信号を蓄積
するチャネルバッファをチャネル領域に備え、ヴァーチ
ャルチャネル化したクロック同期型半導体記憶装置（図
１０参照）に実施して好適とされる。本発明の一実施の
形態について、図１を参照して説明すると、チャネル領
域の両端に異なるバンクのアレイ部（１０１）を備え、
アレイ部（１０１）及びチャネル領域（１０２）をまた
がってビット線方向と平行に配線されセンスアンプの増
幅信号をチャネルバッファ（図示されない）へ転送する
複数の転送バス対（１１１）と、転送バス対（１１１）
間に、交互に配線された、センスアンプ駆動回路ＶＩＮ
Ｔ配線（１１３）とＧＮＤ配線（１１２）と、を備え、
チャネル領域（１０２）では、アレイ部（１０１）のワ
ード線方向に沿って配線され、ボンディング・パッドに
それぞれ接続されているＶＣＣ電源配線（１１５）とＧ
ＮＤ配線（１１４）を２層目の金属配線層に備え、ＶＣ
Ｃ電源配線１１５の長手方向に沿ってその下に分散ドラ
イバ（１２０）を複数備え、さらに、チャネル領域に
は、分散ドライバの制御端子に接続されることで、前記
トランジスタを外部電源電圧（ＶＣＣ）を出力するドラ
イバとするか、内部降圧電源電圧（ＶＩＮＴ）を出力す
るドライバとするかを決める第１、第２のドライバ制御
信号（１１６、１１７）を備え、センスアンプ駆動開始
時に、分散ドライバ（１２０）の制御端子を駆動する前
記第１、第２のドライバ制御信号（１１６、１１７）を
発生するＶＩＮＴ制御回路（図４（ａ）参照）を、周辺
回路レイアウト領域に備えている。

【００２５】分散ドライバ（１２０）をなすトランジス
タのゲート上の第１、第２のコンタクトのいずれか選択
して、ＶＣＣ用ドライバ制御信号、ＶＩＮＴ用ドライバ
制御信号のうち１つのドライバ制御信号を選択して、ド
ライバの種類が、ＶＣＣ用またはＶＩＮＴ用分散ドライ
バに決定される。

【００２６】

【実施例】上記した本発明の実施の形態について、さら
に詳細に説明すべく、本発明の実施例について図面を参
照して以下に説明する。図１は、本発明の一実施例の分
散ドライバの配置を説明するための図である。ヴァーチ
ャルチャネルメモリ（Virtual Channel Memory）のセ
ンスアンプ駆動回路用の内部降圧電源（ＶＩＮＴ）回路
のマスクパターン構成において、アレイ部１０１のセン
スアンプの増幅信号を、チャネル領域１０２のチャネル
バッファへ転送する複数の転送バス対１１１（平衡型信
号伝送用差動のバス対）と、転送バス対１１の間に交互
に配線される、センスアンプ駆動回路用電源ＶＩＮＴ配
線１１３、ＧＮＤ配線１１２を備えてており、チャネル
領域１０２において、アレイ部のワード線方向に配線さ
れたＶＣＣ配線１１５（ボンディング・パッドに直接接
続されている外部ＶＣＣ）及びＧＮＤ配線１１４（ボン
ディング・パッドに直接接続されている外部ＧＮＤ）を
２層目の金属配線層（２ＡＬ）に備えており、ＶＣＣ配
線１１５下に複数配置され、分散ドライバ１２０をなす
ドライバ・トランジスタと、ドライバ・トランジスタの
ゲートを駆動する２種類のドライバ制御信号１１６、１
１７とを備えている。そして、２種類のドライバ制御信
号１１６、１１７を発生するＶＩＮＴ制御回路（図４の
４０１、なお、図１では図示されない）を、周辺回路レ
イアウト領域に備えている。

【００２７】本発明の一実施例においては、２つの異な
るバンクのアレイ部に挟まれたチャネル（Channel）領
域において、アレイ部１０１境界付近にＧＮＤ配線１１
４を２ＡＬ（２層目の金属配線層をなすアルミ配線）で
配線し、ＧＮＤ配線１１４は、直接、アレイ部１０１の
センスアンプ駆動回路用ＧＮＤ配線１１２に接続され、
グランド電位を供給する。

【００２８】本発明の一実施例においては、アレイ部１
０１内センスアンプ駆動回路用電源配線のＧＮＤ配線１
１２の延長線上であるチャネル領域に、分散ドライバ１
２０のソースコンタクト１２１を配置し、チャネル領域
において、２ＡＬ（２層目の金属配線層のアルミ配線）
で配線されたＶＣＣ配線１１５下に分散ドライバ１２０
（ＰチャネルＭＯＳトランジスタ）を配置し、アレイ部
１０１内でＧＮＤ配線領域に相当するスペースに、分散
ドライバ１２０のソースコンタクト１２１が配置され
る。

【００２９】配置された分散ドライバ１２０は、２種類
のドライバ制御信号、すなわちＶＣＣ用ドライバ制御信
号１１６、ＶＩＮＴ用ドライバ制御信号１１７を、分散
ドライバ１２０のゲート上の第１、第２コンタクト１１
８、１１９のいずれかを選択して、接続する制御信号を
切替えることにより（第１、第２コンタクト１１８、１
１９の一方を対応する制御信号に接続し他方はオープン
とする）、１つのドライバ制御信号を選択して、ドライ
バの種類を、ＶＣＣ用またはＶＩＮＴ用分散ドライバに
決定する。上記のような、配置・接続関係により、本実
施例のマスクパターンは構成されている。

【００３０】図２（ａ）は、図１の分散ドライバの配置
を斜めからみた場合を模式的に示した図であり、図２
（ｂ）は、図１のＸ−Ｘ’線の基板断面（分散ドライバ
部分）を示した図である。図２（ａ）において、１２６
は縦構造（２ＡＬ位置）、１２７は縦構造（１ＡＬ位
置）、１２８は縦構造（フィールド位置）であり、図２
（ａ）のＸ１−Ｘ１’線が、図２（ｂ）のＸ１−Ｘ１’
線に対応している。

【００３１】図１、図２に示すように、ヴァーチャルチ
ャネルメモリのアレイ部１０１には、センスアンプの増
幅信号を、チャネルバッファに転送する転送バス（Bu
s）対１１１と、アレイ内のセンスアンプ駆動回路用電
源ＶＩＮＴ１１３、ＧＮＤ配線１１２を２ＡＬ（２層目
の金属配線層のアルミ配線）で持ち、チャネル（Channe
l）領域１０２には、アレイ部１０１内の転送バス対と
コンタクト接続された１ＡＬ（１層目の金属配線層のア
ルミ配線）の転送バス対１１１’と、アレイ部１０１内
のセンスアンプ駆動回路用電源ＶＩＮＴ配線にコンタク
ト接続された１ＡＬのＶＩＮＴ配線１１３’と、アレイ
部内のセンスアンプ駆動回路用電源ＧＮＤ配線１１２と
直接２ＡＬ（図２(ａ)の１２５参照)で接続される２Ａ
ＬのＧＮＤ配線１１４と、センスアンプ駆動回路用電源
ＶＩＮＴ１１３に供給する電源電圧を駆動出力するＰチ
ャネルＭＯＳトランジスタよりなるドライバ（「分散ド
ライバ」ともいう）１２０と、ＰチャネルＭＯＳトラン
ジスタ１２０のソースコンタクトから電源を供給するＶ
ＣＣ配線１１５と、ＰチャネルＭＯＳトランジスタのド
ライバ種類を決定する２ＡＬの２本のドライバ制御信号
１１６、１１７を備えている。

【００３２】図２（ｂ）の断面図を参照すると、分散ド
ライバ１２０（ＰチャネルＭＯＳトランジスタ）は、シ
リコン基板２０１のＮウェル２０２内にドレイン（Ｐ＋
拡散層）２０３、ソース２０４を備え、基板上にゲート
電極２０５（ゲートポリシリコン）を備え、ソース２０
４はコンタクトホールで２ＡＬのＶＣＣ配線に接続され
ており、ドレインは、１ＡＬのＶＩＮＴ配線（図２
（ａ）の１１３’）に接続されている。

【００３３】図３は、本発明の一実施例における分散ド
ライバの配置配線フロー（工程）を示す流れ図である。
図１乃至図３を参照して、本発明の一実施例の設計・製
造方法について説明する。

【００３４】ステップ３０１：異なるバンク（BANK）の
アレイ部の間にチャネル（Channel）領域を隣接配置す
る（チャネル領域の両端に、アレイ部を隣接させて配置
しても良い）（図１０参照）。

【００３５】ステップ３０２：センスアンプで増幅され
た信号をチャネル（Channel）領域のチャネルバッファ
に転送するための配線である転送バス対を、ビット線方
向に、アレイ部及びチャネル（Channel）領域にまたが
って配線する（図１０参照）。

【００３６】ステップ３０３：転送バス対のシールド効
果を持つセンスアンプ駆動回路の電源ＶＩＮＴ、ＧＮＤ
配線を、転送バス対間に対して、交互になるように、ビ
ット線方向にアレイ部及びチャネル（Channel）領域に
またがって配線する。図１に示す例では、転送バス対１
１１、ＧＮＤ配線１１２、転送バス対１１１、ＶＩＮＴ
１１３、転送バス対１１１と交互に接続されている。

【００３７】ステップ３０４：チャネル領域（Channe
l）内の分散ドライバの１２０配置位置から近接するア
レイ部との間に、ＧＮＤ配線（２ＡＬ）１１４をワード
線方向に配線する（図１参照）。

【００３８】ステップ３０５：ワード線方向に配線した
チャネル（Channel）領域のＧＮＤ配線（２ＡＬ）１１
４は、アレイ部内ビット線方向に配線したセンスアンプ
駆動回路電源ＧＮＤ配線１１２に直接接続されている
（図２(ａ)の１２５）。

【００３９】ステップ３０６：チャネル領域（Channe
l）領域に配置する分散ドライバ１２０のソースコンタ
クト１２１は、アレイ部内でのＧＮＤ配線１１２の延長
上に置き、ドレインコンタクトは、転送バス対を挟んで
両隣に配線されたＶＩＮＴ配線上に置き、分散ドライバ
１２０を配置する（図２(ｂ)の２０３参照）。

【００４０】ステップ３０７：分散ドライバ１２０は、
２種類のドライバ制御信号（ＶＣＣ用ドライバ制御信号
１１６、ＶＩＮＴ用ドライバ制御信号１１７）を、分散
ドライバ１２０のゲート上の第１、第２のコンタクト１
１８、１１９を選択し接続する制御信号を切替えること
により（半導体記憶装置の製造時に決定される）、１つ
のドライバ制御信号を選択して、ドライバの種類を、Ｖ
ＣＣ用またはＶＩＮＴ用分散ドライバに決定する（図１
参照）。

【００４１】上記したステップにより、分散ドライバの
配置構成が実現できる。分散ドライバ１２０のうちコン
タクト１（１１８）でＶＣＣ用ドライバ制御信号１１６
と接続されたドライバ１２０は、ＶＣＣ用ドライバ制御
信号１１６がＧＮＤ電位（Ｌｏｗレベル）のとき（ゲー
ト電位がＬｏｗレベル）、オンし、そのドライバコンタ
クトから外部電源電圧ＶＣＣを出力する。コンタクト２
（１１９）でＶＩＮＴ用ドライバ制御信号１１７と接続
されたドライバ１２０は、ＶＩＮＴ用ドライバ制御信号
１１７が活性化されたとき（ＶＣＣ用ドライバ制御信号
１１６とは活性化時の電位が異なる）、導通し、オン抵
抗分電圧降下した電源電圧ＶＩＮＴを出力する。

【００４２】図４は、２種類の各分散ドライバを交互に
配置したセンスアンプ駆動回路の構成を示す図である。
図５は、本発明の一実施例の分散ドライバによるセンス
アンプ駆動回路のマスクレイアウト構成を示す図であ
る。

【００４３】図４、及び図５において、Ａは、ＶＩＮＴ
用分散ドライバ（図１のＰチャネルＭＯＳトランジスタ
１２０のドレインからＶＩＮＴ配線に内部降圧電源電圧
ＶＩＮＴが出力される）、ＢはＶＣＣ用分散ドライバ
（図１のＰチャネルＭＯＳトランジスタ１２０のドレイ
ンからＶＩＮＴ配線に外部電源電圧ＶＣＣが出力され
る）であり、２種類のドライバが交互（Ａ、Ｂ、Ａ、
Ｂ、…）に配置されている。分散ドライバの配置順は、
任意に変更可能である。例えばＡ、Ａ、Ｂ、Ｂ…やＡ、
Ａ、Ｂ、Ａ、Ａ、Ｂ、…のように配置順は任意に変更で
きる。

【００４４】本発明の一実施例では、図８を参照して説
明した従来の回路における、電源電圧切替回路（センス
アンプ駆動開始時、センスアンプ駆動回路の電源電圧を
ＶＩＮＴから外部電源電圧ＶＣＣに切り替える回路）を
廃止し、電源配線の１本化によりチャネル（Channel）
領域を削減している。

【００４５】また各ドライバを分散させ、チャネル（Ch
annel）領域の転送バス対ピッチに配置することで、チ
ャネル（Channel）領域の微小エリアに、分散させてド
ライバを埋め込み、チッサイズを縮小している。

【００４６】図６は、本発明の一実施例における、分散
ドライバのサイズの決め方の例を示す図である。

【００４７】チャネル領域の転送バス対ピッチより分散
ドライバの１つの最適サイズを決定する（ステップ６０
１）。

【００４８】１つの分散ドライバのサイズと全体に配置
できる台数から全体のドライバサイズを算出し（ステッ
プ６０２）、回路シミュレーションにより２種類の分散
ドライバの割合を決定する（ステップ６０３）。

【００４９】回路変更により２種類の分散ドライバの割
合を変更する場合、ステップ３０７のように、コンタク
トの接続位置（図１の１１８、１１９）を変更して、ド
ライバの種類を変更する。すなわち、分散ドライバのゲ
ート信号をコンタクト１からコンタクト２、またはコン
タクト２からコンタクト１に切替え、ＶＩＮＴ制御回路
から出力されるＶＣＣ用ドライバ制御信号、ＶＩＮＴ用
ドライバ制御信号の１つと接続を切り替えることで、分
散ドライバの種類を変更する（ステップ６０５）。

【００５０】また、同じく、回路変更により、ドライバ
サイズを変更する場合は、変更するドライバサイズを、
分散ドライバの台数（個数）で割った値で、各分散ドラ
イバのサイズを変更する（ステップ６０６、６０７）。
例えば分散ドライバ（図１の１２０）をなすＰチャネル
ＭＯＳトランジスタのチャネル幅Ｗを変更する場合、図
１のゲート電極１２２の横方向の長さが変更される。

【００５１】本発明の半導体記憶装置は、図１０に示す
ように、メモリセルアレイ１００１と行方向に各メモリ
セルに接続するワード線を持つサブワードドライバ１０
０３、列方向に各メモリセルに接続するビット線を持つ
センスアンプ１００５、それらをマトリックス状に配置
したアレイ部１０１０と、異なるバンク（BANK）のアレ
イ部間にチャネル（Channel）領域１０１４を持ち、チ
ャネル（Channel）領域とアレイ部を繋ぐように転送バ
ス（Bus）対、ＶＩＮＴ、ＧＮＤ配線を配線したヴァー
チャルチャネルメモリ（Virtual Channel Memory）に適
用される。

【００５２】マトリックス状に配置されたセンスアンプ
には、図４に示すように、分散ドライバによるセンスア
ンプ駆動回路を持っており、電源電圧には、ＶＩＮＴ駆
動回路２(４０２)により定常的に供給される内部降圧電
源ＶＩＮＴと、ＶＩＮＴ制御回路(４０１)によって制御
されるＶＩＮＴ分散ドライバとＶＣＣ用分散ドライバ
(４１１、４１２、４１３、…、４１ｎ)からそれぞれ供
給されるセンスアンプ駆動回路電源配線が接続されてい
る。

【００５３】センスアンプによる読み出しデータ増幅の
上限レベルは、センスアンプ駆動回路の電源電位によっ
て決定されるが、センスアンプ駆動回路はセンスアンプ
が駆動し始めると、電流消費により、一旦電源電位が電
位降下をおこし、増幅が完了するにつれ、元のＶＩＮＴ
電位に戻り始める。この為、ＶＩＮＴ電位に戻る時間が
早いほどデータ増幅が高速に行える。

【００５４】そこで、本発明の一実施例においては、Ｖ
ＩＮＴ制御回路１(４０１)は、図４(ｂ)の波形で示すよ
うに、センスアンプ駆動開始時刻に合わせて、ＶＣＣ用
分散ドライバの出力を活性化させる（ＶＣＣ用ドライバ
制御信号１１６をＬｏｗレベルとする）ことにより（図
４(ｂ)のＤ点波形）、データ増幅を高速化している。

【００５５】また、この応答速度は、分散ドライバを、
アレイ部境界付近に配置したことにより、図４(ｂ)に示
すように、従来案（図１１に示した配線引き回し案）で
は、37.6ns（ナノ秒）掛かっていた時間が、3.5ns（約
１割）程度改善され、センスアンプ駆動時間の高速動作
（回路特性の向上）を可能にしている。

【００５６】上記した本発明の一実施例の作用効果につ
いて説明する。

【００５７】本発明の一実施例では、電源電圧切替回路
を廃止し、２種類のドライバを分散して配置し、ＶＩＮ
Ｔ制御回路からのドライバ制御信号のみで同等の動作を
実現させることで、従来技術で問題とされた電源電圧切
替回路の配置問題を解決している。

【００５８】本発明の一実施例では、電源電圧切替回路
を廃止し、電源配線を１本化によりチャネル（Channe
l）領域を削減し、また各ドライバを分散させ、チャネ
ル（Channel）領域の転送バス対ピッチに配置すること
で、チャネル（Channel）領域の微小エリアにドライバ
を埋め込み、チッサイズを縮小させることができた。

【００５９】本発明の一実施例では、図１１に示した比
較例の問題点であるセンスアンプによる読み出しデータ
増幅速度の悪化に対して、アレイ部境界付近に各ドライ
バを分散させて配置することで、配線遅延を減少させ、
従来37.6ns掛かっていたセンスアンプ増幅速度を3.5ns
程度の向上を期待できる。

【００６０】本発明の一実施例では、各ドライバに入力
されるゲート信号上のコンタクト接続を切替、ＶＩＮＴ
制御回路から出力された２種類のドライバ制御信号を１
つを選択することで、容易にドライバの種類を変更で
き、またドライバサイズ変更するとき、従来技術のドラ
イバに比べ、各分散ドライバの場合、各分散ドライバ個
々のサイズを微小変更するだけで対応できる為、回路変
更に対してレイアウト修正の影響が少なく迅速に対応で
きる。

【００６１】本発明の一実施例では、内部降圧電源配線
ＶＩＮＴが転送バス対に並行して配線されているため、
転送バス対のカップル容量を受けＶＩＮＴの補償容量を
削減できる。

【００６２】比較例として、本発明を採用しない場合の
半導体記憶装置について、そのチップサイズは約61mm²
になるが、本発明により、電源配線を１本化することが
でき、約50um×6120um（配線幅×長さ）＝約306000um²
（約0.306mm²）削減させることができる。

【００６３】また従来、周辺回路レイアウト（Layout）
領域に配置していたドライバをチャネル（Channel）領
域の転送バス（Bus）対ピッチに埋め込むことで、約200
00um×1.5um（トランジスタWサイズ×トランジスタ幅）
＝約30000um²（約0.03mm²）削減でき、合計0.336mm
²（0.5%）縮小できる。

【００６４】これを有効ペレット数（８インチウエハー
あたり取れるペレット数）で比較すると、従来ＳＤＲＡ
Ｍでは、447個、本発明を採用しないヴァーチャルチャ
ネルメモリ（Virtual Channel Memory）では431個とな
るが、本発明によりチップサイズを縮小することで、有
効ペレット数を435個取ることができ、月間１万枚８イ
ンチウエハーを投入した場合、本発明を採用しない場合
に比べ、４万個の増産が見込まれる。

【００６５】本発明の一実施例は、チップサイズの縮小
・センスアンプによる読み出しデータ増幅速度の向上、
そしてドライバに対する種類・サイズの変更を容易にで
きる、ＶＩＮＴの補償容量の削減という効果を奏しなが
ら、従来案と同等の動作を実現できる。

【００６６】なお、２種類の各分散ドライバ（ＶＩＮＴ
用分散ドライバＡ、ＶＣＣ用分散ドライバＢ）を交互
（Ａ，Ｂ，Ａ，Ｂ,…）に配置したが、Ａ，Ｂの個数の
割合、分散ドライバの配置順は、例えばＡ，Ａ，Ｂ，Ｂ
…やＡ，Ａ，Ｂ，Ａ，Ａ，Ｂ…等のように、製造時に任
意に変更できる。

【００６７】

【発明の効果】以上説明したように、本発明によれば、
電源電圧切替回路を廃止し、電源配線を１本化により、
チャネル領域を削減し、また各ドライバを分散させて、
チャネル領域のに配置することで、チップサイズを縮小
するという効果を奏する。

【００６８】また本発明によれば、アレイ部境界付近に
各ドライバを分散させて配置することで、配線遅延を減
少させ、センスアンプによる読み出しデータ増幅速度の
向上する、という効果を奏する。

【００６９】さらに本発明によれば、、各ドライバに入
力されるゲート信号上のコンタクト接続を切替、ＶＩＮ
Ｔ制御回路から出力された２種類のドライバ制御信号を
１つを選択することで、ドライバに対する種類・サイズ
の変更の容易化する、という効果を奏する。

【００７０】そして、本発明によれば、ＶＩＮＴが転送
バスに並行して配線されているため、ＶＩＮＴの補償容
量を削減できる、という効果を奏する。

【図面の簡単な説明】

【図１】本発明の一実施例の分散ドライバの配置を示す
図である。

【図２】（ａ）は図１の分散ドライバの配置を斜めから
みた模式図である、（ｂ）は図１のＸ−Ｘ’線の断面図
である。

【図３】本発明の一実施例の分散ドライバの配置フロー
を示す図である。

【図４】（ａ）は、本発明の一実施例の分散ドライバに
よるセンスアンプ駆動回路の構成を示す図であり、
（ｂ）は信号波形図である。

【図５】本発明の一実施例の分散ドライバによるセンス
アンプ駆動回路のマスクレイアウト構成を示す図であ
る。

【図６】本発明の一実施例のドライバサイズの決定のフ
ローを示す流れ図である。

【図７】従来のＳＤＲＡＭの全体構成を示す図である。

【図８】電源電圧切替回路によるセンスアンプ駆動回路
の構成を示す図である。

【図９】電源電圧切替回路によるセンスアンプ駆動回路
のマスクレイアウト構成を示す図である。

【図１０】従来のヴァーチャルチャネルメモリの全体構
成を示す図である。

【図１１】配線引き回し案によるマスクレイアウト構成
を示す図である。

【符号の説明】

１１１ 転送バス対 １１２ ＧＮＤ配線 １１３ ＶＩＮＴ配線 １１４ ＧＮＤ配線（２ＡＬ） １１５ ＶＣＣ配線（２ＡＬ） １１６ ＶＣＣドライバ制御信号 １１７ ＶＩＮＴドライバ制御信号 １１８ コンタクト１ １１９ コンタクト２ １２０ 分散ドライバ １２１ ソースコンタクト １２２ ゲート １２５ 接続点 １２６ 縦構造（２ＡＬ位置） １２７ 縦構造（１ＡＬ位置） １２８ 縦構造（フィールド位置） ２０１ シリコン基板 ２０２ Ｎウエル ２０３ ドレイン ２０４ ソース ２０５ ゲート電極（ゲートポリシコン） ２１１、２１２ 絶縁膜 ２１３ コンタクトホール（ソースコンタクト） ２１４ コンタクトホール ２２１ ２ＡＬ ２２２ ２ＡＬ ４０１ ＶＩＮＴ制御回路 ４０２ ＶＩＮＴ駆動回路２ ４１１〜４１ｎ ドライバ ４２１、４２２ センスアンプ駆動回路 ４３１、４３２ センスアンプ ４４０ バンク電圧制御回路 ４５０ ＶＣＣパッド ７００ 半導体記憶装置 ７０１ メモリセルアレイ ７０２ ワード線 ７０３ サブワードドライバ ７０４ ビット線 ７０５ センスアンプ ７１０〜７１３ アレイ部 ７１４ 周辺回路レイアウト領域 ８０１ ＶＩＮＴ駆動回路１ ８０２ ＶＩＮＴ駆動回路２ ８１１〜８１ｎ 電源電圧切替回路 ８２１、８２２ センスアンプ駆動回路 ８３１、８３２ センスアンプ ８４０ ＶＩＮＴ駆動制御回路 ８４１ バンク制御回路 ８４２ 電圧制御回路 ８４３ 駆動ドライバ １００１ メモリセルアレイ １００２ ワード線 １００３ サブワードドライバ １００４ ビット線 １００５ センスアンプ １０１０〜１０１３ アレイ部 １０１４、１０１５ チャネル領域 １０１６ 周辺回路レイアウト領域 １１２１、１１２２ センスアンプ駆動回路 １１３１、１１３２ センスアンプ １１４２ 電圧制御回路 １１４３ 駆動ドライバ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 松木 和彦 神奈川県川崎市中原区小杉町一丁目403番 53 日本電気アイシーマイコンシステム株 式会社内 Ｆターム(参考） 5B024 AA07 AA11 AA15 BA09 BA29 CA07 CA21 CA27 5F083 AD00 GA09 KA03 LA17 LA29

Claims (18)

【特許請求の範囲】
1. 【請求項１】アレイ部がマトリクス状に配置された複数
   のセンスアンプ駆動回路を備えた半導体記憶装置におい
   て、 前記複数のセンスアンプ駆動回路への給電線に接続され
   電源電圧を駆動出力するドライバを、前記アレイ部に隣
   接するチャネル領域に、複数備え、 前記複数のドライバのうち出力電源電圧が外部電源電圧
   （ＶＣＣ）であるものと、内部降圧電源電圧（ＶＩＮ
   Ｔ）のものとが、所望の割合、及び順序にて、配置され
   ており、 センスアンプ駆動開始時に、前記複数のドライバを活性
   化することで、前記センスアンプ駆動回路に供給する電
   源電圧が前記外部電源電圧側に持ち上げられる、ことを
   特徴とする半導体記憶装置。
2. 【請求項２】前記ドライバ回路のトランジスタの制御端
   子を駆動する第１、第２のドライバ制御信号を発生する
   制御回路（「ＶＩＮＴ制御回路」という）を備えてお
   り、 前記ドライバを外部電源電圧（ＶＣＣ）を出力するドラ
   イバとするか、内部降圧電源電圧（ＶＩＮＴ）を出力す
   るドライバとするかが、前記第１、第２のドライバ制御
   信号と、前記ドライバの制御端子とのコンタクト接続を
   選択することで決定される、ことを特徴とする請求項１
   記載の半導体記憶装置。
3. 【請求項３】前記複数のセンスアンプ駆動回路には、定
   常的に、内部降圧電源を供給する駆動回路からの電源電
   圧と、前記ドライバ回路からの給電線からの電源電圧が
   供給される、ことを特徴とする請求項１又は２記載の半
   導体記憶装置。
4. 【請求項４】チャネル領域の両端に異なるバンクのアレ
   イ部が設けられており、 前記アレイ部とチャネル領域のチップ内側には周辺回路
   レイアウト領域が設けられており、 前記アレイ部及び前記チャネル領域をまたがって前記ア
   レイ部内のビット線方向（「第１の方向」という）と平
   行に配線され、前記アレイ部内のセンスアンプの増幅信
   号を前記チャネル領域のチャネルバッファへ転送する複
   数の転送バスと、 前記アレイ部及び前記チャネル領域をまたがって、前記
   転送バスの間に、交互に配線された、センスアンプ駆動
   回路用電源（ＶＩＮＴ）配線とセンスアンプ駆動回路用
   グランド（ＧＮＤ）配線と、を備え、 前記チャネル領域には、前記アレイ部のワード線と並行
   な方向（前記第１の方向と直交する方向であり、「第２
   の方向」という）に沿って配線され、ボンディング・パ
   ッドにそれぞれ接続されている外部電源（ＶＣＣ）配線
   と、グランド（ＧＮＤ）配線とを備えるとともに、前記
   外部電源（ＶＣＣ）配線の下に配置され、前記センスア
   ンプ駆動回路用電源（ＶＩＮＴ）配線を駆動するドライ
   バをなすトランジスタを複数備え、 さらに、前記チャネル領域には、前記トランジスタの制
   御端子に接続されることで、前記トランジスタを外部電
   源電圧（ＶＣＣ）を出力するドライバとするか、内部降
   圧電源電圧（ＶＩＮＴ）を出力するドライバとするかを
   決める第１、第２のドライバ制御信号を備え、 センスアンプ駆動開始時に、前記トランジスタの制御端
   子を駆動する前記第１、第２のドライバ制御信号を出力
   する制御回路（「ＶＩＮＴ制御回路」という）を、前記
   周辺回路レイアウト領域に備えている、ことを特徴とす
   る半導体記憶装置。
5. 【請求項５】前記ドライバをなすトランジスタの制御電
   極が接続される第１、第２のコンタクトのいずれかを選
   択して、前記第１又は第２のドライバ制御信号を、前記
   トランジスタの制御電極に接続することで、前記ドライ
   バの種類が、外部電源電圧（ＶＣＣ）用または内部降圧
   電源電圧（ＶＩＮＴ）用のドライバのいずれかに決定さ
   れる、ことを特徴とする請求項４記載の半導体記憶装
   置。
6. 【請求項６】前記チャネル領域には、前記アレイ部内の
   転送バスとコンタクト接続された１層目の金属配線層の
   転送バスと、 前記アレイ部内のセンスアンプ駆動回路用電源（ＶＩＮ
   Ｔ）配線にコンタクト接続された１層目の金属配線層の
   ＶＩＮＴ配線と、 前記アレイ部内のセンスアンプ駆動回路用グランド（Ｇ
   ＮＤ）配線と直接２層目の金属配線層で接続されてい
   る、２層目の金属配線層のグランド（ＧＮＤ）配線と、 前記センスアンプ駆動回路用電源（ＶＩＮＴ）配線に出
   力が接続されているトランジスタよりなる前記ドライバ
   の電源端子に接続される２層目の金属配線層の外部電源
   （ＶＣＣ）配線と、を備え、 前記第１、第２のドライバ制御信号を２層目の金属配線
   層に備えている、ことを特徴とする請求項４記載の半導
   体記憶装置。
7. 【請求項７】前記アレイ部内のセンスアンプ駆動回路用
   電源配線のグランド（ＧＮＤ）配線の仮想延長線上であ
   る前記チャネル領域に、前記ドライバの電源端子のコン
   タクトを配置し、２層目の金属配線層で配線された前記
   ＶＣＣ配線下にドライバを配置し、前記アレイ部内でグ
   ランド（ＧＮＤ）配線領域に相当するスペースに前記ド
   ライバの電源端子のコンタクトが配置されている、こと
   を特徴とする請求項４記載の半導体記憶装置。
8. 【請求項８】前記チャネル領域内の前記アレイ部境界付
   近に、前記外部電源（ＶＣＣ）配線の下に、前記ドライ
   バが、前記第２の方向に沿って複数個並設されている、
   ことを特徴とする請求項４記載の半導体記憶装置。
9. 【請求項９】前記複数のドライバのうち、出力電源電圧
   が外部電源電圧（ＶＣＣ）であるものと、内部降圧電源
   電圧（ＶＩＮＴ）のものとが所望の割合及び順序の組み
   合わせで組み合わせ及び順番で配置されている、ことを
   特徴とする請求項４記載の半導体記憶装置。
10. 【請求項１０】前記ドライバをなすトランジスタがＰチ
    ャネルＭＯＳトランジスタである、ことを特徴とする請
    求項４乃至９のいずれか一に記載の半導体記憶装置。
11. 【請求項１１】前記チャネル領域において、２層目の金
    属配線層にグランド（ＧＮＤ）配線、外部電源（ＶＣ
    Ｃ）配線、前記第１、第２のドライバ制御信号の順で並
    置されている、ことを特徴とする請求項４記載の半導体
    記憶装置。
12. 【請求項１２】前記複数のドライバが、前記チャネル領
    域の転送バスのピッチにそれぞれ分散して配置されてい
    る、ことを特徴とする請求項４記載の半導体記憶装置。
13. 【請求項１３】前記センスアンプ駆動回路には、前記ド
    ライバによって駆動される前記センスアンプ駆動回路用
    電源（ＶＩＮＴ）配線が接続されるとともに、定常的に
    内部降圧電源（ＶＩＮＴ）電圧を供給する駆動回路か
    ら、内部降圧電源（ＶＩＮＴ）電圧が供給される、こと
    を特徴とする請求項４記載の半導体記憶装置。
14. 【請求項１４】センスアンプで増幅された信号を蓄積す
    るチャネルバッファを備えた半導体記憶装置の配置配線
    方法において、 異なるバンクのアレイ部の間にチャネル領域を隣接して
    配置する工程と、 センスアンプで増幅された信号をチャネル領域のチャネ
    ルバッファに転送するための配線である転送バスを、ビ
    ット線方向に、前記アレイ部及び前記チャネル領域にま
    たがって配線する工程と、 センスアンプ駆動回路用の電源（ＶＩＮＴ）配線、グラ
    ンド（ＧＮＤ）配線を、転送バス間に対して、交互に、
    ビット線方向に、前記アレイ部及びチャネル領域にまた
    がって配線する工程と、 前記チャネル領域内に設けられる分散ドライバの配置位
    置から近接するアレイ部との間に、２層目の金属配線層
    に、グランド（ＧＮＤ）配線を、前記アレイ部内のワー
    ド線方向と平行な方向に配線する工程と、 ワード線方向に配線した前記チャネル領域のＧＮＤ配線
    は、前記アレイ部内ビット線方向に配線したセンスアン
    プ駆動回路用のＧＮＤ配線に直接接続され、 前記チャネル領域領域に配置される分散ドライバの電源
    端子をなすソースコンタクトは、前記アレイ部内でのＧ
    ＮＤ配線の延長上に置き、前記分散ドライバの出力端子
    をなすドレインコンタクトは、転送バスを挟んで両隣に
    配線された、ＶＩＮＴ配線上に置いて、前記分散ドライ
    バを配置する工程と、 前記分散ドライバは、２種類のドライバ制御信号を、前
    記分散ドライバのゲート上の第１、第２のコンタクトを
    選択し接続する制御信号を切替えることにより、ドライ
    バの種類を、外部電源（ＶＣＣ）用または内部降圧電源
    （ＶＩＮＴ）用のドライバに決定する工程と、 を含む、ことを特徴とする半導体記憶装置の分散ドライ
    バの配置方法。
15. 【請求項１５】前記チャネル領域内の前記アレイ部境界
    付近に、前記分散ドライバが、複数個並設されている、
    ことを特徴とする請求項１４記載の半導体記憶装置の分
    散ドライバの配置方法。
16. 【請求項１６】前記複数の分散ドライバのうち、出力電
    源電圧が外部電源電圧（ＶＣＣ）であるものと、内部降
    圧電源電圧（ＶＩＮＴ）のものとが所望の割合及び順序
    の組み合わせで組み合わせ及び順番で配置されている、
    ことを特徴とする請求項１４記載の半導体記憶装置の分
    散ドライバの配置方法。
17. 【請求項１７】チャネル領域の転送バスのピッチより前
    記分散ドライバの一つの最適サイズを決定する工程と、 一の分散ドライバのサイズと全体に配置できる台数から
    全体のドライバサイズを算出する工程と、 回路シミュレーションにより、外部電源電圧（ＶＣＣ）
    と、内部降圧電源電圧（ＶＩＮＴ）の２種類の分散ドラ
    イバの割合を決定する工程と、 分散ドライバの割合を変更する場合、前記分散ドライバ
    のゲート上のコンタクト接続を、第１のコンタクトから
    第２のコンタクト、または、第２のコンタクトから第１
    のコンタクトに切替え、２種類のドライバ制御信号の一
    つとの接続を切替えることで、分散ドライバの種類を変
    更する工程と、 を含む、ことを特徴とする請求項１４記載の半導体記憶
    装置の分散ドライバの配置方法。
18. 【請求項１８】全体のドライバのサイズを大きくする場
    合、変更サイズを分散ドライバの個数で割った値を分散
    ドライバサイズの変更量とする工程を含む、ことを特徴
    とする請求項１７記載の半導体記憶装置の分散ドライバ
    の配置方法。